KR20190022467A - 샘플-앤드-홀드 기반 시간적 대비 비전 센서 - Google Patents

샘플-앤드-홀드 기반 시간적 대비 비전 센서 Download PDF

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KR20190022467A
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크로노캠
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Abstract

본 발명은 픽셀 회로에 관한 것이고, 상기 픽셀 회로는 포토다이오드(photodiode)(1)를 포함하는 광 센서 스테이지(10), 상기 광 수용기 전류(Iph)로부터 도출된 신호 전압(Vph)의 변화를 검출하도록 구성된 비교 스테이지(30), 변환 스테이지(20) 및 비교 스테이지(30)에 연결되는 샘플-앤드-홀드 회로(50)를 포함하고, 상기 비교 스테이지(30)는 샘플-앤드-홀드 회로(50)에 대한 입력 신호를 출력하고 신호 전압(Vph)에 변화가 감지될 때 샘플-앤드-홀드 회로(50)의 제어 단자에 샘플링 신호를 방출하도록 구성된다.

Description

샘플-앤드-홀드 기반 시간적 대비 비전 센서
본 발명은, 광 감지 시스템(즉, 시간적 대비 센서)을 시간적으로 차별화하기 위한 이미지 센서용 픽셀 회로, 특히 광 감지 애플리케이션을 위한 저소비 감소된 면적의 아날로그 집적 회로에 관한 것이다.
종래의 비디오 카메라에서, 장치는 포토그램(photogram) 후에 포토그램을 기록한다. 시간적 대비 센서에는 포토그램이 없다. 비디오 카메라와 마찬가지로 집적 회로는 광센서 매트릭스를 포함한다. 그러나, 종래의 비디오 카메라에서, 각각의 광 센서는 고정 주파수에서 샘플링되는 반면, 시간적 대비 센서에서는 픽셀이 샘플링되지 않는다: 각 픽셀은 감지하는 빛의 시간 도함수(time derivative)를 계산하고, 선택적으로 이 도함수에 대한 일부 프로세싱을 수행하며, 계산된 양이 규정된 레벨 또는 스레스홀드를 초과하는 경우, 픽셀은 "이벤트(event)"를 생성하고 이 이벤트와 관련된 정보를 전송한다.
전송된 정보는 일반적으로 2차원 광센서 매트릭스 내의 픽셀의 x, y 좌표와 광 세기가 증가했는지 또는 감소했는지를 나타내는 부호 비트 's'로 구성된다. 이러한 방식으로, 시간적 대비 센서의 출력은 그들이 감지하는 광 세기의 상대적 변화를 감지하는 다양한 픽셀의 부호 비트를 갖는 (x, y, s) 좌표의 흐름으로 구성된다.
이 개념은 랜돌프 외의 '기계적 진동에 의한 해상도 개선을 동반한 비주얼 센서(VLSI의 심화 연구 19회 컨퍼런스, 유타, 솔트레이크 시티, 249-264페이지, 2001년)' 및 J. 크라머의 '집적 광학 트랜션트 센서(회로 및 시스템의 IEEE 트랜잭션, 파트 II: 아날로그 및 디지털 신호 처리, 볼륨 49, 9호, 612-628페이지, 2002년 9월)'에서 처음으로 보고되었다.
그러나, 이러한 구현은 낮은 시간적 대비 감도를 야기하는 높은 픽셀 간 불일치를 겪는다. 이후에, 개선된 감도 센서가 리히트슈타이너, 포쉬 및 델브럭의 '128×128 120dB 30mW 상대 세기 변화에 응답하는 비동기식 비전 센서(2006 IEEE 국제 컨퍼런스 ISSCC, 기술 논문의 요약서, 2060 - 2069페이지, 2006년 2월) 및 P. 리히트슈타이너 외의 '128×128 120dB 15㎲ 레이턴시 비동기 시간적 대비 비전 센서(IEEE J. 고체 상태 회로, 볼륨 43, 2호, 566-576페이지, 2008년 2월'에서 더 상세하게 그리고 미국 특허 제 7,728,269 호에 기재되어있다.
2010년에, 포쉬 외의 '고체 상태 회로에서의 손실 없는 픽셀 레벨 비디오 컴프레션을 동반하는 QGVA 143dB 동적 범위 비동기식 어드레스 이벤트 PWM 동적 이미지 센서(2010 IEEE 국제 컨퍼런스 ISSCC, 기술지의 요약서, 400-401페이지, 2010년 2월)'에서 및 US 2010/0182468에서 새로운 프로토 타입을 보고했다.
2011년에, J. A. 레네로-바르달로 외의 '3.6㎲ 비동기식 프레임 프리 이벤트 구동 동적 비전 센서(IEEE J. 고체 상태 회로, 볼륨 46 , 6호, 1443-1455페이지, 2010년 2월'는 전압 사전증폭기를 추가함으로써 시간적 대비 민감도를 고조시키려는 시도를 보고했으나, 이는 불일치를 악화시키고 매우 높은 전력 소모를 도입했다.
2013년에, T. 세라노-고타레도나 외의 '트랜스임피던스 증폭기를 사용하는 128×128 1.5% 대비 민감도 0.9% FPN 3㎲ 레이턴시 4mW 비동기 프레임 프리 동적 비전 센서(IEEE J. 고체 상태 회로, 볼륨 48, 3호, 827-838페이지, 2013년 3월' 및 유럽 특허 제 2717466 호는 트랜스 임피던스 증폭기 및 다이오드 연결 트랜지스터를 사용하여 시간 대비 민감도를 향상시키는 대안적인 저전력 낮은 불일치 기법을 보고했다.
이러한 시간 대비 센서에서, 광센서에 의해 감지된 광 전류(Iph)는 먼저 전압 증폭을 갖는 로그 변환에 의해 전압으로 변환된다. 이어서, 그 시간 도함수가 계산되고 몇 가지 추가 처리가 수행될 수 있다. 도 1은 이러한 단계들을 수행하는 전용 스테이지들을 나타내는 포괄적인 다이어그램을 도시한다. 포토다이오드(1)는 전형적으로 피코 암페어(pA)의 분율 범위에서 약 수백 pA까지의 광전류를 제공한다. 이러한 광전류는 광전류(Iph)의 대수(logarithm)에 비례하는 전압을 제공하는 대수 전류-전압 변환기로 구성된 변환 스테이지(2)에 공급된다. 전형적으로, 이득(Av)의 전압 증폭 스테이지(3)는 변환된 전압을 증폭시켜, 다음의 식에 따라 신호 전압(Vph)을 생성한다:
Vph=AvVolog(Iph/Io) (식 1)
이 회로가 카메라 센서를 생성하기 위해 픽셀 어레이에서 사용될 때 파라미터(Av 및 I0)는 픽셀 간 불일치를 겪는 것이 알려졌다. 파라미터(V0)는 일반적으로 모든 픽셀에 대해 동일한 물리적 상수에 의존한다. 신호 전압(Vph)은 통상적으로 신호 전압(Vph)의 도함수에 비례하는 출력을 제공하는 시간 도함수 회로(4)에 공급된다:
Figure pct00001
(식 2)
여기서, 불일치 리치(mismatch rich) 파라미터(I0)는 취소되었지만, 이득 파라미터(Av)는 남아있다. 보고된 최첨단 시간적 대비 카메라에서, 이러한 픽셀 간 불일치 민감성 파라미터는 (ⅰ) 미국 특허 제 7,728,269 호 및 미국 특허 출원 제 2010/0182468 호에 도시된 바와 같은 단위 이득 또는(ⅱ) 높은 이득(J.A. 레네로-바르델로, 외, 2011 supra 및 T. 세라노-고타레도나 외, 2013, supra) 중 하나이다.
도 2는 그러한 시간 도함수 회로(4)의 예시적인 실시예를 도시한다. 신호 전압(Vph)의 시간 도함수는 단자 전압 차가 신호 전압(Vph)으로 설정된 커패시터(6)를 통해 전류를 감지함으로써 쉽게 획득될 수 있다. 커패시터는 차동 증폭기(8)의 반전 입력에 연결된다. 피드백 소자(7)는 차동 증폭기(8)의 반전 입력과 차동 증폭기(8)의 출력을 연결한다. 차동 증폭기(8)의 비반전 입력은 접지된다.
커패시터(6)를 통해 흐르는 전류(ID)는 ID = CdVph/dt로 주어진다. 피드백 요소(7)의 특성에 따라, 신호 전압(Vph)의 시간 도함수를 상이한 방식으로 이용할 수 있다. 예를 들어, 피드백 요소(7)가 레지스터(resistor)인 경우, 출력 전압(VD)는 전류(ID)에 비례할 것이고, 따라서 신호 전압(Vph)의 시간 도함수에 비례할 것이다. 신호 전압(Vph)의 상기 시간 도함수는 광에 대하여 정규화되어 시간적 대비의 척도를 제공하기 때문에, 신호 전압(Vph)의 시간 도함수는 픽셀에서의 광의 상대적 변화를 결정하기 위해 직접 사용될 수 있다.
예를 들어, 신호 전압(Vph)의 시간 도함수의 누적된 연산을 얻기 위해 후처리 회로(5)로 신호 전압(Vph)의 이러한 시간 도함수를 후 처리하는 것도 가능하다. 이것은 예를 들어, US 7,728,269, US 2010/0182468, JA 레네로-바르달로, 외, 201, 또는 T. 세라노-고타레도나 외, 2013의 경우이며, 여기서 후처리 회로(5)는 도 3에 도시된 바와 같이 적분 및 리셋 회로로 구성된다.
도 3의 적분-및-리셋 회로에서, 리셋 스위치(7b)와 함께 커패시턴스(C2)의 커패시터(7a)는 도 2의 피드백 요소(7)이며, 커패시턴스(C1)의 커패시터(6)는 신호 전압(Vph)의 시간 도함수에 비례하는 전류(ID)다. 전류(ID)는 커패시터(7a)에 의해 집적되고, 차동 증폭기(8)의 출력에서의 출력 전압(VD)은 전류(ID)의 집적 버전을 제공한다. 출력 전압(VD)이 주어진 스레스홀드에 도달하면, 커패시터(7a) 상의 전하가 리셋되고(즉, 제로로 됨), 출력 전압(VD)을 휴지 레벨로 리셋한다. 이러한 방식으로, 적분-및-리셋 회로는 시간 리셋 신호인 출력 신호를 제공한다.
도 3에 도시된 바와 같이, 완전한 회로는 적절하게 매칭될 필요가 있는 2개의 커패시터(6, 7a)를 사용하여, 불일치에 민감하다. 실제로, 이 회로는 차동 대비 연산을 위한 추가 이득을 도입하는 데 사용될 수 있다. 이는 커패시턴스 C1/C2의 비율을 1보다 크게 함으로써 달성된다. 그러나 커패시턴스가 소자 면적에 비례하므로 집적 회로 구현에 부정적인 영향을 미친다. 따라서 큰 비율을 실현하려면, 2개의 커패시터가 필요하며 그 중 하나는 다른 것보다 훨씬 커야한다, 그 결과, 센서 소자 면적 및 비용이 증가하면서 픽셀에 대한 전반적인 면적 패널티가 발생한다. 따라서, 종래 기술에 의해 제안된 해결책은 만족스럽지 못하며, 개선된 픽셀 회로 구성의 필요성이 여전히 존재한다.
본 발명은 상기 단점들의 대부분을 극복하는 솔루션을 제공한다. 특히, 본 발명은 불일치에 민감하지 않은 단일 커패시터 샘플-앤드-홀드 회로를 활용하여, 선행 기술의 접근법에서 사용된 불일치에 민감한 이중 커패시터 집적 및 리셋 회로와 반대로 시간적 차분(temporal differencing)을 수행한다.
본 발명은 픽셀 회로를 제안하고, 이러한 픽셀 회로는:
포토다이오드(photodiode)를 포함되고 출력을 갖는 광센서 스테이지 - 상기 광센서 스테이지는 상기 포토다이오드의 노광의 광 세기에 의존하여 광 수용기 전류를 전달하도록 구성됨 - ,
상기 광 수용기 전류로부터 도출된 신호 전압의 변화를 검출하도록 구성된 비교 스테이지를 포함하고, 상기 픽셀 회로는 입력, 출력 및 제어 단자를 갖는 샘플-앤드-홀드 회로를 포함하고, 상기 샘플-앤드-홀드 회로의 출력은 상기 비교 스테이지의 입력에 연결되며, 상기 비교 스테이지는, 상기 샘플-앤드-홀드 회로의 입력에 대한 입력 신호를 출력하도록 구성되고,
상기 샘플-앤드-홀드 회로의 제어 단자는 상기 비교 스테이지에 연결되며, 상기 신호 전압에서 변화가 검출될 때, 상기 비교 스테이지는 상기 샘플-앤드-홀드 회로의 제어 단자에 샘플링 신호를 방출하도록 구성된다.
선호되되 비한정적인 본 발명의 픽셀 회로의 다른 측면은 독립적으로 또는 기술적으로 가능한 조합으로 이하와 같다:
- 상기 샘플-앤드-홀드 회로는, 상기 비교 스테이지가 상기 샘플-앤드-홀드 회로의 상기 제어 단자에 샘플링 신호를 방출할 때 상기 샘플-앤드-홀드 회로의 입력에서 입력 신호를 샘플링하도록, 그리고, 상기 비교 스테이지가 상기 샘플-앤드-홀드 회로의 제어 단자에 샘플링 신호를 방출하지 않을 때 홀드 전압을 홀드하도록 구성되고;
- 상기 샘플-앤드-홀드 회로는, 상기 샘플링 신호가 상기 샘플-앤드-홀드 회로의 제어 단자에서 수신될 때 상기 샘플-앤드-홀드 회로의 출력에서의 홀드 전압이 상기 샘플-앤드-홀드 회로의 입력에서 입력 신호를 따르도록 구성되고;
- 상기 비교 스테이지는 상기 신호 전압을 적어도 하나의 스레스홀드 전압과 비교하도록 구성되고, 상기 비교 스테이지는 상기 신호 전압과 상기 적어도 하나의 스레스홀드 전압 사이의 비교에 기초하여 샘플-앤드-홀드 회로의 상기 제어 단자에 샘플링 신호를 방출하도록 구성되고;
- 상기 비교 스테이지는 상기 신호 전압을 제 1 스레스홀드 전압 및 제 2 스레스홀드 전압 - 상기 제 1 스레스홀드 전압은 상기 제 2 스레스홀드 전압보다 큼 - 과 비교하도록, 그리고 상기 신호 전압이 상기 제 1 스레스홀드 전압을 초과할 때 제 1 신호 이벤트 신호를 출력하도록 그리고 상기 신호 전압이 상기 제 2 스레스홀드 전압보다 낮을 때 제 2 이벤트 신호를 출력하도록 구성되고;
- 상기 비교 스테이지는 상기 신호 전압을 기준 전압과 비교하고, 이러한 비교를 기초로 상기 샘플-앤드-홀드 회로의 상기 입력에 대한 입력 신호를 출력하도록 구성되는 차동 증폭기를 포함하고,
- 상기 비교 스테이지는 복수의 시프트된 출력을 갖는 차동 비교기를 포함하며, 상기 차동 비교기는 상기 신호 전압의 2개의 상이하게 증폭된 값을 입력으로서 갖고, 상기 샘플-앤드-홀드 회로의 입력에 대한 입력 신호를 출력하고 입력들의 차이를 적어도 하나의 스레스홀드 전압과 비교하도록 구성되고;
- 제 1 증폭된 신호 전압은 상기 차동 비교기의 반전 입력에 인가되고, 제 2 증폭된 신호 전압은 상기 차동 비교기의 비반전 입력에 인가되며, 상기 차동 비교기는 적어도 3개의 출력 :
- 상기 제 2 증폭된 신호 전압과 상기 제 1 증폭된 신호 전압이 양의 스레스홀드 전압만큼 다를 때 전이하는 제 1 출력,
- 상기 제 2 증폭된 신호 전압과 상기 제 1 증폭된 신호 전압이 음의 스레스홀드 전압만큼 다를 때 전이하는 제 2 출력,
- 상기 샘플-앤드-홀드 회로의 입력에 대한 입력 신호이고, 제 1 증폭된 신호 전압과 제 2 증폭된 신호 전압이 동일할 때 전이하는 제 3 출력을 갖고;
- 상기 비교 스테이지는 다이오드 연결된 트랜지스터들의 적어도 하나의 시리즈를 포함하고, 다이오드 연결된 트랜지스터들의 각각의 시리즈는 입력으로서 제 1 다이오드 연결된 트랜지스터의 게이트 및 출력으로서 상기 제 1 다이오드 연결된 트랜지스터의 드레인을 갖고;
- 다이오드-연결된 트랜지스터들의 상기 적어도 하나의 시리즈는 제 1 바이어스 전압을 인가하도록 구성된 제 1 단자와 제 2 바이어스 전압에 인가하도록 구성된 상기 제 2 단자 사이에 배열되며, 상기 픽셀 회로는 상기 제 1 바이어스 전압 및 상기 제 2 바이어스 전압 중에서 적어도 하나의 바이어스 전압을 출력 단자에 생성하기 위한 바이어스 회로를 포함하고, 상기 바이어스 회로는:
- 상기 출력 단자에 연결된 전류원,
- 상기 전류원 및 상기 출력 단자에 연결된 다이오드 연결된 트랜지스터의 시리즈를 포함하고;
- 상기 다이오드 연결된 트랜지스터의 시리즈는 상기 제 1 단자와 상기 제 2 단자 사이에 배열되고, 상기 전류원은 상기 제 2 단자에 연결되고, 상기 바이어스 회로는 반전 입력, 비반전 입력 및 출력을 갖는 차동 증폭기를 더 포함하며, 상기 반전 입력은 상기 다이오드 연결된 트랜지스터의 상기 시리즈의 트랜지스터의 드레인에 연결되고, 기준 전압이 상기 비반전 입력에 인가되고, 상기 출력은 상기 제 1 단자에 연결되고;
- 상기 비교 스테이지는 다이오드 연결된 트랜지스터들의 적어도 하나의 제 1 시리즈 및 다이오드 연결된 트렌지스터들의 제 2 시리즈를 포함하고, 다이오드 연결된 트랜지스터들의 각각의 시리즈는 입력으로서 제 1 다이오드 연결된 트랜지스터의 게이트 및 출력으로서 상기 제 1 다이오드 연결된 트랜지스터의 드레인을 갖고,
- 상기 비교 스테이지는 복수의 시프트된 출력을 갖는 차동 비교기를 포함하고, 상기 차동 증폭기의 제 1 입력은 다이오드 연결된 트랜지스터들의 시리즈의 제 1 트랜지스터의 출력이고, 차동 증폭기의 제 2 입력은 다이오드 연결된 트랜지스터의 다른 시리즈의 제 1 트랜지스터의 출력이고;
- 상기 샘플-앤드-홀드 회로의 상기 출력은 다이오드 연결된 트랜지스터들의 제 1 시리즈의 트랜지스터의 게이트에 연결되고;
- 상기 샘플-앤드-홀드 회로의 상기 출력은 다이오드 연결된 트랜지스터들의 상기 제 1 시리즈의 일단에 배열된 트랜지스터의 소스에 연결되고, 상기 광센서 스테이지의 상기 출력은 상기 트랜지스터의 게이트에 연결되고,
- 상기 픽셀 회로는 상기 광센서 스테이지의 출력에 연결된 적어도 하나의 입력 및 제 1 단자를 갖는 변환 스테이지를 포함하고, 상기 변환 스테이지는 상기 광 수용기 전류로부터 도출된 상기 신호 전압을 상기 제 1 단자 상에 전달하도록 구성되며, 상기 변환 스테이지는 적어도 상기 제 2 단자를 갖고 상기 샘플-앤드-홀드 회로의 상기 출력은 상기 변환 스테이지의 상기 제 2 단자에 연결되며, 상기 변환 스테이지는 상기 비교 스테이지에 대한 입력이 되고;
- 상기 변환 스테이지의 상기 제 2 단자는 샘플-앤드-홀드 회로의 출력에서 상기 샘플-앤드-홀드 회로에 의해 인가된 홀드 전압을 통해 상기 변환 스테이지의 상기 제 1 단자에서 전압 시프트를 제어하도록 구성되고;
- 상기 광센서 스테이지는 전류 미러를 포함하고, 상기 변환 스테이지는 상기 전류 미러에 연결된 적어도 하나의 다이오드 연결된 트랜지스터를 포함하고;
- 상기 변환 스테이지는 상기 광센서 스테이지의 출력과 상기 샘플-앤드-홀드 회로의 출력 사이의 다이오드 연결된 트랜지스터들의 시리즈를 포함한다.
본 발명은 가능한 실시예들 중 어느 하나에 따른 복수의 픽셀 회로를 포함하는 이미지 센서에 관한 것이다.
본 발명의 다른 측면, 목적 및 장점은 비제한적인 실시예로서 주어진 첨부된 도면을 참조하여 다음의 바람직한 실시예의 상세한 설명을 읽을 때 더욱 명백해질 것이다.
- 먼저 논의된, 도 1은 선행 기술에 따른 시간 차별화 픽셀 회로의 스테이지의 개략도를 도시한다.
- 먼저 논의된, 도 2는 시간 도함수 회로의 개략도를 도시한다.
- 먼저 논의된, 도 3은 선행 기술에 따른 시간 차분(time differencing) 픽셀 회로에 사용되는 적분-및-리셋 회로를 도시한다.
- 도 4 내지 도 9는 본 발명의 가능한 실시예에 따른 픽셀 회로의 개략도이다.
- 도 10, 도 11a 및 도 11b는 도 9에서와 같이 적층된 다이오드-연결된 트랜지스터에 대한 가능한 바이어스 회로의 개략도를 도시한다.
- 도 12 및 도 13은 다중 출력 차동 비교기를 사용하는 본 발명의 가능한 실시예에 따른 픽셀 회로의 개략도를 도시한다.
- 도 14는 다중 출력 차동 비교기에 대한 가능한 회로 구현의 개략도를 도시한다.
- 도 15 내지 도 17은 본 발명의 가능한 실시예에 따른 픽셀 회로에 대한 가능한 샘플-앤드-홀드 회로의 개략도이다.
- 도 18은 도 17의 샘플-앤드-홀드 회로를 사용하고 적응 바이어싱(adaptive biasing)을 구현하는, 본 발명의 가능한 실시예에 따른 픽셀 회로의 개략도를 도시한다.
- 도 19는 광 센서 스테이지와 샘플-앤드-홀드 회로 사이에 트랜지스터의 시리즈를 갖지 않는 본 발명의 가능한 실시예에 따른 픽셀 회로의 개략도를 도시한다.
- 도 20a는 광 센서 스테이지와 샘플-앤드-홀드 회로가 비교 스테이지에 직접 연결되는 본 발명의 가능한 실시예에 따른 픽셀 회로의 개략도를 도시한다.
- 도 20b는 도 20a에서와 같이 적층된 다이오드- 연결 트랜지스터에 대한 가능한 바이어싱 회로에 대한 개략도를 도시한다.
상이한 도면에서, 동일한 참조 번호는 유사한 요소를 지칭한다.
도 4에 도시된 바와 같이, 픽셀 회로는 광 센서 스테이지(10), 변환 스테이지(20) 및 비교 스테이지(30)를 포함한다. 광 센서 스테이지(10)는 포토다이오드(1)를 포함하고 상기 포토다이오드의 노광의 광 세기에 따라 광 수용기 전류(Iph)를 전달하도록 구성된다. 변환 스테이지(20)는 광 센서 스테이지(10)의 출력에 연결된 적어도 하나의 입력(21), 제 1 단자(22) 및 제 2 단자(23)를 갖는다. 변환 스테이지는 비교 스테이지(30)에 대한 입력으로서 작용한다.
변환 스테이지(20)는 상기 광 수용기 전류(Iph)로부터 도출된 신호 전압(Vph)을 제 1 단자(22)에 전달하도록 구성된다. 통상적으로, 변환 스테이지(20)는 광 수용기 전류(Iph)의 대수에 비례하는 신호 전압(Vph)으로 상기 광 수용기 전류(Iph)를 변환시키는 전압 변환 회로에 대한 대수 전류이다.
비교 스테이지(30)에서, 신호 전압(Vph)은 포토다이오드(1)의 노광의 광 세기의 변화에 대응하는 전압의 변화를 검출하기 위해 적어도 하나의 스레스홀드 전압과 비교된다. 도시된 실시예에서, 비교 스테이지(30)는 신호 전압(Vph)을 제 1 스레스홀드 전압 및 제 2 스레스홀드 전압에 대해 비교하도록 구성되며, 상기 제 1 스레스홀드 전압은 상기 제 2 스레스홀드 전압보다 크다.
이를 위해, 2개의 전압 비교기(31, 32)가 제공되며, 각각은 신호 전압(Vph)을 입력한다. 제 1 전압 비교기(31)는 신호 전압(Vph)을 제 1 스레스홀드 전압과 비교하며, 제 2 전압 비교기(32)는 신호 전압(Vph)을 제 2 스레스홀드 전압과 비교한다. 제 1 전압 비교기(31)는 신호 전압(Vph)이 제 1 스레스홀드 전압을 초과하면 제 1 인 에이블 신호(V+)를 출력하고, 신호 전압(Vph)이 제 2 스레스홀드 전압보다 낮으면 제 2 전압 비교기(32)는 제 2 인에이블 신호(V-)를 출력한다.
제 1 스레스홀드 전압 및 제 2 스레스홀드 전압은 신호 전압(Vph)의 변동 범위의 한계에 대응한다. 이들의 값은 상기 범위의 평균값으로부터 동일하게 떨어져있을 수 있다. 예를 들어, 신호 전압(Vph)의 변동 범위의 평균값이 기준 전압(Vreset)의 값이면, 제 1 스레스홀드 전압은 Vreset+
Figure pct00002
V일 수 있고, 제 2 스레스홀드 전압은 Vreset-
Figure pct00003
V이고,
Figure pct00004
V는 전압 상수 값(constant voltage value)이다. 그러나, 예를 들어, 제 1 스레스홀드 값에 대한 기준 전압(Vreset)에 제 1 상수 값(VdP)이 가산되고, 제 1 상수 값과 다른 제 2 상수 값(-Vdn)이 제 2 스레스홀드 값에 대한 기준 전압(Vreset)에 가산되는 다른 구성이 가능하다.
전압 비교기(31, 32)의 출력은 제 1 전압 비교기(31)가 인에이블 신호(V+)를 출력할 때, 즉 신호 전압(Vph)이 제 1 스레스홀드 전압을 초과할 때, 제 1 신호 이벤트 신호(ev+)를 출력하고, 제 2 전압 비교기(32)가 인에이블 신호(ev-)를 출력할 때, 즉, 신호 전압(Vph)이 제 2 스레스홀드 전압보다 낮을 때 제 2 이벤트 신호(ev-)를 출력하는 논리 회로(33)에 공급된다.
비교 스테이지(30)는 또한 신호 전압(Vph)을 기준 전압(Vreset)과 비교하도록 구성된 차동 증폭기(35)를 포함한다. 차동 증폭기(35)는 반전 입력에 신호 전압(Vph)을, 비반전 입력에 기준 전압(Vreset)을 취한다. 이하에서 설명되는 바와 같이, 기준 전압(Vreset)의 값은 신호 전압(Vph)의 변동 범위의 평균값에 대응할 수 있다. 따라서 당업자는 픽셀 회로의 동작 전압에 가장 적합한 값을 선택할 수 있다.
픽셀 회로는 또한 입력(51), 출력(52) 및 제어 단자(53)를 갖는 샘플-앤드-홀드(S & H) 회로(50)를 포함한다. 샘플-앤드-홀드 회로(50)의 입력(51)은 비교기 스테이지(30)의 차동 증폭기(35)의 출력(36)에 연결되고, 샘플-앤드-홀드 회로(50)의 출력(52)은 변환 스테이지(20)의 제 2 단자(23)에 연결되며, 샘플-앤드-홀드 회로(50)의 제어 단자(53)는 비교 스테이지(30)에, 보다 정확하게는 상기 비교 스테이지(30)의 논리 회로(33)에 연결된다.
샘플-앤드-홀드 회로(50)는 제어 단자(53)에 인가된 신호에 의해 명령될 때 그 입력(51)에 인가된 전압을 샘플링하고 샘플링된 값을 그 출력(52)에 홀드하는 아날로그 장치이다. 샘플-앤드-홀드 회로(50)의 출력(52)에서의 전압이 샘플링 동안 입력(51)에서의 전압의 정확한 복제일 필요는 없는 것이 주목되어야 한다. 샘플링할 때 전압 입력(51)을 단조롭게 따라갈 필요가 있으며, 전압 시프트, 전압 감쇄 또는 전압 증폭을 허용할 수 있다.
이러한 픽셀 회로의 작동은 도 5의 예시적인 실시예와 관하여 설명된다. 도 5에서, 변환 스테이지(20)는 N-MOSFET과 같은 하나의 트랜지스터(24) 및 하나의 차동 증폭기(25)를 포함한다. 트랜지스터의 드레인은 포토다이오드(1)의 출력 및 차동 증폭기(25)의 반전 입력에 연결된다. 차동 증폭기(25)의 비반전 입력은 샘플-앤드-홀드 회로(50)의 출력(52)에 연결되고, 결과적으로 변환 스테이지의 제 2 단자(23)를 구성한다. 차동 증폭기(25)의 출력과 트랜지스터(24)의 게이트는 연결되고, 이러한 공통 노드는 변환 스테이지(20)의 제 1 단자(22)를 구성한다.
변환 스테이지의 제 2 단자(23)는 변환 스테이지(20)의 출력, 즉 상기 변환 스테이지(20)의 제 1 단자(22)에서의 전압 시프트를 제어하는데 사용된다. 따라서, 샘플-앤드-홀드 회로(50)의 출력(52)은 변환 스테이지(20)의 출력에서 전압 시프트를 제어하는데 사용된다.
샘플-앤드-홀드 회로(50)는 홀딩 모드에서 대부분의 시간을 유지하고, 변환 스테이지(20)의 제 2 단자(23)에 인가된 홀드 전압(Vhold)에서 그 출력을 일정하게 유지한다. 이러한 상황에서, 변환 스테이지(20)의 차동 증폭기(25)는 포토다이오드 전압(VD), 즉 포토다이오드(1)의 출력에서의 전압을 홀드 전압(Vhold)과 동일하게 유지하고, 다음과 같은 신호 전압(Vph)을 제공한다 :
Figure pct00005
여기서 I0는 불일치가 많은 트랜지스터 파라미터이고, n은 "서브스레스홀드 기울기 요인"이라고 하는 불일치가 낮은 트랜지스터 파라미터이며 UT는 "열 전압"이라고 하는 불일치가 없는 물리적 온도 종속 상수다.
신호 전압(Vph)은 2개의 전압 비교기(31, 32)에 의해 연속적으로 모니터링되며 2개의 전압 스레스홀드와 비교된다: 제 1 전압 스레스홀드 Vreset + VdP 및 제 2 전압 스레스홀드 Vreset-Vdn. 후자에 신호 전압(Vph)이 도달하면, 비교 단계, 즉 논리 회로(33)에 의해 음의 출력 이벤트(ev-)가 생성된다. 전자에 신호 전압(Vph)가 도달하면, 비교 단계, 즉 논리 회로(33)에 의해 음의 출력 이벤트(ev+)가 생성된다.
어느 경우든, 비교 스테이지(30)는 샘플-앤드-홀드 회로(50)의 제어 단자(53)로 샘플링 신호를 방출한다. 샘플-앤드-홀드 회로(50)에 대한 비교 스테이지(30)에 의한 샘플링 신호의 송신은 신호 전압(Vph)과 적어도 하나의 스레스홀드 전압 사이의 비교 결과에 기초한다. 샘플-앤드-홀드 회로(50)의 제어 단자(53)에 인가된 이러한 샘플링 신호는 상기 샘플-앤드-홀드 회로(50)를 리셋한다: 샘플링 신호(또는 리셋 신호)가 활성인 동안, 비교 스테이지(30)의 차동 증폭기(35)의 출력은 샘플-앤드-홀드 회로(50)에 의해 감지되며, 이는 샘플-앤드-홀드 회로(50)의 입력(51)에서의 전압을 따르는 홀드 전압(Vhold)을 출력으로 제공한다.
이 활성 샘플링 인터벌 동안, 폐쇄된 루프는 변환 스테이지(20) 및 비교 스테이지(30)를 통해 샘플-앤드-홀드 회로(50)의 출력(52)과 샘플-앤드-홀드 회로(50)의 입력(51) 사이에 형성된다. 도시된 경우에서, 샘플-앤드-홀드 회로(50) 및 두 개의 차동 회로, 즉, 변환 스테이지(20)의 차동 증폭기(25) 및 비교 스테이지(30)의 차동 증폭기(35)에 의해 형성된 폐쇄된 루프는 신호 전압(Vph)이 기준 전압(Vreset)과 동일한 "리셋(reset)"상태로 정착되고, 홀드 신호(Vhold)는 이하와 같이 업데이트 될 것이다 :
Figure pct00006
이러한 방식으로, 샘플-앤드-홀드 회로(50)의 두 개의 연속하는 리셋 사이에서의 홀드 전압(Vhold)에서의 변화(ΔVhold) 또는 신호 전압(Vph)에서의 변화(ΔVph)는 다음과 같다 :
Figure pct00007
두 번의 연속적인 리셋 사이에서, 신호 전압(Vph)은 기준 전압(Vreset)의 값과 제 1 스레스홀드 전압(Vreset+VdP)(양의 이벤트의 경우) 또는 제 2 스레스홀드 전압(Vreset-Vdn)(음의 이벤트의 경우) 사이에서 변화한다. 따라서, 상기 식에서, 홀드 전압의 변화(ΔVhold)는 VdP 또는 -Vdn과 동일하다. 동등하게, 이전 이벤트에 대한 광의 변화가 광전류(ΔIph)의 변화에 상응하여 ΔIph/Iph=Vdp/nUT 일 때 양의 이벤트가 발생되고, 이전 이벤트에 대한 광의 변화가 광전류(ΔIph)의 변화에 상응하여 ΔIph/Iph=-Vdp/nUT 일 때 음의 이벤트가 발생된다.
따라서, 양의 대비 감도(θp)를
Figure pct00008
으로,
그리고 음의 대비 감도(θn)를
Figure pct00009
으로 규정하는 것이 가능하다.
양의 대비 감도(θp)는 기준 전압(Vreset)과 제 1 스레스홀드 전압(Vreset + VdP) 간의 차(Vdp)에 따른다. 마찬가지로, 음의 대비 감도(θn)는 기준 전압 (Vreset)과 제 2 스레스홀드 전압(Vreset + Vdn)과의 차(Vdn)에 의존한다. 따라서, 감도는 전압 비교기(31, 32)의 각 스레스홀드 전압을 통해 독립적으로 조정될 수 있다.
도 5의 예시적인 실시예는 포토다이오드 전압(VD)이 리셋에서 리셋으로 변경되는 방식으로 동작한다. 이 전압(VD)은 짧은 인터벌(재설정 인터벌) 동안 변화하고 안정된다(settle). 이 안정화(settling)의 레이턴시는 이 노드에서의 기생 커패시턴스와 이 노드에서 사용할 수 있는 전류에 따르고, 상기 전류는 일반적으로 펨토에서 피코 앰프의 범위인 포토다이오드 광전류(Iph)다. 포토다이오드 광전류(Iph)의 이러한 낮은 세기는 긴 안정화 시간을 의미한다.
도 6에 도시된 실시예는 도 5의 실시예의 안정화 시간 제한을 회피할 수 있는 가능한 방법을 도시한다. 광 센서 스테이지(10)는 전류 미러(11)를 포함하고, 변환 스테이지(20)는 도 5에 도시된 실시예의 변환 스테이지(20)의 차동 증폭기(25) 및 트랜지스터(24) 대신 상기 전류 미러(11)에 연결된 적어도 하나의 다이오드 연결된 트랜지스터(26)를 포함한다.
전류 미러(11)는 포토다이오드(1)의 광 노광에 의해 광전류(Iph)가 부과되는 포토다이오드(1)에 연결되는 제 1 단자(12)와 광전류(Iph)가 전류 이득(A)으로 미러링되는 제 2 단자(13) - 전류 미러(11) 및 광 센서 스테이지(10)의 출력을 구성함 - 인 2개의 단자를 갖는다. 다이오드 연결된 트랜지스터(26)는 N-MOSFET이며, 한 단자는 변환 스테이지(20)의 입력(21)을 구성하는 전류 미러(11)의 출력(13)에 연결된다. 동일한 노드에 트랜지스터의 게이트가 연결되고, 이 노드는 또한 신호 전압(Vph)과 함께 변환 스테이지(20)의 출력(22)을 구성한다. 다른 단자는 홀드 전압(Vhold)이 나타나는 샘플-앤드-홀드 회로(50)의 출력 단자(52)에 연결되고, 따라서 변환 스테이지(20)의 제 2 단자(23)를 구성한다. 전류 미러(11)에 의해 도입된 전류 이득(A)은 다이오드 연결된 트랜지스터(26)에 공급하기 전에 안정화 시간을 향상시킨다.
대비 감도를 향상시키기 위해, 증폭 스테이지(40)를 통해 신호 전압(Vph)을 증폭하기 위해 전압 증폭이 변환 스테이지(20)의 출력에 제공될 수 있다. 도 7에 도시된 바와 같이, 전압 증폭기(40)는 비교 스테이지에서 차동 증폭기(35) 및 비교기(31, 32)에 의해 공유된 노드(37)와 변환 스테이지(20)의 출력(22) 사이에 배열된다. 전압 증폭기(40)는 증폭된 전압 신호(Vph')가 AvVph에 대응하도록 이득(Av)을 갖는다. 이 경우, 양의 및 음의 대비 감도는
Figure pct00010
으로 변경된다.
전체 명세서에서, 신호 전압(Vph)은 변환 스테이지(20)의 출력(22)에서의 비 증폭된 신호 전압에 대응하거나, 변환 스테이지(20)의 출력(22)에서의 증폭 후의 증폭된 전압 신호(Vph')에 대응할 수 있는 것이 이해되어야 한다. 특히, 차동 증폭기(35) 및 비교 스테이지(30)의 비교기(31, 32)에 공급되는 신호 전압은 구성에 따라 증폭된 신호 전압(Vph') 및 비증폭된 신호 전압(Vph)일 수 있다. 아래의 설명에서, Vph0, Vph1, Vph2, Vph3은 다른 레벨의 증폭에서 신호 전압(Vph)를 지정하는 데 사용된다.
그러나, 픽셀 내(in-pixel) 전압 증폭기는 일반적으로 픽셀 간(inter-pixel) 불일치를 겪는다. 보통의(modest) 불일치가 없는 증폭을 도입하는 일 방법은 도 8에 도시된 바와 같이 다이오드 연결된 MOS 트랜지스터들을 적층하는 것이다. 변환 스테이지(20)는 광 센서 스테이지(10)의 출력(13)과 샘플-앤드-홀드 회로(50)의 출력(52) 사이의 다이오드 연결된 트랜지스터의 시리즈(27)를 포함한다. 시리즈의 제 1 트랜지스터(Mn1)는 도 7 및 도 6의 실시예에 이미 존재하는 트랜지스터에 대응한다. 시리즈의 다른 트랜지스터(Mn2, ... MnN)는 단자(드레인 및 소스)에 의해 서로 연결된다. 시리즈의 마지막 트랜지스터(MnN)는 변환 스테이지(20)의 제 2 단자(23)를 구성하는 샘플-앤드-홀드 회로(50)의 출력(52)에 연결된 단자를 갖는다. 도시된 경우에서와 같이, N 적층된 다이오드 연결된 N-MOSFET들(또는 P-MOSFET들)이 존재할 경우, 도입된 불일치가 없는 이득은 Av=N이다.
그러나, 적층된 다이오드 연결된 트랜지스터(Mni)의 수는 제한된 전압 헤드 룸(limited voltage headroom)으로 인해 소량으로 제한된다. 동일한 기술에 기초하여, 전압 증폭기(40)를 형성하기 위해 비교 스테이지(30)에서 이러한 다수의 시리즈를 캐스케이딩하여 추가 증폭이 도입될 수 있다. 이는 도 9에 도시되어 있다. 비교 스테이지(30)는 다이오드 연결된 트랜지스터(Mp1j)들의 적어도 하나의 제 1 시리즈(41) 및 다이오드 연결된 트랜지스터(Mp2j)들의 적어도 하나의 제 2 시리즈(42)를 포함하고, 다이오드 연결된 트랜지스터(Mp1j)의 각각의 시리즈(41, 42, 43)는 제 1 다이오드 연결된 트랜지스터(Mpi1)의 게이트를 입력으로 그리고 상기 제 2 다이오드 연결된 트랜지스터(Mpi1)의 드레인을 출력으로 갖는다. 도시된 실시예에서, 다이오드 연결된 트랜지스터의 3개의 후속 시리즈(41, 42, 43)가 있다. 공통 참조번호 i 및j는 Mpij에서 i번째 칼럼의 j번째 트랜지스터를 참조하도록 사용된다.
이러한 시리즈(41, 42, 43)의 경우, 한 시리즈의 입력이 이전 시리즈의 출력에 연결된다. 모든 시리즈(41, 42, 43)의 제 1 트랜지스터(Mpi1)의 하나의 단자는 제 1 바이어스 전압(Vbb)에 연결되고, 모든 시리즈(41, 42, 43)의 마지막 트랜지스터(Mpi4)의 한 단자는 제 2 바이어스 전압(Vqq)에 연결된다. 즉, 시리즈(41, 42, 43)의 각각은 일 단부에서 제 1 바이어스 전압(Vbb)에 연결되고 다른 단부에서 제 2 바이어스 전압(Vqq)에 연결된다.
비교 스테이지(30)의 시리즈(41, 42, 43)의 다이오드 연결된 트랜지스터(Mpij)는 P-MOSFET 또는 N-MOSFET일 수 있다. 바이어스 전압(Vbb, Vqq)은 트랜지스터의 시리즈(41, 42, 43)의 트랜지스터(Mpij)가 적절한 바이어스를 갖기에 충분히 다른 것으로 선택된다. 바람직하게는, 상기 바이어스 전압은, 시리즈(41, 42, 43)의 적층된 다이오드 연결된 트랜지스터들(Mpij)에 대해 원하는 동작 전류(Iqq)를 보장하면서 전압(Vph)의 리셋 레벨을 기준 전압(Vreset)과 동일하게 설정하는 것과 같을 것이다.
이는, 동작 전류(Iqq) 및 기준 전압(Vreset)의 함수로서 바이어스 전압(Vbb 및 Vqq)에 대한 적절한 값을 생성하는 도 10에 도시된 것과 유사한 바이어스 회로를 픽셀 어레이의 주변부에서 사용함으로써 달성될 수 있다. 바이어스 전압(Vbb 및 Vqq)이 각각 생성되는 단자들(81, 82) 사이에는 P-MOS 다이오드 연결된 트랜지스터의 시리즈(80)가 배열되어 있다. N-MOS 트랜지스터가 사용될 수도 있고, NMOS 다이오드 연결된 트랜지스터와 PMOS 다이오드 연결된 트랜지스터와 결합되거나 그 반대도 가능하다. 시리즈(80)의 제 1 트랜지스터(83)의 게이트 및 드레인, 즉 보다 높은 바이어스 전압(Vbb)이 생성되는 단자(81)에 가장 가까운 트랜지스터는 함께 차동 증폭기(84)의 반전 입력에 연결된다. 기준 전압(Vreset)은 차동 증폭기(84)의 비반전 입력에 인가된다. 시리즈(80)의 마지막 트랜지스터(85)의 게이트 및 드레인, 즉 더 낮은 바이어스 전압(Vqq)이 생성되는 단자(82)에 가장 가까운 트랜지스터는 동작 전류(Iqq)를 전달하는 전류원(86)에 연결된다.
바이어스 전압들(Vbb 및 Vqq) 모두를 사용할 필요가 없다는 것을 주목해야 한다. 그 중 하나만 사용하고 다른 하나는 전원 공급 장치(VDD) 또는 그라운드에 연결할 수 있다. 도 11a는 바이어스 전압(Vqq)만을 전달하는 바이어스 회로의 예를 도시한다. 도 10에서와 같이, 임의의 차동 증폭기(84) 없이, 일 단부에서 전원 전압(VDD)에 연결된 P-MOS 다이오드 연결된 트랜지스터의 시리즈(80)가 여전히 존재한다. 다른 단부는 도 10과 유사하며, 시리즈(80)의 마지막 트랜지스터(85), 즉, 더 낮은 바이어스 전압(Vqq)이 생성되는 단자(82)에 가장 가까운 트랜지스터가 연결되는 동작 전류(Iqq)를 전달하는 전류원(86)에 연결된다. 도 11b는 바이어스 전압(Vbb)만을 전달하는 바이어스 회로의 예를 도시한다. 이 경우, P-MOS 다이오드 연결된 트랜지스터의 시리즈(80)는 일 단부에서 그라운드에 연결되고, 다른 단부에서 바이어스 전압(Vbb)가 발생하는 단자(81)에 증폭기를 통해 연결되고, 전원(VDD)에 연결된 전류원(86)에 연결된다.
도 9에 도시된 바와 같이 배열된 다이오드-연결된 트랜지스터(Mpij)의 시리즈(41, 42, 43)로, 이미 증폭된 신호 전압(Vph0)은 제 1 시리즈의 제 1 트랜지스터(Mp11)의 게이트에 의해 수신된다. 제 1 트랜지스터(Mp11)와 제 1 시리즈(41)의 제 2 트랜지스터(Mp12) 사이의 노드에서 증폭된 신호 전압(Vph1)은, 제 2 시리즈(42)의 제 1 트랜지스터(Mp21)의 게이트에 대한 제 2 시리즈(42)의 입력으로서 공급된 제 1 시리즈(41)의 출력이다. 제 2 시리즈(42)의 제 1 트랜지스터(Mp21)와 제 2 트랜지스터(Mp22) 사이의 노드에서 증폭된 신호 전압(Vph2)은 제 3 시리즈(43)의 제 1 트랜지스터(Mp31)의 게이트에 제 3 시리즈(43)의 입력으로서 공급된 제 2 시리즈(42)의 출력이다. 제 3 시리즈(43)의 제 1 트랜지스터(Mp31)와 제 2 트랜지스터(Mp32) 사이의 노드에서 증폭된 신호 전압(Vph3)은 비교기(31, 32)에 그리고 비교 스테이지(30)의 차동 증폭기(35)의 반전 입력에 보내지는 제 3 시리즈(43)의 출력이다.
이러한 솔루션은 고전압 헤드룸을 필요로하지 않으면서 높은 전압 증폭을 허용한다. 예를 들어, 변환 스테이지(20)의 다이오드 연결된 트랜지스터의 시리즈(27)가 N개의 적층된 다이오드 연결된 트랜지스터를 포함하고, 비교기 스테이지의 3개의 시리즈(41, 42, 43) 각각이 4개의 다이오드 연결된 트랜지스터를 포함하면, 이 경우에 도입된 증폭은 Av=N×4×4×4=64N이다.
그러나, 다이오드 연결된 트랜지스터(Mpij)의 캐스케이드 적층된(cascading stacked) 시리즈(41, 42, 43)는 작은 불일치를 겪을 수 있다. 흥미롭게도, 다이오드 연결된 트랜지스터(Mpij)의 연속하는 시리즈(41, 42, 43) 사이의 전압의 차이는 더 큰 증폭을 제공하고 심지어 더 작은 불일치를 겪는다. 이는 도 12에 도시된 바와 같이 2개의 상이하게 증폭된 신호 전압(Vphi, Vphj)이 공급된 다수의 시프팅된 출력을 갖는 차동 비교기를 사용함으로써 활용될 수 있다.
이 실시예에서, 비교 스테이지(30)는 차동 비교기, 바람직하게는 복수의 시프팅된 출력을 갖는 다중 출력 차동 비교기(38)를 포함하며, 상기 차동 비교기(38)는 신호 전압의 2개의 상이하게 증폭된 값(Vphi, Vphj)을 입력으로 가지며, 샘플-앤드-홀드 회로(50)의 입력(51)에 대한 입력 신호(V0)를 출력하고 적어도 하나의 스레스홀드 전압에 대한 입력의 차이를 비교하도록 구성된다.
본 발명에 따르면, 특정 실시예들에서 차동 비교기는 다중 출력 차동 비교기일 수 있으며; 예를 들어, 차동 비교기(38)는 바람직하게는 다중-출력 차동 비교기인 것이 주목된다.
보다 정확하게는, 제 1 증폭된 신호 전압(Vphi)이 차동 비교기(38)의 반전 입력에 인가되고, 제 2 증폭된 신호 전압(Vphj)이 차동 비교기(38)의 비반전 입력에 인가되고, 차동 비교기(38)는 적어도 3개의 출력을 갖는다.
제 2 증폭된 신호 전압(Vphj)과 제 1 증폭된 신호 전압(Vphi)이 양의 스레스홀드 전압(VdP)만큼 상이할 때 제 1 출력(V+)이 전이한다. 제 1 출력(V+)은 논리 회로(33)에 공급되고, 논리 회로(33)는 제 1 출력(V+)이 전이할 때 양의 이벤트 신호(ev+)를 방출한다.
제 2 증폭된 신호 전압(Vphj)과 제 1 증폭된 신호 전압(Vphi)이 음의 스레스홀드 전압(Vdn)만큼 상이할 때 제 2 출력(V-)이 전이한다. 제 2 출력(V-)은 제 2 출력(V-)이 전이할 때 양의 이벤트 신호(ev-)를 방출하는 논리 회로(33)에 공급된다.
제 3 출력(V0)은 샘플-앤드-홀드 회로(50)의 입력(51)에 대한 입력 신호이고, 제 2 증폭된 신호 전압(Vphj) 및 제 1 증폭된 신호 전압(Vphi)이 동일할 때 전이한다.
도 9와 관련하여 논의된 전압 증폭기(40)의 다이오드-연결된 트랜지스터들(Mpij)의 시리즈(41, 42, 43)를 활용하는 본 발명의 특히 유리한 실시예가 도 13에 도시된다. 이 실시예에 따르면, 비교 스테이지(30)는 다이오드 연결된 트랜지스터(Mpi)의 적어도 2개의 시리즈(41, 42, 43)를 포함하고, 다이오드 연결된 트랜지스터의 각각의 시리즈(41, 42, 43)는 제 1 다이오드 연결된 트랜지스터(Mpi1)의 게이트를 입력으로 그리고 상기 제 1 다이오드 연결된 트랜지스터(Mpi1)의 드레인을 출력으로 갖는다. 다이오드 연결된 트랜지스터의 시리즈(42)의 제 1 트랜지스터(Mp21)의 출력은 차동 비교기(38)의 반전 입력에 인가된 제 1 증폭된 신호 전압(Vph2)이다. 다이오드 연결된 트랜지스터들의 다른 시리즈(43)의 제 1 트랜지스터(Mp31)의 출력은 차동 비교기(38)의 비반전 입력에 인가된 제 2 증폭된 신호 전압(Vph3)이다. 차동 비교기(38)의 반전 입력에 공급되는 증폭된 신호 전압(Vph2)을 입력으로서 수신하는 시리즈(43)로부터 차동 비교기(38)가 증폭된 신호 전압(Vph3)을 수신하는 경우 비반전 입력된다. 다중 출력 차동 비교기(38)에 대한 가능한 구현이 도 14에 도시된다.
도 13은 또한 다른 구성에서 사용될 수 있는 전류 미러(11)의 예에 대한 세부 사항을 도시한다. 전류 미러(11)의 입력(12)은 포토다이오드(1)에 연결된다. 바이어스 전압(Vgp1)에 의해 게이트 바이어스된 트랜지스터(14)는 입력(12)과 공통 노드(16) 사이에서 증폭기(15)에 병렬로 연결된다. 다른 바이어스 전압(Vgp2)에 의해 바이어스된 트랜지스터(17)의 소스에 공통 노드가 연결된다. 트랜지스터(17)의 드레인은 변환 스테이지(20)에 연결된 단자(13)에 대응한다. 도 15는 사용될 수 있는 샘플-앤드-홀드 회로(50)에 대한 가능하고 간단한 회로 구현을 도시한다. 제어 단자(53)에 의해 제어되는 스위치(55)는 샘플-앤드-홀드 회로(50)의 입력(51)에 연결된 일 단자와 노드(56)에 연결된 일 단자를 갖는다. 커패시터(57)는 상기 노드(56)와 그라운드 사이에 연결된다. 전압 버퍼(58)는 샘플-앤드-홀드 회로(50)의 노드(56)와 출력(52) 사이에 연결된다. 도 16에 도시된 바와 같이, 버퍼(58)는 간단한 전압 폴로어(voltage follower)가 될 수 있고, 노드(56)와 전류원(60) 사이에 그 게이트가 연결된 트랜지스터(59)는 트랜지스터와 그라운드의 단자 사이에 전류(Ibb)를 전달한다. 샘플-앤드-홀드 회로(50)의 출력(52)은 트랜지스터(59)와 전류원(60) 사이에 있다.
기생 스위치 전하 주입 효과를 피하기 위해, 스위치(55)는 도 17에 도시된 바와 같이 전하 펌프에 의해 구현될 수 있다. 스위치(55)에는 바이어스 전압(Vgp)(P-MOS)에 의해 그리고 공통 드레인 및 공통 소스를 갖는 바이어스 전압(N-MOS)에 의해 개별적으로 바이어스되는 2개의 MOS 트랜지스터(61, 62)가 따른다. 공통 소스는 스위치(55)에 연결되고, 공통 드레인은 공통 노드(56)에 연결된다.
도 17에서, 전류(Ibb)의 값은 (전류 미러(11)에 의한 전류 증폭(A)을 갖는) 최대 광전류의 상황에 대해 전환 스테이지(20)의 적층된 다이오드 연결된 트랜지스터(Mni)의 시리즈(27)에 그리고 전압 폴로어를 제공하기에 충분히 커야 한다. 이는 최악의 상황을 설명하기 위해 전류(Ibb) 비교적 큰 값으로 설정하도록 강제할 수 있다. 그러나 이는 정상적인 조건에서 일반적으로 요구되지 않는 높은 소비 전력을 부과할 수 있다.
이것을 극복하기 위해, 도 18은 조명 레벨에 따라 전류(Ibb)의 적응성 바이어싱을 위한 개선된 배열을 도시한다. 이를 위해, 전류 미러(11)는 변환 스테이지의 입력(21)에 연결된 단자(13)에 부가적인 추가 단자(18)를 포함한다. 전류 미러(11)의 구성은 양 단자(13, 18)에 대해 동일하다. 추가 단자(18)는 샘플-앤드-홀드 회로(50)에 연결되고 단자(13)의 증폭된 광 전류(Iph)의 복제를 전류원(60)으로서 역할하는 전류 미러(66)에 공급한다. 전류 미러(66)는 단자(18)상의 이득(A)의 전류 미러(11)에 의해 증폭된 순간(instantaneous) 광 전류(Iph)를 복제하여 결과적으로 AIph에 대응하는 전류(Ibb)를 제공한다. 따라서, 전류(Ibb)는 항상 조명 레벨에 적응된다. 이 예에서, 전류 미러(11)는 도 13의 전류 미러와 유사하지만, 상기 추가 단자에 공통 노드(16)를 연결하는 트랜지스터(19) 및 추가 단자)18)에 관한 것이다. 트랜지스터(19)는 트랜지스터(17)와 동일한 전압(Vgp2)에 의해 게이트 바이어스된다.
전류 미러(66)의 이득이 B이면, Ibb = AB Iph이고,
Figure pct00011
여기서, Vc는 커패시터(57)에서의 전압이고, K=nUTlog(AN-1/(B-1))이고, N은 시리즈(27)의 적층 다이오드 연결된 MOS 트랜지스터들의 수이다. 이러한 적응성 바이어스는 전압 이득을 N에서 N-1로 감소시킨다.
또한, N=0이 가능하며 이는
Figure pct00012
을 야기하는 것이 주목되어야 한다.
물리적 구현은 전류 미러 출력 트랜지스터(17)와 함께 시리즈(27)를 억제한다. 도 19는 도 18의 픽셀 회로와 유사하지만 시리즈(27) 또는 전류 미러 출력 트랜지스터(17)가 없는 픽셀 회로의 예를 도시한다. 신호 전압(Vpho)은 샘플-앤드-홀드 회로(50)의 출력(52)에 의해 직접 비교 스테이지(30)에 전달된다. 따라서, 샘플-앤드-홀드 회로(50)의 출력(52)은 전압 증폭기(4)의 제 1 시리즈(41)의 트랜지스터의 게이트에 연결된다. 그런 의미에서, 샘플-앤드-홀드 회로(50)의 출력(52)이 상기 광 수신기 전류(Iph)로부터 도출된 신호 전압(Vph)을 비교 스테이지(30)로 전달하기 때문에, 샘플-앤드-홀드 회로(50) 스테이지가 변환 스테이지(20)의 역할을 한다. 광 센서 스테이지(10)의 출력(13)은 변환 스테이지(20)의 출력(22)에 상응할 수 있다.
샘플-앤드-홀드 블록(50)의 출력(52)에서 출력 전압(Vhold)을 사용하여, 비교 스테이지(30)의 전압 증폭기(40)의 다이오드 연결된 트랜지스터의 시리즈(41, 42, 43)의 입력 오프셋 전압을 시프트하는 것이 가능하다. 이를 위해, 샘플-앤드-홀드 블록(50)의 출력(52)은 다이오드 연결된 트랜지스터의 제 1 시리즈(41)의 하부 단자(45), 즉 Vqq 또는 그라운드 대신에 연결된다.
도시된 예에서, 다이오드 연결된 트랜지스터의 시리즈(41, 42, 43) 각각의 저전압 단부(45, 46, 47)는 N-MOS 트랜지스터(Mn14, Mn24, Mn34)로 완성된다. 광 센서 스테이지(13)의 출력은 비교 스테이지(30)에 직접적으로 연결된다. 보다 정확하게는, 광 센서 스테이지(10)의 출력(13)은 트랜지스터(Mn14)의 게이트에 연결되어 그 하위 단부(45)에서 제 1 시리즈(41)를 완성한다. 샘플-앤드-홀드 회로(50)의 출력(52)은 상기 트랜지스터(Mn14)의 소스에 연결된다. 결과적으로, 트랜지스터(Mn14)는 상기 광 수신기 전류(Iph)로부터 그 게이트로 유도된 신호 전압(Vph)을 수신하고 홀드 전압(Vhold)은 그 소스에서 수신하고, 그 드레인은 제 1 시리즈(41)의 하부 트랜지스터(Mp13)의 드레인 및 게이트에 연결된다. 다른 트랜지스터(Mn24, Mn34)는 선행하는 시리즈(41, 42)의 N-MOS 트랜지스터(Mn14, Mn24)의 드레인에 연결된 그 게이트 및 제 2 바이어스 전압(Vqq)에 연결된 소스를 갖는다.
차동 비교기(38)의 반전 입력은 다이오드 연결된 트랜지스터들의 마지막 시리즈(43)를 완성하는 N-MOS 트랜지스터(Mn34)의 드레인에 연결되고, 차동 비교기(38)의 비반전 입력은 선행하는 시리즈(42)를 완성하는 N-MOS 트랜지스터(Mn24)의 드레인에 연결된다.
당업자에게 명백한 바와 같이, 시리즈(41, 42, 43) 내의 PMOS 및 NMOS 타입 트랜지스터의 상이한 조합이 가능하다.
샘플-앤드-홀드 블록(50)의 출력(52)은 다이오드 연결된 트랜지스터의 제 1 시리즈(41)의 상위 단자, 즉 제 1 시리즈(41)의 하위 단부(45)에 연결하기 보다는 VDD 또는 Vbb 대신에 연결될 수 있다.
도 20b는 도 20a에서 사용될 수 있는 제 2 바이어스 전압(Vqq)을 생성하기위한 가능한 바이어스 회로의 예를 도시한다. 도 11a에서와 같이, P-MOS 다이오드 연결된 트랜지스터들의 시리즈(80)가 존재한다. 그러나, 시리즈의 저전압 단부는 또한 다이오드 연결된 N-MOS 트랜지스터(87)로 완성되고, 하부 제 2 바이어스 전압(Vqq)이 생성되는 단자(82)와 전류원(86)에 모두 연결되는 그 소스를 갖는다.
도 17에서와 같이 전류 미러(66) 또는 트랜지스터(59)가 존재하는 것이 주목되어야 한다. 대신에, 홀드 전압(Vhold)은 커패시터(57)와 출력(52) 사이에 연결된 증폭기(63)를 통해 커패시터(57)로부터 출력(52)에서 전달된다.
본 발명은 소정의 바람직한 실시예와 관련하여 기술되었지만, 이는 결코 여기에 제한되지 않고 기술된 수단의 모든 기술적 등가물 및 이들의 조합을 포함하는 것이 명백하다. 특히, 첨부된 청구 범위에서 한정된 본 발명의 범위를 벗어나지 않고 다양한 변경 및 수정이 이루어질 수 있음은 당업자에게 명백할 것이다.

Claims (19)

  1. 픽셀 회로로서,
    포토다이오드(photodiode)(1)를 포함하고 출력(13)을 갖는 광 센서 스테이지(10) - 상기 광 센서 스테이지(10)는 상기 포토다이오드의 노광의 광 세기에 의존하여 광 수용기 전류(Iph)를 전달하도록 구성됨 - ,
    상기 광 수용기 전류(Iph)로부터 도출된 신호 전압(Vph)의 변화를 검출하도록 구성된 비교 스테이지(30)를 포함되고, 상기 픽셀 회로는 입력(51), 출력(52) 및 제어 단자(53)를 갖는 샘플-앤드-홀드 회로(50)를 포함하고, 상기 샘플-앤드-홀드 회로의 출력(52)은 상기 비교 스테이지(30)의 입력에 연결되며, 상기 비교 스테이지(30)는, 상기 샘플-앤드-홀드 회로(50)의 입력(51)에 대한 입력 신호를 출력하도록 구성되고,
    상기 샘플-앤드-홀드 회로(50)의 제어 단자(53)는 상기 비교 스테이지(30)에 연결되며, 상기 신호 전압(Vph)에서 변화가 검출될 때, 상기 비교 스테이지(30)는 상기 샘플-앤드-홀드 회로(50)의 제어 단자(53)에 샘플링 신호를 방출하도록 구성되는 것을 특징으로 하는 픽셀 회로.
  2. 청구항 1에 있어서, 상기 샘플-앤드-홀드 회로(50)는, 상기 비교 스테이지(30)가 상기 샘플-앤드-홀드 회로(50)의 상기 제어 단자(53)에 샘플링 신호를 방출할 때 상기 샘플-앤드-홀드 회로(50)의 입력(51)에서 입력 신호를 샘플링하도록, 그리고, 상기 비교 스테이지(30)가 상기 샘플-앤드-홀드 회로(50)의 제어 단자(53)에 샘플링 신호를 방출하지 않을 때 홀드 전압(Vhold)을 홀드하도록 구성되는, 픽셀 회로.
  3. 청구항 2에 있어서, 상기 샘플-앤드-홀드 회로(50)는, 상기 샘플링 신호가 상기 샘플-앤드-홀드 회로(50)의 제어 단자(53)에서 수신될 때 상기 샘플-앤드-홀드 회로(50)의 출력(52)에서의 홀드 전압이 상기 샘플-앤드-홀드 회로(50)의 입력(51)에서의 입력 신호를 따르도록 구성되는, 픽셀 회로.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서, 상기 비교 스테이지(30)는 상기 신호 전압(Vph)을 적어도 하나의 스레스홀드 전압(Vreset-Vdn, Vreset + Vdn)과 비교하도록 구성되고, 상기 비교 스테이지(30)는 상기 신호 전압과 상기 적어도 하나의 스레스홀드 전압 사이의 비교에 기초하여 상기 샘플-앤드-홀드 회로(50)의 상기 제어 단자(53)에 상기 샘플링 신호를 방출하도록 구성되는, 픽셀 회로.
  5. 청구항 4에 있어서, 상기 비교 스테이지(30)는 상기 신호 전압(Vph)을 제 1 스레스홀드 전압(Vreset+Vdn) 및 제 2 스레스홀드 전압(Vreset-Vdn) - 상기 제 1 스레스홀드 전압은 상기 제 2 스레스홀드 전압보다 큼 - 과 비교하도록, 그리고 상기 신호 전압이 상기 제 1 스레스홀드 전압을 초과할 때 제 1 신호 이벤트 신호(ev+)를 출력하도록 그리고 상기 신호 전압이 상기 제 2 스레스홀드 전압보다 낮을 때 제 2 이벤트 신호(ev-)를 출력하도록 구성되는, 픽셀 회로.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서, 상기 비교 스테이지(30)는 상기 신호 전압을 기준 전압(Vreset)과 비교하고, 이러한 비교를 기초로 상기 샘플-앤드-홀드 회로(50)의 상기 입력(51)에 대한 입력 신호를 출력하도록 구성되는 차동 증폭기(35)를 포함하는, 픽셀 회로.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서, 상기 비교 스테이지(30)는 복수의 시프트된 출력을 갖는 차동 비교기(38)를 포함하며, 상기 차동 비교기(38)는 상기 신호 전압(Vphi, Vphj)의 2개의 상이하게 증폭된 값을 입력으로서 갖고, 상기 샘플-앤드-홀드 회로(50)의 입력에 대한 입력 신호를 출력하고 입력들의 차이를 적어도 하나의 스레스홀드 전압과 비교하도록 구성되는, 픽셀 회로.
  8. 청구항 7에 있어서, 제 1 증폭된 신호 전압이 상기 차동 비교기의 반전 입력에인가되고, 제 2 증폭된 신호 전압이 상기 차동 비교기의 비반전 입력에 인가되며, 상기 차동 비교기는 적어도 3개의 출력 :
    - 상기 제 2 증폭된 신호 전압과 상기 제 1 증폭된 신호 전압이 양의 스레스홀드 전압만큼 다를 때 전이하는 제 1 출력,
    - 상기 제 2 증폭된 신호 전압과 상기 제 1 증폭된 신호 전압이 음의 스레스홀드 전압만큼 다를 때 전이하는 제 2 출력,
    - 상기 샘플-앤드-홀드 회로의 입력에 대한 입력 신호이고, 상기 제 1 증폭된 신호 전압과 제 2 증폭된 신호 전압이 동일할 때 전이하는 제 3 출력을 갖는, 픽셀 회로.
  9. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서, 상기 비교 스테이지(30)는 다이오드 연결된 트랜지스터들의 적어도 하나의 시리즈(41, 42, 43)를 포함하고, 다이오드 연결된 트랜지스터들의 각각의 시리즈는 입력으로서 제 1 다이오드 연결된 트랜지스터의 게이트 및 출력으로서 상기 제 1 다이오드 연결된 트랜지스터의 드레인을 갖는, 픽셀 회로.
  10. 청구항 9에 있어서, 다이오드-연결된 트랜지스터들의 상기 적어도 하나의 시리즈는 제 1 바이어스 전압(Vbb, VDD)을 인가하도록 구성된 제 1 단자(81)와 제 2 바이어스 전압(Vqq)을 인가하도록 구성된 제 2 단자(82) 사이에 배열되며, 상기 픽셀 회로는 상기 제 1 바이어스 전압(Vbb) 및 상기 제 2 바이어스 전압(Vqq) 중에서 적어도 하나의 바이어스 전압을 출력 단자에 생성하기 위한 바이어스 회로를 포함하고, 상기 바이어스 회로는:
    - 출력 단자(81, 82)에 연결된 전류원(86),
    - 상기 전류원(86) 및 상기 출력 단자(81, 82)에 연결된 다이오드 연결된 트랜지스터들의 시리즈(80)를 포함하는, 픽셀 회로.
  11. 청구항 10에 있어서, 상기 다이오드 연결된 트랜지스터들의 시리즈(80)는 상기 제 1 단자(81)와 상기 제 2 단자(82) 사이에 배열되고, 상기 전류원(86)은 상기 제 2 단자(82)에 연결되고, 상기 바이어스 회로는 반전 입력, 비반전 입력 및 출력을 갖는 차동 증폭기(84)를 더 포함하며, 상기 반전 입력은 상기 다이오드 연결된 트랜지스터들의 상기 시리즈(80)의 트랜지스터(83)의 드레인에 연결되고, 기준 전압이 상기 비반전 입력에 인가되고, 상기 출력은 상기 제 1 단자(81)에 연결되는, 픽셀 회로.
  12. 청구항 1 내지 청구항 11 중 어느 한 항에 있어서, 상기 비교 스테이지(30)는 다이오드 연결된 트랜지스터들의 적어도 하나의 제 1 시리즈(41, 42, 43) 및 다이오드 연결된 트렌지스터들의 제 2 시리즈(41, 42, 43)를 포함하고, 다이오드 연결된 트랜지스터들의 각각의 시리즈(41, 42, 43)는 입력으로서 제 1 다이오드 연결된 트랜지스터의 게이트 및 출력으로서 상기 제 1 다이오드 연결된 트랜지스터의 드레인을 갖고,
    상기 비교 스테이지(30)는 복수의 시프트된 출력을 갖는 차동 비교기(38)를 포함하고, 상기 차동 증폭기(38)의 제 1 입력은 다이오드 연결된 트랜지스터들의 시리즈(42, 43)의 제 1 트랜지스터의 출력이고, 차동 증폭기의 제 2 입력은 다이오드 연결된 트랜지스터들의 다른 시리즈(42, 43)의 제 1 트랜지스터의 출력인, 픽셀 회로.
  13. 청구항 9 내지 청구항 12 중 어느 한 항에 있어서, 상기 샘플-앤드-홀드 회로의 상기 출력(52)은 다이오드 연결된 트랜지스터들의 제 1 시리즈(41)의 트랜지스터의 게이트에 연결되는, 픽셀 회로.
  14. 청구항 9 내지 청구항 12 중 어느 한 항에 있어서, 상기 샘플-앤드-홀드 회로의 상기 출력(52)은 다이오드 연결된 트랜지스터들의 상기 제 1 시리즈(41)의 일단에 배열된 트랜지스터(Mn14)의 소스에 연결되고, 상기 광 센서 스테이지(10)의 상기 출력(13)은 상기 트랜지스터(Mn14)의 게이트에 연결되는, 픽셀 회로.
  15. 청구항 1 내지 청구항 12 중 어느 한 항에 있어서, 상기 픽셀 회로는, 상기 광 센서 스테이지의 출력(13)에 연결된 적어도 하나의 입력(21) 및 제 1 단자(22)를 갖는 변환 스테이지(20)를 포함하고, 상기 변환 스테이지(20)는 상기 광 수용기 전류(Iph)로부터 도출된 상기 신호 전압(Vph)을 상기 제 1 단자(22) 상에 전달하도록 구성되며, 상기 변환 스테이지(20)는 적어도 상기 제 2 단자(23)를 갖고 상기 샘플-앤드-홀드 회로의 상기 출력(52)은 상기 변환 스테이지(20)의 상기 제 2 단자(23)에 연결되며, 상기 변환 스테이지(20)는 상기 비교 스테이지(30)에 대한 입력인, 픽셀 회로.
  16. 청구항 15에 있어서, 상기 변환 스테이지(20)의 상기 제 2 단자(23)는 상기 샘플-앤드-홀드 회로(50)의 출력(52)에서의 상기 샘플-앤드-홀드 회로(50)에 의해 인가된 홀드 전압(Vhold)을 통해 상기 변환 스테이지(20)의 상기 제 1 단자(22)에서의 전압 시프트(voltage shift)를 제어하도록 구성되는, 픽셀 회로.
  17. 청구항 15 또는 청구항 16에 있어서, 상기 광 센서 스테이지(10)는 전류 미러(11)를 포함하고, 상기 변환 스테이지(20)는, 상기 전류 미러(11)에 연결된 적어도 하나의 다이오드 연결된 트랜지스터(26, Mn1)를 포함하는, 픽셀 회로.
  18. 청구항 15 내지 청구항 17 중 어느 한 항에 있어서, 상기 변환 스테이지(20)는 상기 광 센서 스테이지(10)의 출력(13)과 상기 샘플-앤드-홀드 회로(50)의 출력(52) 사이에 다이오드 연결된 트랜지스터들의 시리즈(27)를 포함하는, 픽셀 회로.
  19. 청구항 1 내지 청구항 18 중 어느 한 항에 기재된 픽셀 회로를 복수 포함하는 이미지 센서.
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