JP6919486B2 - 直流遮断装置 - Google Patents

Description

本発明は、双方向の直流電流を遮断できる直流遮断装置に関する。

系統に短絡事故等が発生した時の電路を遮断する遮断装置として、機械遮断器と、機械遮断器に並列接続された半導体スイッチング素子を有する補助回路と、を備えたハイブリット遮断器が特許文献１，２に開示されている。

特許文献１には交流遮断装置の例が、特許文献２，３には直流遮断装置の例が示されている。直流電流には交流電流とは異なり零点が生じないため、機械遮断器を開極した際に発生するアークを消弧できないという課題がある。特許文献２は機械遮断器開極時の電流を半導体スイッチング素子からなる補助回路に迂回させることで零点を作り出し、アークを消弧する。

半導体スイッチング素子は、ゲート信号によってオンオフされる。通常、ゲート信号を生成するゲート駆動回路用の電源は、スイッチング電源装置などによって別途設けられる。一方、特許文献１，２等では、個別の半導体スイッチング素子のゲート駆動用電源を設けない回路構成とし、ハイブリット遮断器の小形化を図っている。

特許文献１、２の遮断装置では半導体スイッチング素子のゲート駆動用電源を不要としている点に、特許文献３では機械遮断器用電源を不要としている点に特長がある。

特開平０９−２７４８３３号公報 特開２０１５−５００８０号公報 特開２０１０−１０３０４８号公報

特許文献１の遮断装置は、機械遮断器と半導体スイッチング素子（サイリスタ）を併用したハイブリッド遮断器である。サイリスタのゲート電源は、交流変流器を用いて供給する。ハイブリッド遮断器は、遮断時において機械遮断器の通過電流をサイリスタに転流させる。しかし、特許文献１は交流系統への適用を前提としている。

直流系統では電流に零点が生じないため、サイリスタをいったんＯＮして直流電流を流すとサイリスタをＯＦＦにする手段が存在せず、電流を遮断することができない。よって、特許文献１の遮断装置は、直流遮断装置には適用できない。また、特許文献１ではサイリスタを操作するための信号を外部から入力する必要があり、そのための制御装置を必要とする。

特許 文献２は、直流系統に対応したハイブリッド遮断器である。機械遮断器を開極した際に発生するアーク電圧を半導体スイッチング素子のゲート端子に印加し駆動する。

半導体スイッチング素子にＩＧＢＴを用いた場合、一般的にターンＯＮにはゲート端子に１５Ｖ程度の電圧を印加する。よって、アーク電圧が１５Ｖ以上となる機械遮断器を選定する必要がある。

また、アークにより機械遮断器の接点摩耗が進めばアーク電圧が変わる恐れもある。例えば、気中遮断器では大電流になるほどアーク電圧が下がる。そのため、大電流ではＩＧＢＴをＯＮできず遮断に失敗してしまうおそれがある。

逆に、真空遮断器では大電流になるほどアーク電圧は上がる。一例では電流４ｋＡにおいてアーク電圧は１５Ｖとなり、それ以下の遮断短絡電流ではＩＧＢＴをＯＮできないおそれがある。

真空遮断器を使用する場合、電流が半導体スイッチング素子に転流し始めるとアーク電圧が下がり、半導体スイッチング素子がＯＦＦし始めてしまうおそれがある。半導体スイッチング素子のＯＦＦスピードが早いと半導体スイッチング素子に転流した電流が機械遮断器に戻り、遮断に失敗する恐れがある。

半導体スイッチング素子のＯＦＦスピードを遅くすれば遮断失敗の恐れを低減できるが、遮断に時間がかかりその間に短絡電流が増加してしまう。その結果、半導体スイッチング素子の導通損失・ターンＯＦＦ損失が増加してしまい、半導体スイッチング素子が熱で破壊される恐れが高くなる。

特許文献３の構成では、交流変流器を用いて機械遮断器の制御回路に電源を供給する。しかし、特許文献３の回路はハイブリッド遮断器ではない。そのため、開極した際に発生するアークを消弧できない、アークにより機械遮断器の寿命が低下するという問題がある。

以上示したようなことから、直流遮断装置において、半導体スイッチング素子のゲート回路用の電源を別途設けることなく、機械遮断器のアークのレベルに関係なくゲート回路の電源を確立することが課題となる。

本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、第１系統と第２系統との間に接続された第１機械遮断器と、前記第１機械遮断器に対して並列接続された補助回路と、１次側が前記第１系統と前記第２系統との間に接続され、２次側が前記補助回路に接続され、前記１次側が短絡電流を検出したとき、２次側が前記補助回路に電流を出力する交流変流器と、を備え、前記補助回路は、前記第１系統と前記第２系統間に逆直列接続され、前記交流変流器が短絡電流を検出したとき、前記交流変流器の２次側の出力電流をゲート端子に入力する第１，第２半導体スイッチング素子と、前記第１半導体スイッチング素子のゲート端子とエミッタ端子間に接続された第１コンデンサと、前記第２半導体スイッチング素子のゲート端子とエミッタ端子間に接続された第２コンデンサと、前記第１，第２コンデンサに充電された電荷を放電する抵抗と、を備えたことを特徴とする。

また、他の態様として、第１系統と第２系統との間に接続された第１機械遮断器と、前記第１機械遮断器に対して並列接続された補助回路と、１次側が前記第１系統と前記補助回路の共通接続点と前記第２系統と前記補助回路の共通接続点との間に接続され、２次側が前記補助回路に接続された交流変流器と、を備え、前記補助回路は、前記第１系統と前記第１機械遮断器の共通接続点にコレクタ端子が接続されたノーマリーオフの第１半導体スイッチング素子と、前記第２系統と前記第１機械遮断器の共通接続点にコレクタ端子が接続され、エミッタ端子が前記第１半導体スイッチング素子のエミッタ端子に接続されたノーマリーオフの第２半導体スイッチング素子と、前記交流変流器の２次側の一端にカソード端子が接続された第１ダイオードと、前記交流変流器の２次側の他端にカソード端子が接続され、アノード端子が前記第１ダイオードのアノード端子に接続され、その共通接続点が前記第１，第２半導体スイッチング素子のエミッタ端子に接続された第２ダイオードと、前記交流変流器の２次側の一端にアノード端子が接続され、カソード端子が前記第１半導体スイッチング素子のゲート端子に接続された第３ダイオードと、前記交流変流器の２次側の他端にアノード端子が接続され、カソード端子が前記第２半導体スイッチング素子のゲート端子に接続された第４ダイオードと、前記第１半導体スイッチング素子のゲート端子にカソード端子が接続され、前記第１半導体スイッチング素子のエミッタ端子にアノード端子が接続された第１ツェナーダイオードと、前記第１ツェナーダイオードに対して並列に接続された第１抵抗と、前記第１ツェナーダイオード、および、前記第１抵抗に対して並列に接続された第１コンデンサと、前記第２半導体スイッチング素子のゲート端子にカソード端子が接続され、前記第２半導体スイッチング素子のエミッタ端子にアノード端子が接続された第２ツェナーダイオードと、前記第２ツェナーダイオードに対して並列に接続された第２抵抗と、前記第２ツェナーダイオード、および、前記第２抵抗に対して並列に接続された第２コンデンサと、を備えたことを特徴とする。

また、他の態様として、第１系統と第２系統との間に接続された第１機械遮断器と、前記第１機械遮断器に対して並列接続された補助回路と、１次側が前記第１機械遮断器と前記補助回路の共通接続点と前記第１系統との間、または、前記第１機械遮断器と前記補助回路の共通接続点と前記第２系統との間に接続され、２次側が前記補助回路に接続された交流変流器と、を備え、前記補助回路は、前記第１系統と前記第１機械遮断器の共通接続点にコレクタ端子が接続されたノーマリーオフの第１半導体スイッチング素子と、前記第２系統と前記第１機械遮断器の共通接続点にコレクタ端子が接続され、エミッタ端子が前記第１半導体スイッチング素子のエミッタ端子に接続されたノーマリーオフの第２半導体スイッチング素子と、前記交流変流器の２次側の一端と他端との間に接続された第１スイッチと、前記交流変流器の２次側の一端にカソード端子が接続された第１ダイオードと、前記交流変流器の２次側の他端にカソード端子が接続され、アノード端子が前記第１ダイオードのアノード端子に接続され、その共通接続点が前記第１，第２半導体スイッチング素子のエミッタ端子に接続された第２ダイオードと、前記交流変流器の２次側の一端にアノード端子が接続され、カソード端子が前記第１半導体スイッチング素子のゲート端子に接続された第３ダイオードと、前記交流変流器の２次側の他端にアノード端子が接続され、カソード端子が前記第２半導体スイッチング素子のゲート端子に接続された第４ダイオードと、前記第１半導体スイッチング素子のゲート端子にカソード端子が接続され、前記第１半導体スイッチング素子のエミッタ端子にアノード端子が接続された第１ツェナーダイオードと、前記第１ツェナーダイオードに対して並列に接続された第１抵抗と、前記第１ツェナーダイオード、および、前記第１抵抗に対して並列に接続された第１コンデンサと、前記第２半導体スイッチング素子のゲート端子にカソード端子が接続され、前記第２半導体スイッチング素子のエミッタ端子にアノード端子が接続された第２ツェナーダイオードと、前記第２ツェナーダイオードに対して並列に接続された第２抵抗と、前記第２ツェナーダイオード、および、前記第２抵抗に対して並列に接続された第２コンデンサと、を備えたことを特徴とする。

また、他の態様として、第１系統と第２系統との間に接続された第１機械遮断器と、前記第１機械遮断器に対して並列接続された補助回路と、１次側が前記第１系統と前記補助回路の共通接続点と前記第２系統と前記補助回路の共通接続点との間、または、前記第１機械遮断器と前記補助回路の共通接続点と前記第１系統との間、または、前記第１機械遮断器と前記補助回路の共通接続点と前記第２系統との間に接続され、２次側が前記補助回路に接続された交流変流器と、を備え、前記補助回路は、前記第１系統と前記第１機械遮断器の共通接続点にコレクタ端子が接続されたノーマリーオフの第１半導体スイッチング素子と、前記第２系統と前記第１機械遮断器の共通接続点にコレクタ端子が接続され、エミッタ端子が前記第１半導体スイッチング素子のエミッタ端子に接続されたノーマリーオフの第２半導体スイッチング素子と、前記交流変流器の２次側の一端にカソード端子が接続された第１ダイオードと、前記交流変流器の２次側の他端にカソード端子が接続され、アノード端子が前記第１ダイオードのアノード端子に接続され、その共通接続点が前記第１，第２半導体スイッチング素子のエミッタ端子に接続された第２ダイオードと、前記交流変流器の２次側の一端にアノード端子が接続され、カソード端子が前記第１半導体スイッチング素子のゲート端子に接続された第３ダイオードと、前記交流変流器の２次側の他端にアノード端子が接続され、カソード端子が前記第２半導体スイッチング素子のゲート端子に接続された第４ダイオードと、前記第１半導体スイッチング素子のゲート端子にカソード端子が接続され、前記第１半導体スイッチング素子のエミッタ端子にアノード端子が接続された第１ツェナーダイオードと、前記第１ツェナーダイオードに対して並列に接続された第１抵抗と、前記第１ツェナーダイオード、および、前記第１抵抗に対して並列に接続された第１コンデンサと、前記第１半導体スイッチング素子のゲート端子にアノード端子が接続された第５ダイオードと、前記第２半導体スイッチング素子のゲート端子にカソード端子が接続され、前記第２半導体スイッチング素子のエミッタ端子にアノード端子が接続された第２ツェナーダイオードと、前記第２ツェナーダイオードに対して並列に接続された第２抵抗と、前記第２ツェナーダイオード、および、前記第２抵抗に対して並列に接続された第２コンデンサと、前記第２半導体スイッチング素子のゲート端子にアノード端子が接続され、カソード端子が前記第５ダイオードのカソード端子に接続された第６ダイオードと、前記第５，第６ダイオードの共通接続点と前記第１，第２半導体スイッチング素子のエミッタ端子との間に直列接続された第３抵抗および第２スイッチと、を備えたことを特徴とする。

また、その一態様として、前記第１，第２半導体スイッチング素子に対して並列に、第４抵抗および第５コンデンサの直列回路を接続したことを特徴とする。

また、他の態様として、第１系統と第２系統との間に接続された第１機械遮断器と、前記第１機械遮断器に対して並列接続された補助回路と、１次側が前記補助回路の通過電流を検出し、２次側が前記補助回路に接続された交流変流器と、前記補助回路の通過電流を遮断する第２機械遮断器と、を備え、前記補助回路は、前記第１系統と前記第１機械遮断器の共通接続点にドレイン端子が接続されたノーマリーオンの第１半導体スイッチング素子と、前記第２系統と前記第１機械遮断器との共通接続点にドレイン端子が接続され、ソース端子が前記第１半導体スイッチング素子のソース端子に接続されたノーマリーオンの第２半導体スイッチング素子と、前記交流変流器の２次側の一端にアノード端子が接続された第１ダイオードと、前記交流変流器の２次側の他端にアノード端子が接続され、カソード端子が前記第１ダイオードのカソード端子に接続され、その共通接続点が前記第１，第２半導体スイッチング素子のソース端子に接続された第２ダイオードと、前記交流変流器の２次側の一端にカソード端子が接続された第３ダイオードと、前記交流変流器の２次側の他端にカソード端子が接続された第４ダイオードと、前記第３ダイオードのアノード端子と前記第１半導体スイッチング素子のゲート端子との間に直列接続された第１リアクトルと第５抵抗と、前記第４ダイオードのアノード端子と前記第２半導体スイッチング素子のゲート端子との間に直列接続された第２リアクトルと第６抵抗と、前記第３ダイオードのアノード端子と前記第４ダイオードのアノード端子との間に直列接続され、その共通接続点が前記第１，第２半導体スイッチング素子のソース端子に接続された第３，第４コンデンサと、前記第１半導体スイッチング素子のゲート端子にアノード端子が接続され、前記第１半導体スイッチング素子のソース端子にカソード端子が接続された第１ツェナーダイオードと、前記第１ツェナーダイオードに対して並列に接続された第１抵抗と、前記第１ツェナーダイオード、および、前記第１抵抗に対して並列に接続された第１コンデンサと、前記第２半導体スイッチング素子のゲート端子にアノード端子が接続され、前記第２半導体スイッチング素子のソース端子にカソード端子が接続された第２ツェナーダイオードと、前記第２ツェナーダイオードに対して並列に接続された第２抵抗と、前記第２ツェナーダイオード、および、前記第２抵抗に対して並列に接続された第２コンデンサと、を備えたことを特徴とする。

本発明によれば、直流遮断装置において、半導体スイッチング素子のゲート回路用の電源を別途設けることなく、機械遮断器のアークのレベルに関係なくゲート回路の電源を確立することが可能となる。

実施形態１における直流遮断装置を示す回路構成図。 実施形態１における直流遮断装置の電流遮断動作を示す図。 実施形態２における直流遮断装置を示す回路構成図。 実施形態３における直流遮断装置を示す回路構成図。 実施形態４における直流遮断装置を示す回路構成図。 実施形態４における直流遮断装置の電流遮断動作を示す図。

以下、本願発明における直流遮断装置の実施形態１〜４を図１〜図６に基づいて詳述する。

［実施形態１］
図１に本実施形態１の直流遮断装置を示す。本実施形態１の直流遮断装置は、第１機械遮断器ＣＢ１と、第１機械遮断器ＣＢ１の通過電流を検出する変流器ＣＴと、第１機械遮断器ＣＢ１の開極時に電流を転流させる補助回路３と、を有する。

なお、図１では、第１系統１と第１機械遮断器ＣＢ１の共通接続点をＡ点、第２系統２と第１機械遮断器ＣＢ１の共通接続点をＢ点とする。

Ａ点とＢ点との間には、第１機械遮断器ＣＢ１と、その第１機械遮断器ＣＢ１の通過電流を検出する変流器ＣＴの１次側が接続される。図１では、Ａ点側に変流器ＣＴ、Ｂ点側に第１機械遮断器ＣＢ１を接続しているが、変流器ＣＴと第１機械遮断器ＣＢ１の接続順序は逆でも良い。

補助回路３は、第１，第２半導体スイッチング素子Ｔ１，Ｔ２と、第１〜第４ダイオードＤ１〜Ｄ４と、第１，第２ツェナーダイオードＺＤ１，ＺＤ２と、第１，第２抵抗Ｒ１，Ｒ２と、第１，第２コンデンサＣ１，Ｃ２と、を備える。

第１，第２半導体スイッチング素子Ｔ１，Ｔ２はノーマリーオフ型であり、第１機械遮断器ＣＢ１に対して並列に接続される。第１半導体スイッチング素子Ｔ１のコレクタ端子はＡ点に接続される。第１半導体スイッチング素子Ｔ１のエミッタ端子は第２半導体スイッチング素子のエミッタ端子に接続される。第２半導体スイッチング素子Ｔ２のコレクタ端子はＢ点に接続される。

変流器ＣＴの２次側は補助回路３に接続される。変流器ＣＴの２次側の左側端子は第１ダイオードＤ１のカソード端子に接続される。変流器ＣＴの２次側の右側端子は第２ダイオードＤ２のカソード端子に接続される。第１，第２ダイオードＤ１，Ｄ２のアノード端子同士は接続され、その共通接続点は第１，第２半導体スイッチング素子Ｔ１、Ｔ２のエミッタ端子に接続される。

変流器ＣＴの２次側の左側端子には、第３ダイオードＤ３のアノード端子が接続される。第３ダイオードＤ３のカソード端子は第１半導体スイッチング素子Ｔ１のゲート端子に接続される。変流器ＣＴの２次側の右側端子には、第４ダイオードＤ４のアノード端子が接続される。第４ダイオードＤ４のカソード端子は第２半導体スイッチング素子Ｔ２のゲート端子に接続される。

第１半導体スイッチング素子Ｔ１のゲート端子とエミッタ端子の間には、第１コンデンサＣ１，第１抵抗Ｒ１，第１ツェナーダイオードＺＤ１が並列に接続される。

第１ツェナーダイオードＺＤ１のカソード端子は第１半導体スイッチング素子Ｔ１のゲート端子に接続され、第１ツェナーダイオードＺＤ１のアノード端子は第１半導体スイッチング素子Ｔ１のエミッタ端子に接続される。

第２半導体スイッチング素子Ｔ２のゲート端子とエミッタ端子の間には、第２コンデンサＣ２，第２抵抗Ｒ２，第２ツェナーダイオードＺＤ２が並列に接続される。

第２ツェナーダイオードＺＤ２のカソード端子は第２半導体スイッチング素子Ｔ２のゲート端子に接続され、第２ツェナーダイオードＺＤ２のアノード端子は第２半導体スイッチング素子Ｔ２のエミッタ端子に接続される。

電流が変流器ＣＴの１次側の左から右に流れた場合、変流器ＣＴの２次側の左側端子から電流が出力され、右側端子に電流が流れ込む。

図２（ａ），（ｂ）に短絡電流の遮断動作を示す。図２（ａ）は短絡発生から第１半導体スイッチング素子Ｔ１ターンＯＮまでの様子である。この図２（ａ）では、短絡電流は左から右に流れている。

変流器ＣＴは、短絡電流を検出し、２次側に電流を出力する。変流器ＣＴの２次側の出力電流は、第３ダイオードＤ３、第１半導体スイッチング素子Ｔ１のゲート容量（第１半導体スイッチング素子Ｔ１のゲート端子、エミッタ端子間）、および、第１コンデンサＣ１，第２ダイオードＤ２を経由する。

第１コンデンサＣ１と第１半導体スイッチング素子Ｔ１のゲート容量（第１半導体スイッチング素子Ｔ１のゲート端子、エミッタ端子間の容量）が充電され、第１半導体スイッチング素子Ｔ１のゲート電圧（すなわち、第１コンデンサＣ１印加電圧）がターンＯＮレベルとなり、第１半導体スイッチング素子Ｔ１がＯＮする。第１半導体スイッチング素子Ｔ１がＯＮした後、変流器ＣＴの２次側の出力電流は第１半導体スイッチング素子Ｔ１のゲート容量と第１コンデンサＣ１の代わりに第１ツェナーダイオードＺＤ１を通過し、第１半導体スイッチング素子Ｔ１のゲートの過充電を防ぐ。

図２（ｂ）は第１機械遮断器ＣＢ１を開極し、第１半導体スイッチング素子Ｔ１がＯＦＦされるまでの動作である。なお、第１機械遮断器ＣＢ１の開極は、変流器ＣＴとは別の電流センサ（図示省略）等によって短絡状態を検出して、短絡状態と判定した上位コントローラからの第１機械遮断器ＣＢ１の開極指令によって行われる。（実施形態２〜４も同様である。）
第１機械遮断器ＣＢ１の開極動作には時間遅れが生じるため、第１機械遮断器ＣＢ１を開極する時点で第１半導体スイッチング素子Ｔ１はすでにＯＮ状態である。そのため、短絡電流は第１，第２半導体スイッチング素子Ｔ１、Ｔ２からなる補助回路３に容易に転流でき、第１機械遮断器ＣＢ１開極時のアークを抑えることができる。

短絡電流の転流が完了すると、変流器ＣＴの検出電流は零になり、変流器ＣＴの２次側の出力電流も零になる。第１半導体スイッチング素子Ｔ１のゲート容量および第１コンデンサＣ１に充電された電荷は第１抵抗Ｒ１を通して放電される。

放電が進むと、第１半導体スイッチング素子Ｔ１のゲート電圧（すなわち、第１コンデンサＣ１の印加電圧）がターンＯＦＦレベルまで下がり、第１半導体スイッチング素子Ｔ１はターンＯＦＦし、短絡電流を遮断することができる。

本実施形態１の直流遮断装置は、双方向の電流遮断が可能である。短絡電流が右から左に流れる場合は、第２半導体スイッチング素子Ｔ２のゲート容量が充電され第２半導体スイッチング素子Ｔ２がＯＮし、短絡電流は補助回路３に転流する。その後、第２抵抗Ｒ２により第２半導体スイッチング素子Ｔ２のゲート容量が放電され、第２半導体スイッチング素子Ｔ２は短絡電流を遮断することができる。

本実施形態１では、変流器ＣＴとして交流変流器を用いることを想定している。交流変流器を用いても問題ない理由を説明する。交流変流器では、直流電流を検出することはできない。しかし、短絡電流は系統電圧に比例・系統インダクタンスに反比例した傾きで増加する交流値が重畳されたものであるため、交流変流器で検出でき、第１，第２半導体スイッチング素子Ｔ１、Ｔ２をＯＮすることができる。

第１機械遮断器ＣＢ１が開極すると変流器ＣＴの１次側電流は急減するため、変流器ＣＴの２次側には、図２（ａ）に示す変流器ＣＴの２次電流の向きとは逆向きの電流が発生する可能性がある。しかし、この電流は図２（ｂ）に示すように第２半導体スイッチング素子Ｔ２をＯＮする。左から右に流れる短絡電流に対して第２半導体スイッチング素子Ｔ２のＯＮ／ＯＦＦは無関係であるため、直流遮断装置の動作には影響しない。（この場合、短絡電流は第２半導体スイッチング素子Ｔ２に逆並列接続されているダイオードに流れる。）
変流器ＣＴが交流変流器であれば、一定の直流電流が流れても変流器ＣＴの２次側には電流が流れない。そのため、正常時に一定の直流電流が流れている状態において、変流器ＣＴの２次回路に発生する定常損失を零にすることができる。

本実施形態１の直流遮断装置の設計上の注意点について説明する。系統に一定の定格電流が流れ続け、変流器ＣＴの２ 次側から電流が出力されない場合、第１半導体スイッチング素子Ｔ１のゲート容量および第１コンデンサＣ１は完全に放電した状態となる。本実施形態１の直流遮断装置は、この状態から短絡が発生して系統電流が遮断しきい値に達するまでに第１半導体スイッチング素子Ｔ１のゲート容量および第１コンデンサＣ１の充電が完了することが求められる。この条件を満たすよう変流器ＣＴの変流比と第１コンデンサＣ１の容量を決定する。

設計によっては、系統電流が零から定格まで急増したときに第１半導体スイッチング素子Ｔ１が誤点弧を起こす可能性がある。しかし、本実施形態１の直流遮断装置は、短絡が発生し、第１機械遮断器ＣＢ１を開極する段階で第１半導体スイッチング素子Ｔ１がＯＮしていればよい。短絡していない状態で第１半導体スイッチング素子Ｔ１が誤点弧しても、第１機械遮断器ＣＢ１のインピーダンスはほぼ零である一方で補助回路３には第１半導体スイッチング素子Ｔ１および第２半導体スイッチング素子Ｔ２の逆並列ダイオードの電圧降下分のインピーダンスがあるため、ほとんどの電流は第１機械遮断器ＣＢ１を通過する。さらに、第１機械遮断器ＣＢ１に定常損失はほとんど発生しないため、本実施形態１の直流遮断装置には定常損失はほとんど発生しない。

短絡が発生して第１機械遮断器ＣＢ１を開極した後における第１半導体スイッチング素子Ｔ１のターンＯＦＦ速度は、ゲート端子の放電速度、すなわち、第１コンデンサＣ１と第１抵抗Ｒ１の時定数に依存する。

この時定数は、短絡電流が第１機械遮断器ＣＢ１から補助回路３への転流にかかる時間よりも長くしなければならない。時定数が長い場合、第１半導体スイッチング素子Ｔ１のターンＯＦＦにより発生するサージ電圧を低減できる反面、ターンＯＦＦ速度減少によりスイッチング損失が増加し、第１半導体スイッチング素子Ｔ１の熱責務が増加する。また、第１機械遮断器ＣＢ１による短絡箇所の切り離しが遅れれば短絡電流が増加し、第１半導体スイッチング素子Ｔ１の導通損失が増加するだけでなく、周囲の装置への悪影響も懸念される。

第１コンデンサＣ１，第１抵抗Ｒ１の時定数が短すぎると第１半導体スイッチング素子Ｔ１のターンＯＦＦ時のサージ電圧が増加し、第１半導体スイッチング素子Ｔ１が過電圧破壊される恐れが生じる。また、補助回路３への転流が完了する前に第１半導体スイッチング素子Ｔ１のターンＯＦＦが始まると、短絡電流は再び第１機械遮断器ＣＢ１に戻り遮断に失敗してしまう。そのため、適切な第１コンデンサＣ１、第１抵抗Ｒ１を設定する必要がある。

第１ツェナーダイオードＺＤ１は、ゲート過充電を防ぐためのものである。例えば、第１半導体スイッチング素子Ｔ１が定格ゲート電圧ＯＮ電圧＝１５ＶのＩＧＢＴならば、降伏電圧１５Ｖのツェナーダイオードを使用する。

上記の遮断動作が完了し、短絡事故の発生要因を取り除いて直流系統を正常状態とした後に、再度第１機械遮断器ＣＢ１を閉極する。（実施形態２、３も同様）
以上示したように、本実施形態１によれば、双方向の電流遮断が可能となる。また、アークをほとんど発生せず直流電流を遮断することができる。また、系統容量に合わせた変流器ＣＴを用いることで系統容量の大小に関係せず短絡電流を遮断することができる。さらに、第１，第２半導体スイッチング素子Ｔ１，Ｔ２のゲート駆動用電源が不要であり、直流遮断装置の小型化、低コスト化を図ることが可能となる。

また、変流器ＣＴに交流変流器を使用することにより、一定の負荷に対する定常損失を小さく抑えることができる。また、第１，第２半導体スイッチング素子Ｔ１，Ｔ２に並列に接続した第１，第２抵抗Ｒ１，Ｒ２，第１，第２コンデンサＣ１，Ｃ２の時定数を適切に設計することにより、確実に短絡電流を遮断することができる。

また、特許文献１とは異なり、必要な機械遮断器や変流器が少ないためコストを低減できる。さらに、特許文献１とは異なり、第１，第２半導体スイッチング素子Ｔ１，Ｔ２のゲート回路を共通化でき、部品点数を削減できる。よって、直流遮断装置の小型化、低コスト化を図ることが可能となる。

また、特許文献１とは異なり、第１，第２半導体スイッチング素子Ｔ１，Ｔ２用のゲート信号を外部から入力する必要がなく、第１，第２半導体スイッチング素子Ｔ１，Ｔ２用の制御装置が不要である。よって、外部から入力する信号にノイズが重畳して第１，第２半導体スイッチング素子Ｔ１，Ｔ２が誤動作することを抑制することができる。これにより、直流遮断装置の信頼性が向上する。また、直流遮断装置の小型化、低コスト化を図ることが可能となる。

また、特許文献２とは異なり、第１，第２半導体スイッチング素子Ｔ１，Ｔ２の動作に第１機械遮断器ＣＢ１の遮断動作時に発生するアークを必要としないため、発生するアークの大小に関係なく確実に遮断動作を行うことができる。さらに、特許文献２とは異なり、第１機械遮断器ＣＢ１の遮断動作時に発生するアークが１５Ｖ以上である必要がなく、第１機械遮断器ＣＢ１の選定が容易になる。

また、後述する実施形態２、３とは異なり補助回路３内にスイッチを用いていないため、スイッチ用の制御装置が不要である。よって、直流遮断装置の小型化、低コスト化を図ることが可能となる。

［実施形態２］
図３に本実施形態２の直流遮断装置を示す。実施形態１と同様の箇所は同じ符号を付して、その説明を省略する。本実施形態２は変流器ＣＴの１次側の位置を、Ｂ点と第２系統２との間に変更している。なお、図３では、変流器ＣＴの１次側をＢ点と第２系統２との間に接続しているが、変流器ＣＴの１次側はＡ点と第１系統１の間に接続しても良い。本実施形態２の変流器ＣＴは、第１機械遮断器ＣＢ１の通過電流ではなく、第１機械遮断器ＣＢ１の通過電流と第１，第２半導体スイッチング素子Ｔ１，Ｔ２の通過電流の合計（系統電流）を検出する。

また、変流器ＣＴの２次側の左側端子と右側端子との間には、第１，第２ダイオードＤ１，Ｄ２に対して並列に第１スイッチＳＷ１を追加している。

本実施形態２では、実施形態１に対して変流器ＣＴの位置を移動している。これにより、第１機械遮断器ＣＢ１を含む、図３のＡ点〜Ｂ点間の経路から変流器ＣＴに含まれる寄生インダクタンス成分を除去することができる。そのため、短絡電流は第１機械遮断器ＣＢ１から補助回路３に転流しやすくなり、より確実に電流を遮断することができる。

また、本実施形態２は第１機械遮断器ＣＢ１を開極した後も、変流器ＣＴが短絡電流を検出し続け、変流器ＣＴの２次側からの出力電流が維持される。その結果、第１半導体スイッチング素子Ｔ１はターンＯＦＦしなくなる。そのため、第１コンデンサＣ１，第１抵抗Ｒ１の時定数を短く設定しても短絡電流が第１機械遮断器ＣＢ１から補助回路３への転流を完了する前に第１半導体スイッチング素子Ｔ１がＯＦＦし始めることがなくなる。

ただし、このままでは第１半導体スイッチング素子Ｔ１はターンＯＦＦできず短絡電流の遮断ができない。そこで、第１スイッチＳＷ１を変流器ＣＴの２次側に並列に接続する。

短絡電流が第１機械遮断器ＣＢ１から補助回路３へ転流完了した段階で第１スイッチＳＷ１をＯＮすれば、変流器ＣＴの出力電流は第１スイッチＳＷ１を流れ、第１半導体スイッチング素子Ｔ１のゲート容量への充電が停止する。その後は、第１抵抗Ｒ１により第１半導体スイッチング素子Ｔ１のゲート電荷が放電され、第１半導体スイッチング素子Ｔ１のゲート電圧（すなわち、第１コンデンサＣ１の印加電圧）がターンＯＦＦレベルまで下がり、第１半導体スイッチング素子Ｔ１をＯＦＦすることができる。

第１コンデンサＣ１，第１抵抗Ｒ１の時定数を短く設定すれば第１半導体スイッチング素子Ｔ１のターンＯＦＦ速度が増加し、第１半導体スイッチング素子Ｔ１のスイッチング損失を低減でき、熱責務が減少する。また、遮断にかかる時間を短くできるため、周囲の装置への悪影響を抑えることができる。

第１スイッチＳＷ１をＯＮするタイミングは、第１機械遮断器ＣＢ１を開極した後あらかじめ定めた時間経過後とする。また、第１機械遮断器ＣＢ１の通過電流を検出し零になったことを確認してからとしてもよい。

以上示したように、本実施形態２の直流遮断装置も実施形態１と同様に双方向の電流遮断が可能となり、実施形態１と同様の作用効果を奏する。

また、本実施形態２は、第１機械遮断器ＣＢ１の経路（図３のＡ点〜Ｂ点間）から変流器ＣＴに起因する寄生インダクタンスが除去されるため、短絡電流が補助回路３に転流しやすくなり、短絡発生から遮断までの時間を短縮できる。

また、第１，第２抵抗Ｒ１、Ｒ２の抵抗値を小さくしても第１，第２半導体スイッチング素子Ｔ１，Ｔ２をより確実にＯＮでき、短絡電流をより確実に遮断できる。

また、第１，第２抵抗Ｒ１、Ｒ２の抵抗値を小さくすることで補助回路３の電流遮断速度を増加し、第１，第２半導体スイッチング素子Ｔ１，Ｔ２の損失を低減できる。また、より高速な遮断を行うことで短絡故障による周囲の装置への被害を抑えることができる。

［実施形態３］
図４に本実施形態３の直流遮断装置を示す。実施形態１、２と同様の箇所は同一の符号を付して、その説明を省略する。

図４では、実施形態２と同様に、変流器ＣＴの１次側をＢ点と第２系統２との間に接続しているが、Ａ点と第１系統１との間に接続しても良く、また、実施形態１のように、Ａ点とＢ点との間に接続しても良い。

本実施形態３の直流遮断装置は、実施形態２の第１スイッチＳＷ１を除去している。補助回路３の第１半導体スイッチング素子Ｔ１のゲート端子に第５ダイオードＤ５のアノード端子が接続される。また、第２半導体スイッチング素子Ｔ２のゲート端子に第６ダイオードＤ６のアノード端子が接続される。第５，第６ダイオードＤ５，Ｄ６のカソード端子同士は接続され、その共通接続点は、第３抵抗Ｒ３の一端が接続される。第３抵抗Ｒ３の他端には、第２スイッチＳＷ２の一端が接続され、第２スイッチＳＷ２の他端は第１，第２半導体スイッチング素子Ｔ１、Ｔ２のエミッタ端子に接続される。なお、第３抵抗Ｒ３と第２スイッチＳＷ２の接続順序は逆でも良い。

また、第１，第２半導体スイッチング素子Ｔ１，Ｔ２に対して並列に、第４抵抗Ｒ４と第５コンデンサＣ５を接続する。

本実施形態３では、実施形態２に対して第１スイッチＳＷ１を除去し、第５，第６ダイオードＤ５，Ｄ６，第３抵抗Ｒ３，第２スイッチＳＷ２からなるゲート放電回路を追加したものである。

第２スイッチＳＷ２を投入するタイミングは、実施形態２の第１スイッチＳＷ１と同じであり、第１機械遮断器ＣＢ１を開極した後あらかじめ定めた時間経過後、または、第１機械遮断器ＣＢ１の電流を検出し、零になったことを確認した後である。第２スイッチＳＷ２を投入すると、変流器ＣＴの２次側の出力電流は第１，第２半導体スイッチング素子Ｔ１、Ｔ２のゲートには流れず、第３抵抗Ｒ３を流れるようになり、ゲート充電が停止する。

また、第１，第２半導体スイッチング素子Ｔ１、Ｔ２のゲート電荷は第３抵抗Ｒ３を介して放電されるため、第１，第２半導体スイッチング素子Ｔ１、Ｔ２のゲート電圧がターンＯＦＦレベルまで下がり、第１，第２半導体スイッチング素子Ｔ１、Ｔ２はターンＯＦＦされる。

実施形態１、２では、ターンＯＦＦ速度を増加しようとして第１，第２抵抗Ｒ１、Ｒ２の抵抗値を小さくすると、ゲート充電電流が第１，第２抵抗Ｒ１、Ｒ２にも流れてしまう。その結果、第１機械遮断器ＣＢ１の開極時にゲート充電が不十分となり第１，第２半導体スイッチング素子Ｔ１、Ｔ２がＯＮせず転流に失敗してしまう恐れが生じる。対策として、変流器ＣＴの２次側出力電流を増加させると、変流器ＣＴの大型化、定常損失の増加など別の問題が生じる。

しかし、本実施形態３ではターンＯＦＦ速度を第３抵抗Ｒ３の抵抗値で決めることができ、第１，第２抵抗Ｒ１、Ｒ２はターンＯＦＦ動作とは無関係になる。第１，第２抵抗Ｒ１、Ｒ２の抵抗値を大きく設定することで短絡発生時に確実に第１，第２半導体スイッチング素子Ｔ１、Ｔ２をターンＯＮできるようになり、第３抵抗Ｒ３の抵抗値を小さくすることでターンＯＦＦ速度を増加できる。

ただし、ターンＯＦＦ速度を速くすると、第１，第２半導体スイッチング素子Ｔ１、Ｔ２のコレクタ、エミッタ間に発生するサージ電圧が大きくなって過電圧破壊しやすくなる問題があるため、第４抵抗Ｒ４、第５コンデンサＣ５の直列接続回路から成るサージ電圧吸収回路（スナバ回路）を追加した。サージ電圧が第１，第２半導体スイッチング素子Ｔ１、Ｔ２の過電圧破壊電圧レベル未満に収まるのならば、第４抵抗Ｒ４，第５コンデンサＣ５は接続しなくともよい。

なお、第１，第２抵抗Ｒ１、Ｒ２は第１機械遮断器ＣＢ１開極時に半導体スイッチング素子やスナバ回路を通過する漏れ電流による第１，第２半導体スイッチング素子Ｔ１，Ｔ２の誤点弧を防止する。

以上示したように、本実施形態３の直流遮断装置も実施形態１と同様に双方向の電流遮断が可能であり、実施形態１，２と同様の作用効果を奏する。また、本実施形態３は実施形態２と比較して、第１，第２抵抗Ｒ１，Ｒ２の抵抗値を大きくすることができ、短絡電流をさらに確実に遮断できる。また、放電回路により補助回路３の電流遮断速度を第１，第２抵抗Ｒ１、Ｒ２とは独立して調整でき、実施形態２よりも遮断をさらに高速にすることができる。

［実施形態４］
図５に、本実施形態４の直流遮断装置を示す。実施形態１〜３と同様の箇所は同一の符号を付して、その説明は省略する。本実施形態４は実施形態１に対し以下の点が異なる。

第１，第２半導体スイッチング素子Ｔ１，Ｔ２はノーマリーオン型の半導体スイッチング素子とする。変流器ＣＴの１次側をＡ点と第１半導体スイッチング素子Ｔ１との間に移動し、第１機械遮断器ＣＢ１の通過電流ではなく、補助回路３の電流を検出するようにする。

なお、図５の第１，第２半導体スイッチング素子Ｔ１，Ｔ２にはＦＥＴを用いている。ＦＥＴは、図１の第１，第２半導体スイッチング素子Ｔ１，Ｔ２に用いられているＩＧＢＴとは一部端子の名称が異なる。ＩＧＢＴのコレクタ端子がＦＥＴのドレイン端子に対応する。ＩＧＢＴのエミッタ端子がＦＥＴのソース端子に対応する。

第１〜第４ダイオードＤ１〜Ｄ４のアノード端子、カソード端子の向きを反対にする。

第１〜第４ダイオードＤ１〜Ｄ４の出力に、第１，第２リアクトルＬ１，Ｌ２，第３，第４コンデンサＣ３，Ｃ４，第５，第６抵抗Ｒ５，Ｒ６からなるローパスフィルタを接続する。

具体的には、第３ダイオードＤ３のアノード端子と第１半導体スイッチング素子Ｔ１のゲート端子との間に第１リアクトルＬ１と第５抵抗Ｒ５が直列接続される。第４ダイオードＤ４のアノード端子と第２半導体スイッチング素子Ｔ２のゲート端子との間に第２リアクトルＬ２と第６抵抗Ｒ６が直列接続される。第３ダイオードＤ３のアノード端子と第４ダイオードＤ４のアノード端子との間に第３，第４コンデンサＣ３，Ｃ４が直列接続され、その共通接続点が第１，第２半導体スイッチング素子Ｔ１，Ｔ２のソース端子に接続される。

第１，第２ツェナーダイオードＺＤ１，ＺＤ２の向きを反対にする。

Ｂ点と第２半導体スイッチング素子Ｔ２との間に第２機械遮断器ＣＢ２を接続する。

本実施形態４では、第１，第２半導体スイッチング素子Ｔ１、Ｔ２としてノーマリーオン型の半導体スイッチング素子を使用する。待機状態では第１，第２半導体スイッチング素子Ｔ１，Ｔ２のゲート電圧が零であり、第１，第２半導体スイッチング素子Ｔ１，Ｔ２はＯＮ状態を維持している。そのため、第１機械遮断器ＣＢ１を開極すればアークはほとんど発生せず短絡電流は補助回路３に転流する。また、第１，第２機械遮断器ＣＢ１，ＣＢ２は、短絡電流が発生していない正常時は閉極しておく。

本実施形態４では、短絡発生後に、まず第１機械遮断器ＣＢ１を開極する。図６に第１機械遮断器ＣＢ１開極後の動作を示す。変流器ＣＴは補助回路３に転流した短絡電流を検出し、変流器ＣＴの２次側から電流が出力され、第１半導体スイッチング素子Ｔ１のゲートを逆電圧で充電する。

ゲート充電が完了すると第１半導体スイッチング素子Ｔ１のゲート電圧（すなわち、第１コンデンサＣ１の印加電圧）がターンＯＦＦレベルとなり、第１半導体スイッチング素子Ｔ１はターンＯＦＦし、短絡電流を遮断することができる。

短絡電流を遮断した後は、第２機械遮断器ＣＢ２を開極し、遮断動作が完了する。このとき第２機械遮断器ＣＢ２には電流が流れていないため、アークは発生しない。その後、第１半導体スイッチング素子Ｔ１のゲート電荷は第１抵抗Ｒ１によって放電され、第１半導体スイッチング素子Ｔ１のゲート電圧がターンＯＮレベルまで下がり、第１半導体スイッチング素子Ｔ１はＯＮする。

本実施形態４の直流遮断装置も、実施形態１〜３と同様に双方向の電流遮断が可能となる。短絡電流が右から左に流れる場合は、第１機械遮断器ＣＢ１を開極し、短絡電流が補助回路３に転流した後、第２半導体スイッチング素子Ｔ２のゲート容量が逆電圧で充電され第２半導体スイッチング素子Ｔ２がターンＯＦＦし短絡電流を遮断することができる。

なお、図５において、変流器ＣＴの１次側は第２半導体スイッチング素子Ｔ２とＢ点間に設けてもよい。同様に、第２機械遮断器ＣＢ２は第１半導体スイッチング素子Ｔ１とＡ点間に設けてもよい。

本実施形態４の直流遮断装置の設計上の注意点について説明する。短絡電流が第１機械遮断器ＣＢ１から補助回路３に転流し始めると、変流器ＣＴの２次側出力電流により第１半導体スイッチング素子Ｔ１、または、第２半導体スイッチング素子Ｔ２のゲート容量への逆電圧充電が開始される。転流が完了する前にゲート充電が進むと第１，第２半導体スイッチング素子Ｔ１、Ｔ２のターンＯＦＦが始まり、短絡電流は再び第１機械遮断器ＣＢ１を流れ始め、遮断に失敗してしまう。

本実施形態４では第１，第２リアクトルＬ１，Ｌ２、第３，第４コンデンサＣ３，Ｃ４，第５，第６抵抗Ｒ５、Ｒ６からなるローパスフィルタを追加し、変流器ＣＴの２次側から電流が出力されてからゲートが充電されるまでに遅れが生じるようにしている。フィルタの遅れ時間は、転流にかかる時間よりも少し長く設定する。

上記の遮断動作が完了し、短絡事故の発生要因を取り除いて直流系統を正常状態とした後に、再度、第１機械遮断器ＣＢ１を閉極し、その後、第２機械遮断器ＣＢ２を閉極する。

以上示したように、本実施形態４によれば、双方向の電流遮断が可能であり、実施形態１〜３と同様の作用効果を奏する。また、 本実施形態４により、実施形態１に以下の効果が追加される。

第１機械遮断器ＣＢ１が閉極している通常状態では、電流は補助回路３を通過せず、変流器ＣＴの２次側にも電流が流れない。そのため、変流器ＣＴの２次回路には損失が発生しない。よって、負荷変動が頻発する系統においても定常損失をほぼ零にできる。

以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。

１，２…第１，第２系統
３…補助回路
ＣＢ１，ＣＢ２…第１，第２機械遮断器
ＣＴ…（交流）変流器
Ｔ１，Ｔ２…第１，第２半導体スイッチング素子
Ｄ１〜Ｄ６…第１〜第６ダイオード
ＺＤ１，ＺＤ２…第１，第２ツェナーダイオード
Ｒ１〜Ｒ６…第１〜第６抵抗
Ｃ１〜Ｃ５…第１〜第５コンデンサ
ＳＷ１，ＳＷ２…第１，第２スイッチ
Ｌ１，Ｌ２…第１，第２リアクトル

Claims (6)

1. 第１系統と第２系統との間に接続された第１機械遮断器と、
   前記第１機械遮断器に対して並列接続された補助回路と、
   １次側が前記第１系統と前記第２系統との間に接続され、２次側が前記補助回路に接続され、前記１次側が短絡電流を検出したとき、２次側が前記補助回路に電流を出力する交流変流器と、を備え、
   前記補助回路は、
   前記第１系統と前記第２系統間に逆直列接続され、前記交流変流器が短絡電流を検出したとき、前記交流変流器の２次側の出力電流をゲート端子に入力する第１，第２半導体スイッチング素子と、
   前記第１半導体スイッチング素子のゲート端子とエミッタ端子間に接続された第１コンデンサと、
   前記第２半導体スイッチング素子のゲート端子とエミッタ端子間に接続された第２コンデンサと、
   前記第１，第２コンデンサに充電された電荷を放電する抵抗と、
   を備えたことを特徴とする直流遮断装置。
2. 第１系統と第２系統との間に接続された第１機械遮断器と、
   前記第１機械遮断器に対して並列接続された補助回路と、
   １次側が前記第１系統と前記補助回路の共通接続点と前記第２系統と前記補助回路の共通接続点との間に接続され、２次側が前記補助回路に接続された交流変流器と、を備え、
   前記補助回路は、
   前記第１系統と前記第１機械遮断器の共通接続点にコレクタ端子が接続されたノーマリーオフの第１半導体スイッチング素子と、
   前記第２系統と前記第１機械遮断器の共通接続点にコレクタ端子が接続され、エミッタ端子が前記第１半導体スイッチング素子のエミッタ端子に接続されたノーマリーオフの第２半導体スイッチング素子と、
   前記交流変流器の２次側の一端にカソード端子が接続された第１ダイオードと、
   前記交流変流器の２次側の他端にカソード端子が接続され、アノード端子が前記第１ダイオードのアノード端子に接続され、その共通接続点が前記第１，第２半導体スイッチング素子のエミッタ端子に接続された第２ダイオードと、
   前記交流変流器の２次側の一端にアノード端子が接続され、カソード端子が前記第１半導体スイッチング素子のゲート端子に接続された第３ダイオードと、
   前記交流変流器の２次側の他端にアノード端子が接続され、カソード端子が前記第２半導体スイッチング素子のゲート端子に接続された第４ダイオードと、
   前記第１半導体スイッチング素子のゲート端子にカソード端子が接続され、前記第１半導体スイッチング素子のエミッタ端子にアノード端子が接続された第１ツェナーダイオードと、
   前記第１ツェナーダイオードに対して並列に接続された第１抵抗と、
   前記第１ツェナーダイオード、および、前記第１抵抗に対して並列に接続された第１コンデンサと、
   前記第２半導体スイッチング素子のゲート端子にカソード端子が接続され、前記第２半導体スイッチング素子のエミッタ端子にアノード端子が接続された第２ツェナーダイオードと、
   前記第２ツェナーダイオードに対して並列に接続された第２抵抗と、
   前記第２ツェナーダイオード、および、前記第２抵抗に対して並列に接続された第２コンデンサと、
   を備えたことを特徴とする直流遮断装置。
3. 第１系統と第２系統との間に接続された第１機械遮断器と、
   前記第１機械遮断器に対して並列接続された補助回路と、
   １次側が前記第１機械遮断器と前記補助回路の共通接続点と前記第１系統との間、または、前記第１機械遮断器と前記補助回路の共通接続点と前記第２系統との間に接続され、２次側が前記補助回路に接続された交流変流器と、を備え、
   前記補助回路は、
   前記第１系統と前記第１機械遮断器の共通接続点にコレクタ端子が接続されたノーマリーオフの第１半導体スイッチング素子と、
   前記第２系統と前記第１機械遮断器の共通接続点にコレクタ端子が接続され、エミッタ端子が前記第１半導体スイッチング素子のエミッタ端子に接続されたノーマリーオフの第２半導体スイッチング素子と、
   前記交流変流器の２次側の一端と他端との間に接続された第１スイッチと、
   前記交流変流器の２次側の一端にカソード端子が接続された第１ダイオードと、
   前記交流変流器の２次側の他端にカソード端子が接続され、アノード端子が前記第１ダイオードのアノード端子に接続され、その共通接続点が前記第１，第２半導体スイッチング素子のエミッタ端子に接続された第２ダイオードと、
   前記交流変流器の２次側の一端にアノード端子が接続され、カソード端子が前記第１半導体スイッチング素子のゲート端子に接続された第３ダイオードと、
   前記交流変流器の２次側の他端にアノード端子が接続され、カソード端子が前記第２半導体スイッチング素子のゲート端子に接続された第４ダイオードと、
   前記第１半導体スイッチング素子のゲート端子にカソード端子が接続され、前記第１半導体スイッチング素子のエミッタ端子にアノード端子が接続された第１ツェナーダイオードと、
   前記第１ツェナーダイオードに対して並列に接続された第１抵抗と、
   前記第１ツェナーダイオード、および、前記第１抵抗に対して並列に接続された第１コンデンサと、
   前記第２半導体スイッチング素子のゲート端子にカソード端子が接続され、前記第２半導体スイッチング素子のエミッタ端子にアノード端子が接続された第２ツェナーダイオードと、
   前記第２ツェナーダイオードに対して並列に接続された第２抵抗と、
   前記第２ツェナーダイオード、および、前記第２抵抗に対して並列に接続された第２コンデンサと、
   を備えたことを特徴とする直流遮断装置。
4. 第１系統と第２系統との間に接続された第１機械遮断器と、
   前記第１機械遮断器に対して並列接続された補助回路と、
   １次側が前記第１系統と前記補助回路の共通接続点と前記第２系統と前記補助回路の共通接続点との間、または、前記第１機械遮断器と前記補助回路の共通接続点と前記第１系統との間、または、前記第１機械遮断器と前記補助回路の共通接続点と前記第２系統との間に接続され、２次側が前記補助回路に接続された交流変流器と、を備え、
   前記補助回路は、
   前記第１系統と前記第１機械遮断器の共通接続点にコレクタ端子が接続されたノーマリーオフの第１半導体スイッチング素子と、
   前記第２系統と前記第１機械遮断器の共通接続点にコレクタ端子が接続され、エミッタ端子が前記第１半導体スイッチング素子のエミッタ端子に接続されたノーマリーオフの第２半導体スイッチング素子と、
   前記交流変流器の２次側の一端にカソード端子が接続された第１ダイオードと、
   前記交流変流器の２次側の他端にカソード端子が接続され、アノード端子が前記第１ダイオードのアノード端子に接続され、その共通接続点が前記第１，第２半導体スイッチング素子のエミッタ端子に接続された第２ダイオードと、
   前記交流変流器の２次側の一端にアノード端子が接続され、カソード端子が前記第１半導体スイッチング素子のゲート端子に接続された第３ダイオードと、
   前記交流変流器の２次側の他端にアノード端子が接続され、カソード端子が前記第２半導体スイッチング素子のゲート端子に接続された第４ダイオードと、
   前記第１半導体スイッチング素子のゲート端子にカソード端子が接続され、前記第１半導体スイッチング素子のエミッタ端子にアノード端子が接続された第１ツェナーダイオードと、
   前記第１ツェナーダイオードに対して並列に接続された第１抵抗と、
   前記第１ツェナーダイオード、および、前記第１抵抗に対して並列に接続された第１コンデンサと、
   前記第１半導体スイッチング素子のゲート端子にアノード端子が接続された第５ダイオードと、
   前記第２半導体スイッチング素子のゲート端子にカソード端子が接続され、前記第２半導体スイッチング素子のエミッタ端子にアノード端子が接続された第２ツェナーダイオードと、
   前記第２ツェナーダイオードに対して並列に接続された第２抵抗と、
   前記第２ツェナーダイオード、および、前記第２抵抗に対して並列に接続された第２コンデンサと、
   前記第２半導体スイッチング素子のゲート端子にアノード端子が接続され、カソード端子が前記第５ダイオードのカソード端子に接続された第６ダイオードと、
   前記第５，第６ダイオードの共通接続点と前記第１，第２半導体スイッチング素子のエミッタ端子との間に直列接続された第３抵抗および第２スイッチと、
   を備えたことを特徴とする直流遮断装置。
5. 前記第１，第２半導体スイッチング素子に対して並列に、第４抵抗および第５コンデンサの直列回路を接続したことを特徴とする請求項３記載の直流遮断装置。
6. 第１系統と第２系統との間に接続された第１機械遮断器と、
   前記第１機械遮断器に対して並列接続された補助回路と、
   １次側が前記補助回路の通過電流を検出し、２次側が前記補助回路に接続された交流変流器と、
   前記補助回路の通過電流を遮断する第２機械遮断器と、
   を備え、
   前記補助回路は、
   前記第１系統と前記第１機械遮断器の共通接続点にドレイン端子が接続されたノーマリーオンの第１半導体スイッチング素子と、
   前記第２系統と前記第１機械遮断器との共通接続点にドレイン端子が接続され、ソース端子が前記第１半導体スイッチング素子のソース端子に接続されたノーマリーオンの第２半導体スイッチング素子と、
   前記交流変流器の２次側の一端にアノード端子が接続された第１ダイオードと、
   前記交流変流器の２次側の他端にアノード端子が接続され、カソード端子が前記第１ダイオードのカソード端子に接続され、その共通接続点が前記第１，第２半導体スイッチング素子のソース端子に接続された第２ダイオードと、
   前記交流変流器の２次側の一端にカソード端子が接続された第３ダイオードと、
   前記交流変流器の２次側の他端にカソード端子が接続された第４ダイオードと、
   前記第３ダイオードのアノード端子と前記第１半導体スイッチング素子のゲート端子との間に直列接続された第１リアクトルと第５抵抗と、
   前記第４ダイオードのアノード端子と前記第２半導体スイッチング素子のゲート端子との間に直列接続された第２リアクトルと第６抵抗と、
   前記第３ダイオードのアノード端子と前記第４ダイオードのアノード端子との間に直列接続され、その共通接続点が前記第１，第２半導体スイッチング素子のソース端子に接続された第３，第４コンデンサと、
   前記第１半導体スイッチング素子のゲート端子にアノード端子が接続され、前記第１半導体スイッチング素子のソース端子にカソード端子が接続された第１ツェナーダイオードと、
   前記第１ツェナーダイオードに対して並列に接続された第１抵抗と、
   前記第１ツェナーダイオード、および、前記第１抵抗に対して並列に接続された第１コンデンサと、
   前記第２半導体スイッチング素子のゲート端子にアノード端子が接続され、前記第２半導体スイッチング素子のソース端子にカソード端子が接続された第２ツェナーダイオードと、
   前記第２ツェナーダイオードに対して並列に接続された第２抵抗と、
   前記第２ツェナーダイオード、および、前記第２抵抗に対して並列に接続された第２コンデンサと、
   を備えたことを特徴とする直流遮断装置。

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