JP6901863B2 - 半導体装置 - Google Patents

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Description

本発明の一態様は、半導体装置、および電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、またはそれらの製造方法に関する。
なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる装置、回路、又は素子等を指す。一例としては、トランジスタ、ダイオード等の半導体素子は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置である。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。
電源回路として機能する半導体装置は、複数の異なる電源電圧を出力する。一つの例として、アクティブマトリクス型の表示装置に電源電圧を出力する電源回路では、データ線を駆動する駆動回路に出力される電源電圧と、走査線を制御する駆動回路に出力される電源電圧とは異なる。
例えば特許文献１の電源回路では、アナログマルチプレクサと、サンプルホールド回路から入力した電圧を電圧演算器回路で演算し、供給電圧の入出力を制御している。
例えば特許文献２の電源回路では、直流電圧変換回路が出力する電圧と、安定化電源回路が出力する電圧と、を電源電圧として各駆動回路に供給している。安定化電源回路は、スイッチングレギュレータ、またはリニアレギュレータが用いられる。
特開平８−１２３５８４号公報 特開２００２−３５１４１７号公報
複数の異なる電源電圧を出力する電源回路では、電源電圧の数の増加に応じて回路面積が大きくなる。
安定化電源回路に用いられるリニアレギュレータは電力損失が大きく、電源電圧の数の増加に応じて消費電力が増加する。安定化電源回路に用いられるスイッチングレギュレータは高速でのスイッチングを要するためにノイズが大きい。
上記問題に鑑み、本発明の一態様は、新規な構成の半導体装置、および電子機器等を提供することを課題の一とする。または、本発明の一態様は、回路面積が大きくなることを抑制できる、新規な構成の半導体装置、および電子機器等を提供することを課題の一とする。または、本発明の一態様は、低消費電力化が図れる、新規な構成の半導体装置、および電子機器等を提供することを課題の一とする。または、本発明の一態様は、電源回路におけるノイズを低減できる、新規な構成の半導体装置、および電子機器等を提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
本発明の一態様は、電源制御回路と、制御回路と、を有し、電源制御回路は、基準電圧生成回路と、安定化電源回路を有し、安定化電源回路は第１のサンプルホールド回路と、第１の増幅回路と、を有し、基準電圧生成回路は、第１の増幅回路に与える第１の電圧を生成する機能を有し、第１のサンプルホールド回路は、第１の増幅回路の入力端子に電気的に接続され、制御回路は、第１のサンプルホールド回路に、第２の電圧を設定する機能を有し、第１の増幅回路は、出力端子に第３の電圧を出力する機能を有し、第１のサンプルホールド回路は、制御回路によって導通状態または非導通状態を制御される第１のトランジスタを有し、第１のトランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置である。
本発明の一態様において、制御回路は、プロセッサと、デジタルアナログ変換回路と、デコーダ回路と、を有し、デコーダ回路は、第１のトランジスタのゲートに電気的に接続され、デジタルアナログ変換回路は、第１のトランジスタのソース又はドレインの一方に電気的に接続され、デコーダ回路は、プロセッサの制御に応じて、第１のトランジスタの導通状態または非導通状態を制御する信号を出力する機能を有し、デジタルアナログ変換回路は、プロセッサの制御に応じて、第２の電圧を出力する機能を有する半導体装置が好ましい。
本発明の一態様において、基準電圧生成回路は、デジタルアナログ変換回路に第１の電圧を与える機能を有し、プロセッサは、基準電圧生成回路からデジタルアナログ変換回路に与える第１の電圧を停止する機能を有する半導体装置が好ましい。
本発明の一態様において、安定化電源回路は、第２のサンプルホールド回路を有し、制御回路は、アナログデジタル変換回路と、を有し、第２のサンプルホールド回路は、デコーダ回路によって導通状態または非導通状態を制御される第２のトランジスタを有し、第２のトランジスタは、チャネル形成領域に酸化物半導体を有する半導体装置が好ましい。
本発明の一態様において、安定化電源回路は、切り替え回路を有し、切り替え回路は、入出力端子を有し、切り替え回路は第１のスイッチと、第２のスイッチと、を有し、第１のスイッチの一方の端子は、第１の増幅回路の出力端子に電気的に接続され、第２のスイッチの一方の端子は、アナログデジタル変換回路に電気的に接続され、第１のスイッチの他方の端子は、入出力端子に電気的に接続され、第２のスイッチの他方の端子は、入出力端子に電気的に接続され、切り替え回路は、第１の機能乃至第３の機能を切り替える機能を有し、第１の機能は、第１のスイッチを導通させることによって、第３の電圧を入出力端子に与える機能を有し、第２の機能は、第１のスイッチと、第２のスイッチと、を、導通させることによって、第３の電圧を、入出力端子を介してアナログデジタル変換回路に与える機能を有し、第３の機能は、第１のスイッチと、第２のスイッチと、を、排他的に導通させる機能を有し、第１のスイッチが導通、及び第２のスイッチが非導通のとき、第３の電圧を出力する機能を有し、第１のスイッチが非導通、及び第２のスイッチが導通のとき、入出力端子に与えられた第４の電圧を監視する機能を有する半導体装置が好ましい。
本発明の一態様において、基準電圧生成回路は、アンテナを有し、基準電圧生成回路が、電磁結合方式、電磁誘導方式、電波方式のいずれか一において第１の電圧を生成する機能を有する半導体装置が好ましい。
本発明の一態様は、新規な構成の半導体装置、および電子機器等を提供することができる。または、本発明の一態様は、回路面積が大きくなることを抑制できる、新規な構成の半導体装置、および電子機器等を提供することができる。または、本発明の一態様は、消費電力を低減できる、新規な構成の半導体装置、および電子機器等を提供することができる。または、本発明の一態様は、電源回路におけるノイズを低減できる、新規な構成の半導体装置、および電子機器等を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
半導体装置を説明するブロック図。 電源制御回路のブロック図。 基準電圧生成回路を説明するブロック図。 半導体装置を説明するブロック図。 サンプルホールド回路の回路図。 半導体装置を説明するブロック図。 半導体装置を説明するブロック図。 半導体装置を説明するブロック図。 半導体装置を説明するブロック図。 半導体装置の構成例を示すブロック図。 （Ａ）：表示装置の構成例を示す模式的な分解斜視図。（Ｂ）：ドライバＩＣの構成例を示すブロック図。 （Ａ）：タッチパネル装置の構成例を示す模式的な分解斜視図。（Ｂ），（Ｃ）：ドライバＩＣの構成例を示すブロック図。 （Ａ）：タッチパネル装置の構成例を示す模式的な分解斜視図。（Ｂ）、（Ｃ）：タッチパネルユニットの構成例を示す斜視図。 表示パネルの構成例を示す断面図。 （Ａ）、（Ｂ）：表示パネルの構成例を示す断面図。 表示パネルの構成例を示す断面図。 （Ａ）：電子部品の作製方法例を示すフローチャート。（Ｂ）：半導体ウエハの上面図。（Ｃ）：図１７（Ｂ）の部分拡大図。（Ｄ）：チップの構成例を示す模式図。（Ｅ）：電子部品の構成例を示す斜視模式図。 （Ａ）−（Ｃ）：電子機器の構成例を示す図。 （Ａ）−（Ｅ）：電子機器の構成例を示す図。 （Ａ）：ＯＳ（酸化物半導体）トランジスタの構成例を示す平面図。（Ｂ）、（Ｃ）：図２０（Ａ）のＯＳトランジスタの断面図。 （Ａ）：ＯＳトランジスタの構成例を示す平面図。（Ｂ）、（Ｃ）：図２１（Ａ）のＯＳトランジスタの断面図。 （Ａ）：ＯＳトランジスタの構成例を示す平面図。（Ｂ）、（Ｃ）：図２２（Ａ）のＯＳトランジスタの断面図。 （Ａ）：ＯＳトランジスタの構成例を示す平面図。（Ｂ）、（Ｃ）：図２３（Ａ）のＯＳトランジスタの断面図。 （Ａ）：ＯＳトランジスタの構成例を示す平面図。（Ｂ）、（Ｃ）：図２４（Ａ）のＯＳトランジスタの断面図。 （Ａ）：ＯＳトランジスタの構成例を示す平面図。（Ｂ）、（Ｃ）：図２５（Ａ）のＯＳトランジスタの断面図。 （Ａ）：ＯＳトランジスタの構成例を示す平面図。（Ｂ）、（Ｃ）：図２６（Ａ）のＯＳトランジスタの断面図。 ＯＳトランジスタのエネルギーバンド図。 安定化電源回路の構成例を示す断面図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。
また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓが−０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
また、本明細書等では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
（実施の形態１）
本実施の形態では、複数の異なる電源電圧を出力する電源回路として機能する半導体装置の構成について、図１乃至図５を用いて説明する。
図１は、半導体装置の構成例を示すブロック図である。半導体装置１０００は、電源制御回路１００と、制御回路２００と、を有する。
電源制御回路１００は、複数の異なる電源電圧を外部の回路に出力する回路である。電源制御回路１００は、一例として、基準電圧生成回路１１０と、安定化電源回路１２０を有する。安定化電源回路１２０は、サンプルホールド回路１２１と、増幅回路１２２とを有する。
基準電圧生成回路１１０は、半導体装置１０００の各回路に供給する、基準となる電圧を生成する回路である。
サンプルホールド回路１２１は、電圧値に応じた電荷を保持する回路である。サンプルホールド回路１２１に与えられる電圧値は、制御回路２００によって制御される。増幅回路１２２は、サンプルホールド回路１２１で保持された電荷に相当する電圧を出力することができる。さらに、増幅回路１２２は、電流供給能力を増幅する機能を備えている。よって、出力電圧Ｖ１として出力される信号は、増幅回路１２２によって電流増幅された信号である。出力電圧Ｖ２として出力される信号は、安定化電源回路１２０Ａで電流増幅された信号である。出力電圧Ｖ３として出力される信号は、安定化電源回路１２０Ｂで電流増幅された信号である。
制御回路２００は、電源制御回路１００の出力電圧Ｖ１乃至Ｖ３を制御する回路である。制御回路２００は、一例として、プロセッサ２０１と、デコーダ回路２０２と、デジタルアナログ変換回路２０３と、スイッチ２１０と、アドレスバス２２０と、データバス２２１とを有する。
プロセッサ２０１は、ソフトウェアプログラムに含まれた命令を実行する回路である。デコーダ回路２０２は、プロセッサ２０１から指示された命令がアドレスバス２２０を介して入力され、当該命令を復元する。デコーダ回路２０２で復元される命令によって、デコーダ回路２０２は、アクセス対象である安定化電源回路１２０を選択する信号を生成する。デジタルアナログ変換回路２０３は、プロセッサ２０１からデータバス２２１を介して入力されたデジタルデータを、アナログデータに変換する回路である。アナログデータは、サンプルホールド回路１２１に与える電圧値に相当する。図１には明示していないが、デジタルアナログ変換回路２０３は、アドレスバス２２０が接続されている。図６乃至図９においても同様である。
サンプルホールド回路１２１は、トランジスタ１２５と、容量素子１２４と、を有する。トランジスタ１２５のソースまたはドレインの一方は、制御回路２００のデジタルアナログ変換回路２０３に接続される。トランジスタ１２５のソースまたはドレインの他方は、容量素子１２４の一方の電極と、増幅回路１２２と、に接続される。
トランジスタ１２５は、オフ状態におけるリーク電流（オフ電流）が著しく小さいトランジスタを用いる。トランジスタ１２５として、オフ電流が極めて小さいトランジスタを用いることで、容量素子１２４の電荷は長時間にわたって保持することができる。保持される容量素子１２４の電荷は、他のサンプルホールド回路にデジタルアナログ変換回路からアナログデータを書き込んでいるときにも、トランジスタ１２５をオフにし続けることで電荷を保持することができる。オフ電流が低いトランジスタ１２５は、アイソレーションが確保できるため、ソースまたはドレインの一方に接続されているノードと、ソースまたはドレインの他方に接続されているノードとの間で電荷の移動による電位変動の影響を小さくすることができる。
ソフトウェアは、プロセッサ２０１を介して制御回路２００を制御することができる。つまり、ソフトウェアは、安定化電源回路の電圧を適宜変更することができる。安定化電源回路によって電圧が供給された回路は、ソフトウェアによって回路の動作状態が変化する。したがって、回路の動作状態が変化することによってサンプルホールド回路１２１に与える電圧値を変更することができる。
デジタルアナログ変換回路２０３に接続される安定化電源回路は、図１において安定化電源回路１２０と、安定化電源回路１２０Ａと、安定化電源回路１２０Ｂと、の３つを有する例を示したが、安定化電源回路の数はこれに限定されない。
本発明の一態様における半導体装置１０００が有する安定化電源回路は、トランジスタ１２５と容量素子１２４を有するサンプルホールド回路１２１と、増幅回路１２２と、で出力電圧を変更する構成を実現できる。当該構成は、単純な回路構成で実現できるため、回路面積を小さくすることができる。
電源制御回路１００は、電源電圧を出力する回路の種類または動作状態に応じて、安定化電源回路１２０が有する容量素子１２４の保持する電荷を変更し、出力電圧を変更できる。
ここで図２（Ａ）、（Ｂ）には、図１の電源制御回路１００とは異なる電源制御回路について示す。
図２（Ａ）に示す電源制御回路１００Ａは、スイッチングレギュレータで構成される安定化電源回路１８０、１８０Ａ、１８０Ｂを有する。または図２（Ｂ）に示す電源制御回路１００Ｂは、リニアレギュレータで構成される安定化電源回路１９０、１９０Ａ、１９０Ｂを有する。
スイッチングレギュレータで構成される電源制御回路１００Ａ、またはリニアレギュレータで構成される電源制御回路１００Ｂは、予め設計された回路構成によって、出力電圧が決まる。そのため、図２（Ａ）、または図２（Ｂ）の構成では、回路の種類、またはソフトウェアによって認識された動作状態に合わせて、出力電圧の変更が難しい。
図２（Ａ）で示す安定化電源回路１８０の場合、電圧生成時に高速でスイッチングを行うため、周波数の高いノイズ、またはスパイクノイズが発生する。同様の回路構成を有する安定化電源回路１８０Ａ、１８０Ｂでも周波数の高いノイズ、またはスパイクノイズが発生する。つまり複数の回路で、ノイズまたはスパイクノイズが発生することになる。一方で本発明の一態様における半導体装置１０００の安定化電源回路１２０では、デジタルアナログ変換回路２０３と安定化電源回路１２０との構成で所望の電圧を生成するため、スイッチング動作を必要としない。そのため、本発明の一態様における半導体装置１０００が有する安定化電源回路１２０は、ノイズの発生を抑えることができる。
図２（Ｂ）で示す安定化電源回路１９０の場合、高い入力電圧から低い出力電圧を得るためには電圧降下分の電圧が半導体素子または抵抗によりジュール熱として放出されるため、電力変換効率が低下する。一方で本発明の一態様における半導体装置１０００の安定化電源回路１２０では、デジタルアナログ変換回路２０３と安定化電源回路１２０との構成で、第１の電圧を変更すればよく、電力変換効率を低下することなく所望の電圧を生成することができる。そのため、本発明の一態様における半導体装置１０００が有する安定化電源回路１２０は、低消費電力化と発熱の低減とを図ることができる。
デジタルアナログ変換回路２０３と複数の安定化電源回路１２０を接続することにより、デジタルアナログ変換回路２０３を共通化できる。一方で、図２（Ａ）、または図２（Ｂ）で示したレギュレータを用いた構成の場合、それぞれの出力電圧に対して固定化された回路の構成が必要になる。そのため、本発明の一態様における半導体装置１０００が有する安定化電源回路１２０は、回路面積を縮小することができる。
本発明の一態様における半導体装置１０００は、デジタルアナログ変換回路２０３と複数の安定化電源回路１２０を接続する配線を共通化できる。複数の配線を用いて、図２（Ａ）のスイッチングレギュレータを有する安定化電源回路１８０、もしくは図２（Ｂ）で示したリニアレギュレータを有する安定化電源回路１９０を接続する場合に比べて、配線のための回路面積を縮小できる。加えて、アナログ信号を扱う回路はノイズの影響を受けやすいために、ガードパターンなどのノイズ対策をする必要性があるが、半導体装置１０００は当該複数の配線を共通化することで、ノイズ対策のためのガードパターンなどで保護する配線領域を削減することができる。そのため、半導体装置１０００はノイズ対策に要するガードパターンなど、余計に設ける回路面積の削減を図ることができる。
図１では、一例として基準電圧生成回路１１０とデジタルアナログ変換回路２０３との間にスイッチ２１０を図示している。スイッチ２１０は、一例としてトランジスタを用いることができる。
スイッチ２１０は、パワーゲーティングする機能を有する。図１において、スイッチ２１０は、デジタルアナログ変換回路２０３と基準電圧生成回路１１０の間に設ける構成を図示したが、別の構成にも適用可能である。例えば、プロセッサ２０１や、デコーダ回路２０２にもスイッチ２１０を用いることでパワーゲーティングを適用することができる。また、スイッチ２１０の動作状態を保持するため、スイッチ２１０はラッチの機能を有していることが望ましい。
デジタルアナログ変換回路２０３は、デコーダ回路２０２などによりサンプルホールド回路１２１を選択している期間のみ、アナログデータの出力を維持していればよい。サンプルホールド回路１２１の非選択期間はスイッチ２１０をオフにすることにより、デジタルアナログ変換回路２０３の電源を遮断し、待機電力を低減することができる。
なおスイッチ２１０に用いるトランジスタは、安定化電源回路１２０で使用されるサンプルホールド回路１２１が有するトランジスタ１２５と同様にオフ電流が著しく小さいトランジスタであることが好ましい。
本実施の形態に示す電源制御回路は、デジタルアナログ変換回路２０３が、安定化電源回路１２０、安定化電源回路１２０Ａ、安定化電源回路１２０Ｂと同じ配線で接続されているため、回路規模の削減と、消費電力の削減と、ノイズ対策が図られ、一定の電圧を供給し続ける電源制御回路として特に有用である。
なお、オフ電流が著しく小さいトランジスタとしては、シリコンよりも広いバンドギャップを有する半導体でなるトランジスタを用いることができる。シリコンよりも広いバンドギャップを有する半導体としては化合物半導体があり、例えば、酸化物半導体、窒化物半導体などがある。例えば、オフ電流が著しく小さいトランジスタとして、チャネル形成領域に酸化物半導体を有するトランジスタを用いることができる。
例えば、チャネルが形成される半導体層に結晶性シリコンを用いたトランジスタ（「結晶性Ｓｉトランジスタ」ともいう。）は、ＯＳトランジスタよりも比較的高い移動度を得やすい。一方で、結晶性Ｓｉトランジスタは、ＯＳトランジスタのように極めて少ないオフ電流の実現が困難である。よって、半導体層に用いる半導体材料は、目的や用途に応じて適宜使い分けることが肝要である。
目的や用途に応じて、サンプルホールド回路１２１に用いるトランジスタ１２５には、チャネルが酸化物半導体膜で形成されるトランジスタを用いることができる。チャネルが酸化物半導体膜で形成されるトランジスタのオフ電流が小さいという特長により、サンプルホールド回路１２１に保持された電荷の移動に伴う電位変動を抑えることができる。
チャネルが酸化物半導体膜で形成されるトランジスタのオフ電流が小さいという特長により、ソースとドレインとの間のアイソレーションを確保することができる。図１で示す一例としてデジタルアナログ変換回路２０３と、安定化電源回路１２０、１２０Ａ、および１２０Ｂを接続する配線を共通化できる。ただし、サンプルホールド回路１２１の保持電圧は、オフ電流の小さなトランジスタ１２５を用いることで、共通化された配線の電位変動の影響を抑えることができる。
上述したように、トランジスタ１２５はオフ電流が小さく、サンプルホールド回路１２１は電位変動を抑えることができる。また、結晶性Ｓｉトランジスタを有する増幅回路１２２は高速動作ができる。上記サンプルホールド回路１２１と増幅回路１２２を組みあわせることで、半導体装置１０００は効率のよい増幅効果を得ることができ、特に有用である。
なお、上記ＯＳトランジスタと結晶性Ｓｉトランジスタは同一基板上に作製することが好ましい。例えば、単結晶Ｓｉウエハ上に結晶性Ｓｉトランジスタを形成し、さらにその上にＯＳトランジスタを形成することが好ましい。これらトランジスタを同一基板上に形成することで、サンプルホールド回路１２１と増幅回路１２２を同一基板上に作製することができ、半導体装置１０００の回路面積を小さくすることができる。
基準電圧生成回路１１０の一例を、図３（Ａ）に示す。図３（Ａ）に示す基準電圧生成回路１１０は、パルス幅変調回路１１１と、直流電圧変換回路１１２と、を有する。基準電圧生成回路１１０は、図３（Ａ）以外の構成においても実現可能である。
図３（Ｂ）に示す、基準電圧生成回路１１０Ａは、アンテナ回路１１３と、整流器１１４と、バッテリ１１５と、を有する。アンテナ回路１１３が受信する信号の伝送方式は電磁結合方式、電磁誘導方式、電波方式のいずれか一または複数を組み合わせて用いることができる。伝送方式は、実施者が使用用途を考慮して適宜選択すればよく、伝送方式に応じて最適な長さと形状を有するアンテナを設けることができる。
次いで図４では、図１で説明した半導体装置１０００を含む装置の一例として制御装置１０と、制御装置１０で動作する表示装置２０を図示している。
制御装置１０は、電源制御回路１００Ａと、制御回路２００Ａと、信号生成回路１１とを有する。表示装置２０は、走査ドライバ２２と、ソースドライバ２３と、画素部２４とを有する。上述した半導体装置１０００が有する電源制御回路１００は、電源制御回路１００Ａに適用することができる。また、制御回路２００は、制御回路２００Ａに適用することができる。
走査ドライバ２２は、走査線を制御する。ソースドライバ２３は、信号線に表示データを出力する。画素部２４は、走査線と信号線に接続された複数の画素を有する。
表示装置２０における、走査ドライバ２２と、ソースドライバ２３は、異なる電源電圧で駆動する。そのため、電源制御回路１００Ａは、走査ドライバ２２と、ソースドライバ２３に対し異なる電源電圧を供給している。
次いで、本発明の一態様に係る安定化電源回路１２０が有するサンプルホールド回路１２１の、図１とは異なる構成例について、図５（Ａ）乃至（Ｃ）を用いて説明する。
図５（Ａ）に示すサンプルホールド回路１２１は、スイッチとしての機能を有するトランジスタ１２５と、容量素子１２４と、を有する。トランジスタ１２５は、入力された信号の、ノードＮＤへの供給を制御する機能を有する。容量素子１２４は上記信号の電位に従って電荷を蓄積する機能を有する。ノードＮＤの電位が、サンプルホールド回路１２１の出力として与えられる。トランジスタ１２５のゲートは、信号Ｓｉｇ−ｃｏｎなど、デコーダ回路２０２によって生成された選択信号により制御される。
図５（Ｂ）に示すサンプルホールド回路１２１は、トランジスタ１２５が互いに電気的に接続された一対のゲートを有する点において、図５（Ａ）に示すサンプルホールド回路１２１と異なっている。上記一対のゲートは、チャネル形成領域を間に介して、互いに重なる領域を有することが好ましい。トランジスタ１２５は、上記構成により、図５（Ａ）に示すトランジスタ１２５に比べて、オン電流を大きくすることができる。
図５（Ｃ）に示すサンプルホールド回路１２１は、図５（Ａ）に示すサンプルホールド回路１２１に、トランジスタ１２６、インバータ１２７、およびインバータ１２８が追加された構成を有している。トランジスタ１２６は、ソース及びドレインがノードＮＤに電気的に接続されている。また、信号Ｓｉｇ−ｃｏｎの論理値を反転させることで得られる信号Ｓｉｇ−ｃｏｎ−ｂが、インバータ１２７の入力端子に入力され、インバータ１２７の出力端子がトランジスタ１２５のゲートと、インバータ１２８の入力端子とに、電気的に接続されている。よって、トランジスタ１２５のゲートと、トランジスタ１２６のゲートには、信号Ｓｉｇ−ｃｏｎが入力されることとなる。図５（Ｃ）に示すサンプルホールド回路１２１は、上記構成により、チャージインジェクションを抑制することができる。
なお、図５（Ａ）乃至（Ｃ）では、トランジスタ１２５の導通状態が信号Ｓｉｇ−ｃｏｎに従って直接的に制御される場合を例示しているが、図５（Ａ）乃至（Ｃ）で示すトランジスタ１２５の導通状態は、信号Ｓｉｇ−ｃｏｎに対応した信号に従って制御されても良い。なお、図５（Ｃ）において、トランジスタ１２５の導通状態が信号Ｓｉｇ−ｃｏｎに対応した信号に従って制御される場合、インバータ１２７の入力端子には信号Ｓｉｇ−ｃｏｎ−ｂに対応した信号が入力されることとなる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、図１で説明した電源制御回路とは異なる構成について説明する。具体的には、帰還制御機能を持つ電源制御回路について、図６を用いて説明する。
図６は、半導体装置の構成例を示すブロック図である。半導体装置１０００Ａは、電源制御回路１００Ｂと、制御回路２００Ｂと、を有する。
図１の半導体装置１０００と図６の半導体装置１０００Ａとの異なる点は、電源制御回路１００Ｂにおいて安定化電源回路１３０にサンプルホールド回路１３１を有する点、および制御回路２００Ｂにおいてアナログデジタル変換回路２０４とスイッチ２１１とを有する点である。
サンプルホールド回路１３１は、出力電圧に応じた電荷を保持する回路である。サンプルホールド回路１３１は、容量素子１３４と、トランジスタ１３５と、を有する。サンプルホールド回路１３１は、制御回路２００Ｂによって制御された出力電圧Ｖ１に応じた電荷を容量素子１３４に保持する。
制御回路２００Ｂは、サンプルホールド回路１２１に設定する電圧が、正しく出力されているかを監視する機能を有する。デコーダ回路２０２は、サンプルホールド回路１３１を選択することができる。アナログデジタル変換回路２０４は、サンプルホールド回路１３１を介して与えられた出力電圧Ｖ１を、デジタルデータに変換することができる。したがって、プロセッサ２０１は、出力電圧Ｖ１を監視することができる。
プロセッサ２０１は、サンプルホールド回路１３１を介してアナログデジタル変換回路２０４から取り込んだ出力電圧Ｖ１のデジタル化したデータと、サンプルホールド回路１２１に設定した第１の電圧値との差であるΔＶ１を計算することができる。プロセッサ２０１は、演算時に使用するΔＶ１の範囲を設定値として管理することができる。プロセッサ２０１は、ΔＶ１の範囲は出力誤差範囲として任意に設定できる機能を有する。そのため、本発明の一態様における半導体装置１０００Ａが有する安定化電源回路１３０は、出力電圧の変動を抑えることができる。
アナログデジタル変換回路２０４は、デコーダ回路２０２などによりサンプルホールド回路１３１を選択している期間のみ、アナログデータの入力に対して動作していればよい。サンプルホールド回路１３１の非選択期間はスイッチ２１１をオフにすることにより、アナログデジタル変換回路２０４の電源を遮断し、待機電力を低減することができる。
なおスイッチ２１１に用いるトランジスタは、安定化電源回路１３０で使用されるサンプルホールド回路１２１が有するトランジスタ１２５と同様にオフ電流が著しく小さいトランジスタであることが好ましい。
プロセッサ２０１は、デジタルアナログ変換回路２０３を用いてサンプルホールド回路１２１に電圧を設定することができる。サンプルホールド回路１２１に設定された電圧は、増幅回路１２２によって電流増幅され、出力電圧Ｖ１として電圧を出力することができる。出力電圧Ｖ１は、サンプルホールド回路１３１を介してアナログデジタル変換回路２０４に与えられデジタルデータに変換される。プロセッサ２０１は、アナログデジタル変換回路２０４からデジタルデータを受け取ることで、プロセッサ２０１が設定した電圧と、出力電圧Ｖ１の差（ΔＶ１）を検出することができる。プロセッサ２０１がΔＶ１を計算することで、安定化電源回路１３０は、帰還ループを形成する。帰還ループを有することにより、出力電圧Ｖ１が供給された回路の電流負荷の増大や、素子の劣化など様々な要因で発生する出力電圧の変動を抑え、出力電圧Ｖ１の精度を高められるため、特に有用である。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、アナログの入出力機能をもつ電源制御装置について、図７を用いて説明する。
図７は、半導体装置の構成例を示すブロック図である。半導体装置１０００Ｂは、電源制御回路１００Ｃと、制御回路２００Ｂと、を有する。
電源制御回路１００Ｃは、アナログの入出力機能をもつ回路である。電源制御回路１００Ｃは、一例として、基準電圧生成回路１１０と、安定化電源回路１４０を有する。安定化電源回路１４０は、サンプルホールド回路１２１と、増幅回路１２２と、切り替え回路４００と、を有する。
図１の半導体装置１０００と図７の半導体装置１０００Ｂとの異なる点は、安定化電源回路１４０に切り替え回路４００を有する点である。切り替え回路４００は、スイッチ４０１と、スイッチ４０２と、を有する。切り替え回路４００は、スイッチ４０１を導通状態にすることでサンプルホールド回路１２１に設定された電圧を出力電圧Ｖ１として入出力端子３００に出力する機能を有する。
プロセッサ２０１が、スイッチ４０１と、スイッチ４０２を、導通させることにより、サンプルホールド回路１２１に設定された電圧が、入出力端子３００を介してアナログデジタル変換回路２０４に供給される。よって、入出力端子３００を監視するための帰還ループが形成される。
プロセッサ２０１は、切り替え回路４００に使用するスイッチ４０１と、スイッチ４０２は、排他的にスイッチを導通させることで、入出力端子３００から電圧を出力する機能と、入出力端子３００の電圧を検出する機能を有している。上記２つの機能は、独立して制御することができる。ここで、排他的にスイッチを導通させる、とは、例えば、スイッチ４０１を導通状態、スイッチ４０２が非導通状態とすることをいう。
スイッチ４０１とスイッチ４０２とを同時にオフした場合は、入出力端子３００に接続されている半導体装置や回路を切り離すことができる。したがって、入出力端子３００は、パワーゲーティングの機能を有する。
切り替え回路４００に使用するスイッチ４０１と、スイッチ４０２は、電気的なスイッチでも機械的なスイッチでもよい。電気的なスイッチとしては、トランジスタや、ダイオード、フォトカプラなどを有してもよく、機械的なスイッチとしては、リレーなどを有することができる。
本実施の形態に示す電源制御回路１００Ｃは、切り替え回路を有することで、入出力端子３００の電圧を制御回路２００Ｂに供給することができる。そのため出力電圧Ｖ１の出力機能と、出力電圧Ｖ１の監視機能と、パワーゲーティング機能と、アナログ入力検出機能など、複数の機能を一つの入出力端子３００に備えるため、特に有用である。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、アナログの入出力機能をもつ半導体装置について、図８を用いて説明する。
図８（Ａ）は、半導体装置の構成例を示すブロック図である。半導体装置１０００Ｃは、基準電圧生成回路１１０と、制御回路２００Ｃと、を有する。
制御回路２００Ｃは、アナログの入出力機能をもつ回路である。制御回路２００Ｃは、一例として、プロセッサ２０１と、デコーダ回路２０２と、デジタルアナログ変換回路２０３と、アナログデジタル変換回路２０４と、アドレスバス２２０と、データバス２２１と、安定化電源回路１４０と、を有する。安定化電源回路１４０は、サンプルホールド回路１２１と、増幅回路１２２と、切り替え回路４００と、を有する。
図７との異なる点は、制御回路２００Ｃ内に安定化電源回路１４０を集積化した点にある。当該構成とすることで、半導体装置の部品点数を削減することができる。
基準電圧生成回路１１０を、制御回路２００Ｃに接続することで、増幅回路１２２に電力を供給する。
図８（Ａ）では、安定化電源回路１４０と、プロセッサ２０１と、デジタルアナログ変換回路２０３と、アナログデジタル変換回路２０４と、デコーダ回路２０２の全てを一つの半導体装置に集積化することができる。当該構成とすることで、部品実装面積と、配線面積と、を削減できる。図８（Ａ）には安定化電源回路１４０と、安定化電源回路１４０Ａと、安定化電源回路１４０Ｂと、の３つの例を示したが、安定化電源回路の数はこれに限定されない。
図８（Ｂ）は、半導体装置の構成例を示すブロック図である。半導体装置１０００Ｄは、基準電圧生成回路１１０と、制御回路２００Ｂと、半導体装置１４０−ＩＣと、を有する。
図８（Ｂ）では、複数の安定化電源回路を一つの半導体装置１４０−ＩＣに集積化する。制御回路２００Ｂは、デジタルアナログ変換回路２０３の出力信号ａ−ｏｕｔを半導体装置１４０−ＩＣに出力し、アナログデジタル変換回路２０４の入力信号ａ−ｉｎを半導体装置１４０−ＩＣから入力し、デコーダ回路２０２によって生成されたセレクト信号ｓｅｌを半導体装置１４０−ＩＣに出力する。一つの安定化電源回路は、一つのアナログの入出力機能を備えている。半導体装置１４０−ＩＣは４つの安定化電源回路を集積化した例を示したが、安定化電源回路の数はこれに限定されない。
セレクト信号ｓｅｌは、シリアル通信規格を採用することができる。そのため、半導体装置１４０−ＩＣに集積化する安定化電源回路の数に依存せず、配線の数を固定化することができる。
本実施の形態に示す制御回路２００Ｃは、切り替え回路を有することで、出力電圧Ｖ１の出力機能と、出力電圧Ｖ１の監視機能と、パワーゲーティング機能と、アナログ入力検出機能など、複数の機能を集積回路の一つの入出力端子にもつため、アナログの入出力機能を容易に増やすことができ、さらに集積化するのに、特に有用である。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、タイミング制御可能なアナログ入出力端子をもつ半導体装置について、図９を用いて説明する。
図９は、半導体装置の構成例を示すブロック図である。半導体装置１０００Ｅは、基準電圧生成回路１１０と、制御回路２００Ｄと、を有する。
制御回路２００Ｄは、アナログの入出力機能をもつ回路である。制御回路２００Ｄは、一例として、プロセッサ２０１と、デコーダ回路２０２と、デジタルアナログ変換回路２０３と、アナログデジタル変換回路２０４と、アドレスバス２２０と、データバス２２１と、安定化電源回路１５０と、を有する。安定化電源回路１５０は、サンプルホールド回路１２１と、増幅回路１２２と、切り替え回路４００Ａと、を有する。
図８（Ａ）の半導体装置１０００Ｃと図９の半導体装置１０００Ｅとの異なる点は、安定化電源回路１５０に切り替え回路４００Ａを有する点である。プロセッサ２０１は、入出力端子３００の情報を任意のタイミングで取得することができる。
切り替え回路４００Ａは、トランジスタ４０３と、トランジスタ４０４と、トランジスタ４０５と、容量素子４１０と、反転回路４２０と、バッファ４２１と、を有する。トランジスタ４０３のソースまたはドレインの一方は増幅回路の出力端子に接続され、トランジスタ４０３のソースまたはドレインの他方は入出力端子３００に接続される。トランジスタ４０３はデコーダ回路２０２により制御される。トランジスタ４０４のソースまたはドレインの一方は、入出力端子３００とトランジスタ４０３のソース又はドレインの他方に接続され、トランジスタ４０４のソースまたはドレインの他方は容量素子４１０の電極の一方と、バッファ４２１の入力端子に接続され、バッファ４２１の出力端子は、トランジスタ４０５のソースまたはドレインの一方と接続され、トランジスタ４０５のソースまたはドレインの他方はアナログデジタル変換回路２０４の入力端子に接続される。トランジスタ４０４及びトランジスタ４０５はデコーダ回路２０２により制御されている。ただし、トランジスタ４０３と、トランジスタ４０４とは、それぞれ独立して制御されることが好ましい。反転回路４２０の入力端子は、トランジスタ４０５のゲートに接続され、反転回路４２０の出力端子はトランジスタ４０４のゲートに接続されている。
トランジスタ４０３は、独立で制御されているため、入出力端子３００に対し、出力電圧Ｖ１の出力を制御する。
トランジスタ４０４とトランジスタ４０５は反転回路４２０によって、排他的に動作する。出力電圧Ｖ１を監視する機能、または入出力端子３００のアナログ入力検出機能が非動作の場合、トランジスタ４０４はオンの状態であり、トランジスタ４０５はオフの状態となる。トランジスタ４０４がオンのため容量素子４１０は、入出力端子３００の電位に相当する電荷を保持している。
デコーダ回路２０２により、トランジスタ４０５をオンにすると、反転回路４２０により、トランジスタ４０４がオフになる。バッファ４２１は、トランジスタ４０５を介して、アナログデジタル変換回路と電気的に接続される。
なおトランジスタ４０３、トランジスタ４０４、トランジスタ４０５に用いるトランジスタは、安定化電源回路１５０で使用されるサンプルホールド回路１２１が有するトランジスタ１２５と同様にオフ電流が著しく小さいトランジスタであることが好ましい。
図９に示す安定化電源回路は、図８（Ａ）、図８（Ｂ）のように、集積化をすることができる。
本実施の形態に示す制御回路２００Ｄは、任意のタイミングで、入出力端子３００の情報を得ることができる。他の制御装置、回路とタイミングの同期をとることにより、アナログ同期制御ができるため、特に有用である。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、半導体装置１０００ｔが、制御装置、表示装置、およびタッチパネル装置等を有した例について、図１０を用いて説明する。
図１０に半導体装置１０００ｔを示す。半導体装置１０００ｔは、制御装置１０、表示装置２０、およびタッチセンサユニット３０を有する。
タッチセンサユニット３０は、センサアレイ３１、センス回路３２、およびドライブ線ドライバ回路３３（以下、「ＤＲＬドライバ回路３３」と呼ぶ。）を有し、センサアレイ３１、センス回路３２、およびドライブ線ドライバ回路３３はそれぞれ、専用ＩＣで構成することができる。
制御装置１０は、プロセッサ２０１と、信号生成回路１１と、デジタルアナログ変換回路２０３と、アナログデジタル変換回路２０４と、電源制御回路１００Ｃとを有する。信号生成回路１１は表示コントローラ４１および、タッチセンサ（ＴＳ）コントローラ４５を有する。
ＴＳコントローラ４５は、タッチセンサユニット３０のためのコントローラであり、メモリ４６、タイミングコントローラ４７、信号処理回路４８を有する。タイミングコントローラ４７は、センス回路３２およびＤＲＬドライバ回路３３の動作のタイミングを設定するための各種の信号を生成する機能を有する。例えば、タイミングコントローラ４７は、センス回路３２を制御するための信号（クロック信号、リセット信号など）と、ＤＲＬドライバ回路３３を制御するための信号（例えば、スタートパルス信号、クロック信号など）を生成する。信号処理回路４８は、センス回路３２の出力信号を処理して、タッチ情報（タッチの有無の情報）を含む信号、タッチ位置情報を含む信号などを生成する機能をもつ。
表示装置２０は、表示ユニット２１と画素部２４とを有する。表示ユニット２１は走査ドライバ２２と、ソースドライバ２３と、電流検出回路２５と、スイッチ回路２６とを有する。表示ユニット２１は、専用ＩＣとして構成することができる。
表示コントローラ４１は、表示装置２０のためのコントローラであり、メモリ４２、タイミングコントローラ４３、および画像処理回路４４を有する。画像処理回路４４は、メモリ４２に保存された画像データを表示データに変換処理することができる。タイミングコントローラ４３は、走査ドライバ２２の動作を制御するための信号（クロック信号、リセット信号など）と、走査ドライバ２２のタイミングに同期したソースドライバと、を制御することで、画素部２４に表示データを書き込むことができる。
画像データは、ＢＭＰ形式や、ＪＰＥＧ形式、ＴＩＦＦ形式など、画像をデータとして保管するときのデータ形式とする。表示データは、一例としてＢＭＰ形式の画像データから、メタ情報であるヘッダー情報などを削除し、画素部に表示するＲＧＢ情報だけに変換したデータが好ましい。
電流検出回路２５は、一例として表示装置２０の走査ドライバ２２、ソースドライバ２３、または画素部２４などの消費電流を、電流から電圧に変換して検出する。つまり、実施の形態３乃至実施の形態５において入出力端子３００を監視する機能を利用している。
図１１（Ａ）は、表示装置の構成例を模式的に示す分解斜視図である。図１１（Ａ）に示す表示装置７００は、上部カバー７１１、下部カバー７１２、バッテリ７１３、プリント基板７１４、フレーム７１５、表示ユニット７２０を有する。バッテリ７１３等が設けられていない場合もある。
プリント基板７１４には、プロセッサ、電源回路、メモリ、コントローラ等が設けられる。電源回路に電力を供給する電源には、外部の商用電源、バッテリ７１３を用いることができる。フレーム７１５は、表示ユニット７２０の保護機能の他、プリント基板７１４の動作により発生する電磁波を遮断するための電磁シールドの機能を有する。フレーム７１５は、放熱板の機能を有していてもよい。
表示ユニット７２０は、表示パネル７２１、ＦＰＣ７２８、ＳＤ−ＩＣ（ソースドライバＩＣ）７７０を有する。表示パネル７２１は素子基板７２２、対向基板７２３を有する。素子基板７２２は、画素アレイ、ゲートドライバ回路、端子部を有する。対向基板７２３は、例えば、カラーフィルタ、ブラックマトリックスを有する。ＳＤ−ＩＣ７７０には、実施の形態１の半導体装置が適用される。画素アレイのソース線の数に応じて、１または複数のＳＤ−ＩＣ７７０が用いられる。
ＦＰＣ７２８、ＳＤ−ＩＣ７７０は、素子基板７２２に設けられている端子部にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式で、電気的に接続される。ここでは、ＳＤ−ＩＣ７７０の実装方式は、ＣＯＧ方式としているが、実装方式に特段の制約はなく、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｌｅｘｉｂｌｅ）方式、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式などでもよい。
素子基板７２２にゲートドライバ回路が設けられていないときは、例えば、ゲートドライバＩＣが素子基板７２２に接続される。あるいは、ＳＤ−ＩＣ７７０に代えて、図１１（Ｂ）に示すドライバＩＣ７７１を素子基板７２２に接続すればよい。ドライバＩＣ７７１は、電流検出ユニット（ＣＭＵ）７９０、ソースドライバユニット（ＳＤＵ）７９１、およびゲートドライバユニット（ＧＤＵ）７９２を有する。
素子基板７２２のベース基板は画素アレイを構成するトランジスタ等を支持することができる基板であればよい。例えば、素子基板７２２のベース基板には、画素アレイのトランジスタを作製するときに使用した支持基板（ガラス基板、石英基板など）、または、支持基板と異なる基板が用いられる。
ベース基板には、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどが挙げられる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムには、ポリプロピレン、ポリエステル、ポリフッ化ビニル、ポリ塩化ビニル等からなるフィルム、または無機蒸着フィルムなどを用いることもできる。基材フィルムとしては、ポリエステル樹脂、ポリアミド樹脂、ポリイミド樹脂、アラミド樹脂、エポキシ樹脂、および紙類などがある。
対向基板７２３のベース基板には、表示素子を封止する機能をもつ基板が好適である。対向基板７２３のベース基板には、素子基板７２２のベース基板と同様の基板を用いることができる。あるいは、対向基板７２３のベース基板には、光学フィルム（円偏光フィルム）を用いることができる。
素子基板７２２、対向基板７２３のそれぞれのベース基板を可撓性基板とすることで、可撓性の表示パネル７２１を得ることができる。
図１２（Ａ）乃至図１３（Ｃ）を参照してタッチパネル装置の構成例を説明する。
図１２（Ａ）は、アウトセル型のタッチパネルユニットを有するタッチパネル装置の構成例を模式的に示す分解斜視図である。図１２（Ａ）に示すタッチパネル装置７０１は、表示装置７００に、タッチセンサユニット７３０を組み込んだ装置である。
タッチセンサユニット７３０は、タッチセンサパネル７３１、ＦＰＣ７３９、ドライブ線ドライバＩＣ７８０、センス回路ＳＮ−ＩＣ７８１を有する。ドライブ線ドライバＩＣ（以下、「ＤＲＤ−ＩＣ」と呼ぶ。）はドライブ線ドライバ回路の機能をもつＩＣである。
タッチセンサパネル７３１は基板７３２を有する。基板７３２には、センサアレイ７３４、端子部等が設けられている。ＦＰＣ７３９、ＤＲＤ−ＩＣ７８０、ＳＮ−ＩＣ７８１、は、それぞれ、基板７３２に設けられた端子部に電気的に接続している。
ＤＲＤ−ＩＣ７８０およびＳＮ−ＩＣ７８１の代わりに、ドライバＩＣ７８２（図１２（Ｂ））、またはドライバＩＣ７８３（図１２（Ｃ））を用いてもよい。
ドライバＩＣ７８２は、ＴＳ−ＤＲＵ７９５、ＴＳ−ＳＮＵ７９６を有する。ドライバＩＣ７８３は、ＴＳ−ＤＲＵ７９５、ＴＳ−ＳＮＵ７９６、ＴＳ−ＣＴＲ７９７を有する。ＴＳ−ＤＲＵ７９５は、ドライブ線ドライバ回路として機能する回路ユニットである。ＴＳ−ＳＮＵ７９６は、センス回路として機能する回路ユニットである。ＴＳ−ＣＴＲ７９７は、タッチセンサコントローラとして機能する回路ユニットである。
図１２（Ａ）の例では、表示パネル７２１はトップエミッション型表示パネルである。表示パネル７２１が、ボトムエミッション型表示ユニットである場合、素子基板７２２が上部カバー７１１側に位置するように、表示ユニット７２０が配置される。
図１３（Ａ）は、タッチパネル装置の構成例を模式的に示す分解斜視図である。図１３（Ａ）に示すタッチパネル装置７０２は、表示ユニット７２０およびタッチセンサユニット７３０に代えてタッチパネルユニット７４０を有する。タッチパネルユニット７４０は、表示ユニット７２０とタッチセンサユニット７３０とを複合したユニットである。
タッチパネルユニット７４０は、オンセル型タッチパネルユニットであり、表示パネル７４１、ＦＰＣ７２８、７３９、ＳＤ−ＩＣ７７０、ドライバＩＣ７８２を有する。
表示パネル７４１はトップエミッション型表示パネルである。表示パネル７４１は、素子基板７４２、対向基板７４３を有する。素子基板７４２の構成は、素子基板７２２と同様である。ＳＤ−ＩＣ７７０および画素アレイはＦＰＣ７２８に電気的に接続されている。対向基板７４３は、センサアレイ７４４、センサアレイ７４４に接続する端子部を有する。これらは対向基板７４３の外側の面に設けられている。端子部にＦＰＣ７３９が接続され、ＦＰＣ７３９にドライバＩＣ７８２が電気的に接続されている。ドライバＩＣ７８２に代えて、ドライバＩＣ７８３を設けてもよいし、ＤＲＤ−ＩＣ７８０およびＳＮ−ＩＣ７８１を設けてもよい。
図１３（Ｂ）、図１３（Ｃ）にタッチパネルユニットの他の構成例を示す。図１３（Ｂ）に示すタッチパネルユニット７４５は、オンセル型表示パネルユニットである。タッチパネルユニット７４５は、表示パネル７４６、ＦＰＣ７２８、７３９、ソースドライバＩＣ７７０、ドライバＩＣ７８２を有する。表示パネル７４６は、ボトムエミッション型表示パネルであり、素子基板７４７、対向基板７４８を有する。対向基板７４８の外側の面には、センサアレイ７４４、およびセンサアレイ７４４と電気的に接続する端子部が設けられている。この端子部にＦＰＣ７３９が電気的に接続される。
図１３（Ｃ）に示すタッチパネルユニット７５０は、インセル型表示パネルユニットである。タッチパネルユニット７５０は、表示パネル７５１、ＦＰＣ７２８、７３９、ＳＤ−ＩＣ７７０、ドライバＩＣ７８２を有する。表示パネル７５１は、トップエミッション型表示パネルであり、素子基板７５２、対向基板７５３を有する。素子基板７５２は、素子基板７２２と同様の構成である。対向基板７５３の内側の面（素子基板７５２と対向する面）には、センサアレイ７４４、センサアレイと電気的に接続する端子部が設けられている。この端子部にＦＰＣ７３９が電気的に接続され、ＦＰＣ７３９にドライバＩＣ７８２が電気的に接続されている。なお、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、図１４乃至図１６を参照して、表示パネルの構成例について説明する。
図１４に示す表示パネル４２０１において、基板４００１は素子基板のベース基板であり、基板４００６は対向基板のベース基板である。
基板４００１には、画素アレイ４１２０、ゲートドライバ回路４１２５、端子部４１２６が設けられている。図１４には、画素アレイ４１２０に含まれるトランジスタ４０１０、容量素子４０２０およびＥＬ素子４５１３、並びにゲートドライバ回路４１２５に含まれるトランジスタ４０１１を例示している。基板４００１には絶縁層４１０２、４１０３、４１１０、４１１１、４１１２が設けられている。
トランジスタ４０１０、４０１１は絶縁層４１０２上に設けられている。トランジスタ４０１０、４０１１は、それぞれ、導電層４１５０、４１５１、半導体層４１５２、導電層４１５６、４１５７を有する。導電層４１５７はゲート電極としての機能を有し、導電層４１５０、４１５１はソース電極およびドレイン電極としての機能を有し、導電層４１５６はバックゲート電極としての機能を有する。
容量素子４０２０は、導電層４１５１と導電層４０２１が絶縁層４１０３を介して重なる領域を有する。
端子部４１２６には、導電層４０１４、４０１５が設けられている。導電層４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。導電層４０１５は、導電層４０１４に電気的に接続されている。導電層４０１４は端子としての機能を有し、導電層４０１５は引き回し配線としての機能を有する。
半導体層４１５２はチャネル形成領域を有する。半導体層４１５２の半導体材料には、結晶シリコン、多結晶シリコン、非晶質シリコン、酸化物半導体、有機半導体等がある。また、必要に応じて、半導体層４１５２の導電率を高めるため、または、トランジスタの閾値電圧を制御するために、半導体層４１５２に不純物を導入してもよい。
例えば、半導体層４１５２を酸化物半導体層とする場合、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含む金属酸化物であることが好ましい。このような金属酸化物としては、Ｉｎ酸化物、Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ。）が代表的である。
導電層４０３０は絶縁層４１１２の上に設けられている。導電層４０３０、絶縁層４１１２上に隔壁４５１０が設けられている。隔壁４５１０上に発光層４５１１、導電層４０３１の積層が設けられている。隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、導電層４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
ＥＬ素子４５１３は、導電層４０３０、発光層４５１１、導電層４０３１の積層で構成される。導電層４０３０、４０３１の一方がＥＬ素子４５１３のアノードとして機能し、他方がカソードとして機能する。導電層４０３０は、画素電極としての機能をもち、トランジスタ４０１０の導電層４１５１に電気的に接続されている。発光層４５１１は、単層でもよいし、複数層の積層でもよい。
ＥＬ素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、導電層４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）などを形成することができる。
シール材４００５によって基板４００６は基板４００１に固定されている。シール材４００５によって密封されている基板４００１と基板４００６との間の空間は、充填材４５１４で満たされている。充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾燥剤が含まれていてもよい。シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。シール材４００５に乾燥剤が含まれていてもよい。
カラーフィルタ層、ブラックマトリクス層、偏光板、円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）などは、適宜設ければよい。これらは、表示パネル４２０１がトップエミッション型表示パネルであれば基板４００６に設ければよく、ボトムエミッション型表示パネルであれば基板４００１に設ければよい。
図１５（Ａ）、図１５（Ｂ）に表示パネルの他の構成例を示す。図１５（Ａ）に示す表示パネル４２０２、図１５（Ｂ）に示す表示パネル４２０３は、それぞれ、トランジスタの構造が表示パネル４２０１と異なる。表示パネル４２０２のトランジスタ４０１０、４０１１はトップゲート型トランジスタである。表示パネル４２０３のトランジスタ４０１０、４０１１は、バックゲート電極を有するトップゲート型トランジスタである。
図１６に表示パネルの他の構成例を示す。図１６に示す表示パネル４２０４は、トランジスタの構造が表示パネル４２０２および表示パネル４２０３と異なる。表示パネル４２０２のトランジスタ４０１０、４０１１はトップゲート型トランジスタである。表示パネル４２０３のトランジスタ４０１０、４０１１は、バックゲート電極を有するトップゲート型トランジスタである。
図１６に示す表示パネル４２０４において、基板４００１は素子基板のベース基板であり、基板４００６は対向基板のベース基板である。
図１４の表示パネル４２０１と図１６の表示パネル４２０４が異なる点は、ＬＣ素子４６００と、対向電極４６０１とを有する点である。なお、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態では、半導体装置の一例として、ＩＣチップ、電子部品、電子機器等について説明する。
＜電子部品の作製方法例＞
図１７（Ａ）は、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図１７（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳＴ７１）した後、基板の裏面を研削する。この段階で基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。次に、基板を複数のチップに分離するダイシング工程を行う（ステップＳＴ７２）。
図１７（Ｂ）は、ダイシング工程が行われる前の半導体ウエハ７１００の上面図である。図１７（Ｃ）は、図１７（Ｂ）の部分拡大図である。半導体ウエハ７１００には、複数の回路領域７１０２が設けられている。
回路領域７１０２には、本発明の形態に係る半導体装置（例えば、記憶装置、撮像装置、ＭＣＵ等）が設けられている。
複数の回路領域７１０２は、それぞれが分離領域７１０４に囲まれている。分離領域７１０４と重なる位置に分離線（「ダイシングライン」ともいう。）７１０６が設定される。ダイシング工程７２では、分離線７１０６に沿って半導体ウエハ７１００を切断することで、回路領域７１０２を含むチップ７１１０を半導体ウエハ７１００から切り出す。図１７（Ｄ）にチップ７１１０の拡大図を示す。
分離領域７１０４に導電層や半導体層を設けてもよい。分離領域７１０４に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１０４に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
ステップＳＴ７２を行った後、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴ７３）。ダイボンディング工程におけるチップとリードフレームとの接着方法は製品に適した方法を選択すればよい。例えば、接着は樹脂やテープによって行えばよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳＴ７４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳＴ７５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳＴ７６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳＴ７７）。検査工程（ステップＳＴ７８）を経て、電子部品が完成する（ステップＳＴ７９）。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。
完成した電子部品の斜視模式図を図１７（Ｅ）に示す。図１７（Ｅ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１７（Ｅ）に示すように、電子部品７０００は、リード７００１及びチップ７１１０を有する。
電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の内部に設けられる。電子部品７０００を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。
電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、カメラ（ビデオカメラ、デジタルスチルカメラ等）、表示装置、パーソナルコンピュータ（ＰＣ）、携帯電話、携帯型を含むゲーム機、携帯型情報端末（スマートフォン、タブレット型情報端末など）、電子書籍端末、ウエアラブル型情報端末（時計型、ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレット型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、家庭用電化製品などが挙げられる。
以下に、図１８（Ａ）−図１９（Ｅ）を参照して、電子機器の構成例を示す。図１８（Ａ）等の電子機器の表示部には、タッチセンサを有するタッチパネル装置を用いることが好ましい。タッチパネル装置を用いることで、表示部を電子機器の入力部としても機能させることができる。
図１８（Ａ）に示す情報端末２０１０は、筐体２０１１に組み込まれた表示部２０１２の他、操作ボタン２０１３、外部接続ポート２０１４、スピーカ２０１５、マイクロフォン２０１６を有する。ここでは、表示部２０１２の表示領域は、湾曲している。情報端末２０１０は、バッテリで駆動する携帯型情報端末であり、タブレット型情報端末、あるいはスマートフォンとして使用することができる。情報端末２０１０は、電話、電子メール、手帳、インターネット接続、音楽再生等の機能を有する。指などで表示部２０１２に触れることで、情報を入力することができる。また、電話を掛ける、文字を入力する、表示部２０１２の画面切り替え動作などの各種の操作は、指などで表示部２０１２に触れることで行われる。また、マイクロフォン２０１６から音声を入力することで、情報端末２０１０を操作することもできる。操作ボタン２０１３の操作により、電源のオン／オフ動作や、表示部２０１２の画面切り替え動作などの各種の操作を行うこともできる。
図１８（Ｂ）に腕時計型の情報端末の一例を示す。情報端末２０３０は、筐体２０３１、表示部２０３２、リュウズ２０３３、ベルト２０３４、検知部２０３５を有する。リュウズ２０３３を回転することで情報端末２０３０を操作することができる。表示部２０３２を指で触れることで、情報端末２０３０を操作することができる。
検知部２０３５は、例えば、使用環境の情報、生体情報を取得する機能を備える。マイクロフォン、撮像素子、加速度センサ、方位センサ、圧力センサ、温度センサ、湿度センサ、照度センサ、測位センサ（例えば、ＧＰＳ（全地球測位システム））等を検知部２０３５に設けてもよい。
情報端末２０１０および情報端末２０３０に同じ規格の無線通信装置を組み込み、無線信号２０２０により双方向の通信を行うようにしてもよい。例えば、情報端末２０１０が電子メール、電話などを着信すると、情報端末２０３０の表示部２０３２に着信を知らせる情報が表示される。
図１８（Ｃ）に、眼鏡型の情報端末の例を示す。情報端末２０４０は、装着部２０４１、筐体２０４２、ケーブル２０４５、バッテリ２０４６、表示部２０４７を有する。バッテリ２０４６は装着部２０４１に収納されている。表示部２０４７は筐体２０４２に設けられている。筐体２０４２は、プロセッサ、無線通信装置、記憶装置、各種の電子部品を内蔵する。ケーブル２０４５を介してバッテリ２０４６から筐体２０４２内の表示部２０４７および電子部品に電力が供給される。表示部２０４７には無線によって送信された映像等の各種の情報が表示される。
筐体２０４２にカメラを設けてもよい。カメラによって、使用者の眼球やまぶたの動きを検知することで、情報端末２０４０を操作することができる。
装着部２０４１に、温度センサ、圧力センサ、加速度センサ、生体センサ等の各種センサを設けてもよい。例えば、生体センサによって、使用者の生体情報を取得し、筐体２０４２内の記憶装置に記憶させる。例えば、無線信号２０２１によって、情報端末２０１０と情報端末２０４０間で双方向の通信可能にする。情報端末２０４０は、記憶している生体情報を情報端末２０１０に送信する。情報端末２０１０は、受信した生体情報から使用者の疲労度、活動量などを算出する。
図１９（Ａ）に示すノート型ＰＣ（パーソナルコンピュータ）２０５０は、筐体２０５１、表示部２０５２、キーボード２０５３、ポインティングデバイス２０５４を有する。表示部２０５２のタッチ操作で、ノート型ＰＣ２０５０を操作することができる。
図１９（Ｂ）に示すビデオカメラ２０７０は、筐体２０７１、表示部２０７２、筐体２０７３、操作キー２０７４、レンズ２０７５、接続部２０７６を有する。表示部２０７２は筐体２０７１に設けられ、操作キー２０７４およびレンズ２０７５は筐体２０７３に設けられている。筐体２０７１と筐体２０７３とは、接続部２０７６により接続されており、筐体２０７１と筐体２０７３間の角度は、接続部２０７６により変更が可能である。接続部２０７６における筐体２０７１と筐体２０７３間の角度に従って、表示部２０７２の映像を切り替える構成としてもよい。表示部２０７２のタッチ操作によって、録画の開始および停止の操作、倍率ズーム調整、撮影範囲の変更などの各種の操作を実行できる。
図１９（Ｃ）に示す携帯型遊技機２１１０は、筐体２１１１、表示部２１１２、スピーカ２１１３、ＬＥＤランプ２１１４、操作キーボタン２１１５、接続端子２１１６、カメラ２１１７、マイクロフォン２１１８、記録媒体読込部２１１９を有する。
図１９（Ｄ）に示す電気冷凍冷蔵庫２１５０は、筐体２１５１、冷蔵室用扉２１５２、および冷凍室用扉２１５３等を有する。
図１９（Ｅ）に示す自動車２１７０は、車体２１７１、車輪２１７２、ダッシュボード２１７３、およびライト２１７４等を有する。実施の形態２のプロセッサは、自動車２１７０内の各種のプロセッサに用いられる。なお、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態９）
本実施の形態では、酸化物半導体トランジスタ等について説明する。
＜＜ＯＳトランジスタの構成例１＞＞
図２０（Ａ）はＯＳトランジスタの構成例を示す上面図である。図２０（Ｂ）は、図２０（Ａ）のＸ１−Ｘ２線断面図であり、図２０（Ｃ）はＹ１−Ｙ２線断面図である。ここでは、Ｘ１−Ｘ２線の方向をチャネル長方向と、Ｙ１−Ｙ２線方向をチャネル幅方向と呼称する場合がある。図２０（Ｂ）は、ＯＳトランジスタのチャネル長方向の断面構造を示す図であり、図２０（Ｃ）は、ＯＳトランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図２０（Ａ）では、一部の構成要素が省略されている。
ＯＳトランジスタ５０１は絶縁表面に形成される。ここでは、絶縁層５２１上に形成されている。ＯＳトランジスタ５０１は、絶縁層５２８、５２９で覆われている。ＯＳトランジスタ５０１は、絶縁層５２２乃至５２７、金属酸化物層５１１乃至５１３、導電層５５０乃至５５３を有する。
なお、図中の絶縁層、金属酸化物層、導電体等は、単層でも積層でもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法（ＰＬＡ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。
金属酸化物層５１１乃至５１３をまとめて酸化物層５１０と呼ぶ。図２０（Ｂ）、図２０（Ｃ）に示すように、酸化物層５１０は、金属酸化物層５１１、金属酸化物層５１２、金属酸化物層５１３の順に積層している部分を有する。ＯＳトランジスタ５０１がオン状態のとき、チャネルは酸化物層５１０の金属酸化物層５１２に主に形成される。
ＯＳトランジスタ５０１のゲート電極は導電層５５０で構成され、ソース電極またはドレイン電極として機能する一対の電極は、導電層５５１、５５２で構成される。バックゲート電極は導電層５５３で構成される。導電層５５３は、導電層５５３ａ、５５３ｂを有する。なお、ＯＳトランジスタ５０１はバックゲート電極を有さない構造としてもよい。後述するＯＳトランジスタ５０２乃至５０７も同様である。
ゲート（フロントゲート）側のゲート絶縁層は絶縁層５２７で構成され、バックゲート側のゲート絶縁層は、絶縁層５２４乃至５２６の積層で構成される。絶縁層５２８は層間絶縁層である。絶縁層５２９はバリア層である。
金属酸化物層５１３は、金属酸化物層５１１、５１２、導電層５５１、５５２でなる積層体を覆っている。絶縁層５２７は金属酸化物層５１３を覆っている。導電層５５１、５５２はそれぞれ、金属酸化物層５１３、絶縁層５２７を介して、導電層５５０と重なる領域を有する。
導電層５５１、５５２は、金属酸化物層５１１と金属酸化物層５１２との積層を形成するために使用されるハードマスクから作製されている。例えば、次のような工程を経て、金属酸化物層５１１、５１２、導電層５５１、５５２を作製することができる。２層の金属酸化物膜を形成する。金属酸化物膜上に導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。ハードマスクを用いて、２層の金属酸化物膜をエッチングして、金属酸化物層５１１と金属酸化物層５１２の積層を形成する。次に、ハードマスクをエッチングして、導電層５５１および導電層５５２を形成する。このような工程を経て形成されるため、導電層５５１、５５２は、金属酸化物層５１１、５１２の側面に接する領域を有していない。
（導電層）
導電層５５０―５５３に用いられる導電材料には、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。
導電層５５０に仕事関数の高い導電性材料を用いることで、ＯＳトランジスタ５０１のＶｔを大きくし、カットオフ電流を下げることができる。導電層５５０の仕事関数は好ましくは、４．８ｅＶ以上、さらに好ましくは５．０ｅＶ以上、さらに好ましくは５．２ｅＶ以上、さらに好ましくは５．４ｅＶ以上、さらに好ましくは５．６ｅＶ以上の導電性材料を用いればよい。仕事関数の大きな導電性材料として、例えば、モリブデン、酸化モリブデン、Ｐｔ、Ｐｔシリサイド、Ｎｉシリサイド、インジウム錫酸化物、窒素添加されたＩｎ−Ｇａ−Ｚｎ酸化物などが挙げられる。
なお、カットオフ電流とは、ゲートーソース間電圧が０Ｖであるときのドレイン電流のことをいう。
例えば、導電層５５０は窒化タンタル、またはタングステン単層である。あるいは、導電層５５０が２層構造、および３層構造の場合、次のような組み合わせがある。（アルミニウム、チタン）、（窒化チタン、チタン）、（窒化チタン、タングステン）、（窒化タンタル、タングステン）、（窒化タングステン、タングステン）、（チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、窒化チタン）。先に記載した導電体が絶縁層５２７側の層を構成する。
導電層５５１と導電層５５２は同じ層構造をもつ。例えば、導電層５５１が単層である場合、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いればよい。導電層５５１が２層構造、および３層構造の場合、次のような組み合わせがある。（チタン、アルミニウム）、（タングステン、アルミニウム）、（タングステン、銅）（銅−マグネシウム−アルミニウム合金、銅）、（チタン、銅）、（チタン又は窒化チタン、アルミニウムまたは銅、チタンまたは窒化チタン）、（モリブデンまたは窒化モリブデン、アルミニウムまたは銅、モリブデンまたは窒化モリブデン）。先に記載した導電体が絶縁層５２７側の層を構成する。
例えば、導電層５５３ａは、水素に対するバリア性を有する導電層（例えば、窒化タンタル層）とし、導電層５５３ｂは、導電層５５３ａよりも導電率の高い導電層（例えばタングステン層）とすることが好ましい。このような構造であることで、導電層５５３は配線としての機能と、酸化物層５１０への水素の拡散を抑制する機能とをもつ。
（絶縁層）
絶縁層５２１乃至５２９に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層５２１乃至５２９はこれらの絶縁材料でなる単層、または積層して構成される。絶縁層５２１乃至５２９を構成する層は、複数の絶縁材料を含んでいてもよい。
なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。
酸化物層５１０の酸素欠損の増加を抑制するため、絶縁層５２６乃至５２８は、酸素を含む絶縁層であることが好ましい。絶縁層５２６乃至５２８の少なくとも１つは、加熱により酸素が放出される絶縁膜（以下、「過剰酸素を含む絶縁膜」という。）で形成されることがより好ましい。過剰酸素を含む絶縁膜から酸化物層５１０に酸素を供給することで、酸化物層５１０の酸素欠損を補償することができる。したがって、ＯＳトランジスタ５０１の信頼性および電気特性を向上することができる。
過剰酸素を含む絶縁層とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０×１０１８［分子／ｃｍ３］以上である膜とする。酸素分子の放出量は、３．０×１０２０［分子／ｃｍ３］以上であることが好ましい。
過剰酸素を含む絶縁膜は、絶縁膜に酸素を添加する処理を行って形成することができる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて行うことができる。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。
酸化物層５１０の水素濃度の増加を防ぐために、絶縁層５２１乃至５２９中の水素濃度を低減することが好ましい。特に絶縁層５２３乃至５２８の水素濃度を低減することが好ましい。具体的には、水素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以下であり、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０１９ａｔｏｍｓ／ｃｍ３以下がより好ましく、５×１０１８ａｔｏｍｓ／ｃｍ３以下がさらに好ましい。
酸化物層５１０の窒素濃度の増加を防ぐために、絶縁層５２３乃至５２８の窒素濃度を低減することが好ましい。具体的には、窒素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満であり、５×１０１８ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０１８ａｔｏｍｓ／ｃｍ３以下がより好ましく、５×１０１７ａｔｏｍｓ／ｃｍ３以下がさらに好ましい。
上掲の水素濃度、窒素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定された値である。
ＯＳトランジスタ５０１において、酸素および水素に対してバリア性をもつ絶縁層（以下、バリア層）によって酸化物層５１０が包み込まれる構造であることが好ましい。このような構造であることで、酸化物層５１０から酸素が放出されること、酸化物層５１０に水素が侵入することを抑えることができるので、ＯＳトランジスタ５０１の信頼性、電気特性を向上できる。
例えば、絶縁層５２９をバリア層として機能させ、かつ絶縁層５２１、５２２、５２４の少なくとも１つをバリア層として機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。
酸化物層５１０と導電層５５０の間に、バリア層をさらに設けてもよい。もしくは、金属酸化物層５１３として、酸素および水素に対してバリア性をもつ金属酸化物層を設けてもよい。
絶縁層５２４、絶縁層５２５、絶縁層５２６の膜厚をそれぞれ薄くすることで、導電層５５０の電圧によるＯＳトランジスタのしきい値電圧の制御が容易になり、好ましい。例えば、絶縁層５２４乃至５２６の各膜厚は５０ｎｍ以下にする。各膜厚は３０ｎｍ以下が好ましく、１０ｎｍ以下がより好ましく、５ｎｍ以下がさらに好ましい。
絶縁層５２１乃至５２９の構成例を記す。この例では、絶縁層５２１、５２２、５２５、５２９は、それぞれ、バリア層として機能する。絶縁層５２６乃至５２８は過剰酸素を含む酸化物層である。絶縁層５２１は窒化シリコンであり、絶縁層５２２は酸化アルミニウムであり、絶縁層５２３は酸化窒化シリコンである。バックゲート側のゲート絶縁層（５２４乃至５２６）は、酸化シリコン、酸化アルミニウム、酸化シリコンの積層である。フロントゲート側のゲート絶縁層（５２７）は、酸化窒化シリコンである。層間絶縁層（５２８）は、酸化シリコンである。絶縁層５２９は酸化アルミニウムである。
（金属酸化物層）
金属酸化物層５１１乃至５１３の各厚さは３ｎｍ以上５００ｎｍ以下であり、３ｎｍ以上１００ｎｍ以下が好ましく、３ｎｍ以上６０ｎｍ以下がさらに好ましい。
ＯＳトランジスタ５０１のオフ電流の低減のために、金属酸化物層５１２は、例えば、エネルギーギャップが大きいことが好ましい。金属酸化物層５１２のエネルギーギャップは、２．５ｅＶ以上４．２ｅＶ以下であり、２．８ｅＶ以上３．８ｅＶ以下が好ましく、３ｅＶ以上３．５ｅＶ以下がさらに好ましい。
酸化物層５１０は、結晶性金属酸化物層であることが好ましい。少なくとも、金属酸化物層５１２は結晶性金属酸化物層であることが好ましい。信頼性、および電気特性の良いＯＳトランジスタ５０１を実現できる。
金属酸化物層５１２に適用できる酸化物は、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）である。金属酸化物層５１２は、インジウムを含む酸化物層に限定されない。金属酸化物層５１２は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物、Ｚｎ−Ｍｇ酸化物等で形成することができる。金属酸化物層５１１、５１３も、金属酸化物層５１２と同様の酸化物で形成することができる。金属酸化物層５１１、５１３は、それぞれ、Ｇａ酸化物で形成することができる。この場合、金属酸化物層５１２はＧａを含む金属酸化物層であることが好ましい。
金属酸化物層５１２と金属酸化物層５１１の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、ＯＳトランジスタ５０１のしきい値電圧が変動してしまう。そのため、金属酸化物層５１１は、構成要素として、金属酸化物層５１２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物層５１２と金属酸化物層５１１の界面には、界面準位が形成されにくくなり、ＯＳトランジスタ５０１のしきい値電圧等の電気特性のばらつきを低減することができる。
金属酸化物層５１３は、構成要素として、金属酸化物層５１２を構成する金属元素の少なくとも１つを含むことが好ましい。これにより、金属酸化物層５１２と金属酸化物層５１３との界面では、界面散乱が起こりにくくなり、キャリアの動きが阻害されにくくなるので、ＯＳトランジスタ５０１の電界効果移動度を高くすることができる。
金属酸化物層５１１乃至５１３のうち、金属酸化物層５１２のキャリア移動度が最も高いことが好ましい。これにより、絶縁層５２６、５２７から離間している金属酸化物層５１２にチャネルを形成することができる。
例えば、Ｉｎ−Ｍ−Ｚｎ酸化物等のＩｎ含有金属酸化物は、Ｉｎの含有率を高めることで、キャリア移動度を高めることができる。Ｉｎ−Ｍ−Ｚｎ酸化物では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を多くすることにより、より多くのｓ軌道が重なるため、インジウムの含有率が多い酸化物はインジウムの含有率が少ない酸化物と比較して移動度が高くなる。そのため、酸化物半導体膜にインジウムの含有量が多い酸化物を用いることで、キャリア移動度を高めることができる。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物で金属酸化物層５１２を形成し、Ｇａ酸化物で金属酸化物層５１１、５１３を形成する。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物で、金属酸化物層５１１乃至５１３を形成する場合、３層のうち、金属酸化物層５１１を最もＩｎ含有率が高いＩｎ−Ｍ−Ｚｎ酸化物層とする。Ｉｎ−Ｍ−Ｚｎ酸化物をスパッタリング法で形成する場合、ターゲットの金属元素の原子数比を変えることで、Ｉｎ含有率を変化させることができる。
例えば、金属酸化物層５１２の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：１：１、３：１：２、または４：２：４．１が好ましい。例えば、金属酸化物層５１１、５１３の成膜に用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：３：２、または１：３：４が好ましい。Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１のターゲットで成膜したＩｎ−Ｍ−Ｚｎ酸化物の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。
ＯＳトランジスタ５０１に安定した電気特性を付与するには、酸化物層５１０の不純物濃度を低減することが好ましい。金属酸化物において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンおよび炭素は酸化物半導体中で不純物準位の形成に寄与する。不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。
例えば、酸化物層５１０は、シリコン濃度が２×１０１８ａｔｏｍｓ／ｃｍ３以下の、好ましくは、２×１０１７ａｔｏｍｓ／ｃｍ３以下の領域を有する。酸化物層５１０の炭素濃度も同様である。
酸化物層５１０は、アルカリ金属濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以下の、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下の領域を有する。アルカリ土類金属の濃度についても同様である。
酸化物層５１０は、窒素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３未満の、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下の、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の領域を有する。
酸化物層５１０は、水素濃度が１×１０２０ａｔｏｍｓ／ｃｍ３未満の、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満の、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満の、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満の領域を有する。
上掲した酸化物層５１０の不純物濃度は、ＳＩＭＳにより得られる値である。
金属酸化物層５１２が酸素欠損を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。その結果、ＯＳトランジスタ５０１のオン電流を減少させてしまう。酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物層５１２中の酸素欠損を低減することで、ＯＳトランジスタ５０１のオン電流を大きくできる場合がある。よって、金属酸化物層５１２の水素を低減することで、酸素欠損のサイトに水素が入りこまないようにすることが、オン電流特性の向上に有効である。
金属酸化物に含まれる水素は、金属原子に結合している酸素と反応して水になるため、酸素欠損を形成することがある。酸素欠損に水素が入ることで、キャリアである電子が生成されることがある。また、水素の一部が金属原子に結合している酸素と結合して、キャリアである電子を生成することがある。金属酸化物層５１２にチャネル形成領域が設けられるので、金属酸化物層５１２に水素が含まれていると、ＯＳトランジスタ５０１はノーマリーオン特性となりやすい。このため、金属酸化物層５１２中の水素はできる限り低減されていることが好ましい。
図２０は、酸化物層５１０が３層構造の例であるが、これに限定されない。例えば、酸化物層５１０を金属酸化物層５１１または金属酸化物層５１３のない２層構造とすることができる。または、金属酸化物層５１１の上もしくは下、または金属酸化物層５１３上もしくは下に、金属酸化物層５１１、金属酸化物層５１２および金属酸化物層５１３として例示した酸化物半導体層のいずれか一を有する４層構造とすることもできる。または、酸化物層５１０の任意の層の間、酸化物層５１０の上、酸化物層５１０の下のいずれか二箇所以上に、金属酸化物層５１１乃至５１３と同様の金属酸化物層を１層または複数を設けることができる。
（エネルギーバンド構造）
図２７を参照して、金属酸化物層５１１乃至５１３の積層によって得られる効果を説明する。図２７は、ＯＳトランジスタ５０１のチャネル形成領域のエネルギーバンド構造の模式図である。ここでは、ＯＳトランジスタ５０１を例に説明するが、金属酸化物層５１１乃至５１３の積層による効果は、後述するＯＳトランジスタ５０２、５０３でも同様である。
Ｅｃ５２６、Ｅｃ５１１、Ｅｃ５１２、Ｅｃ５１３、Ｅｃ５２７は、それぞれ、絶縁層５２６、金属酸化物層５１１、金属酸化物層５１２、金属酸化物層５１３、絶縁層５２７の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
絶縁層５２６、５２７は絶縁体であるため、Ｅｃ５２６とＥｃ５２７は、Ｅｃ５１１、Ｅｃ５１２、およびＥｃ５１３よりも真空準位に近い（電子親和力が小さい）。
金属酸化物層５１２は、金属酸化物層５１１、５１３よりも電子親和力が大きい。例えば、金属酸化物層５１２と金属酸化物層５１１との電子親和力の差、および金属酸化物層５１２と金属酸化物層５１３との電子親和力の差は、それぞれ、０．０７ｅＶ以上１．３ｅＶ以下である。電子親和力の差は、０．１ｅＶ以上０．７ｅＶ以下が好ましく、０．１５ｅＶ以上０．４ｅＶ以下がさらに好ましい。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
ＯＳトランジスタ５０１のゲート電極（導電層５５０）に電圧を印加すると、金属酸化物層５１１、金属酸化物層５１２、金属酸化物層５１３のうち、電子親和力が大きい金属酸化物層５１２に主にチャネルが形成される。
インジウムガリウム酸化物は、小さい電子親和力と、高い酸素バリア性を有する。そのため、金属酸化物層５１３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
また、金属酸化物層５１１と金属酸化物層５１２との間には金属酸化物層５１１と金属酸化物層５１２の混合領域が存在する場合がある。また、金属酸化物層５１３と金属酸化物層５１２との間には金属酸化物層５１３と金属酸化物層５１２の混合領域が存在する場合がある。混合領域は、界面準位密度が低くなるため、金属酸化物層５１１乃至５１３の積層体（酸化物層５１０）は、それぞれの界面近傍においてエネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
このようなエネルギーバンド構造を有する酸化物層５１０において、電子は主に金属酸化物層５１２を移動することになる。そのため、金属酸化物層５１１と絶縁層５２６との界面に、または、金属酸化物層５１３と絶縁層５２７との界面に準位が存在したとしても、これらの界面準位により、酸化物層５１０中を移動する電子の移動が阻害されにくくなるため、ＯＳトランジスタ５０１のオン電流を高くすることができる。
また、図２７に示すように、金属酸化物層５１１と絶縁層５２６の界面近傍、および金属酸化物層５１３と絶縁層５２７の界面近傍には、それぞれ、不純物や欠陥に起因したトラップ準位Ｅｔ５２６、Ｅｔ５２７が形成され得るものの、金属酸化物層５１１、５１３があることにより、金属酸化物層５１２をトラップ準位Ｅｔ５２６、Ｅｔ５２７から離間することができる。
なお、Ｅｃ５１１とＥｃ５１２との差が小さい場合、金属酸化物層５１２の電子が該エネルギー差を越えてトラップ準位Ｅｔ５２６に達することがある。トラップ準位Ｅｔ５２６に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。Ｅｃ５１１とＥｃ５１３とのエネルギー差が小さい場合も同様である。
ＯＳトランジスタ５０１のしきい値電圧の変動が低減され、ＯＳトランジスタ５０１の電気特性を良好なものとするため、Ｅｃ５１１とＥｃ５１２との差、Ｅｃ５１３とＥｃ５１２との差は、それぞれ０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。
＜＜ＯＳトランジスタの構成例２＞＞
図２１（Ａ）乃至図２１（Ｃ）に示すＯＳトランジスタ５０２は、ＯＳトランジスタ５０１の変形例である。ＯＳトランジスタ５０２の導電層５５０は、導電層５５０ａ、導電層５５０ｂ、導電層５５０ｃを有する。
導電層５５０ａは、熱ＣＶＤ法、ＭＯＣＶＤ法またはＡＬＤ法を用いて形成する。特に、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することが好ましい。ＡＬＤ法等により形成することで、絶縁層５２７に対するプラズマによるダメージを減らすことができる。また、被覆性を向上させることができるため、導電層５５０ａをＡＬＤ法等により形成することが好ましい。従って、信頼性が高いＯＳトランジスタ５０２を提供することができる。
導電層５５０ｂは、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料を用いて形成する。さらに、導電層５５０ｂ上に形成する導電層５５０ｃは、窒化タングステンなどの酸化しづらい導電体を用いて形成することが好ましい。絶縁層５２８に酸素が脱離する酸化物材料を用いる場合、導電層５５０が、脱離した酸素により酸化することを防止することができる。従って、導電層５５０の酸化を抑制し、絶縁層５２８から、脱離した酸素を効率的に酸化物層５１０へと供給することができる。
過剰酸素領域を有する絶縁層５２８と接する面積が大きい導電層５５０ｃに酸化しにくい導電体を用いることで、絶縁層５２８の過剰酸素が導電層５５０に吸収されることを抑制することができる。また、導電層５５０ｂに導電性が高い導電体を用いることで、消費電力が小さいＯＳトランジスタ５０２を提供することができる。
＜＜ＯＳトランジスタの構成例３＞＞
図２２（Ａ）乃至図２２（Ｃ）に示すＯＳトランジスタ５０３は、ＯＳトランジスタ５０１の変形例である。ＯＳトランジスタ５０３では、導電層５５０をエッチングマスクに用いて、金属酸化物層５１３および絶縁層５２７がエッチングされている。
＜＜ＯＳトランジスタの構成例４＞＞
図２３（Ａ）乃至図２３（Ｃ）に示すＯＳトランジスタ５０４は、ＯＳトランジスタ５０１の変形例である。
導電層５５０は導電層５５０ａと導電層５５０ｂの２層構造である。導電層５５０は絶縁層５３０に覆われている。
例えば、絶縁層５３０は、酸素に対してバリア性を有する絶縁層とする。これにより、絶縁層５２８等から離脱した酸素によって、導電層５５０が酸化することを抑制することができる。この場合、絶縁層５３０には、酸化アルミニウムなどの金属酸化物を用いることができる。絶縁層５３０の厚さは、導電層５５０の酸化を防止できる程度であればよく、例えば、１ｎｍ以上１０ｎｍ以下であり、好ましくは３ｎｍ以上７ｎｍ以下である。
なお、ＯＳトランジスタ５０４も、ＯＳトランジスタ５０３と同様に、金属酸化物層５１３と絶縁層５２７を部分的に除去し、導電層５５１、５５２の上面の一部を露出させてもよい。あるいは、絶縁層５２７のみを部分的に除去してもよい。
＜＜ＯＳトランジスタの構成例５＞＞
図２４（Ａ）乃至図２４（Ｃ）に示すＯＳトランジスタ５０５は、ＯＳトランジスタ５０１の変形例である。
導電層５５１は導電層５５１ａと導電層５５１ｂの２層構造であり、導電層５５２は導電層５５２ａと導電層５５２ｂの２層構造である。
導電層５５１、５５２において、導電層５５１ａ、５５２ａは金属酸化物層５１２との密着性が高い導電膜で形成することが好ましい。この導電膜をＡＬＤ法で成膜することは、被覆性を向上させることができるので、好ましい。導電層５５１ｂ、５５２ｂは、導電層５５１ａ、５５２ａよりも高い導電率をもつ導電体で形成することが好ましい。導電層５５１ａ、５５２ａを設けることで、導電層５５１ｂ、５５２ｂに用いることのできる導電体材料の制約が小さくなる。導電層５５１ａ、５５２ａに、タンタル、タングステン、銅、アルミニウムなどの導電性が高い材料を用いることで、ＯＳトランジスタ５０５で構成される回路の消費電力を低減できる。
＜＜ＯＳトランジスタの構成例６＞＞
図２５（Ａ）乃至図２５（Ｃ）に示すＯＳトランジスタ５０６は、ＯＳトランジスタ５０１の変形例であり、主に、ゲート電極の構造が異なる。
絶縁層５２８に形成された開口部には、金属酸化物層５１３、絶縁層５２７、導電層５５０が設けられている。つまり、絶縁層５２８の開口部を利用して、ゲート電極が自己整合的に形成することができる。よって、ＯＳトランジスタ５０６では、ゲート電極（５５０）は、ゲート絶縁層（５２７）を介してソース電極およびドレイン電極（５５１、５５２）と重なる領域を有していない。そのためゲート−ソース間の寄生容量、ゲート−ドレイン間の寄生容量が低減でき、周波特性を向上できる。また、絶縁層５２８の開口部によってゲート電極幅を制御できるため、チャネル長の短いＯＳトランジスタの作製が容易である。
＜＜ＯＳトランジスタの構成例７＞＞
図２６（Ａ）乃至図２６（Ｃ）に示すＯＳトランジスタ５０７は、ＯＳトランジスタ５０６の変形例である。
酸化物層５１０は、さらに金属酸化物層５１４を有する。金属酸化物層５１４は、金属酸化物層５１１、５１２、導電層５５１、５５２を覆っている。
金属酸化物層５１４によって、金属酸化物層５１２は絶縁層５２８から離間される。酸化物層５１０において、金属酸化物層５１２に主にチャネルが形成されるため、金属酸化物層５１２が絶縁層５２８と接している領域が存在しないようにすることで、チャネル近傍に浅い準位が生じることが抑制できる。よって、ＯＳトランジスタ５０７の信頼性を向上できる。
＜＜半導体装置の構成例＞＞
図２８を参照して、ＯＳトランジスタとＳｉトランジスタとで構成されている半導体装置の構成例を説明する。
図２８は、安定化電源回路１２０（図１）の積層構造を説明するための断面図である。
安定化電源回路１２０は、ＣＭＯＳ層５７０、配線層Ｗ１−Ｗ５、ＯＳＦＥＴ層５７１、配線層Ｗ６、Ｗ７の積層で構成されている。
ＣＭＯＳ層５７０には、安定化電源回路１２０の増幅回路１２２を構成するＳｉトランジスタが設けられている。Ｓｉトランジスタの活性層は単結晶シリコンウエハ５６０に設けられている。
ＯＳＦＥＴ層５７１には、サンプルホールド回路１２１のトランジスタ１２５が設けられている。図２８には、サンプルホールド回路１２１のトランジスタ１２５と、容量素子１２４とを代表的に示す。トランジスタ１２５のバックゲート電極は、配線層Ｗ５に設けられている。配線層Ｗ６には、サンプルホールド回路１２１の容量素子１２４が設けられている。なお、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態１０）
本実施の形態では、酸化物半導体について説明する。酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。
（ＣＡＡＣ−ＯＳ）
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数の結晶部（ナノ結晶）が連結し、歪みを有した結晶構造となっている。結晶部一つの大きさは１ｎｍ以上、または３ｎｍ以上である。よって、ＣＡＡＣ−ＯＳの結晶部をナノ結晶と称することができ、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
（ｎｃ−ＯＳ）
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。結晶部（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳの結晶は配向性を有さないので、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。酸化物半導体の構造は、Ｘ線回折（ＸＲＤ）、ナノビーム電子回折、ＴＥＭ（透過型電子顕微鏡）観察などによって、特定することができる。
＜酸化物半導体のキャリア密度＞
次に、酸化物半導体のキャリア密度について説明する。酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（ＶＯ）、または酸化物半導体中の不純物などが挙げられる。
酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶＯＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
ＯＳトランジスタにおいて、Ｖｔのマイナスシフトを抑制する、またはオフ電流を低減するためには、酸化物半導体のキャリア密度が低い方が好ましい。酸化物半導体のキャリア密度を低くするには、酸化物半導体中の不純物濃度を低くして、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。
ＯＳトランジスタにおいて、オン電流の増加、電界効果移動度の増加のためには、酸化物半導体のキャリア密度を高くする方が好ましい場合がある。酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めることで、酸化物半導体のキャリア密度を高くすることができる。例えば、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。
また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、電子親和力がより大きな酸化物半導体を用いた場合には、ＯＳトランジスタのＶｔはより低くなる。
キャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」型の酸化物半導体と呼称してもよい。
高純度真性の酸化物半導体のキャリア密度は、例えば、８×１０１５ｃｍ−３未満であり、好ましくは１×１０１１ｃｍ−３未満が好ましく、１×１０１０ｃｍ−３未満がさらに好ましく、１×１０−９ｃｍ−３以上であるとよい。
実質的に高純度真性の酸化物半導体のキャリア密度は、例えば、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満であり、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下が好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がより好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。なお、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
Ｖ１ 出力電圧
Ｖ２ 出力電圧
Ｖ３ 出力電圧
１０ 制御装置
１１ 信号生成回路
２０ 表示装置
２１ 表示ユニット
２２ 走査ドライバ
２３ ソースドライバ
２４ 画素部
２５ 電流検出回路
２６ スイッチ回路
３０ タッチセンサユニット
３１ センサアレイ
３２ センス回路
３３ ドライブ線ドライバ回路
４１ 表示コントローラ
４２ メモリ
４３ タイミングコントローラ
４４ 画像処理回路
４５ コントローラ
４６ メモリ
４７ タイミングコントローラ
４８ 信号処理回路
７２ ダイシング工程
１００ 電源制御回路
１００Ａ 電源制御回路
１００Ｂ 電源制御回路
１００Ｃ 電源制御回路
１１０ 基準電圧生成回路
１１０Ａ 基準電圧生成回路
１１１ パルス幅変調回路
１１２ 直流電圧変換回路
１１３ アンテナ回路
１１４ 整流器
１１５ バッテリ
１２０ 安定化電源回路
１２０Ａ 安定化電源回路
１２０Ｂ 安定化電源回路
１２１ サンプルホールド回路
１２２ 増幅回路
１２４ 容量素子
１２５ トランジスタ
１２６ トランジスタ
１２７ インバータ
１２８ インバータ
１３０ 安定化電源回路
１３１ サンプルホールド回路
１３４ 容量素子
１３５ トランジスタ
１４０ 安定化電源回路
１４０−ＩＣ 半導体装置
１４０Ａ 安定化電源回路
１４０Ｂ 安定化電源回路
１５０ 安定化電源回路
１８０ 安定化電源回路
１８０Ａ 安定化電源回路
１８０Ｂ 安定化電源回路
１９０ 安定化電源回路
２００ 制御回路
２００Ａ 制御回路
２００Ｂ 制御回路
２００Ｃ 制御回路
２００Ｄ 制御回路
２０１ プロセッサ
２０２ デコーダ回路
２０３ デジタルアナログ変換回路
２０４ アナログデジタル変換回路
２１０ スイッチ
２１１ スイッチ
２２０ アドレスバス
２２１ データバス
３００ 入出力端子
４００ 回路
４００Ａ 回路
４０１ スイッチ
４０２ スイッチ
４０３ トランジスタ
４０４ トランジスタ
４０５ トランジスタ
４１０ 容量素子
４２０ 反転回路
４２１ バッファ
５０１ ＯＳトランジスタ
５０２ ＯＳトランジスタ
５０３ ＯＳトランジスタ
５０４ ＯＳトランジスタ
５０５ ＯＳトランジスタ
５０６ ＯＳトランジスタ
５０７ ＯＳトランジスタ
５１０ 酸化物層
５１１ 金属酸化物層
５１２ 金属酸化物層
５１３ 金属酸化物層
５１４ 金属酸化物層
５２１ 絶縁層
５２２ 絶縁層
５２３ 絶縁層
５２４ 絶縁層
５２５ 絶縁層
５２６ 絶縁層
５２７ 絶縁層
５２８ 絶縁層
５２９ 絶縁層
５３０ 絶縁層
５５０ 導電層
５５０ａ 導電層
５５０ｂ 導電層
５５０ｃ 導電層
５５１ 導電層
５５１ａ 導電層
５５１ｂ 導電層
５５２ 導電層
５５２ａ 導電層
５５２ｂ 導電層
５５３ 導電層
５５３ａ 導電層
５５３ｂ 導電層
５６０ 単結晶シリコンウエハ
５７０ ＣＭＯＳ層
５７１ ＯＳＦＥＴ層
７００ 表示装置
７０１ タッチパネル装置
７０２ タッチパネル装置
７１１ 上部カバー
７１２ 下部カバー
７１３ バッテリ
７１４ プリント基板
７１５ フレーム
７２０ 表示ユニット
７２１ 表示パネル
７２２ 素子基板
７２３ 対向基板
７２８ ＦＰＣ
７３０ タッチセンサユニット
７３１ タッチセンサパネル
７３２ 基板
７３４ センサアレイ
７３９ ＦＰＣ
７４０ タッチパネルユニット
７４１ 表示パネル
７４２ 素子基板
７４３ 対向基板
７４４ センサアレイ
７４５ タッチパネルユニット
７４６ 表示パネル
７４７ 素子基板
７４８ 対向基板
７５０ タッチパネルユニット
７５１ 表示パネル
７５２ 素子基板
７５３ 対向基板
７６３ ドライバＩＣ
７７０ ソースドライバＩＣ
７７１ ドライバＩＣ
７８０ ドライブ線ドライバＩＣ
７８１ センス回路ＳＮ−ＩＣ
７８２ ドライバＩＣ
７８３ ドライバＩＣ
７９５ ＴＳ−ＤＲＵ
７９６ ＴＳ−ＳＮＵ
１０００ 半導体装置
１０００Ａ 半導体装置
１０００Ｂ 半導体装置
１０００Ｃ 半導体装置
１０００Ｄ 半導体装置
１０００Ｅ 半導体装置
２０１０ 情報端末
２０１１ 筐体
２０１２ 表示部
２０１３ 操作ボタン
２０１４ 外部接続ポート
２０１５ スピーカ
２０１６ マイクロフォン
２０２０ 無線信号
２０２１ 無線信号
２０３０ 情報端末
２０３１ 筐体
２０３２ 表示部
２０３３ リュウズ
２０３４ ベルト
２０３５ 検知部
２０４０ 情報端末
２０４１ 装着部
２０４２ 筐体
２０４５ ケーブル
２０４６ バッテリ
２０４７ 表示部
２０５１ 筐体
２０５２ 表示部
２０５３ キーボード
２０５４ ポインティングデバイス
２０７０ ビデオカメラ
２０７１ 筐体
２０７２ 表示部
２０７３ 筐体
２０７４ 操作キー
２０７５ レンズ
２０７６ 接続部
２１１０ 携帯型遊技機
２１１１ 筐体
２１１２ 表示部
２１１３ スピーカ
２１１４ ＬＥＤランプ
２１１５ 操作キーボタン
２１１６ 接続端子
２１１７ カメラ
２１１８ マイクロフォン
２１１９ 記録媒体読込部
２１５０ 電気冷凍冷蔵庫
２１５１ 筐体
２１５２ 冷蔵室用扉
２１５３ 冷凍室用扉
２１７０ 自動車
２１７１ 車体
２１７２ 車輪
２１７３ ダッシュボード
２１７４ ライト
４００１ 基板
４００５ シール材
４００６ 基板
４０１０ トランジスタ
４０１１ トランジスタ
４０１４ 導電層
４０１５ 導電層
４０１８ ＦＰＣ
４０１９ 異方性導電層
４０２０ 容量素子
４０２１ 導電層
４０３０ 導電層
４０３１ 導電層
４１０２ 絶縁層
４１０３ 絶縁層
４１１０ 絶縁層
４１１１ 絶縁層
４１１２ 絶縁層
４１２０ 画素アレイ
４１２５ ゲートドライバ回路
４１２６ 端子部
４１５０ 導電層
４１５１ 導電層
４１５２ 半導体層
４１５６ 導電層
４１５７ 導電層
４２０１ 表示パネル
４２０２ 表示パネル
４２０３ 表示パネル
４２０４ 表示パネル
４５１０ 隔壁
４５１１ 発光層
４５１３ ＥＬ素子
４５１４ 充填材
４６００ ＬＣ素子
４６０１ 対向電極
７０００ 電子部品
７００１ リード
７００２ プリント基板
７００４ 回路基板
７１００ 半導体ウエハ
７１０２ 回路領域
７１０４ 分離領域
７１０６ 分離線
７１１０ チップ

Claims (8)

  1. 電源制御回路と、制御回路と、を有し、
    前記電源制御回路は、基準電圧生成回路と、複数の安定化電源回路を有し、前記複数の安定化電源回路から複数の異なる電源電圧を出力する機能を有し、
    前記複数の安定化電源回路のそれぞれは、第１のサンプルホールド回路と、第１の増幅回路と、を有し、
    前記第１のサンプルホールド回路は、第１のトランジスタと、第１の容量素子を有し、
    前記制御回路は、プロセッサと、デジタルアナログ変換回路と、デコーダ回路と、第１のスイッチを有し、
    前記基準電圧生成回路は、前記第１の増幅回路の電源となる基準電圧を生成する機能を有し、
    前記デコーダ回路は、前記第１のトランジスタのゲートに電気的に接続され、前記プロセッサの制御に応じて、前記第１のトランジスタの導通状態または非導通状態を制御する信号を出力する機能を有し、
    前記第１のスイッチは、前記基準電圧生成回路および前記デジタルアナログ変換回路と電気的に接続され、前記プロセッサの制御に応じてオンまたはオフし、オンのときに前記デジタルアナログ変換回路の電源となる前記基準電圧を与える機能を有し、
    前記デジタルアナログ変換回路は、前記第１のトランジスタのソースまたはドレインの一方に電気的に接続され、前記第１のスイッチがオンのとき、前記プロセッサの制御に応じて、第１の電圧を前記第１のトランジスタのソースまたはドレインの一方に与える機能を有し、
    前記第１のトランジスタのソースまたはドレインの他方は、前記第１の増幅回路の入力端子および前記第１の容量素子の一方の電極に電気的に接続され、
    前記第１のトランジスタは導通状態のとき、前記第１の電圧を前記第１の増幅回路の入力端子および前記第１の容量素子の一方の電極に与える機能を有し、
    前記第１の増幅回路は、前記第１の電圧を増幅して、出力端子から前記電源電圧として第２の電圧を出力する機能を有し、
    前記第１のトランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記第１のスイッチがオフのとき、前記デジタルアナログ変換回路の電源は遮断されることを特徴とする半導体装置。
  3. 請求項１または２において、
    前記安定化電源回路は、第２のサンプルホールド回路を有し、
    前記第２のサンプルホールド回路は、第２のトランジスタと、第２の容量素子を有し、
    前記制御回路は、アナログデジタル変換回路を有し、
    前記デコーダ回路は、前記第２のトランジスタのゲートに電気的に接続され、前記プロセッサの制御に応じて、前記第２のトランジスタの導通状態または非導通状態を制御する信号を出力する機能を有し、
    前記第２のトランジスタのソースまたはドレインの一方は、前記第１の増幅回路の出力端子および前記第２の容量素子の一方の電極に電気的に接続され、ソースまたはドレインの他方は、前記アナログデジタル変換回路に電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの一方、および前記第２の容量素子の一方の電極には、前記第２の電圧が与えられ、
    前記第２のトランジスタは導通状態のとき、前記第２の電圧を前記アナログデジタル変換回路に与える機能を有し、
    前記第２のトランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置。
  4. 請求項３において、
    前記制御回路は、第２のスイッチを有し、
    前記第２のスイッチは、前記基準電圧生成回路および前記アナログデジタル変換回路と電気的に接続され、前記プロセッサの制御に応じてオンまたはオフし、オンのときに前記アナログデジタル変換回路の電源となる前記基準電圧を与える機能を有し、
    前記アナログデジタル変換回路は、前記第２のスイッチがオンのとき、前記第２の電圧をデジタルデータに変換する機能を有し、
    前記プロセッサは、前記デジタルデータを取り込んで前記第２の電圧を監視する機能を有することを特徴とする半導体装置。
  5. 請求項４において、
    前記第２のスイッチがオフのとき、前記アナログデジタル変換回路の電源は遮断されることを特徴とする半導体装置。
  6. 請求項１または２において、
    前記制御回路は、アナログデジタル変換回路を有し、
    前記安定化電源回路は、切り替え回路を有し、
    前記切り替え回路は、入出力端子を有し、
    前記切り替え回路は、第２のスイッチと、第３のスイッチと、を有し
    前記第２のスイッチの一方の端子は、前記第１の増幅回路の出力端子に電気的に接続され、
    前記第３のスイッチの一方の端子は、前記アナログデジタル変換回路に電気的に接続され、
    前記第２のスイッチの他方の端子は、前記入出力端子に電気的に接続され、
    前記第３のスイッチの他方の端子は、前記入出力端子に電気的に接続され、
    前記切り替え回路は、第１の機能乃至第３の機能を切り替える機能を有し、
    前記第１の機能は、前記第２のスイッチを導通させることによって、前記第２の電圧を前記入出力端子に与える機能を有し、
    前記第２の機能は、前記第２のスイッチと、前記第３のスイッチと、を、導通させることによって、前記第２の電圧を、前記入出力端子を介して前記アナログデジタル変換回路に与える機能を有し、
    前記第３の機能は、
    前記第２のスイッチと、前記第３のスイッチと、を、排他的に導通させる機能と、
    前記第２のスイッチが導通、及び前記第３のスイッチが非導通のとき、前記第２の電圧を出力する機能と、
    前記第２のスイッチが非導通、及び前記第３のスイッチが導通のとき、前記入出力端子に与えられた第３の電圧を監視する機能を有することを特徴とする半導体装置。
  7. 請求項６において、
    前記デコーダ回路は、前記プロセッサの制御に応じて前記第２のスイッチおよび第３のスイッチを選択する機能を有し、
    前記制御回路は、第４のスイッチを有し、
    前記第４のスイッチは、前記基準電圧生成回路および前記アナログデジタル変換回路と電気的に接続され、前記プロセッサの制御に応じてオンまたはオフし、オンのときに前記アナログデジタル変換回路の電源となる前記基準電圧を与える機能を有し、
    前記アナログデジタル変換回路は、前記第４のスイッチがオンのとき、前記第３のスイッチから与えられた電圧をデジタルデータに変換する機能を有し、
    前記プロセッサは、前記デジタルデータを取り込んで前記第３のスイッチから与えられた電圧を監視する機能を有することを特徴とする半導体装置。
  8. 請求項７において、
    前記第４のスイッチがオフのとき、前記アナログデジタル変換回路の電源は遮断されることを特徴とする半導体装置。
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