JP6887564B2 - メモリの検知動作 - Google Patents

Description

本開示は、概して、メモリデバイスに関し、より具体的には、メモリの検知動作に関する装置及び方法に関する。

メモリデバイスは、典型的に、コンピュータまたは他の電子デバイスの内部に半導体、集積回路として提供される。揮発性メモリ及び不揮発性メモリを含む多くの異なる種類のメモリが存在する。揮発性メモリは、そのデータを維持するために電力が必要であり得、とりわけ、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及び同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含む。不揮発性メモリは、電力供給されていないときに記憶されたデータを保持することによって永続的データを提供することができ、とりわけ、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、リードオンリメモリ（ＲＯＭ）、電気的消去可能プログラム可能ＲＯＭ（ＥＥＰＲＯＭ）、消去可能プログラム可能ＲＯＭ（ＥＰＲＯＭ）、並びに相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、及び磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）等の抵抗可変メモリを含み得る。

また、メモリは、広範囲の電子的適用に揮発性及び不揮発性データストレージとしても利用される。例えば、パーソナルコンピュータ、ポータブルメモリスティック、デジタルカメラ、携帯電話、ＭＰ３プレイヤ等のポータブルミュージックプレイヤ、ムービープレイヤ、及び他の電子デバイス内で不揮発性メモリが使用され得る。メモリセルは、アレイに配列されることができ、アレイは、メモリデバイス内で使用される。

メモリは、コンピューティングデバイスにおいて使用されるメモリシステムの一部であり得る。メモリシステムは、例えば、ＤＲＡＭ等の揮発性メモリ、及び／または、例えば、フラッシュメモリもしくはＲＲＡＭ等の不揮発性メモリを含み得る。

本開示のいくつかの実施形態による、メモリシステムを含むコンピューティングシステムの形態の装置のブロック図である。 本開示のいくつかの実施形態による、メモリデバイスの形態の装置のブロック図である。 本開示のいくつかの実施形態による、メモリセルのアレイの一部のブロック図である。 本開示のいくつかの実施形態による、メモリの検知動作を行うことに関連付けられた図を示す。 本開示のいくつかの実施形態による、メモリの検知動作を行うことに関連付けられた図を示す。

本開示は、メモリの検知動作に関連する装置及び方法を含む。例示的装置は、第１の信号をメモリセルのアレイの第１の部分に印加し、第２の信号をメモリセルのアレイの第２の部分に印加することによって、検知動作をメモリセルのアレイ上で行うことができる。

本開示の１つ以上の実施形態では、コントローラは、メモリセルのアレイを１つ以上の部分に分割し、いくつかの信号をメモリセルのアレイの１つ以上の部分に印加することによって、検知動作をメモリセルのアレイ上で行うように構成され得る。例えば、印加される信号は、メモリセルのアレイの特定の部分で行われるサイクル数に基づき得る。コントローラは、例えば、装置の復号器からの距離に基づいて及び／またはメモリセルのアレイの１つ以上の部分のワークロードに基づいて、メモリセルのアレイの１つ以上の部分を分割するように構成され得る。

本開示の１つ以上の実施形態では、コントローラは、第１のウェアレベリングスキームをメモリセルのアレイの第１の部分に適用し、第２のウェアレベリングスキームをメモリセルのアレイの第２の部分に適用することによって、ウェアレベリングをメモリセルのアレイ上で行うように構成され得る。いくつかの実施形態では、ウェアレベリングスキームは、メモリセルのアレイの当該部分で行われるサイクル数に基づく。

本開示の１つ以上の実施形態では、コントローラは、第１の信号のセットをメモリセルのアレイの第１の部分に印加し、第２の信号のセットをメモリセルのアレイの第２の部分に印加することによって、検知動作をメモリセルのアレイ上で行うように構成され得る。第１の信号のセットの第１の信号及び第２の信号のセットの第１の信号は第１の時間に印加されることができる。例えば、第１の信号のセットの第１の信号及び第１の信号のセットの第２の信号は異なり得る。

本開示の１つ以上の実施形態では、第１の状態はセット状態であり得、第２の状態はリセット状態であり得る。セット状態は１の論理状態に対応する状態であり得、リセット状態は０の論理状態に対応する状態であり得るが、実施形態は、それらの論理状態の割り当てに限定されない。また、１つ以上の実施形態では、第１の状態はリセット状態であり得、第２の状態はセット状態であり得る。

本開示の以下の詳細な説明では、本明細書の一部を形成する添付図面への参照が行われ、図面は、本開示のいくつかの実施形態がどのように実施され得るかの実例として示される。それらの実施形態は、当業者が本開示の実施形態を実施することを可能にするように十分に詳細に説明され、本開示の範囲から逸脱することなく、他の実施形態が利用され得ることと、プロセスの変更、電気的変更、及び／または構造的変更が行われ得ることを理解されたい。

本明細書で使用される「いくつかの（ａ ｎｕｍｂｅｒ ｏｆ）」何かは、そのような事項のうちの１つ以上を指し得る。例えば、いくつかのメモリデバイスは、１つ以上のメモリデバイスを指し得る。加えて、特に図面の参照符号に関して本明細書で使用される「Ｍ」、「Ｓ」、「Ｔ」、「Ｗ」、「Ｘ」、「Ｙ」、「Ｚ」等の指示子は、そのように指定されたいくつかの特定の特徴が、本開示のいくつかの実施形態に含まれ得ることを示す。

本明細書の図は、最初の桁または複数の桁が描かれた図の番号に対応し、残りの桁が図面の要素または構成要素を識別する番号付けの取り決めに従う。異なる図における同様の要素または構成要素は、同様の桁の使用によって識別され得る。認識されるように、本開示のいくつかの追加の実施形態を提供するように、本明細書の様々な実施形態において示される要素を追加、交換、及び／または除去することができる。加えて、図に提供される要素の比率及び相対的スケールは、本開示の様々な実施形態を示すことを意図しており、限定的な意味で使用されることはない。

図１Ａは、本開示の１つ以上の実施形態による、いくつかのメモリシステム１０４−１…１０４−Ｎの形態の装置を含むコンピューティングシステムの機能ブロック図である。本明細書で使用される「装置」は、それらに限定されないが、例えば、回路または複数の回路、ダイまたは複数のダイ、モジュールまたは複数のモジュール、デバイスまたは複数のデバイス、もしくは、システムまたは複数のシステム等の、様々な構造のいずれかまたは構造の組み合わせを指し得る。図１Ａに示される実施形態では、メモリシステム１０４−１…１０４−Ｎは、メモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙ等の１つ以上のメモリデバイスを含み得る。メモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙは、揮発性メモリ及び／または不揮発性メモリを含み得る。いくつかの実施形態では、メモリシステム１０４−１、…、１０４−Ｎは、マルチチップデバイスを含み得る。マルチチップデバイスは、いくつかの異なるメモリタイプを含み得る。例えば、メモリシステムは、任意の種類のモジュール上で不揮発性メモリまたは揮発性メモリを有するいくつかのチップを含み得る。図１Ａでは、メモリシステム１０４−１は、チャネル１１２−１を介してホスト１０２に結合され、メモリデバイス１１０−１、…、１１０−Ｘを含み得る。例えば、メモリデバイス１１０−１は、不揮発性クロスポイントアレイメモリデバイスであり得、１１０−Ｘは、ＮＡＮＤフラッシュメモリデバイスであり得る。この例では、メモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙのそれぞれは、コントローラ１１４を含む。コントローラ１１４は、ホスト１０２からコマンドを受信し、メモリデバイス上でコマンドの実行を制御することができる。ホスト１０２は、メモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙにコマンドを送信することができる。例えば、ホストは、同じチャネル（例えば、チャネル１１２−１）上で、両方とも同じメモリシステム上にある不揮発性クロスポイントアレイメモリデバイス及びＮＡＮＤフラッシュメモリデバイスと通信することができる。

図１Ａに示されるように、ホスト１０２は、メモリシステム１０４−１…１０４−Ｎに結合されることができる。いくつかの実施形態では、メモリシステム１０４−１…１０４−Ｎのそれぞれは、チャネルを介してホスト１０２に結合されることができる。図１Ａでは、メモリシステム１０４−１は、チャネル１１２−１を介してホスト１０２に結合され、メモリシステム１０４−Ｎは、チャネル１１２−Ｍを介してホスト１０２に結合される。ホスト１０２は、ホストシステムの中でも、ラップトップコンピュータ、パーソナルコンピュータ、デジタルカメラ、デジタル記録及び再生デバイス、携帯電話、ＰＤＡ、メモリカードリーダ、インタフェースハブであり得、メモリアクセスデバイス（例えば、プロセッサ）を含み得る。当業者は、「プロセッサ」が並列処理システム、いくつかのコプロセッサ等の１つ以上のプロセッサを意図し得ることを認識するだろう。

ホスト１０２は、チャネル１１２−１…１１２−Ｍを介してメモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙにコマンドを送信することができる。ホスト１０２は、動作の中でも、データを読み出し、書き込み、消去し、及び検知するように、メモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙのそれぞれの上で、メモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙ、及び／またはコントローラ１１４と通信することができる。物理ホストインタフェースは、メモリシステム１０４−１…１０４−Ｎと、物理ホストインタフェースに対する互換性のあるレセプタを有するホスト１０２との間で、制御、アドレス、データ、及び他の信号を渡すためのインタフェースを提供することができる。信号は、例えば、チャネル１１２−１…１１２−Ｍを介して、データバス及び／またはアドレスバス等のいくつかのバス上で、ホスト１０２とメモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙとの間で通信することができる。

ホスト１０２及び／またはメモリデバイス上のコントローラ１１４は、制御回路（例えば、ハードウェア、ファームウェア、及び／またはソフトウェア）を含み得る。１つ以上の実施形態では、ホスト１０２及び／またはコントローラ１１４は、物理インタフェースを含むプリント回路基板に結合された特定用途向け集積回路（ＡＳＩＣ）であり得る。また、メモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙのそれぞれは、１つ以上のカウンタ１１８−１、…、１１８−Ｚ、１１８−Ｗを含み得る。カウンタ１１８−１、…、１１８−Ｚ、１１８−Ｗのそれぞれは、メモリセルのアレイの第１の部分で行われるサイクル数をカウントすることができる、及び／またはメモリセルのアレイの第２の部分で行われるサイクル数をカウントすることができる。

メモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙは、メモリシステムにメインメモリを提供することができ、またはメモリシステム全体を通じて追加のメモリもしくはストレージとして使用され得る。メモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙのそれぞれは、メモリセル（例えば、不揮発性メモリセル）の１つ以上のアレイを含み得る。アレイは、例えば、ＮＡＮＤアーキテクチャを有するフラッシュアレイであり得る。実施形態は、特定の種類のメモリデバイスに限定されない。例えば、メモリデバイスは、とりわけ、ＲＡＭ、ＲＯＭ、ＤＲＡＭ、ＳＤＲＡＭ、ＰＣＲＡＭ、ＲＲＡＭ、及びフラッシュメモリを含み得る。

図１Ａの実施形態は、本開示の実施形態を曖昧にしないように、示されない追加の回路を含み得る。例えば、メモリシステム１０４−１…１０４−Ｎは、Ｉ／Ｏ回路を通じてＩ／Ｏ接続上で提供されるアドレス信号をラッチするアドレス回路を含み得る。アドレス信号は、メモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙにアクセスするように、行デコーダ及び列デコーダによって受信及び復号されることができる。アドレス入力接続の数がメモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙの密度及びアーキテクチャに依存し得ることが当業者によって認識されるだろう。

図１Ｂは、本開示のいくつかの実施形態による、メモリデバイスの形態の装置のブロック図である。図１Ｂでは、メモリデバイス１１０は、コントローラ１１４と、メモリセルのアレイ１１７とを含み得る。メモリセルのアレイ１１７は、１つ以上の部分１１３−１、…、１１３−Ｗを含み得る。例えば、１つ以上の部分１１３−１、…、１１３−Ｗは、第１の部分１１３−１及び第２の部分１１３−２を含み得る。例えば、メモリセルのアレイ１１７の第１の部分１１３−１はユーザデータを含み得、メモリセルのアレイ１１７の第２の部分１１３−２はメタデータを含み得る。１つ以上の実施形態では、本装置は、モバイルアプリケーションで使用されることができる。コントローラ１１４は、アレイ１１７を、第１の部分１１３−１と、第２の部分１１３−２とに分割するように構成され得る。コントローラ１１４は、装置の復号器からの距離に基づいて及び／またはワークロードに基づいて、アレイ１１７の１つ以上の部分１１３−１、…、１１３−Ｗを分割するように構成され得る。コントローラ１１４は、１つ以上のカウンタ１１８−１、…、１１８−Ｚを含み得る。１つ以上のカウンタ１１８−１、…、１１８−Ｚは、１つ以上の部分１１３−１、…、１１３−Ｗのサイクル数を追跡することができる。メモリセルのアレイ１１７の１つ以上の部分１１８−１、…、１１８−Ｚの各部分が異なる更新技術で管理されることができるため、メモリセルのアレイ１１７の１つ以上の部分１１８−１、…、１１８−Ｚの各部分で行われるサイクル数は異なり得る。

１つ以上の実施形態では、コントローラ１１４は、メモリセルのアレイ１１７上で検知動作を行うように構成され得る。コントローラ１１４は、第１の信号（例えば、図４の第１の信号４２４）をメモリセルのアレイ１１７の第１の部分１１３−１に印加し、第２の信号（例えば、図４の第２の信号４２６）をメモリセルのアレイ１１７の第２の部分１１３−２に印加することができる。第１の信号はメモリセルのアレイ１１７の第１の部分１１３−１で行われるサイクル数に基づき得、第２の信号はメモリセルのアレイ１１７の第２の部分１１３−２で行われるサイクル数に基づき得る。メモリセルのアレイ１１７の第１の部分１１３−１で行われるサイクル数は、メモリセルのアレイ１１７の第２の部分１１３−２で行われるサイクル数と異なり得る。例えば、メモリセルのアレイ１１７の第１の部分１１３−１及びメモリセルのアレイ１１７の第２の部分１１３−２が異なる更新技術で管理されるため、メモリセルのアレイ１１７の第１の部分１１３−１で行われるサイクル数がメモリセルのアレイ１１７の第２の部分１１３−２で行われるサイクル数と異なり得る。第１の信号はメモリセルのアレイ１１７の第１の部分１１３−１の場所に部分的に基づき得、第２の信号はメモリセルのアレイ１１７の第２の部分１１３−２の場所に部分的に基づき得、及び／または第１の信号は復号器からメモリセルのアレイ１１７の第１の部分１１３−１までの距離に部分的に基づき得、第２の信号は復号器からメモリセルのアレイ１１７の第２の部分１１３−２までの距離に部分的に基づき得る。

１つ以上の実施形態では、コントローラ１１４は、第１のウェアレベリングスキームをメモリセルのアレイ１１７の第１の部分１１３−１に適用し、第２のウェアレベリングスキームをメモリセルのアレイ１１７の第２の部分１１３−２に適用することによって、ウェアレベリングをメモリセルのアレイ１１７上で行うように構成され得る。例えば、第１のウェアレベリングスキームはメモリセルのアレイ１１７の第１の部分１１３−１で行われるサイクル数に基づき得、第２のウェアレベリングスキームはメモリセルのアレイ１１７の第２の部分１１３−２で行われるサイクル数に基づき得る。

図２は、本開示のいくつかの実施形態による、メモリセル２０７のアレイ２１７の一部のブロック図である。アレイ２１７は、本明細書でワードラインと称され得る第１の複数の導電ライン（例えば、アクセスライン）２０３−０、２０３−１、…、２０３−Ｔと、本明細書でビットラインと称され得る第２の複数の導電ライン（例えば、データ／検知ライン２０５−０、２０５−１、…、２０５−Ｓ）との交差点に位置するメモリセル２０７を有する２端子クロスポイントアレイであり得る。指示子Ｓ及びＴは、様々な値を有し得る。実施形態は、特定の数のワードライン及び／またはビットラインに限定されない。示されるように、ワードライン２０３−０、２０３−１、…、２０３−Ｔは相互に平行であり、ビットライン２０５−０、２０５−１、…、２０５−Ｓ（実質的に相互に平行である）に直交するが、実施形態はそれに限定されない。導電ラインは、導電材料（例えば、金属材料）を含み得る。導電材料の例は、限定ではないが、導電材料の中でも、タングステン、銅、チタニウム、アルミニウム、及び／またはそれらの組み合わせを含む。

メモリセル２０７のそれぞれは、本明細書に説明されるいくつかの実施形態に従って、選択デバイス（例えば、アクセスデバイス）と直列に結合されたメモリ素子（例えば、抵抗メモリ素子）を含み得る。１つ以上の実施形態では、メモリ素子及び選択デバイスの機能は、選択特性及び記憶特性の両方を特徴付ける単一の材料または素子によって実行される。メモリ素子及び選択デバイスは、本明細書でさらに検討される。

選択デバイスは、データプログラミング（例えば、書き込み、及び／またはデータ検知（例えば、読み出し動作））等の動作を行うために、メモリ素子を選択／選択解除するように動作（例えば、ターンオン／オフ）することができる。選択デバイスは、デバイスの中でも、ダイオード、バイポーラジャンクショントランジスタ、ＭＯＳトランジスタ、及び／またはオボニック閾値スイッチであり得る。動作中、メモリセル２０７にデータをプログラムするために及び／またはメモリセル２０７からデータを読み出すために、ビットライン及びワードラインに適切な電圧及び／または電流信号（例えば、パルス）を印加することができる。メモリセル２０７は、セット状態（例えば、低抵抗）またはリセット状態（例えば、高抵抗）にプログラムされることができる。例として、アレイ２１７のメモリセル２０７によって記憶されたデータは、選択デバイスをターンオンし、メモリ素子を通る電流を検知することによって判定されることができる。読み出されるメモリセル２０７に対応するビットライン上で検知された電流は、メモリ素子の抵抗レベル（例えば、抵抗可変材料の抵抗レベル）に対応し、それは次いで、特定のデータ状態（例えば、バイナリ値）に対応し得る。アレイ２１７は、当業者によって理解されるように、図２に示されたもの以外のアーキテクチャを有し得る。

アレイ２１７は、二次元アレイであり得る。例えば、アレイ２１７のメモリセル２０７は、単一のレベルにおいて、アクセスライン２０３−０、２０３−１、…、２０３−Ｔと、データ／検知ライン２０５−０、２０５−１、…、２０５−Ｓとの間に配列されることができる。アレイ２１７は、三次元アレイであり得る。例えば、アレイのメモリセルは、複数のレベルにおいて配列されることができ、複数のレベルのそれぞれは、クロスポイントアーキテクチャにおいて編成されたメモリセルを有する。本開示の三次元アレイの実施形態について、メモリセルの垂直ストリングは、例えば、データラインと、メモリセルの垂直ストリングに結合された複数のアクセスラインとに結合されることができる。

アクセスライン２０３−０、２０３−１、…、２０３−Ｔ、及びデータ／検知ライン２０５−０、２０５−１、…、２０５−Ｓは、アレイ２１７の基板材料に形成され（例えば、隣接して形成され、または例えば、下に形成された）、アクセスライン及び／またはデータ／検知ライン上の様々な信号（例えば、電圧及び／または電流）を解釈するために使用される複合回路に結合されることができる。例として、復号回路は、アクセスライン上の信号を復号するための行復号回路と、データ／検知ライン上の信号を復号するための列復号回路とを含み得る。

本開示において使用される基板材料という用語は、シリコンオンインシュレータ（ＳＯＩ）もしくはシリコンオンサファイヤ（ＳＯＳ）技術、ドープ半導体及びアンドープ半導体、ベース半導体基礎によって支持されるシリコンのエピタキシャル層、従来の金属酸化膜半導体（ＣＭＯＳ）（例えば、金属バックエンドを有するＣＭＯＳフロントエンド）、並びに／または他の半導体構造及び技術を含み得る。例えば、アレイ２１７を動作させることに関連付けられる復号回路等の様々な要素（例えば、トランジスタ及び／または回路）は、ベース半導体構造または基礎に領域または接合部を形成するための工程段階等を介して、基板材料内／上に形成されることができる。

メモリセル２０７は、原子材料堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、超臨界流体堆積（ＳＦＤ）、分子線エピタキシ法（ＭＢＥ）、パターンニング、エッチング、充填、化学機械平坦化（ＣＭＰ）、それらの組み合わせ、及び／または他の適切な工程等の様々な処理技術を使用して形成されることができる。本開示のいくつかの実施形態に従って、材料は本来の場所（in situ）で成長し得る。

図３は、本開示のいくつかの実施形態による、メモリの検知動作を行うことに関連付けられた図を示す。１つ以上の実施形態では、コントローラ（例えば、図１Ｂのコントローラ１１４）は、メモリセルのアレイ（例えば、図１Ｂのメモリセルのアレイ１１７）を、第１の部分３１３−１及び第２の部分３１３−２に分割し、第１の信号のセット３２０−５、３２０−６、及び３２０−７をメモリセルのアレイの第１の部分３１３−１に印加し、第２の信号のセット３２０−２、３２０−３、及び３２０−４をメモリセルのアレイの第２の部分３１３−２に印加することによって、検知動作をメモリセルのアレイ上で行うことができる。メモリセルのアレイの一部に印加される信号３２０は、メモリセルのアレイの当該一部で行われるサイクル数３２２に基づき得る。メモリセルのアレイの第１の部分３１３−１及びメモリセルのアレイの第２の部分３１３−２は、当該部分のデータ種類（例えば、ユーザデータ及び／またはメタデータ）、復号器からのメモリセルのアレイの部分の距離、及び／またはメモリセルのアレイの部分の場所に基づいて区別されることができる。

本開示の１つ以上の実施形態では、第１の信号のセット３２０−５、３２０−６、及び３２０−７の第１の信号３２０−７ならびに第２の信号のセット３２０−２、３２０−３、及び３２０−４の第１の信号３２０−４は、同時に、例えば、第１の時間に印加されることができる。第１の信号３２０−７、第２の信号３２０−６、及び第３の信号３２０−５は、それぞれ相互に異なり得、部分３１３−１が３２２−１〜３２２−２のサイクルカウントを有するとき、第１の信号３２０−７を印加することができ、第２の信号３２０−６は３２２−２〜３２２−３のサイクルカウントを有し、部分３１３−１が３２２−３よりも多いサイクルカウント、及び／または３２２−３〜３２２−４のサイクルカウントを有するとき、第３の信号３２０−５を印加することができる。

本開示の１つ以上の実施形態では、第２のセットの第１の信号３２０−４、第２の信号３２０−３、及び第３の信号３２０−２は、それぞれ相互に異なり得、部分３１３−２が３２２−４〜３２２−５のサイクルカウントを有するとき、第１の信号３２０−４を印加することができ、第２の信号３２０−３は３２２−５〜３２２−６のサイクルカウントを有し、部分３１３−２が３２２−６よりも多いサイクルカウント、及び／または３２２−６〜３２２−７のサイクルカウントを有するとき、第３の信号３２０−２を印加することができる。本開示の１つ以上の実施形態では、部分３１３−１及び部分３１３−２に関するサイクルカウントは重複し得る。例えば、３２２−４及び３２２−１は、同じ初回サイクルカウントを有し得、サイクルカウントに基づいて印加される信号は、部分３１３−１及び部分３１３−２に関して様々な及び／または異なるインクリメントで段階的になり得る。部分３１３−１及び部分３１３−２に関するサイクルカウント及び信号のインクリメントは変動し得、一定または等しい必要はない。

図４は、本開示のいくつかの実施形態による、メモリの検知動作を行うことに関連付けられた図を示す。信号は、メモリセルのアレイの一部の各メモリセルの状態に対応する閾値電圧４２１を識別するために、メモリセルのアレイ（例えば、図１Ｂのメモリセルのアレイ１１７）の一部に印加されることができる。第１の状態（例えば、リセット状態）におけるメモリセルは、第１の閾値電圧範囲４２０−９にあり得る。第２の状態（例えば、セット状態）におけるメモリセルは、第２の閾値電圧範囲４２０−８にあり得る。メモリセルのアレイの当該部分のサイクルカウント数が増加するにつれて、第１の閾値電圧範囲４２０−９及び第２の閾値電圧範囲４２０−８は変化することができる。言い換えれば、印加される信号は、メモリセルのアレイの当該部分のサイクルカウント数に基づき得る。例えば、サイクルカウントが第１の数４２２−８にあるとき、第１の閾値電圧範囲４２０−９と第２の閾値電圧範囲４２０−８との間にある第１の信号４２４を印加する検知動作を適用することができ、サイクルカウントが第２の数４２２−９にあるとき、第１の閾値電圧範囲４２０−９と第２の閾値電圧範囲４２０−８との間にある第２の信号４２６を印加する検知動作を適用することができる。メモリセルのアレイの第１の部分（例えば、図３の第１の部分３１３−１）で行われるサイクル数がメモリセルのアレイの第２の部分（例えば、図３の第２の部分３１３−２）で行われるサイクル数の範囲内にあるとき、第１の信号４２４及び第２の信号４２６は同じであり得る。

本開示の１つ以上の実施形態では、コントローラは、メモリセルのアレイを第１の部分及び第２の部分に分割するように構成され得る。メモリセルのアレイの第１の部分は第１のサイクルカウント４２２−８であり得、メモリセルのアレイの第２の部分は第２のサイクルカウント４２２−９であり得る。コントローラは、第１の信号４２４をメモリセルのアレイの第１の部分に印加し、第２の信号４２６をメモリセルのアレイの第２の部分に印加することによって、検知動作をメモリセルのアレイ上で行うように構成され得る。

特定の実施形態が本明細書で示され及び説明されているが、当業者は、同じ結果を達成するように予測される配列が、示される特定の実施形態に置き換えられ得ることを認識するであろう。本開示は、本開示の様々な実施形態の適合または変形を網羅することを意図している。上記説明が例示の方式で行われており、限定的なものではないことを理解されたい。上記の説明を検討すると、上記の実施形態の組み合わせ、及び本明細書に具体的に説明されていない他の実施形態が当業者にとって明らかになるだろう。本開示の様々な実施形態の範囲は、上記の構造及び方法が使用される他の適用を含む。したがって、本開示の様々な実施形態の範囲は、添付の請求項によって権利が与えられる均等物の全体の範囲に従って、係る請求項を参照して判定されるべきである。

前述の詳細な説明では、開示を合理化する目的のために様々な特徴が単一の実施形態に一緒にグループ化される。この開示方法は、本開示の開示される実施形態が、各請求項に明確に記載されたものよりも多い特徴を使用する必要があるという意図を反映するように解釈するべきではない。むしろ、以下の請求項を反映するように、発明の主題は、単一の開示される実施形態の全ての特徴よりも少ないものになる。したがって、以下の請求項は、本明細書によって、詳細な説明に組み込まれ、各請求項は、別個の実施形態としてそれら自体に基づいている。

Claims (14)

1. メモリセルのアレイと、
   コントローラであって、
   第１の信号を前記メモリセルのアレイの第１の部分に印加し、第２の信号を前記メモリセルのアレイの第２の部分に印加することによって、検知動作を前記メモリセルのアレイ上で行うように構成される、前記コントローラと、
   を備え、
   前記メモリセルのアレイの前記第１の部分で行われるサイクル数が前記メモリセルのアレイの前記第２の部分で行われるサイクル数の範囲内にあるとき、前記第１の信号及び前記第２の信号は同じである、装置。
2. 前記第１の信号は前記メモリセルのアレイの前記第１の部分の場所に少なくとも部分的に基づき、前記第２の信号は前記メモリセルのアレイの前記第２の部分の場所に少なくとも部分的に基づく、請求項１に記載の装置。
3. 前記第１の信号は前記装置の復号器から前記メモリセルのアレイの前記第１の部分までの距離に少なくとも部分的に基づき、前記第２の信号は前記装置の前記復号器から前記メモリセルのアレイの前記第２の部分までの距離に少なくとも部分的に基づく、請求項１に記載の装置。
4. 前記メモリセルのアレイの前記第１の部分はユーザデータを含み、前記メモリセルのアレイの前記第２の部分はメタデータを含む、請求項１〜３のいずれか１項に記載の装置。
5. メモリセルのアレイと、
   コントローラであって、
   前記メモリセルのアレイを１つ以上の部分に分割し、
   いくつかの信号を前記メモリセルのアレイの前記１つ以上の部分に印加することによって、検知動作を前記メモリセルのアレイ上で行い、前記いくつかの信号の特定の信号は、特定の部分で行われるサイクル数に基づくように構成される、前記コントローラと、
   を備え、
   前記１つ以上の部分は、第１の部分及び第２の部分を含み、前記いくつかの信号は、第１の信号及び第２の信号を含み、前記メモリセルのアレイの前記第１の部分で行われるサイクル数が前記メモリセルのアレイの前記第２の部分で行われるサイクル数の範囲内にあるとき、前記第１の部分に印加される前記第１の信号、及び前記第２の部分に印加される前記第２の信号は同じである、装置。
6. 前記コントローラは、前記装置の復号器からの距離に基づいて、前記メモリセルのアレイの前記１つ以上の部分を分割するように構成される、請求項５に記載の装置。
7. 前記コントローラは、ワークロードに基づいて、前記メモリセルのアレイの前記１つ以上の部分を分割するように構成される、請求項５に記載の装置。
8. 前記メモリセルのアレイの各部分は、異なる更新技術で管理される、請求項５〜７のいずれか１項に記載の装置。
9. メモリセルのアレイと、
   コントローラであって、
   前記メモリセルのアレイを第１の部分及び第２の部分に分割し、
   第１のウェアレベリングスキームを前記メモリセルのアレイの前記第１の部分に適用し、第２のウェアレベリングスキームを前記メモリセルのアレイの前記第２の部分に適用することによって、ウェアレベリングを前記メモリセルのアレイ上で行い、前記ウェアレベリングスキームは当該部分で行われるサイクル数に基づき、
   第１の信号のセットを前記メモリセルのアレイの前記第１の部分に印加し、第２の信号のセットを前記メモリセルのアレイの前記第２の部分に印加することによって、検知動作を前記メモリセルのアレイ上で行い、印加される前記信号は当該部分で行われる前記サイクル数に基づき、前記メモリセルのアレイの前記第１の部分で行われるサイクル数が前記メモリセルのアレイの前記第２の部分で行われるサイクル数の範囲内にあるとき、前記第１の信号のセットの第１の信号、及び前記第２の信号のセットの第１の信号は同じであるように構成される、前記コントローラと、
   を備える、装置。
10. 前記第１の信号のセットの前記第１の信号及び前記第２の信号のセットの前記第１の信号は第１の時間に印加される、請求項９に記載の装置。
11. 前記第１の信号のセットの前記第１の信号は、前記第１の信号のセットの第２の信号と異なる、請求項１０に記載の装置。
12. 第１の信号をメモリセルのアレイの第１の部分に印加し、第２の信号を前記メモリセルのアレイの第２の部分に印加することによって、検知動作を前記メモリセルのアレイ上で行うことであり、前記メモリセルのアレイの前記第１の部分で行われるサイクル数が前記メモリセルのアレイの前記第２の部分で行われるサイクル数の範囲内にあるとき、前記第１の信号及び前記第２の信号は同じであること、
    を含む、方法。
13. 前記第１の信号は前記メモリセルのアレイの前記第１の部分で行われる前記サイクル数に基づき、前記第２の信号は前記メモリセルのアレイの前記第２の部分で行われる前記サイクル数に基づく、請求項１２に記載の方法。
14. 前記メモリセルのアレイの前記第１の部分で行われる前記サイクル数は、前記メモリセルのアレイの前記第２の部分で行われる前記サイクル数と異なる、請求項１３に記載の方法。
    

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