CN111033617A - 感测存储器中的操作 - Google Patents

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Abstract

本公开包含与感测存储器中的操作有关的设备和方法。示例设备可以通过将第一信号施加到存储器单元阵列的第一部分并将第二信号施加到所述存储器单元阵列的第二部分来对所述存储器单元阵列执行感测操作。

Description

感测存储器中的操作
技术领域
本公开总体上涉及存储器装置，并且更具体地涉及用于感测存储器中的操作的设备和方法。
背景技术
存储器装置通常以内部半导体集成电路的形式设置于计算机或其它电子装置中。存在许多不同类型的存储器，包含易失性存储器和非易失性存储器。易失性存储器可能需要电力来维护其数据，并且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)等。非易失性存储器可以通过在断电时保留所存储的数据来提供持久数据，并且可以包含NAND闪存、NOR闪存、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)和电阻可变存储器(如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)和磁阻式随机存取存储器(MRAM)等)。
存储器还用作各种电子应用的易失性数据存储区和非易失性数据存储区。非易失性存储器可以用于例如个人计算机、便携式记忆棒、数码相机、蜂窝电话、便携式音乐播放器(如MP3播放器)、电影播放器以及其它电子装置中。可以将存储器单元布置成阵列，其中所述阵列用于存储器装置中。
存储器可以是计算装置中使用的存储器系统的一部分。存储器系统可以包含易失性存储器(例如，DRAM)和/或非易失性存储器(例如，闪存或RRAM)。
附图说明
图1A是根据本公开的多个实施例的呈包含存储器系统的计算系统的形式的设备的框图。
图1B是根据本公开的多个实施例的呈存储器装置的形式的设备的框图。
图2是根据本公开的多个实施例的存储器单元阵列的一部分的框图。
图3展示了根据本公开的多个实施例的与执行感测存储器中的操作相关联的图。
图4展示了根据本公开的多个实施例的与执行感测存储器中的操作相关联的图。
具体实施方式
本公开包含与感测存储器中的操作有关的设备和方法。示例设备可以通过将第一信号施加到存储器单元阵列的第一部分并将第二信号施加到所述存储器单元阵列的第二部分来对所述存储器单元阵列执行感测操作。
在本公开的一或多个实施例中，控制器可以被配置成将存储器单元阵列划分成一或多个部分，并且通过将多个信号施加到所述存储器单元阵列的所述一或多个部分来对所述存储器单元阵列执行感测操作。所施加的所述信号例如可以基于对所述存储器单元阵列的特定部分执行的循环的数量。例如，所述控制器可以被配置成基于距所述设备的解码器的距离和/或基于所述存储器单元阵列的所述一或多个部分的工作负荷来划分所述存储器单元阵列的所述一或多个部分。
在本公开的一或多个实施例中，所述控制器可以被配置成通过将第一耗损平均方案应用于所述存储器单元阵列的第一部分并将第二耗损平均方案应用于所述存储器单元阵列的第二部分来对所述存储器单元阵列执行耗损平均。在多个实施例中，所述耗损平均方案基于对所述存储器单元阵列的所述部分执行的循环的数量。
在本公开的一或多个实施例中，所述控制器可以被配置成通过将第一组信号施加到所述存储器单元阵列的所述第一部分并将第二组信号施加到所述存储器单元阵列的所述第二部分来对所述存储器单元阵列执行感测操作。所述第一组信号中的第一信号和所述第二组信号中的第一信号可以是在第一时间施加的。所述第一组信号中的所述第一信号与所述第一组信号中的第二信号例如可以不同。
在本公开的一或多个实施例中，第一状态可以是置位状态，并且第二状态可以是复位状态。置位状态可以是对应于逻辑状态1的状态，并且复位状态可以是对应于逻辑状态0的状态，但是实施例不限于这些逻辑状态分配。而且，在一或多个实施例中，第一状态可以是复位状态，并且第二状态可以是置位状态。
在本公开的以下详细说明中，参考了附图，所述附图形成所述详细说明的一部分，并且在所述附图中，通过图解的方式示出了可以如何实践本公开的多个实施例。对这些实施例的描述的详细程度足以使本领域的普通技术人员能够实践本公开的实施例，并且应当理解的是，可以利用其它实施例，并且在不背离本公开的范围的情况下，可以做出工艺改变、电气改变和/或结构改变。
如本文所使用的，“多个”事物可以指一或多个此类事物。例如，多个存储器装置可以指一或多个存储器装置。另外，本文中使用的如“M”、“S”、“T”、“W”、“X”、“Y”、“Z”等指示符，尤其是关于附图中的附图标记使用的指示符，表明多个如此指定的特定特征可以包含在本公开的多个实施例中。
本文中的图遵循编号惯例，其中第一一或多个数字对应于附图图号，并且其余数字标识附图中的元件或组件。可以通过使用类似的数字来标识不同图之间的类似元件或组件。如应理解的，可以添加、交换和/或消除在本文的各个实施例中示出的元件，以提供本公开的多个另外的实施例。另外，在图中提供的元件的比例和相对尺度旨在展示本公开的各个实施例，而不旨在以限制性的意义使用。
图1A是根据本公开的一或多个实施例的计算系统的功能框图，所述计算系统包含呈多个存储器系统104-1、...、104-N的形式的设备。如本文所使用的，“设备”可以指但不限于各种结构或结构组合中的任何结构或结构组合，例如，电路或电路系统、管芯或晶粒、一或多个模块、一或多个装置或一或多个系统。在图1A所示的实施例中，存储器系统104-1、...、104-N可以包含一或多个存储器装置，如存储器装置110-1、...、110-X、110-Y。存储器装置110-1、...、110-X、110-Y可以包含易失性和/或非易失性存储器。在多个实施例中，存储器系统104-1、...、104-N可以包含多芯片装置。多芯片装置可以包含多种不同的存储器类型。例如，存储器系统可以包含具有任何类型的模块上的非易失性或易失性存储器的多个芯片。在图1A中，存储器系统104-1通过通道112-1耦接到主机102，并且可以包含存储器装置110-1、...、110-X。例如，存储器装置110-1可以是非易失性交叉点阵列存储器装置，并且110-X可以是NAND闪存装置。在此实例中，每个存储器装置110-1、...、110-X、110-Y包含控制器114。控制器114可以从主机102接收命令并且控制命令在存储器装置上的执行。主机102可以向存储器装置110-1、...、110-X、110-Y发送命令。例如，主机可以在同一个通道(例如，通道112-1)上与均位于同一存储器系统上的非易失性交叉点阵列存储器装置和NAND闪存装置进行通信。
如图1A所示，主机102可以耦接到存储器系统104-1、...、104-N。在多个实施例中，每个存储器系统104-1、...、104-N可以通过通道耦接到主机102。在图1A中，存储器系统104-1通过通道112-1耦接到主机102，并且存储器系统104-N通过通道112-M耦接到主机102。主机102可以是膝上型计算机、个人计算机、数码相机、数字记录和回放装置、移动电话、PDA、存储卡读取器、接口集线器以及其它主机系统，并且可以包含存储器存取装置(例如，处理器)。本领域的普通技术人员应理解，“处理器”可以包含一或多个处理器，如并行处理系统、多个协处理器等。
主机102可以通过通道112-1、...、112-M向存储器装置110-1、...、110-X、110-Y发送命令。主机102可以与存储器装置110-1、...、110-X、110-Y和/或存储器装置110-1、...、110-X、110-Y中的每个存储器装置上的控制器114进行通信，以读取数据、擦除数据、感测数据并进行其它操作。物理主机接口可以提供用于在具有与物理主机接口兼容的接收器的存储器系统104-1、...、104-N与主机102之间传递控制信号、地址信号、数据信号和其它信号。可以在多条总线(如数据总线和/或地址总线)上例如通过通道112-1、...、112-M在主机102与存储器装置110-1、...、110-X、110-Y之间传送信号。
主机102和/或存储器装置上的控制器114可以包含控制电路系统(例如，硬件、固件和/或软件)。在一或多个实施例中，主机102和/或控制器114可以是耦接到包含物理接口的印刷电路板的专用集成电路(ASIC)。而且，每个存储器装置110-1、...、110-X、110-Y可以包含一或多个计数器118-1、...、118-Z、118-W。每个计数器118-1、...、118-Z、118-W可以对对存储器单元阵列的第一部分执行的循环的数量进行计数和/或对对存储器单元阵列的第二部分执行的循环的数量进行计数。
存储器装置110-1、...、110-X、110-Y可以提供存储器系统的主存储器，或者可以用作整个存储器系统的另外的存储器或存储区。每个存储器装置110-1、...、110-X、110-Y可以包含一或多个存储器单元(例如，非易失性存储器单元)阵列。阵列可以是具有例如NAND架构的闪存阵列。实施例不限于特定类型的存储器装置。例如，存储器装置可以包含RAM、ROM、DRAM、SDRAM、PCRAM、RRAM和闪存等。
图1A的实施例可以包含未展示的另外的电路系统，以免模糊本公开的实施例。例如，存储器系统104-1、...、104-N可以包含用于锁存通过I/O电路系统在I/O连接上提供的地址信号的地址电路系统。地址信号可以由行解码器和列解码器接收和解码，以存取存储器装置110-1、...、110-X、110-Y。本领域的技术人员将理解，地址输入连接的数量可以取决于存储器装置110-1、...、110-X、110-Y的密度和架构。
图1B是根据本公开的多个实施例的呈存储器装置的形式的设备的框图。在图1B中，存储器装置110可以包含控制器114和存储器单元阵列117。存储器单元阵列117可以包含一或多个部分113-1、...、113-W。例如，所述一或多个部分113-1、...、113-W可以包含第一部分113-1和第二部分113-2。例如，存储器单元阵列117的第一部分113-1可以包含用户数据，并且存储器单元阵列117的第二部分113-2可以包含元数据。在一或多个实施例中，所述设备可以用于移动应用中。控制器114可以被配置成将阵列117划分为第一部分113-1和第二部分113-2。控制器114可以被配置成基于距设备的解码器的距离和/或基于工作负荷划分阵列117的所述一或多个部分113-1、...、113-W。控制器114可以包含一或多个计数器118-1、...、118-Z。所述一或多个计数器118-1、...、118-Z可以跟踪对所述一或多个部分113-1、...、113-W执行的循环的数量。因为可以用不同的更新技术来管理存储器单元阵列117的所述一或多个部分118-1、...、118-Z中的每个部分，所以对存储器单元阵列117的所述一或多个部分118-1、...、118-Z中的每个部分执行的循环的数量可以不同。
在一或多个实施例中，控制器114可以被配置成对存储器单元阵列117执行感测操作。控制器114可以将第一信号(例如，图4中的第一信号424)施加到存储器单元阵列117的第一部分113-1，并且将第二信号(例如，图4中的第二信号426)施加到存储器单元阵列117的第二部分113-2。第一信号可以基于对存储器单元阵列117的第一部分113-1执行的循环的数量，并且第二信号可以基于对存储器单元阵列117的第二部分113-2执行的循环的数量。对存储器单元阵列117的第一部分113-1执行的循环的数量可以不同于对存储器单元阵列117的第二部分113-2执行的循环的数量。例如，因为使用不同的更新技术来管理存储器单元阵列117的第一部分113-1和存储器单元阵列117的第二部分113-2，所以对存储器单元阵列117的第一部分113-1执行的循环的数量可以不同于对存储器单元阵列117的第二部分113-2执行的循环的数量。第一信号可以部分地基于存储器单元阵列117的第一部分113-1的位置并且第二信号可以部分地基于存储器单元阵列117的第二部分113-2的位置，和/或第一信号可以部分地基于解码器到存储器单元阵列117的第一部分113-1的距离并且第二信号可以部分地基于解码器到存储器单元阵列117的第二部分113-2的距离。
在一或多个实施例中，控制器114可以被配置成通过将第一耗损平均方案应用于存储器单元阵列117的第一部分113-1并将第二耗损平均方案应用于存储器单元阵列117的第二部分113-2来对存储器单元阵列117执行耗损平均。第一耗损平均方案可以基于对存储器单元阵列117的第一部分113-1执行的循环的数量，并且第二耗损平均方案可以基于对存储器单元阵列117的第二部分113-2执行的循环的数量。
图2是根据本公开的多个实施例的存储器单元207的阵列217的一部分的框图。阵列217可以是具有存储器单元207的两端交叉点阵列，所述存储器单元位于第一多条导电线(例如，存取线)203-0、203-1、...、203-T(其在本文中被称为字线)与第二多条导电线(例如，数据/感测线)205-0、205-1、...、205-S(其在本文中被称为位线)的交叉点处。指示符S和T可以具有各种值。实施例不限于特定数量的字线和/或位线。如所展示的，字线203-0、203-1、...、203-T彼此平行并且正交于位线205-0、205-1、...、205-S，所述位线基本上彼此平行；然而，实施例不限于此。导电线可以包含导电材料(例如，金属材料)。导电材料的实例包含但不限于钨、铜、钛、铝和/或其组合，以及其它导电材料。
根据本文描述的多个实施例，每个存储器单元207可以包含与选择装置(例如，存取装置)串联耦接的存储器元件(例如，电阻式存储器元件)。在一或多个实施例中，存储器元件和选择装置的功能由以选择特性和存储特性两者为特征的单个材料或元件实施。本文进一步讨论了存储器元件和选择装置。
可以操作(例如，接通/断开)选择装置以选择/取消选择存储器元件以便执行如数据编程(例如，写入和/或数据感测(例如，读取操作))等操作。选择装置可以是二极管、双极性结型晶体管、MOS晶体管和/或奥氏阈值开关(Ovonic threshold switch)以及其它装置。在操作中，可以将合适的电压和/或电流信号(例如，脉冲)施加到位线和字线，从而将数据编程到存储器单元207和/或从存储器单元读取数据。存储器单元207可被编程为置位状态(例如，低电阻)或复位状态(例如，高电阻)。作为实例，可以通过接通选择装置并感测通过存器储元件的电流来确定由阵列217的存储器单元207存储的数据。在对应于被读取的存储器单元207的位线上感测到的电流对应于存储器元件的电阻电平(例如，电阻可变材料的电阻电平)，所述电阻电平进而可以对应于特定的数据状态(例如，二进制值)。阵列217的架构可以不同于图2所示的架构，如本领域的普通技术人员应理解的。
阵列217可以是二维阵列。例如，阵列217的存储器单元207可以以单个层次布置在存取线203-0、203-1、...、203-T与数据/感测线205-0、205-1、...、205-S之间。阵列217可以是三维阵列。例如，阵列的存储器单元可以以多个层次布置，其中所述多个层次中的每个层次具有以交叉点架构组织的存储器单元。例如，对于本公开的三维阵列实施例，竖直的存储器单元串可以耦接到数据线，并且多条存取线可以耦接到竖直的存储器单元串。
存取线203-0、203-1、...、203-T和数据/感测线205-0、205-1、...、205-S可以耦接到形成于衬底材料(例如，形成于阵列217附近或例如形成于阵列下方)中的解码电路，并用于解译存取线和/或数据/感测线上的各种信号(例如，电压和/或电流)。作为实例，解码电路可以包含用于解码存取线上的信号的行解码电路，以及用于解码数据/感测线上的信号的列解码电路。
如本公开中所使用的，术语衬底材料可以包含绝缘体上硅(SOI)技术或蓝宝石上硅(SOS)技术、掺杂和未掺杂的半导体、由基底半导体基础支撑的外延硅层、常规金属氧化物半导体(CMOS)(例如，具有金属后端的CMOS前端)和/或其它半导体结构和技术。如解码电路系统等与操作阵列217相关联的各种元件(例如，晶体管和/或电路系统)可以如通过用于在基底半导体结构或基础中形成区或结的工艺步骤在衬底材料中/上形成。
存储器单元207可以使用各种加工技术来形成，如原子材料沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、超临界流体沉积(SFD)、分子束外延(MBE)、图案化、蚀刻、填充、化学机械平坦化(CMP)、其组合和/或其它合适的工艺。根据本公开的多个实施例，材料可以原位生长。
图3展示了根据本公开的多个实施例的与执行感测存储器中的操作相关联的图。在一或多个实施例中，控制器(例如，图1B中的控制器114)可以将存储器单元阵列(例如，图1B中的存储器单元阵列117)划分为第一部分313-1和第二部分313-2，并且通过将第一组信号320-5、320-6和320-7施加到存储器单元阵列的第一部分313-1并将第二组信号320-2、320-3和320-4施加到存储器单元阵列的第二部分313-2来对存储器单元阵列执行感测操作。施加到存储器单元阵列的一部分的信号320可以基于对存储器单元阵列的所述部分执行的循环322的数量。存储器单元阵列的第一部分313-1和存储器单元阵列的第二部分313-2可以基于所述部分中的数据类型(例如，用户数据和/或元数据)、存储器单元阵列的所述部分距解码器的距离和/或存储器单元阵列的所述部分的位置进行区分。
在本公开的一或多个实施例中，第一组信号320-5、320-6和320-7中的第一信号320-7和第二组信号320-2、320-3和320-4中的第一信号320-4可以同时(例如，在第一时间)施加。第一信号320-7、第二信号320-6和第三信号320-5可以彼此不同，其中当部分313-1的循环计数介于322-1与322-2之间时，可以施加第一信号320-7，第二信号320-6的循环计数介于322-2与322-3之间，并且当部分313-1的循环计数高于322-3和/或介于322-3与322-4之间时，可以施加第三信号320-5。
在本公开的一或多个实施例中，第二组的第一信号320-4、第二信号320-3和第三信号320-2可以彼此不同，其中当部分313-2的循环计数介于322-4与322-5之间时，可以施加第一信号320-4，第二信号320-3的循环计数介于322-5与322-6之间，并且在部分313-2的循环计数高于322-6和/或介于322-6与322-7之间时，可以施加第三信号320-2。在本公开的一或多个实施例中，部分313-1和部分313-2的循环计数可以重叠。例如，322-4和322-1可以具有同一初始循环计数，并且对于部分313-1和313-2，基于循环计数施加的信号可以以各种和/或不同的增量递增。部分313-1和313-2的循环计数和信号增量可以变化，并且不需要恒定或相等。
图4展示了根据本公开的多个实施例的与执行感测存储器中的操作相关联的图。可以将信号施加到存储器单元阵列的一部分(例如，图1B中的存储器单元阵列117)以标识阈值电压421，所述阈值电压对应于存储器单元阵列的所述部分中的每个存储器单元的状态。处于第一状态(例如，复位状态)的存储器单元可以处于第一阈值电压范围420-9内。处于第二状态(例如，置位状态)的存储器单元可以处于第二阈值电压范围420-8内。第一阈值电压范围420-9和第二阈值电压范围420-8可以随着存储器单元阵列的所述部分的循环计数的数量增加而变化。换句话说，所施加的信号可以基于存储器单元阵列的所述部分的循环计数的数量。例如，当循环计数处于第一数量422-8时，可以应用施加介于第一阈值电压范围420-9与第二阈值电压范围420-8之间的第一信号424的感测操作，并且当循环计数处于第二数量422-9时，可以应用施加介于第一阈值电压范围420-9与第二阈值电压范围420-8之间的第二信号426的感测操作。当对存储器单元阵列的第一部分(例如，图3中的第一部分313-1)执行的循环的数量处于对存储器单元阵列的第二部分(例如，图3中的第二部分313-2)执行的循环的数量的范围内时，第一信号424和第二信号426可以相同。
在本公开的一或多个实施例中，控制器可以被配置成将存储器单元阵列划分为第一部分和第二部分。存储器单元阵列的第一部分可以处于第一循环计数422-8，并且存储器单元阵列的第二部分可以处于第二循环计数422-9。控制器可以被配置成通过将第一信号424施加到存储器单元阵列的第一部分并将第二信号426施加到存储器单元阵列的第二部分来对存储器单元阵列执行感测操作。
虽然已经在本文中说明和描述了具体实施例，但是本领域的普通技术人员应理解，旨在实现相同结果的布置可以替代所示出的具体实施例。本公开旨在覆盖本公开的各个实施例的改编形式或变化形式。应理解的是，上面的描述以说明性方式而非限制性方式进行。在阅读以上描述后，上述实施例的组合以及本文未具体描述的其它实施例对于本领域的技术人员而言将是显而易见的。本公开的各个实施例的范围包含以上结构和方法被使用的其它应用。因此，本公开的各个实施例的范围应当参照所附权利要求连同与此类权利要求被赋予的等效物的全部范围确定。
在前述的具体实施方式中，各种特征出于简化本公开的目的而在单个实施例中聚集在一起。本公开的这种方法不应被解释为反映本公开的所公开实施例必须使用比每项权利要求中明确引用的特征更多的特征。相反，如以下的权利要求所反映的，本发明主题在于少于单个所公开实施例的全部特征。因此，下面的权利要求据此结合到具体实施方式中，其中每项权利要求作为单独的实施例而独立存在。

Claims (20)

1.一种设备，其包括：
存储器单元阵列；以及
控制器，所述控制器被配置成：
通过将第一信号施加到所述存储器单元阵列的第一部分并将第二信号施加到所述存储器单元阵列的第二部分来对所述存储器单元阵列执行感测操作。
2.根据权利要求1所述的设备，其中所述第一信号基于对所述存储器单元阵列的所述第一部分执行的循环的数量，并且所述第二信号基于对所述存储器单元阵列的所述第二部分执行的循环的数量。
3.根据权利要求1所述的设备，其中所述第一信号至少部分地基于所述存储器单元阵列的所述第一部分的位置，并且所述第二信号至少部分地基于所述存储器单元阵列的所述第二部分的位置。
4.根据权利要求1所述的设备，其中所述第一信号至少部分地基于所述设备的解码器到所述存储器单元阵列的所述第一部分的距离，并且所述第二信号至少部分地基于所述设备的所述解码器到所述存储器单元阵列的所述第二部分的距离。
5.根据权利要求1所述的设备，其中所述控制器被配置成将所述存储器单元阵列划分为所述存储器单元阵列的所述第一部分和所述存储器单元阵列的所述第二部分。
6.根据权利要求1到5中任一权利要求所述的设备，其中所述控制器被配置成通过将第一耗损平均方案应用于所述存储器单元阵列的所述第一部分并将第二耗损平均方案应用于所述存储器单元阵列的所述第二部分来对所述存储器单元阵列执行耗损平均。
7.根据权利要求1到5中任一权利要求所述的设备，其中所述存储器单元阵列包含所述存储器单元阵列的多个部分，所述多个部分包含所述存储器单元阵列的所述第一部分和所述存储器单元阵列的所述第二部分。
8.根据权利要求1到5中任一权利要求所述的设备，其中所述设备用于移动应用中。
9.根据权利要求1到5中任一权利要求所述的设备，其中当对所述存储器单元阵列的所述第一部分执行的所述循环的数量处于对所述存储器单元阵列的所述第二部分执行的所述循环的数量的范围内时，所述第一信号与所述第二信号相同。
10.根据权利要求1到5中任一权利要求所述的设备，其中所述存储器单元阵列的所述第一部分包含用户数据，并且所述存储器单元阵列的所述第二部分包含元数据。
11.一种设备，其包括：
存储器单元阵列；以及
控制器，所述控制器被配置成：
将所述存储器单元阵列划分成一或多个部分；并且
通过将多个信号施加到所述存储器单元阵列的所述一或多个部分来对所述存储器单元阵列执行感测操作，其中所述多个信号中的特定信号基于对特定部分执行的循环的数量。
12.根据权利要求11所述的设备，其中所述控制器被配置成基于距所述设备的解码器的距离来划分所述存储器单元阵列的所述一或多个部分。
13.根据权利要求11所述的设备，其中所述控制器被配置成基于工作负荷来划分所述存储器单元阵列的所述一或多个部分。
14.根据权利要求11到13中任一权利要求所述的设备，其中所述存储器单元阵列的每个部分是用不同的更新技术管理的。
15.一种设备，其包括：
存储器单元阵列；以及
控制器，所述控制器被配置成：
将所述存储器单元阵列划分为第一部分和第二部分；
通过将第一耗损平均方案应用于所述存储器单元阵列的所述第一部分并将第二耗损平均方案应用于所述存储器单元阵列的所述第二部分来对所述存储器单元阵列执行耗损平均，其中所述耗损平均方案基于对所述部分执行的循环的数量；并且
通过将第一组信号施加到所述存储器单元阵列的所述第一部分并将第二组信号施加到所述存储器单元阵列的所述第二部分来对所述存储器单元阵列执行感测操作，其中所施加的所述信号基于对所述部分执行的循环的数量。
16.根据权利要求15所述的设备，其中所述第一组信号中的第一信号和所述第二组信号中的第一信号是在第一时间施加的。
17.根据权利要求16所述的设备，其中所述第一组信号中的所述第一信号不同于所述第一组信号中的第二信号。
18.一种方法，其包括：
通过将第一信号施加到存储器单元阵列的第一部分并将第二信号施加到所述存储器单元阵列的第二部分来对所述存储器单元阵列执行感测操作。
19.根据权利要求18所述的方法，其中所述第一信号基于对所述存储器单元阵列的所述第一部分执行的循环的数量，并且所述第二信号基于对所述存储器单元阵列的所述第二部分执行的循环的数量。
20.根据权利要求19所述的方法，其中对所述存储器单元阵列的所述第一部分执行的所述循环的数量不同于对所述存储器单元阵列的所述第二部分执行的所述循环的数量。
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