KR20200032764A - 메모리에서의 감지 동작 - Google Patents

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Abstract

본 개시내용은 메모리에서의 감지 동작에 관련된 장치 및 방법을 포함한다. 예시적인 장치는 제1 신호를 메모리 셀의 어레이의 제1 부분으로 그리고 제2 신호를 메모리 셀의 어레이의 제2 부분으로 인가함으로써 메모리 셀의 어레이 상에서 감지 동작을 수행할 수 있다.

Description

메모리에서의 감지 동작
본 개시내용은 일반적으로 메모리 디바이스에 관한 것이며, 더욱 특별히 메모리에서 감지 동작을 위한 장치 및 방법에 관한 것이다.
메모리 디바이스는 통상적으로 컴퓨터 또는 다른 전자 디바이스에서 내부의, 반도체, 집적 회로로서 제공된다. 휘발성 및 비-휘발성을 포함한 많은 상이한 유형의 메모리가 있다. 휘발성 메모리는 그의 데이터를 유지하기 위해 전력을 필요로 할 수 있으며, 특히, 랜덤-액세스 메모리(RAM), 동적 랜덤 액세스 메모리(DRAM), 및 동기식 동적 랜덤 액세스 메모리(SDRAM)를 포함한다. 비-휘발성 메모리는 동력을 공급하지 않을 때 저장된 데이터를 유지함으로써 영구 데이터를 제공할 수 있으며, 특히, NAND 플래시 메모리, NOR 플래시 메모리, 판독 전용 메모리(ROM), 전기적으로 소거 가능한 프로그램 가능 ROM(EEPROM), 소거 가능한 프로그램 가능 ROM(EPROM), 및 상 변화 랜덤 액세스 메모리(PCRAM), 저항성 랜덤 액세스 메모리(RRAM), 및 자기저항성 랜덤 액세스 메모리(MRAM)와 같은 저항 가변 메모리를 포함할 수 있다.
메모리는 또한 광범위한 전자 애플리케이션을 위한 휘발성 및 비-휘발성 데이터 저장 장치로서 이용된다. 비-휘발성 메모리는 예를 들어, 개인용 컴퓨터, 휴대용 메모리 스틱, 디지털 카메라, 휴대 전화, MP3 플레이어와 같은 휴대용 음악 플레이어, 영화 플레이어, 및 다른 전자 디바이스에서 사용될 수 있다. 메모리 셀은 어레이로 배열될 수 있으며, 상기 어레이는 메모리 디바이스에서 사용된다.
메모리는 컴퓨팅 디바이스에서 사용된 메모리 시스템의 부분일 수 있다. 메모리 시스템은 예를 들어, DRAM과 같은 휘발성, 및/또는 예를 들어, 플래시 메모리 또는 RRAM과 같은 비-휘발성 메모리를 포함할 수 있다.
도 1a는 본 개시내용의 다수의 실시형태에 따른 메모리 시스템을 포함한 컴퓨팅 시스템의 형태에서의 장치의 블록도이다.
도 1b는 본 개시내용의 다수의 실시형태에 따른 메모리 디바이스의 형태에서의 장치의 블록도이다.
도 2는 본 개시내용의 다수의 실시형태에 따른 메모리 셀의 어레이의 일부분의 블록도이다.
도 3은 본 개시내용의 다수의 실시형태에 따른 메모리에서 감지 동작을 수행하는 것과 연관된 다이어그램을 예시한다.
도 4는 본 개시내용의 다수의 실시형태에 따른 메모리에서 감지 동작을 수행하는 것과 연관된 다이어그램을 예시한다.
본 개시내용은 메모리에서 감지 동작에 관련된 장치 및 방법을 포함한다. 예시적인 장치는 제1 신호를 메모리 셀의 어레이의 제1 부분으로 그리고 제2 신호를 메모리 셀의 어레이의 제2 부분으로 인가함으로써 메모리 셀의 어레이 상에서 감지 동작을 수행할 수 있다.
본 개시내용의 하나 이상의 실시형태에서, 제어기는 메모리 셀의 어레이를 하나 이상의 부분으로 분할하고 다수의 신호를 메모리 셀의 어레이의 하나 이상의 부분에 인가함으로써 메모리 셀의 어레이 상에서 감지 동작을 수행하도록 구성될 수 있다. 인가된 신호는, 예를 들어, 메모리 셀의 어레이의 특정 부분 상에서 수행된 사이클의 수에 기초할 수 있다. 제어기는 예를 들어, 장치의 디코더로부터의 거리에 기초하여 및/또는 메모리 셀의 어레이의 하나 이상의 부분의 작업부하(workload)에 기초하여 메모리 셀의 어레이의 하나 이상의 부분을 분할하도록 구성될 수 있다.
본 개시내용의 하나 이상의 실시형태에서, 제어기는 메모리 셀의 어레이의 제1 부분에 제1 마모 균등화 기법(wear leveling scheme)을 및 메모리 셀의 어레이의 제2 부분에 제2 마모 균등화 기법을 적용함으로써 메모리 셀의 어레이 상에서 마모 균등화를 수행하도록 구성될 수 있다. 다수의 실시형태에서, 마모 균등화 기법은 메모리 셀의 어레이의 상기 부분 상에서 수행된 사이클의 수에 기초한다.
본 개시내용의 하나 이상의 실시형태에서, 제어기는 제1 세트의 신호를 메모리 셀의 어레이의 제1 부분에 및 제2 세트의 신호를 메모리 셀의 어레이의 제2 부분에 인가함으로써 메모리 셀의 어레이 상에서 감지 동작을 수행하도록 구성될 수 있다. 제1 세트의 신호의 제1 신호 및 제2 세트의 신호의 제1 신호가 제1 시간에 인가될 수 있다. 예를 들어, 제1 세트의 신호의 제1 신호 및 제1 세트의 신호의 제2 신호는 상이할 수 있다.
본 개시내용의 하나 이상의 실시형태에서, 제1 상태는 세트 상태일 수 있으며 제2 상태는 리셋 상태일 수 있다. 세트 상태는 1의 논리 상태에 대응하는 상태일 수 있으며 리셋 상태는 0의 논리 상태에 대응하는 상태일 수 있지만, 실시형태는 이들 논리 상태 할당에 제한되지 않는다. 또한, 하나 이상의 실시형태에서, 제1 상태는 리셋 상태일 수 있으며 제2 상태는 세트 상태일 수 있다.
본 개시내용의 다음의 상세한 설명에서, 참조가 그 일부를 형성하며 본 개시내용의 다수의 실시형태가 어떻게 실시될 수 있는지가 예시로서 도시되는 수반된 도면에 대해 이루어진다. 이들 실시형태는 이 기술분야의 통상의 기술자가 본 개시내용의 실시형태를 실시할 수 있게 하기 위해 충분히 상세하게 설명되고, 다른 실시형태가 이용될 수 있으며 프로세스, 전기적 및/또는 구조적 변화가 본 개시내용의 범위로부터 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다.
여기에서 사용된 바와 같이, "다수의" 어떤 것은 이러한 것 중 하나 이상을 나타낼 수 있다. 예를 들어, 다수의 메모리 디바이스는 메모리 디바이스 중 하나 이상을 나타낼 수 있다. 부가적으로, 특히 도면에서의 참조 번호에 대하여, 여기에서 사용된 바와 같이, "M", "S", "T", "W", "X", "Y", "Z"와 같은 지정자(designator)는 그렇게 지정된 다수의 특정한 특징이 본 개시내용의 다수의 실시형태와 함께 포함될 수 있음을 나타낸다.
여기에서의 도면은 첫 번째 숫자 또는 숫자들이 도면의 도 번호에 대응하며 나머지 숫자가 도면에서 요소 또는 구성요소를 식별하는 넘버링 관례를 따른다. 상이한 도면 사이에서의 유사한 요소 또는 구성요소는 유사한 숫자의 사용에 의해 식별될 수 있다. 이해될 바와 같이, 여기에서의 다양한 실시형태에서 도시된 요소는 본 개시내용의 다수의 부가적인 실시형태를 제공하도록 부가되고, 교환되며, 그리고/또는 제거될 수 있다. 또한, 도면에서 제공된 요소의 비율 및 상대적 스케일은 본 개시내용의 다양한 실시형태를 예시하도록 의도되며 제한적인 의미로 사용되지 않을 것이다.
도 1a는 본 개시내용의 하나 이상의 실시형태에 따른, 다수의 메모리 시스템(104-1...104-N)의 형태에 있는 장치를 포함한 컴퓨팅 시스템의 기능 블록도이다. 여기에서 사용된 바와 같이, "장치"는 이에 제한되지 않지만, 예를 들어, 회로 또는 회로들, 다이 또는 다이들, 모듈 또는 모듈들, 디바이스 또는 디바이스들, 또는 시스템 또는 시스템들과 같은, 다양한 구조 또는 구조들의 조합 중 임의의 것을 나타낼 수 있다. 도 1a에 예시된 실시형태에서, 메모리 시스템(104-1...104-N)은 메모리 디바이스(110-1,..., 110-X, 110-Y)와 같은, 하나 이상의 메모리 디바이스를 포함할 수 있다. 메모리 디바이스(110-1,..., 110-X, 110-Y)는 휘발성 메모리 및/또는 비-휘발성 메모리를 포함할 수 있다. 다수의 실시형태에서, 메모리 시스템(104-1,..., 104-N)은 다중-칩 디바이스를 포함할 수 있다. 다중-칩 디바이스는 다수의 상이한 메모리 유형을 포함할 수 있다. 예를 들어, 메모리 시스템은 임의의 유형의 모듈 상에서 비-휘발성 또는 휘발성 메모리를 가진 다수의 칩을 포함할 수 있다. 도 1a에서, 채널(112-1)을 통해 호스트(102)에 결합되는 메모리 시스템(104-1)은 메모리 디바이스(110-1,..., 110-X)를 포함할 수 있다. 예를 들어, 메모리 디바이스(110-1)는 비-휘발성 교차-점 어레이 메모리 디바이스일 수 있으며 110-X는 NAND 플래시 메모리 디바이스일 수 있다. 이 예에서, 각각의 메모리 디바이스(110-1,..., 110-X, 110-Y)는 제어기(114)를 포함한다. 제어기(114)는 호스트(102)로부터 명령을 수신하며 메모리 디바이스 상에서 명령의 실행을 제어할 수 있다. 호스트(102)는 명령을 메모리 디바이스(110-1,..., 110-X, 110-Y)로 전송할 수 있다. 예를 들어, 호스트는 양쪽 모두가 동일한 메모리 시스템상에 있는 비-휘발성 교차-점 어레이 메모리 디바이스 및 NAND 플래시 메모리 디바이스와 동일한 채널(예컨대, 채널(112-1)) 상에서 통신할 수 있다.
도 1a에 예시된 바와 같이, 호스트(102)는 메모리 시스템(104-1...104-N)에 결합될 수 있다. 다수의 실시형태에서, 각각의 메모리 시스템(104-1...104-N)은 채널을 통해 호스트(102)에 결합될 수 있다. 도 1a에서, 메모리 시스템(104-1)은 채널(112-1)을 통해 호스트(102)에 결합되며 메모리 시스템(104-N)은 채널(112-M)을 통해 호스트(102)에 결합된다. 호스트(102)는 다른 호스트 시스템 중에서, 랩탑 컴퓨터, 개인용 컴퓨터, 디지털 카메라, 디지털 레코딩 및 재생 디바이스, 이동 전화, PDA, 메모리 카드 판독기, 인터페이스 허브일 수 있으며, 메모리 액세스 디바이스(예컨대, 프로세서)를 포함할 수 있다. 이 기술분야에서의 통상의 기술자는 "프로세서"가 병렬 프로세싱 시스템, 다수의 코프로세서 등과 같은, 하나 이상의 프로세서를 의도할 수 있다는 것을 이해할 것이다.
호스트(102)는 채널(112-1...112-M)을 통해 메모리 디바이스(110-1,..., 110-X, 110-Y)로 명령을 전송할 수 있다. 호스트(102)는 다른 동작 중에서, 데이터를 판독하고, 기록하고, 소거하며, 감지하기 위해 메모리 디바이스(110-1,..., 110-X, 110-Y)의 각각 상에서 메모리 디바이스(110-1,..., 110-X, 110-Y) 및/또는 제어기(114)와 통신할 수 있다. 물리적 호스트 인터페이스는 메모리 시스템(104-1...104-N)과 물리적 호스트 인터페이스를 위한 호환 가능한 수용기들을 가진 호스트(102) 사이에서 제어, 어드레스, 데이터, 및 다른 신호를 전달하기 위해 인터페이스를 제공할 수 있다. 신호는 예를 들어, 채널(112-1...112-M)을 통해, 데이터 버스 및/또는 어드레스 버스와 같은, 다수의 버스 상에서 호스트(102)와 메모리 디바이스(110-1,..., 110-X, 110-Y) 간에 전달될 수 있다.
호스트(102) 및/또는 메모리 디바이스 상에서의 제어기(114)는 제어 회로(예컨대, 하드웨어, 펌웨어, 및/또는 소프트웨어)를 포함할 수 있다. 하나 이상의 실시형태에서, 호스트(102) 및/또는 제어기(114)는 물리 인터페이스를 포함한 인쇄 회로 보드에 결합된 애플리케이션 특정 집적 회로(ASIC)일 수 있다. 또한, 각각의 메모리 디바이스(110-1,..., 110-X, 110-Y)는 하나 이상의 카운터(118-1,..., 118-Z, 118-W)를 포함할 수 있다. 각각의 카운터(118-1,..., 118-Z, 118-W)는 메모리 셀의 어레이의 제1 부분 상에서 수행된 사이클의 수를 카운트하며 및/또는 메모리 셀의 어레이의 제2 부분 상에서 수행된 사이클의 수를 카운트할 수 있다.
메모리 디바이스(110-1,..., 110-X, 110-Y)는 메모리 시스템에 대한 메인 메모리를 제공할 수 있거나 또는 메모리 시스템 전체에 걸쳐 부가적인 메모리 또는 저장 장치로서 사용될 수 있다. 각각의 메모리 디바이스(110-1,..., 110-X, 110-Y)는 메모리 셀(예컨대, 비-휘발성 메모리 셀)의 하나 이상의 어레이를 포함할 수 있다. 어레이는 예를 들어, NAND 아키텍처를 가진 플래시 어레이일 수 있다. 실시예는 특정한 유형의 메모리 디바이스에 제한되지 않는다. 예를 들어, 메모리 디바이스는, 특히, RAM, ROM, DRAM, SDRAM, PCRAM, RRAM, 및 플래시 메모리를 포함할 수 있다.
도 1a의 실시형태는 본 개시내용의 실시형태를 모호하게 하지 않도록 예시되지 않은 부가적인 회로를 포함할 수 있다. 예를 들어, 메모리 시스템(104-1...104-N)은 I/O 회로를 통한 I/O 연결을 통해 제공된 어드레스 신호를 래칭하기 위해 어드레스 회로를 포함할 수 있다. 어드레스 신호는 메모리 디바이스(110-1,..., 110-X, 110-Y)를 액세스하기 위해 로우 디코더 및 컬럼 디코더에 의해 수신되고 디코딩될 수 있다. 어드레스 입력 연결의 수는 메모리 디바이스(110-1,..., 110-X, 110-Y)의 밀도 및 아키텍처에 의존할 수 있다는 것이 이 기술분야에서의 숙련자에 의해 이해될 것이다.
도 1b는 본 개시내용의 다수의 실시형태에 따른 메모리 디바이스의 형태에서의 장치의 블록도이다. 도 1b에서, 메모리 디바이스(110)는 제어기(114) 및 메모리 셀의 어레이(117)를 포함할 수 있다. 메모리 셀의 어레이(117)는 하나 이상의 부분(113-1,..., 113-W)을 포함할 수 있다. 예를 들어, 하나 이상의 부분(113-1,..., 113-W)은 제1 부분(113-1) 및 제2 부분(113-2)을 포함할 수 있다. 메모리 셀의 어레이(117)의 제1 부분(113-1)은 사용자 데이터를 포함할 수 있으며 메모리 셀의 어레이(117)의 제2 부분(113-2)은, 예를 들어, 메타데이터를 포함할 수 있다. 하나 이상의 실시형태에서, 장치는 모바일 애플리케이션에서 사용될 수 있다. 제어기(114)는 어레이(117)를 제1 부분(113-1) 및 제2 부분(113-2)으로 분할하도록 구성될 수 있다. 제어기(114)는 장치의 디코더로부터의 거리에 기초하여 및/또는 작업부하에 기초하여 어레이(117)의 하나 이상의 부분(113-1,..., 113-W)을 분할하도록 구성될 수 있다. 제어기(114)는 하나 이상의 카운터(118-1,..., 118-Z)를 포함할 수 있다. 하나 이상의 카운터(118-1,..., 118-Z)는 하나 이상의 부분(113-1,...., 113-W)을 사이클의 수를 추적할 수 있다. 메모리 셀의 어레이(117)의 하나 이상의 부분(118-1,..., 118-Z)의 각각의 부분 상에서 수행된 사이클의 수는 메모리 셀의 어레이(117)의 하나 이상의 부분(118-1, 118-Z)의 각각의 부분이 상이한 업데이트 기술을 이용해서 관리될 수 있기 때문에 상이할 수 있다.
하나 이상의 실시형태에서, 제어기(114)는 메모리 셀의 어레이(117) 상에서 감지 동작을 수행하도록 구성될 수 있다. 제어기(114)는 제1 신호(예컨대, 도 4에서의 제1 신호(424))를 메모리 셀의 어레이(117)의 제1 부분(113-1)으로 및 제2 신호(예컨대, 도 4에서의 제2 신호(426))를 메모리 셀의 어레이(117)의 제2 부분(113-2)으로 인가할 수 있다. 제1 신호는 메모리 셀의 어레이(117)의 제1 부분(113-1) 상에서 수행된 사이클의 수에 기초할 수 있으며 제2 신호는 메모리 셀의 어레이(117)의 제2 부분(113-2) 상에서 수행된 사이클의 수에 기초할 수 있다. 메모리 셀의 어레이(117)의 제1 부분(113-1) 상에서 수행된 사이클의 수는 메모리 셀의 어레이(117)의 제2 부분(113-2) 사에서 수행된 사이클의 수와는 상이할 수 있다. 예를 들어, 메모리 셀의 어레이(117)의 제1 부분(113-1) 상에서 수행된 사이클의 수는, 메모리 셀의 어레이(117)의 제1 부분(113-1) 및 메모리 셀의 어레이(117)의 제2 부분(113-2)이 상이한 업데이트 기술을 이용해서 관리되기 때문에 메모리 셀의 어레이(117)의 제2 부분(113-2) 상에서 수행된 사이클의 수와는 상이할 수 있다. 제1 신호는 메모리 셀의 어레이(117)의 제1 부분(113-1)의 위치에 부분적으로 기초할 수 있으며 제2 신호는 메모리 셀의 어레이(117)의 제2 부분(113-2)의 위치에 부분적으로 기초할 수 있고/있거나 제1 신호는 디코더로부터 메모리 셀의 어레이(117)의 제1 부분(113-1)까지의 거리에 부분적으로 기초할 수 있으며 제2 신호는 디코더로부터 메모리 셀의 어레이(117)의 제2 부분(113-2)까지의 거리에 부분적으로 기초할 수 있다.
하나 이상의 실시형태에서, 제어기(114)는 메모리 셀의 어레이(117)의 제1 부분(113-1)에 제1 마모 균등화 기법을 및 메모리 셀의 어레이(117)의 제2 부분(113-2)에 제2 마모 균등화 기법을 적용함으로써 메모리 셀의 어레이(117) 상에서 마모 균등화를 수행하도록 구성될 수 있다. 제1 마모 균등화 기법은 메모리 셀의 어레이(117)의 제1 부분(113-1) 상에서 수행된 사이클의 수에 기초할 수 있으며 제2 마모 균등화 기법은 예를 들어, 메모리 셀의 어레이(117)의 제2 부분(113-2) 상에서 수행된 사이클의 수에 기초할 수 있다.
도 2는 본 개시내용의 다수의 실시형태에 따른 메모리 셀(207)의 어레이(217)의 일부분의 블록도이다. 어레이(217)는 여기에서 워드 라인으로서 지칭될 수 있는, 제1 복수의 도전성 라인(예컨대, 액세스 라인)(203-0, 203-1,..., 203-T) 및 여기에서 비트 라인으로서 지칭될 수 있는 제2 복수의 도전성 라인(예컨대, 데이터/감지 라인(205-0, 205-1,..., 205-S))의 교차점에 위치된 메모리 셀(207)을 가진 2 단자 교차-점 어레이일 수 있다. 지정자 S 및 T는 각종 값을 가질 수 있다. 실시형태는 특정한 수의 워드 라인 및/또는 비트 라인에 제한되지 않는다. 예시된 바와 같이, 워드 라인(203-0, 203-1,..., 203-T)은 서로 평행하며 서로 대체로 평행하는, 비트 라인(205-0, 205-1,..., 205-S)에 직교하지만; 실시형태는 그렇게 제한되지 않는다. 도전성 라인은 도전성 재료(예컨대, 금속 재료)를 포함할 수 있다. 도전성 재료의 예는, 다른 도전성 재료 중에서, 텅스텐, 구리, 티타늄, 알루미늄, 및/또는 이들의 조합물을 포함하지만 이들로 제한되는 것은 아니다.
각각의 메모리 셀(207)은 여기에서 설명된 다수의 실시형태에 따른 선택 디바이스(예컨대, 액세스 디바이스)와 직렬로 결합된 메모리 요소(예컨대, 저항성 메모리 요소)를 포함할 수 있다. 하나 이상의 실시형태에서, 메모리 요소 및 선택 디바이스의 기능은 선택 및 저장 속성 양쪽 모두를 특징으로 하는 단일 재료 또는 요소에 의해 실행된다. 메모리 요소 및 선택 디바이스는 여기에서 추가로 논의된다.
선택 디바이스는 데이터 프로그래밍(예컨대, 기록, 및/또는 데이터 감지(예컨대, 판독 동작))와 같은 동작을 수행하기 위해 메모리 요소를 선택/선택 해제하도록 동작(예컨대, 턴 온/오프)될 수 있다. 선택 디바이스는 다른 디바이스 중에서, 다이오드, 양극 접합 트랜지스터, MOS 트랜지스터 및/또는 오보닉 임계 스위치(Ovonic threshold switch)일 수 있다. 동작 시, 적절한 전압 및/또는 전류 신호(예컨대, 펄스)가 메모리 셀(207)로 데이터를 프로그래밍하고 그리고/또는 그로부터 데이터를 판독하기 위해 비트 라인과 워드 라인에 인가될 수 있다. 메모리 셀(207)은 세트 상태(예컨대, 저 저항) 또는 리셋 상태(예컨대, 고 저항)로 프로그래밍될 수 있다. 예로서, 어레이(217)의 메모리 셀(207)에 의해 저장된 데이터는 선택 디바이스를 턴 온하고 메모리 요소를 통해 전류를 감지함으로써 결정될 수 있다. 판독되는 메모리 셀(207)에 대응하는 비트 라인 상에서 감지된 전류는 결과적으로 특정한 데이터 상태(예컨대, 이진 값)에 대응할 수 있는 메모리 요소의 저항 레벨(예컨대, 저항 가변 재료의 저항 레벨)에 대응한다. 어레이(217)는, 이 기술분야에서 통상의 기술자에 의해 이해될 바와 같이, 도 2에서 예시된 것이 아닌 아키텍처를 가질 수 있다.
어레이(217)는 2차원 어레이일 수 있다. 예를 들어, 어레이(217)의 메모리 셀(207)은 단일 레벨로 액세스 라인(203-0, 203-1,..., 203-T) 및 데이터/감지 라인(205-0, 205-1,..., 205-S) 사이에 배열될 수 있다. 어레이(217)는 3차원 어레이일 수 있다. 예를 들어, 어레이의 메모리 셀은 다수의 레벨로 배열될 수 있으며, 여기에서 다수의 레벨의 각각은 교차점 아키텍처로 조직된 메모리 셀을 갖는다. 본 개시내용의 3차원 어레이 실시예를 위해, 메모리 셀의 수직 스트링이, 예를 들어, 데이터 라인 및 메모리 셀의 수직 스트링에 결합된 복수의 액세스 라인에 결합될 수 있다.
액세스 라인(203-0, 203-1,..., 203-T) 및 데이터/감지 라인(205-0, 205-1, ..., 205-S)은 어레이(217)(예컨대, 이것에 인접하여 형성되거나 또는 예를 들어 그 아래에 있는) 기판 재료에 형성된 디코딩 회로에 결합되며 액세스 라인 및/또는 데이터/감지 라인 상에서 다양한 신호(예컨대, 전압 및/또는 전류)를 해석하기 위해 사용될 수 있다. 예로서, 디코딩 회로는 액세스 라인 상에서 신호를 디코딩하기 위한 로우 디코딩 회로, 및 데이터/감지 라인 상에서 신호를 디코딩하기 위한 컬럼 디코딩 회로를 포함할 수 있다.
본 개시내용에서 사용된 바와 같이, 용어 기판 재료는 실리콘-온-절연체(SOI) 또는 실리콘-온-사파이어(SOS) 기술, 도핑 및 도핑되지 않은 반도체, 기본 반도체 토대로 지원된 실리콘 에피택셜 층, 종래의 금속 산화물 반도체(CMOS)(예컨대, 금속 백엔드를 가진 CMOS 프론트 엔드) 및/또는 다른 반도체 구조 및 기술을 포함할 수 있다. 어레이(217)를 동작시키는 것과 연관된, 예를 들어, 디코드 회로와 같은, 다양한 요소(예컨대, 트랜지스터, 및/또는 회로)는 기본 반도체 구조 또는 토대에 영역 또는 접합부를 형성하기 위해 프로세스 단계를 통해서와 같은 기판 재료에/상에 형성될 수 있다.
메모리 셀(207)은 원자 재료 증착(ALD), 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 초임계 유체 증착(SFD), 분자 빔 에피택시(MBE), 패터닝, 에칭, 필링, 화학적 기계적 평탄화(CMP), 이들의 조합과 같은 다양한 처리 기술, 및/또는 다른 적절한 프로세스를 사용하여 형성될 수 있다. 본 개시내용의 다수의 실시형태에 따르면, 재료는 원 위치에서 성장될 수 있다.
도 3은 본 개시내용의 다수의 실시형태에 따른 메모리에서 감지 동작을 수행하는 것과 연관된 다이어그램을 예시한다. 하나 이상의 실시형태에서, 제어기(예컨대, 도 1b의 제어기(114))는 메모리 셀의 어레이(예컨대, 도 1b에서 메모리 셀의 어레이(117))를 제1 부분(313-1) 및 제2 부분(313-2)으로 분할하며 제1 세트의 신호(320-5, 320-6, 및 320-7)를 메모리 셀의 어레이의 제1 부분(313-1)으로, 및 제2 세트의 신호(320-2, 320-3, 및 320-4)를 메모리 셀의 어레이의 제2 부분(313-2)으로 인가함으로써 메모리 셀의 어레이 상에서 감지 동작을 수행할 수 있다. 메모리 셀의 어레이의 일부분에 인가된 신호(320)는 메모리 셀의 어레이의 상기 부분 상에서 수행된 사이클(322)의 수에 기초할 수 있다. 메모리 셀의 어레이의 제1 부분(313-1) 및 메모리 셀의 어레이의 제2 부분(313-2)은 상기 부분에서의 데이터의 유형(예컨대, 사용자 데이터 및/또는 메타데이터), 메모리 셀의 어레이의 부분이 디코더로부터 온 거리, 및/또는 메모리 셀의 어레이의 부분의 위치에 기초하여 구별될 수 있다.
본 개시내용의 하나 이상의 실시형태에서, 제1 세트의 신호(320-5, 320-6, 및 320-7)의 제1 신호(320-7) 및 제2 세트의 신호(320-2, 320-3, 및 320-4)의 제1 신호(320-4)는 동시에, 예를 들어, 제1 시간에 인가될 수 있다. 제1 신호(320-7), 제2 신호(320-6), 및 제3 신호(320-5)는 각각 서로 상이할 수 있으며, 여기에서 제1 신호(320-7)는 부분(313-1)이 (322-1) 내지 (322-2) 사이의 사이클 카운트를 가질 때 인가될 수 있고, 제2 신호(320-6)는 (322-2) 내지 (322-3) 사이의 사이클 카운트를 가지며, 제3 신호(320-5)는 부분(313-1)이 (322-3)보다 높고 그리고/또는 (322-3) 내지 (322-4) 사이의 사이클 카운트를 가질 때 인가될 수 있다.
본 개시내용의 하나 이상의 실시형태에서, 제2 세트의 제1 신호(320-4), 제2 신호(320-3), 및 제3 신호(320-2)는 각각 서로 상이할 수 있으며, 여기에서 제1 신호(320-4)는 부분(313-2)이 (322-4) 내지 (322-5) 사이의 사이클 카운트를 가질 때 인가될 수 있고, 제2 신호(320-3)는 (322-5) 내지 (322-6) 사이의 사이클 카운트를 가지며, 제3 신호(320-2)는 부분(313-2)이 (322-6)보다 높고 그리고/또는 (322-6) 내지 (322-7) 사이의 사이클 카운트를 가질 때 인가될 수 있다. 본 개시내용의 하나 이상의 실시형태에서, 부분(313-1) 및 부분(313-2)에 대한 사이클 카운트는 중첩할 수 있다. 예를 들어, (322-4) 및 (322-1)은 동일한 초기 사이클 카운트를 가질 수 있으며 사이클 카운트에 기초하여 인가된 신호는 부분(313-1 및 313-2)에 대해 다양한 및/또는 상이한 증분으로 움직일 수 있다. 부분(313-1 및 313-2)에 대한 사이클 카운트 및 신호 증분은 달라질 수 있으며 일정하거나 또는 동일할 필요는 없다.
도 4는 본 개시내용의 다수의 실시형태에 따른 메모리에서 감지 동작을 수행하는 것과 연관된 다이어그램을 예시한다. 신호는 메모리 셀의 어레이의 부분에서 각각의 메모리 셀의 상태에 대응하는 임계 전압(421)을 식별하기 위해 메모리 셀의 어레이(예컨대, 도 1b에서 메모리 셀의 어레이(117))의 일부분에 인가될 수 있다. 제1 상태, 예컨대 리셋 상태에서의 메모리 셀은 제1 임계 전압 범위(420-9)에 있을 수 있다. 제2 상태, 예컨대 설정 상태에서의 메모리 셀은 제2 임계 전압 범위(420-8)에 있을 수 있다. 제1 임계 전압 범위(420-9) 및 제2 임계 전압 범위(420-8)는 메모리 셀의 어레이의 상기 부분의 사이클 카운트의 수가 증가함에 따라 변할 수 있다. 다시 말해서, 인가된 신호는 메모리 셀의 어레이의 부분의 사이클 카운트의 수에 기초할 수 있다. 예를 들어, 제1 임계 전압 범위(420-9)와 제2 임계 전압 범위(420-8) 사이에 있는 제1 신호(424)를 인가하는 감지 동작은 사이클 카운트가 제1 수(422-8)에 있을 때 인가될 수 있으며 제1 임계 전압 범위(420-9)와 제2 임계 전압 범위(420-8) 사이에 있는 제2 신호(426)를 인가하는 감지 동작은 사이클 카운트가 제2 수(422-9)에 있을 때 인가될 수 있다. 제1 신호(424) 및 제2 신호(426)는 메모리 셀의 어레이의 제1 부분(예컨대, 도 3에서 제1 부분(313-1)) 상에서 수행된 사이클의 수가 메모리 셀의 어레이의 제2 부분(예컨대, 도 3에서 제2 부분(313-2)) 상에서 수행된 사이클의 수의 범위 내에 있을 때 동일할 수 있다.
본 개시내용의 하나 이상의 실시형태에서, 제어기는 메모리 셀의 어레이는 제1 부분 및 제2 부분으로 분할하도록 구성될 수 있다. 메모리 셀의 어레이의 제1 부분은 제1 사이클 카운트(422-8)에 있을 수 있으며 메모리 셀의 어레이의 제2 부분은 제2 사이클 카운트(422-9)에 있을 수 있다. 제어기는 제1 신호(424)를 메모리 셀의 어레이의 제1 부분으로 그리고 제2 신호(426)를 메모리 셀의 어레이의 제2 부분으로 인가함으로써 메모리 셀의 어레이 상에서 감지 동작을 수행하도록 구성될 수 있다.
특정 실시형태가 여기에서 예시되고 설명되지만, 이 기술분야에서의 통상의 기술자는 동일한 결과를 달성하기 위해 산출된 배열이 도시된 특정 실시형태로 대체될 수 있다는 것을 이해할 것이다 본 개시내용은 본 개시내용의 다양한 실시형태의 적응화 또는 변화를 커버하도록 의도된다. 상기 설명은 제한적이 아닌 예시적인 방식으로 이루어졌다는 것이 이해될 것이다. 상기 실시예의 조합, 및 여기에서 구체적으로 설명되지 않은 다른 실시형태는 상기 설명을 검토할 때 이 기술분야의 기술자에게 명백할 것이다. 본 개시내용의 다양한 실시형태의 범위는 상기 구조 및 방법이 사용되는 다른 애플리케이션을 포함한다. 그러므로, 본 개시내용의 다양한 실시형태의 범위는, 이러한 청구항이 자격을 부여받은 등가물의 전체 범위와 함께, 첨부된 청구항을 참조하여 결정되어야 한다.
앞서 말한 상세한 설명에서, 다양한 특징은 개시내용을 간소화할 목적으로 단일 실시예로 함께 그룹화된다. 이러한 개시내용의 방법은 본 개시내용의 개시된 실시형태가 각각의 청구항에서 명확하게 나열된 것보다 많은 특징을 사용해야 한다는 의도를 반영한 것으로 해석되지 않을 것이다. 오히려, 다음의 청구항이 반영하는 바와 같이, 본 발명의 주제는 단일의 개시된 실시형태의 모두 특징보다 적게 있다. 따라서, 다음의 청구항은 상세한 설명으로 통합되며, 각각의 청구항은 별개의 청구항으로서 그 자체로 성립한다.

Claims (20)

  1. 장치로서,
    메모리 셀의 어레이; 및
    제어기로서,
    제1 신호를 상기 메모리 셀의 어레이의 제1 부분으로 그리고 제2 신호를 상기 메모리 셀의 어레이의 제2 부분으로 인가함으로써 상기 메모리 셀의 어레이 상에서 감지 동작을 수행하도록 구성된, 상기 제어기를 포함하는, 장치.
  2. 제1항에 있어서, 상기 제1 신호는 상기 메모리 셀의 어레이의 상기 제1 부분 상에서 수행된 사이클의 수에 기초하며 상기 제2 신호는 상기 메모리 셀의 어레이의 상기 제2 부분 상에서 수행된 사이클의 수에 기초하는, 장치.
  3. 제1항에 있어서, 상기 제1 신호는 상기 메모리 셀의 어레이의 상기 제1 부분의 위치에 적어도 부분적으로 기초하며 상기 제2 신호는 상기 메모리 셀의 어레이의 상기 제2 부분의 위치에 적어도 부분적으로 기초하는, 장치.
  4. 제1항에 있어서, 상기 제1 신호는 상기 장치의 디코더로부터 상기 메모리 셀이 어레이의 상기 제1 부분까지의 거리에 적어도 부분적으로 기초하며 상기 제2 신호는 상기 장치의 상기 디코더로부터 상기 메모리 셀의 어레이의 상기 제2 부분까지의 거리에 적어도 부분적으로 기초하는, 장치.
  5. 제1항에 있어서, 상기 제어기는 상기 메모리 셀의 어레이를 상기 메모리 셀의 어레이의 상기 제1 부분 및 상기 메모리 셀의 어레이의 상기 제2 부분으로 분할하도록 구성되는, 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제어기는 상기 메모리 셀의 어레이의 상기 제1 부분에 제1 마모 균등화 기법(wear leveling scheme)을 그리고 상기 메모리 셀의 어레이의 상기 제2 부분에 제2 마모 균등화 기법을 적용함으로써 상기 메모리 셀의 어레이 상에서 마모 균등화를 수행하도록 구성되는, 장치.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 메모리 셀의 어레이는 상기 메모리 셀의 어레이의 상기 제1 부분 및 상기 메모리 셀의 어레이의 상기 제2 부분을 포함하는 상기 메모리 셀의 어레이의 다수의 부분을 포함하는, 장치.
  8. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 장치는 이동 모바일 애플리케이션에서 사용되는, 장치.
  9. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제1 신호 및 상기 제2 신호는 상기 메모리 셀의 어레이의 상기 제1 부분 상에서 수행된 사이클의 수가 상기 메모리 셀의 어레이의 상기 제2 부분 상에서 수행된 사이클의 수의 범위 내에 있을 때 동일한, 장치.
  10. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 메모리 셀의 어레이의 상기 제1 부분은 사용자 데이터를 포함하며 상기 메모리 셀의 어레이의 상기 제2 부분은 메타데이터를 포함하는, 장치.
  11. 장치로서,
    메모리 셀의 어레이; 및
    제어기로서,
    상기 메모리 셀의 어레이를 하나 이상의 부분으로 분할하도록; 그리고
    다수의 신호를 상기 메모리 셀의 어레이의 하나 이상의 부분에 인가함으로써 상기 메모리 셀의 어레이 상에서 감지 동작을 수행하도록 구성되되, 상기 다수의 신호 중 특정 신호는 특정 부분 상에서 수행된 사이클의 수에 기초하는, 상기 제어기를 포함하는, 장치.
  12. 제11항에 있어서, 상기 제어기는 상기 장치의 디코더로부터의 거리에 기초하여 상기 메모리 셀의 어레이의 상기 하나 이상의 부분을 분할하도록 구성되는, 장치.
  13. 제11항에 있어서, 상기 제어기는 작업부하(workload)에 기초하여 상기 메모리 셀의 어레이의 상기 하나 이상의 부분을 분할하도록 구성되는, 장치.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서, 상기 메모리 셀의 어레이의 각각의 부분은 상이한 업데이트 기술을 이용해서 관리되는, 장치.
  15. 장치로서,
    메모리 셀의 어레이; 및
    제어기로서,
    상기 메모리 셀의 어레이를 제1 부분 및 제2 부분으로 분할하도록;
    상기 메모리 셀의 어레이의 제1 부분에 제1 마모 균등화 기법을 및 상기 메모리 셀의 어레이의 제2 부분에 제2 마모 균등화 기법을 적용함으로써 상기 메모리 셀의 어레이 상에서 마모 균등화를 수행하되, 상기 마모 균등화 기법은 상기 부분 상에서 수행된 사이클의 수에 기초하는, 상기 마모 균등화 수행하도록; 그리고
    제1 세트의 신호를 상기 메모리 셀의 어레이의 제1 부분에 및 제2 세트의 신호를 상기 메모리 셀의 어레이의 제2 부분에 인가함으로써 상기 메모리 셀의 어레이 상에서 감지 동작을 수행하도록 구성되되, 상기 인가된 신호는 상기 부분 상에서 수행된 사이클의 수에 기초하는, 상기 제어기를 포함하는, 장치.
  16. 제15항에 있어서, 상기 제1 세트의 신호의 제1 신호 및 상기 제2 세트의 신호의 제1 신호는 제1 시간에 인가되는, 장치.
  17. 제16항에 있어서, 상기 제1 세트의 신호의 상기 제1 신호는 상기 제1 세트의 신호의 상기 제2 신호와는 상이한, 장치.
  18. 방법으로서,
    제1 신호를 메모리 셀의 어레이의 제1 부분에 그리고 제2 신호를 상기 메모리 셀의 어레이의 제2 부분에 인가함으로써 상기 메모리 셀의 어레이 상에서 감지 동작을 수행하는 단계를 포함하는, 방법.
  19. 제18항에 있어서, 상기 제1 신호는 상기 메모리 셀의 어레이의 상기 제1 부분 상에서 수행된 사이클의 수에 기초하며 상기 제2 신호는 상기 메모리 셀의 어레이의 상기 제2 부분 상에서 수행된 사이클의 수에 기초하는, 방법.
  20. 제19항에 있어서, 상기 메모리 셀의 어레이의 상기 제1 부분 상에서 수행된 사이클의 수는 상기 메모리 셀의 어레이의 상기 제2 부분 상에서 수행된 사이클의 수와는 상이한, 방법.
KR1020207007814A 2017-08-23 2018-08-21 메모리에서의 감지 동작 KR102371039B1 (ko)

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