JP6968975B2 - メモリにおけるプログラム動作 - Google Patents

Description

本開示は概して、メモリデバイス、特に、メモリにおけるプログラム動作のための装置及び方法に関する。

メモリデバイスは典型的には、コンピュータまたは他の電子デバイスにおいて内部の半導体、集積回路として設けられる。揮発性及び不揮発性メモリを含む多くの異なるタイプのメモリが存在する。揮発性メモリは、そのデータを維持するために電力を必要とすることがあり、とりわけ、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及び同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含む。不揮発性メモリは、電力供給されていないときに記憶されたデータを保持することによって永続的データを提供することができ、とりわけ、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）、及び磁気抵抗性ランダムアクセスメモリ（ＭＲＡＭ）など、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、リードオンリメモリ（ＲＯＭ）、電気的消去可能プログラム可能ＲＯＭ（ＥＥＰＲＯＭ）、消去可能プログラム可能ＲＯＭ（ＥＰＲＯＭ）、及び抵抗可変メモリを含むことができる。

広範囲な電気的適用のために揮発性及び不揮発性データ記憶としてメモリも利用される。例えば、パーソナルコンピュータ、ポータブルメモリスティック、デジタルカメラ、携帯電話、ＭＰ３プレイヤ、ムービープレイヤなどのポータブルミュージックプレイヤ、及び他の電子デバイスにおいて不揮発性メモリが使用されることがある。メモリセルは、アレイに配列されることがあり、アレイは、メモリデバイスにおいて使用される。

メモリは、コンピューティングデバイスにおいて使用されるメモリシステムの一部であることがある。メモリシステムは、例えば、ＤＲＡＭなどの揮発性、及び／または、例えば、フラッシュメモリもしくはＲＲＡＭなどの不揮発性メモリを含むことができる。

本開示のいくつかの実施形態に従った、メモリシステムを含むコンピューティングシステムの形式にある装置のブロック図である。 本開示のいくつかの実施形態に従った、メモリデバイスの形式にある装置のブロック図である。 本開示のいくつかの実施形態に従った、メモリセルのアレイの一部分のブロック図である。 本開示のいくつかの実施形態に従った、メモリにおけるプログラム動作を実行することと関連付けられた図を例示する。 本開示のいくつかの実施形態に従った、プログラム動作のいくつかの部分の状態及び信号を例示するテーブルである。 本開示のいくつかの実施形態に従った、プログラム動作のいくつかの部分の状態及び信号を例示するテーブルである。 本開示のいくつかの実施形態に従った、プログラム動作のいくつかの部分の状態及び信号を例示するテーブルである。 本開示のいくつかの実施形態に従った、プログラム動作のいくつかの部分の状態及び信号を例示するテーブルである。

本開示は、メモリにおけるプログラム動作に関連する装置及び方法を含む。実施例の装置は、プログラム動作に応答して、第１の状態に残ることになるメモリセルのアレイの第１の部分に第１のプログラム信号を適用することによって、メモリセルのアレイ上でプログラム動作を実行することができ、第１のプログラム信号は、メモリセルを第２の状態、次いで第１の状態にプログラムする。

本開示の１つ以上の実施形態では、コントローラは、メモリセルのアレイにｒセット信号及び／またはｓリセット信号を適用することによって、メモリセルのアレイ上でプログラム動作を実行するように構成されることができる。ｒセット信号は、例えば、第１の部分及び第２の部分を含むことができる。第１の部分は、例えば、メモリセルをリセット状態にプログラムする信号を含むことができる。第２の部分は、メモリセルをセット状態にプログラムする信号を含むことができる。ｓリセット信号は、第１の部分及び第２の部分を含むことができ、１の部分は、メモリセルをセット状態にプログラムすることができ、第２の部分は、メモリセルをリセット状態にプログラムすることができる。

、
本開示の１つ以上の実施形態では、コントローラは、例えば、プログラム動作をブラインドで実行するように構成されることができ、事前読み出し動作が実行されず、メモリセルについての所望の状態に基づいて、各々のメモリセルにプログラミング信号が適用される。いくつかの実施形態では、プログラム信号は、メモリセルのアレイの各々のメモリセルに適用されることができる。

コントローラはまた、プログラム動作を実行する前に、メモリセルのアレイのメモリセル上で事前読み出し動作を実行するように構成されることができる。事前読み出しは、メモリセルのアレイのメモリセルのどれがプログラム動作の間にプログラムされるかを判定することができる。

本開示の１つ以上の実施形態では、コントローラは、第２の状態から第１の状態に変化することになるメモリセルのアレイの第１の部分に、第１のプログラム信号、例えば、ｒセット信号を適用するように構成される。コントローラはまた、第２の状態から第１の状態に変化することになるメモリセルのアレイの第２の部分に、第２のプログラム信号、例えば、セット信号を適用するように構成される。１つ以上の実施形態では、コントローラは、第１の状態から第２の状態に変化することになるメモリセルのアレイの第３の部分に、第３のプログラム信号、例えば、リセット信号を適用するように構成される。コントローラはまた、第２の状態に残ることになるメモリセルのアレイの第４の部分に、第３のプログラム信号、例えば、リセット信号を適用するように構成されることができる。

本開示の１つ以上の実施形態では、第１の状態はセット状態であり、第２の状態はリセット状態である。セット状態は、１の論理状態に対応する状態であることができ、リセット状態は、０の論理状態に対応する状態であることができるが、実施形態は、それらの論理状態の割り当てに限定されない。また、１つ以上の実施形態では、第１の状態はリセット状態であることができ、第２の状態はセット状態であることができる。

本開示の以下の詳細な説明では、本明細書の一部を形成する添付図面への参照が行われ、図面は、開示のいくつかの実施形態がどのように実施されることができるかの例示によって示される。それらの実施形態は、当業者が本開示の実施形態を実施することを可能にするように十分に詳細に説明され、本開示の範囲から逸脱することなく、他の実施形態が利用されてもよいこと、並びに処理、電気的、及び／または構造的変更が行われてもよいことが理解されよう。

本明細書で使用されるように、「いくつかの（ａ ｎｕｍｂｅｒ ｏｆ）」何かは、そのような事項のうちの１つ以上を指すことができる。例えば、いくつかのメモリデバイスは、メモリデバイスのうちの１つ以上を指すことができる。加えて、特に参照符号に関して本明細書で使用されるような「Ｍ」、「Ｎ」、「Ｓ」、「Ｔ」、「Ｘ」、「Ｙ」などの指示子は、そのように指示されたいくつかの特定の特徴が、本開示のいくつかの実施形態と共に含まれることができることを示す。

本明細書における図は、最初の桁または桁（複数可）が描かれる図の番号に対応し、残りの桁が図面における要素または構成要素を識別する番号付けの取り決めに従う。異なる図の間の同様の要素または構成要素は、同様の桁の使用によって識別されてもよい。認識されるように、本開示のいくつかの追加の実施形態を提供するように、本明細書における様々な実施形態において示される要素が追加、交換、及び／または除去されることができる。加えて、図において設けられる要素の比率及び相対的スケールは、本開示の様々な実施形態を例示することを意図しており、限定的な意味において使用されることはない。

図１Ａは、本開示の１つ以上の実施形態に従った、いくつかのメモリシステム１０４−１…１０４−Ｎの形式にある装置を含むコンピューティングシステムの機能的ブロック図である。本明細書で使用されるように、「装置」は、それらに限定されないが、例えば、回路（複数可）、ダイ（複数可）、モジュール（複数可）、デバイス（複数可）、またはシステム（複数可）など、様々な構造のいずれかまたは構造の組み合わせを指すことができる。図１Ａに例示される実施形態では、メモリシステム１０４−１…１０４−Ｎは、メモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙなどの１つ以上のメモリデバイスを含むことができる。メモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙは、揮発性メモリ及び／または不揮発性メモリを含むことができる。いくつかの実施形態では、メモリシステム１０４−１、…、１０４−Ｎは、マルチチップデバイスを含むことができる。マルチチップデバイスは、いくつかの異なるメモリタイプを含むことができる。例えば、メモリシステムは、いずれかのタイプのモジュール上の不揮発性または揮発性メモリを有するいくつかのチップを含むことができる。図１Ａでは、メモリシステム１０４−１は、チャネル１１２−１を介してホスト１０２に結合され、メモリデバイス１１０−１、…、１１０−Ｘを含むことができる。例えば、メモリデバイス１１０−１は、不揮発性クロスポイントアレイメモリデバイスであることができ、１１０−Ｘは、ＮＡＮＤフラッシュメモリデバイスであることができる。この実施例では、各々のメモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙは、コントローラ１１４を含む。コントローラ１１４は、ホスト１０２からコマンドを受信することができ、メモリデバイス上でコマンドの実行を制御することができる。ホスト１０２は、メモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙにコマンドを送信することができる。例えば、ホストは、同一のチャネル（例えば、チャネル１１２−１）上で、両方とも同一のメモリシステム上にある不揮発性クロスポイントアレイメモリデバイス及びＮＡＮＤフラッシュメモリデバイスと通信することができる。

図１Ａに例示されるように、ホスト１０２は、メモリシステム１０４−１…１０４−Ｎに結合されることができる。いくつかの実施形態では、各々のメモリシステム１０４−１…１０４−Ｎは、チャネルを介してホスト１０２に結合されることができる。図１Ａでは、メモリシステム１０４−１は、チャネル１１２−１を介してホスト１０２に結合され、メモリシステム１０４−Ｎは、チャネル１１２−Ｎを介してホスト１０２に結合される。ホスト１０２は、他のホストシステムの中で、ラップトップコンピュータ、パーソナルコンピュータ、デジタルカメラ、デジタル記録及び再生デバイス、携帯電話、ＰＤＡ、メモリカードリーダ、インタフェースハブであることができ、メモリアクセスデバイス（例えば、プロセッサ）を含むことができる。当業者は、「プロセッサ」が並列処理システム、いくつかのコプロセッサなどの１つ以上のプロセッサを意図することができることを認識するであろう。

ホスト１０２は、メモリシステム１０４−１…１０４−Ｎと通信するためのホストコントローラ１０８を含む。ホストコントローラ１０８は、チャネル１１２−１…１１２−Ｎを介してメモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙにコマンドを送信することができる。ホストコントローラ１０８は、他の動作の中で、データを読み出し、書き込み、及び消去するように、メモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙの各々上でメモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙ、及び／またはコントローラ１１４と通信することができる。物理ホストインタフェースは、メモリシステム１０４−１…１０４−Ｎと物理ホストインタフェースに対する互換性のあるレセプタを有するホスト１０２との間で制御、アドレス、データ、及び他の信号を渡すためのインタフェースを設けることができる。信号は、例えば、チャネル１１２−１…１１２−Ｎを介して、データバス及び／またはアドレスバスなどのいくつかのバス上でホスト１０２とメモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙとの間で通信されることができる。

メモリデバイス上のホストコントローラ１０８及び／またはコントローラ１１４は、制御回路（例えば、ハードウェア、ファームウェア、及び／またはソフトウェア）を含むことができる。１つ以上の実施形態では、ホストコントローラ１０８及び／またはコントローラ１１４は、物理インタフェースを含むプリント回路基板に結合された特定用途向け集積回路（ＡＳＩＣ）であることができる。また、各々のメモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙは、揮発性及び／または不揮発性メモリのバッファ１１６を含むことができる。バッファ１１６は、読み出しコマンド及び／または書き込みコマンドの実行の間に使用されるデータをバッファするために使用されることができる。バッファ１１６は、信号、アドレス信号（例えば、読み出し及び／もしくは書き込みコマンド）、並びに／またはデータ（例えば、書き込みデータ）を記憶するように構成されることができる。バッファは、コマンドが実行されている間に信号及び／またはデータを一時的に記憶することができる。

メモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙは、メモリシステムに対してメインメモリを設けることができ、またはメモリシステムの全体を通じて追加のメモリまたは記憶装置として使用されてもよい。各々のメモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙは、メモリセル（例えば、不揮発性メモリセル）の１つ以上のアレイを含むことができる。アレイは、例えば、ＮＡＮＤアーキテクチャを有するフラッシュアレイであることができる。実施形態は、特定のタイプのメモリデバイスに限定されない。例えば、メモリデバイスは、とりわけ、ＲＡＭ、ＲＯＭ、ＤＲＡＭ、ＳＤＲＡＭ、ＰＣＲＡＭ、ＲＲＡＭ、及びフラッシュメモリを含むことができる。

図１Ａの実施形態は、本開示の実施形態を曖昧にしないように、例示されない追加の回路を含むことができる。例えば、メモリシステム１０４−１…１０４−Ｎは、Ｉ／Ｏ回路を通じてＩ／Ｏ接続上で提供されるアドレス信号をラッチするアドレス回路を含むことができる。アドレス信号は、メモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙにアクセスするように、行デコーダ及び列デコーダによって受信及び復号されることができる。アドレス入力接続の数がメモリデバイス１１０−１、…、１１０−Ｘ、１１０−Ｙの密度及びアーキテクチャに依存することがあることが当業者によって認識されよう。

図１Ｂは、本開示のいくつかの実施形態に従った、メモリデバイスの形式にある装置のブロック図である。図１Ｂでは、メモリデバイス１１０は、コントローラ１１４及びメモリセルのアレイ１１７を含むことができる。コントローラ１１４は、バッファを含むことができる。アレイ１１７は、メモリセルの１つ以上のアレイを含むことができる。１つ以上のアレイは、不揮発性メモリアレイ及び／または揮発性メモリアレイであることができる。

１つ以上の実施形態では、コントローラ１１４は、アレイ１１７上でプログラム動作を実行するように構成されることができる。コントローラ１１４は、プログラム動作に応答して、第１の状態に残ることになるアレイ１１７の第１の部分に第１のプログラム信号を適用することができ、第１のプログラム信号は、アレイ１１７のメモリセルを第２の状態、次いで第１の状態にプログラムする。

図２は、本開示のいくつかの実施形態に従った、メモリセル２０７のアレイ２１７の一部分のブロック図である。アレイ２１７は、本明細書でワードラインと称されてもよい第１の複数の導電ライン（例えば、アクセスライン）２０３−０、２０３−１、…、２０３−Ｔと、本明細書でビットラインと称されてもよい第２の複数の導電ライン（例えば、データ／検知ライン２０５−０、２０５−１、…、２０５−Ｓ）との交差点に位置するメモリセル２０７を有する２つの端子クロスポイントアレイとすることができる。指示子Ｔ及びＳは、様々な値を有することができる。実施形態は、特定の数のワードライン及び／またはビットラインに限定されない。例示されるように、ワードライン２０３−０、２０３−１、…、２０３−Ｔは相互に並列し、ビットライン２０５−０、２０５−１、…、２０５−Ｓに直交し、それは、実質的に相互に並列であるが、実施形態はそれに限定されない。導電ラインは、導電材料（例えば、金属材料）を含むことができる。導電材料の例は、それに限定されないが、他の導電材料の中で、タングステン、銅、チタニウム、アルミニウム、及び／またはそれらの組み合わせを含む。

各々のメモリセル２０７は、本明細書で説明されるいくつかの実施形態に従って、選択デバイス（例えば、アクセスデバイス）と連続して結合されたメモリ素子（例えば、抵抗性メモリ素子）を含んでもよい。メモリ素子及び選択デバイスは、本明細書で更に議論される。

選択デバイスは、データプログラミング（例えば、書き込み、及び／またはデータ検知（例えば、読み出し動作））などの動作を実行するために、メモリ素子を選択／選択解除するように動作することができる（例えば、ターンオン／オフ）。選択デバイスは、他のデバイスの中で、ダイオード、バイポーラジャンクショントランジスタ、ＭＯＳトランジスタ、及び／またはオボニック閾値スイッチであることができる。動作中、データをプログラムし、及び／またはメモリセル２０７からデータを読み出すために、ビットライン及びワードラインに適切な電圧及び／または電流信号（例えば、パルス）が適用されることができる。メモリセル２０７は、セット状態（例えば、低抵抗）またはリセット状態（例えば、高抵抗）にプログラムされることができる。例として、アレイ２１７のメモリセル２０７によって記憶されたデータは、選択デバイスをターンオンし、メモリ素子を通じて電流を検知することによって判定されることができる。読み出されるメモリセル２０７に対応するビットライン上で検知された電流は、メモリ素子の抵抗レベル（例えば、抵抗可変材料の抵抗レベル）に対応し、それは次いで、特定のデータ状態（例えば、バイナリ値）に対応してもよい。アレイ２１７は、当業者によって理解されるように、図２に例示された以外のアーキテクチャを有することができる。

アレイ２１７は、二次元アレイであることができる。例えば、アレイ２１７のメモリセル２０７は、単一のレベルにおいて、アクセスライン２０３−０、２０３−１、…、２０３−Ｔと、データ／検知ライン２０５−０、２０５−１、…、２０５−Ｓとの間に配列されることができる。アレイ２１７は、三次元アレイであることができる。例えば、アレイのメモリセルは、複数のレベルにおいて配列されることができ、複数のレベルの各々は、クロスポイントアーキテクチャにおいて編成されたメモリセルを有する。本開示の三次元アレイの実施形態について、メモリセルの垂直ストリングは、例えば、データライン及びメモリセルの垂直ストリングに結合された複数のアクセスラインに結合されることができる。

アクセスライン２０３−０、２０３−１、…、２０３−Ｔ、及びデータ／検知ライン２０５−０、２０５−１、…、２０５−Ｓは、アレイ２１７の基板材料において形成された（例えば、隣接して形成され、または例えば、真下に形成された）復号回路に結合されることができ、アクセスライン及び／またはデータ／検知ライン上で様々な信号（例えば、電圧及び／または電流）を解釈するために使用されることができる。例として、復号回路は、アクセスライン上で信号を復号するための行復号回路、及びデータ／検知ライン上で信号を復号するための列復号回路を含んでもよい。

本開示において使用されるように、基板材料という用語は、シリコンオンインシュレータ（ＳＯＩ）もしくはシリコンオンサファイヤ（ＳＯＳ）技術、ドープ半導体及びアンドープ半導体、ベース半導体基礎によって支持されるシリコンのエピタキシャル層、従来の金属酸化膜半導体（ＣＭＯＳ）（例えば、金属バックエンドを有するＣＭＯＳフロントエンド）、並びに／または他の半導体構造及び技術を含むことができる。ベース半導体構造または基礎において領域または接合部を形成するための工程段階を介してなど、例えば、アレイ２１７を動作させることと関連付けられた復号回路などの様々な要素（例えば、トランジスタ及び／または回路）が形成されることができる。

メモリセル２０７は、原子材料堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、超臨界流体堆積（ＳＦＤ）、分子線エピタキシ法（ＭＢＥ）、パターンニング、エッチング、充填、化学機械平坦化（ＣＭＰ）、それらの組み合わせ、及び／または他の適切な行程などの様々な工程技術を使用して形成されることができる。本開示のいくつかの実施形態に従って、材料が本来の場で成長してもよい。

図３は、本開示のいくつかの実施形態に従った、メモリにおけるプログラム動作を実行することと関連付けられた図を例示する。１つ以上の実施形態では、ｒセット信号３２０は、第１の部分３３０及び第２の部分３３２を含む。第１の部分３３０は、メモリセルをリセット状態にプログラムする信号を含むことができる。第２の部分３３２は、メモリセルをセット状態にプログラムする信号を含むことができる。ｒセット信号３２０は、選択段階３２８、リセットピーク３２２、リセットスルー３２６、及びセットピーク３２４を含むことができる。１つ以上の実施形態では、選択段階３２８は、ｒセット信号３２０の第１の部分３３０を準備する時間の量を含むことができる。ｒセット信号３２０の第２の部分３３２を準備することと関連付けられた時間は、選択段階３２８の時間、及びｒセット信号３２０の第１の部分３３０を適用することと関連付けられた時間を含むことができる。したがって、ｒセット信号３２０の選択段階３２８と関連付けられた時間は、第２の部分３３２ではなく第１の部分３３０を準備する時間に基づいている。

本開示の１つ以上の実施形態では、第１の状態はセット状態であり、第２の状態はリセット状態である。ｒセット信号３２０の第１の部分３３０は、第１の状態から第２の状態にプログラミングすることを含むことができる。１つ以上の実施形態では、ｒセット信号３２０の第１の部分３３０は、約１５ナノ秒（ｎｓ）を要することがある。ｒセット信号３２０の第２の部分３３２は、第２の状態から第１の状態にプログラミングすることを含むことができる。１つ以上の実施形態では、ｒセット信号３２０の第２の部分３３２は、約５００ナノ秒（ｎｓ）を要することがある。ｒセット信号３２０は、単一の、途切れない信号、または複数の、途切れない信号であることができる。

本開示の１つ以上の実施形態では、プログラム動作の間にｓリセット信号が使用されてもよい。１つ以上の実施形態では、ｓリセット信号は、メモリセルをセット状態にプログラムする第１の部分、及びメモリセルをリセット状態にプログラムする第２の部分を含むことができる。例えば、ｓリセットは、第２の状態から第１の状態にプログラムする図３からの部分３３２と、それに続いて第１の状態から第２の状態にプログラムする図３からの部分３３０とを含むことができる。

図４Ａは、本開示のいくつかの実施形態に従った、プログラム動作４４０のいくつかの部分の状態及び信号を例示するテーブルである。状態４４２は、プログラム動作の前のプログラム状態及びプログラム動作の後のプログラム状態を例示する。信号４４４は、メモリセルの一部分のプログラム状態を維持または変化させるように、メモリセルのアレイのメモリセルの一部分に適用される信号を例示する。プログラム動作４４０の第１の部分４４６は、第１のプログラム状態（例えば、１の論理状態に対応するセット状態）に残るメモリセルにｒセット信号を適用する。ｒセット信号は、設定されたセルのドリフトを打ち消すようにプログラム動作４４０の間にセット状態に残るメモリセルに適用されてもよい。セットオンセット（ｓｅｔ−ｏｎ−ｓｅｔ）低下は、セット状態に既にプログラムされたメモリセルにセット信号が適用されるメモリセルにおいて発生することがある。セットオンセット低下は、メモリセルがプログラム動作の間に状態を変化させないときに発生することがある。ｒセット信号は、メモリセルをリセット状態、次いでセット状態にプログラムすることによって、プログラム動作の後にセット状態に残ることになるメモリセルに対してセットオンセット低下を減少させることができる。

本開示の１つ以上の実施形態では、プログラム動作４４０の第２の部分４４８は、第２のプログラム状態（例えば、０の論理状態に対応するリセット状態）に残るメモリセルにリセット信号を適用する。プログラム動作４４０の第３の部分４５０は、第１のプログラム状態から第２のプログラム状態に変化するメモリセルにリセット信号を適用する。プログラム動作４４０の第４の部分４５２は、第２のプログラム状態から第１のプログラム状態に変化するメモリセルにｒセット信号を適用する。

本開示の１つ以上の実施形態では、プログラム動作は、ブラインドで実行されることができる。プログラム動作は、メモリセルのアレイの各々のメモリセルにプログラム信号を適用することによってブラインドで実行されることができる。

図４Ｂは、本開示のいくつかの実施形態に従った、プログラム動作４５４のいくつかの部分の状態及び信号を例示するテーブルである。状態４４２は、プログラム動作の前のプログラム状態及びプログラム動作の後のプログラム状態を例示する。信号４４４は、メモリセルの一部分のプログラム状態を維持または変化させるようにメモリセルのアレイのメモリセルの一部分に適用される信号を例示する。プログラム動作４５４の第１の部分４６０は、第１のプログラム状態（例えば、１の論理状態に対応するセット状態）に残るメモリセルにｒセット信号を適用する。プログラム動作４５４の第２の部分４６２は、第２のプログラム状態（例えば、０の論理状態に対応するリセット状態）に残るメモリセルにリセット信号を適用する。プログラム動作４５４の第３の部分４６４は、第１のプログラム状態から第２のプログラム状態に変化するメモリセルにリセット信号を適用する。プログラム動作４５４の第４の部分４６４は、第２のプログラム状態から第１のプログラム状態に変化するメモリセルにセット信号を適用する。

本開示の１つ以上の実施形態では、メモリセルのアレイのメモリセル上の事前読み出し動作は、プログラム動作の前に実行されることができる。事前読み出しは、メモリセルのアレイのメモリセルのどれがプログラム動作の間にプログラムされるかを判定することができる。

図４Ｃは、本開示のいくつかの実施形態に従った、プログラム動作４６８のいくつかの部分の状態及び信号を例示するテーブルである。状態４４２は、プログラム動作の前のプログラム状態及びプログラム動作の後のプログラム状態を例示する。信号４４４は、メモリセルの一部分のプログラム状態を維持または変化させるようにメモリセルのアレイのメモリセルの一部分に適用される信号を例示する。プログラム動作４６８の第１の部分４７４は、第１のプログラム状態（例えば、１の論理状態に対応するセット状態）に残るメモリセルにｒセット信号を適用する。プログラム動作４６８の第２の部分４７６は、第２のプログラム状態（例えば、０の論理状態に対応するリセット状態）に残るメモリセルに信号を適用しない。プログラム動作４６８の第３の部分４７８は、第１のプログラム状態から第２のプログラム状態に変化するメモリセルにリセット信号を適用する。プログラム動作４６８の第４の部分４８０は、第２のプログラム状態から第１のプログラム状態に変化するメモリセルにセット信号を適用する。

本開示の１つ以上の実施形態では、メモリセルのアレイのメモリセル上の事前読み出し動作は、プログラム動作の前に実行されることができる。事前読み出しは、メモリセルのアレイのメモリセルのどれがプログラム動作の間にプログラムされるかを判定することができる。

図４Ｄは、本開示のいくつかの実施形態に従った、プログラム動作４８２のいくつかの部分の状態及び信号を例示するテーブルである。状態４４２は、プログラム動作の前のプログラム状態及びプログラム動作の後のプログラム状態を例示する。信号４４４は、メモリセルの一部分のプログラム状態を維持または変化させるようにメモリセルのアレイのメモリセルの一部分に適用される信号を例示する。プログラム動作４８２の第１の部分４８８は、第１のプログラム状態（例えば、１の論理状態に対応するセット状態）に残るメモリセルにｒセット信号を適用する。プログラム動作４８２の第２の部分４９０は、第２のプログラム状態（例えば、０の論理状態に対応するリセット状態）に残るメモリセルにｓリセット信号を適用する。ｓリセット信号は、リセットされたセルのドリフトを打ち消すようにプログラム動作４８２の間にリセット状態に残るメモリセルに適用されてもよい。リセットオンリセット低下は、リセット状態に既にプログラムされたメモリセルにリセット信号が適用されるメモリセルにおいて発生することがある。リセットオンリセット低下は、メモリセルがプログラム動作の間に状態を変化させないときに発生することがある。ｓリセットは、メモリセルをセット状態、次いでリセット状態にプログラムすることによって、プログラム動作の後にリセット状態に残ることになるメモリセルに対してリセットオンリセット低下を減少させることができる。

本開示の１つ以上の実施形態では、プログラム動作４８２の第３の部分４９２は、第１のプログラム状態から第２のプログラム状態に変化するメモリセルにｓリセット信号を適用する。プログラム動作４８２の第４の部分４９４は、第２のプログラム状態から第１のプログラム状態に変化するメモリセルにｒセット信号を適用する。

本開示の１つ以上の実施形態では、プログラム動作は、ブラインドで実行されることができる。プログラム動作は、メモリセルのアレイの各々のメモリセルにプログラム信号を適用することによってブラインドで実行されることができる。

特定の実施形態が本明細書で例示及び説明されてきたが、当業者は、同一の結果を達成するように推測される構成が、示される特定の実施形態と置き換えられることができることを認識するであろう。本開示は、本開示の様々な実施形態の適合または変形を網羅することを意図している。上記説明が例示の方式で行われており、限定的な一つではないことが理解されよう。上記説明を検討すると上記実施形態の組み合わせ、及び本明細書で特に説明されていない他の実施形態が当業者にとって明らかになるであろう。本開示の様々な実施形態の範囲は、上記構造及び方法が使用される他の適用を含む。したがって、本開示の様々な実施形態の範囲は、添付の特許請求の範囲によって権利が与えられる均等物の全体の範囲に沿って、そのような特許請求の範囲を参照して判定されるべきである。

上述した詳細な説明では、開示を合理化する目的により様々な特徴が単一の実施形態に共にグループ化される。この開示の方法は、本開示の開示される実施形態は、各々の請求項に明確に記載された更なる特徴を使用する必要があるという意図を反映するように解釈されない。むしろ、以下の特許請求の範囲が反映するように、発明の主題は、単一の開示される実施形態の全ての特徴にあるわけではない。よって、以下の特許請求の範囲がここでは詳細な説明に組み込まれ、各々の請求項は、別個の実施形態としてそれら自身に基づいている。

Claims (13)

1. メモリセルのアレイと、
   コントローラであって、
   プログラム動作に応答して、第１の状態に残ることになるメモリセルの前記アレイの第１の部分に第１のプログラム信号を適用することによって、メモリセルの前記アレイで前記プログラム動作を実行することであって、前記第１のプログラム信号は、メモリセルを第２の状態、次いで前記第１の状態にプログラムする、前記前記プログラム動作を実行することと、
   前記第２の状態に残ることになるメモリセルの前記アレイの第２の部分に第２のプログラム信号を適用することであって、前記第２のプログラム信号は、メモリセルを前記第１の状態、次いで前記第２の状態にプログラムする、前記第２のプログラム信号を適用することと
   前記第２の状態から前記第１の状態に変化することになるメモリセルの前記アレイの第３の部分に第３のプログラム信号を適用すること
   を行うように構成された、前記コントローラと、
   を含む、装置。
2. 前記コントローラは、前記第１の状態から前記第２の状態に変化することになるメモリセルの前記アレイの前記第３の部分に前記第２のプログラム信号を適用することを行うように構成される、請求項１に記載の装置。
3. 前記コントローラは、前記プログラム動作をブラインドで実行することを行うように構成される、請求項１に記載の装置。
4. 前記コントローラは、前記プログラム動作を実行する前に、メモリセルの前記アレイのメモリセルで、事前読み出し動作を実行するように構成される、請求項１〜２のいずれか一項に記載の装置。
5. 前記事前読み出しは、メモリセルの前記アレイの前記メモリセルのどれが前記プログラム動作の間にプログラムされるかを判定する、請求項４に記載の装置。
6. メモリセルのアレイと、
   コントローラであって、
   プログラム動作に応答して、第１の状態に残ることになるメモリセルの前記アレイの第１の部分に第１のプログラム信号を適用することであって、前記第１のプログラム信号は、メモリセルを第２の状態、次いで前記第１の状態にプログラムする、前記第１のプログラム信号を適用すること、
   前記第２の状態から前記第１の状態に変化することになるメモリセルの前記アレイの第２の部分に前記第１のプログラム信号を適用すること、
   前記第２の状態に残ることになるメモリセルの前記アレイの第３の部分に第２のプログラム信号を適用することであって、前記第２のプログラム信号は、メモリセルを前記第１の状態、次いで前記第２の状態にプログラムする、前記第２のプログラム信号を適用すること、
   前記第２の状態から前記第１の状態に変化することになるメモリセルの前記アレイの第４の部分に第３のプログラム信号を適用すること
   によって、メモリセルの前記アレイで前記プログラム動作を実行することを行うように構成された、前記コントローラと、
   を含む、装置。
7. 前記コントローラは、前記第１の状態から前記第２の状態に変化することになるメモリセルの前記アレイの前記第４の部分に前記第２のプログラム信号を適用することを行うように構成される、請求項６に記載の装置。
8. 前記第１の状態はセット状態であり、前記第２の状態はリセット状態である、請求項６〜７のいずれか一項に記載の装置。
9. 前記第１の状態はリセット状態であり、前記第２の状態はセット状態である、請求項６〜７のいずれか一項に記載の装置。
10. 前記コントローラは、事前読み出し動作を実行せずに前記プログラム動作を実行するように構成される、請求項６〜７のいずれか一項に記載の装置。
11. 前記第１のプログラム信号は、単一の途切れない信号である、請求項６〜７のいずれか一項に記載の装置。
12. メモリセルのアレイと、
    コントローラであって、
    プログラム動作に応答して、第１の状態に残ることになるメモリセルの前記アレイの第１の部分に第１のプログラム信号を適用することであって、前記第１のプログラム信号は、メモリセルを第２の状態、次いで前記第１の状態にプログラムする、前記第１のプログラム信号を適用すること、
    前記第２の状態から前記第１の状態に変化することになるメモリセルの前記アレイの第２の部分に第２のプログラム信号を適用すること、
    前記第１の状態から前記第２の状態に変化することになるメモリセルの前記アレイの第３の部分、及び前記第２の状態に残ることになるメモリセルの前記アレイの第４の部分に第３のプログラム信号を適用することと、
    前記第３のプログラム信号を適用した後、前記第２の状態に残ることになるメモリセルの前記アレイの第４の部分に第４のプログラム信号を適用することであって、前記第４のプログラム信号は、メモリセルを前記第１の状態、次いで前記第２の状態にプログラムする、前記第４のプログラム信号を適用すること
    によって、メモリセルの前記アレイで前記プログラム動作を実行するように構成された、前記コントローラと、
    を含む、装置。
13. 第１の状態に残ることになるメモリセルのアレイの第１の部分に第１のプログラム信号を適用することによって、メモリセルの前記アレイでプログラム動作を実行することを含み、
    前記第１のプログラム信号は、メモリセルを第２の状態、次いで前記第１の状態にプログラムし、
    前記プログラム動作を実行することは、前記第２の状態に残ることになるメモリセルの前記アレイの第２の部分に第２のプログラム信号を適用することであって、前記第２のプログラム信号は、メモリセルを前記第１の状態、次いで前記第２の状態にプログラムする、前記第２のプログラム信号を適用することと、前記第２の状態から前記第１の状態に変化することになるメモリセルの前記アレイの第３の部分に第３のプログラム信号を適用することとを含む、方法。
    

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