JP6867429B2 - 金属ケイ素化合物層を形成する方法及びそこから形成された金属ケイ素化合物層 - Google Patents

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Description

本明細書に記載の実施形態は、一般に、半導体デバイス製造装置及びプロセスの分野に関し、より詳細には、物理的気相堆積（ＰＶＤ）及び高圧アニールプロセスを使用して金属ケイ素化合物相互結合を形成する方法に関する。
次世代デバイスの回路密度が増加し、トランジスタの寸法が縮小し続けるにつれて、ワイヤ相互結合に使用される材料の特性は、電力消費、抵抗−容量（ＲＣ）遅延、及び信頼性を含む主要性能メトリクスに関してデバイス性能を支配し始める。銅は、一般に比較的低い抵抗、したがって高い導電率を示すので、過去２０年間、高度なＵＳＬＩ及びＶＳＬＩ技術におけるワイヤ相互結合に使用されてきた。しかしながら、装置の相互結合配線の幅が、相互結合配線材料の電子平均自由経路（ｅＭＦＰ）以下の寸法に縮小すると、相互結合配線の表面及びそれらの粒界界面での望ましくない側壁電子散乱の結果として、材料の実効抵抗が増加する。したがって、従来相互結合に使用されてきた材料である銅の実効抵抗は、３９ｎｍの銅のｅＭＦＰを下回る幅を有する銅の相互結合では増加し始め、２０ｎｍ以下の幅を有する相互結合では劇的に増加する。加えて、銅の相互結合と共に使用されるバリア層（周囲の誘電材料への銅材料の望ましくない拡散を防ぐため）は、ワイヤ相互結合の全体的な抵抗の増加に更に寄与する。ワイヤ相互結合材料としての銅の１つの有望な代替物は、比較的低い抵抗及び１０ｎｍ未満のｅＭＦＰ（ニッケル対ケイ素材料の組成に応じて）を有するニッケルケイ素化合物であり、それを２０ｎｍ以下、更には１０ｎｍ以下のトレンチ臨界寸法（ＣＤ）を有するワイヤ相互結合に適した材料にする。
ニッケルケイ素化合物のような金属ケイ素化合物は、低抵抗及び熱的に安定な導体材料が望まれるフロントエンドオブライン（ＦＥＯＬ）半導体デバイス製造プロセスにおいて広く使用される。例えば、金属ケイ素化合物は、一般に、ソース、ドレイン、及びゲートデバイス特徴とのオーミック接触を形成するために使用される。残念ながら、金属とケイ素の交互の層をアニーリングして、それらの相互拡散、及び金属原子とケイ素原子との間に固相反応を引き起こすといった、金属ケイ素化合物を形成する従来の方法は、一般に、ワイヤ相互結合を形成するためのプロセスを含むバックエンドオブライン（ＢＥＯＬ）半導体デバイス製造プロセスのより低い熱収支要件と両立しない。
従って、当該技術分野において必要とされるものは、より低い温度で金属ケイ素化合物及び金属ケイ素化合物ワイヤ相互結合を形成する改良された方法である。
本明細書の実施形態は、半導体デバイス製造に関し、より詳細には、物理的気相堆積（ＰＶＤ）及び高圧アニールプロセスシーケンスを使用して金属ケイ素化合物相互結合を形成する方法に関する。
一実施形態では、基板の上に金属とケイ素の層を形成する方法は、ガスを処理チャンバの処理空間（ｐｒｏｃｅｓｓｉｎｇ ｖｏｌｕｍｅ）に流入させることと、処理空間内に配置されたターゲットに電力を印加することと、ターゲットのスパッタリング面に近接した領域にプラズマを形成することと、基板の表面に金属とケイ素の層を堆積することとを含む。本明細書では、ターゲットは、金属ケイ素合金を含み、そのスパッタリング面は、約１０°から約５０°の間で基板の表面に対して傾斜する。
別の実施形態では、複数の相互結合特徴をアニーリングする方法は、そこに供給されたガスを使用して、第１の処理空間を大気圧の約１倍を上回る圧力に加圧することと、第１の処理空間内に配置された基板を約４００℃以下のアニール温度まで加熱することと、基板を約３０秒以上の間、アニール温度で維持することとを含む。この実施形態では、第１処理空間は、第１処理チャンバの処理空間であり、基板は、その中に形成された複数の相互結合特徴を有する誘電体層を含む。複数の相互結合特徴は、ガスを第２の処理空間に流入させることと、第２の処理空間の中に配置されたターゲットに電力を印加することと、第１のターゲットのスパッタリング面に近接した領域にプラズマを形成することと、基板の表面にかつ誘電体層に形成された複数の開口部の中に金属とケイ素の層を堆積することとを含む方法を使用して形成された。この実施形態では、第２の処理空間は、第２処理チャンバの処理空間であり、ターゲットは、金属ケイ素合金を含み、そのスパッタリング面は、約１０°から約５０°の間で基板の表面に対して傾斜した。
別の実施形態では、デバイスは、その上に配置された誘電体層に形成された複数の開口部を有するパターン形成された基板と、対応する複数の相互結合を形成するために複数の開口部に配置された金属ケイ素化合物とを特徴とする。
別の実施形態では、パターン形成された基板は、基板、基板の上に配置された誘電体層、その中に形成された複数の開口部を有する誘電体層、並びに複数の開口部内及び誘電体層のフィールド面に堆積された金属とケイ素の層を特徴とし、ここで、堆積した金属とケイ素の層は、ＭＸＳｉ（１−Ｘ）の原子組成を有する金属及びケイ素の混合物を含み、Ｘは約０．４から約０．６の間である。
別の実施形態では、パターン形成された基板が提供される。パターン形成された基板は、基板と、基板の上に配置された誘電体層と、その中に形成された複数の開口部を含む誘電体層と、複数の開口部の中にかつ誘電体層のフィールド面に堆積されたニッケルとケイ素の層とを含む。本明細書では、堆積したニッケルとケイ素の層は、ＮｉＸＳｉ（１−Ｘ）の原子組成を有する金属及びケイ素の混合物を含み、ここで、Ｘは約０．４から約０．６の間である。
本開示の上記の特徴を詳細に理解できるように、上記で簡単に要約されている本開示のより詳細な説明が、実施形態を参照することによって得られ、実施形態のうちの一部は、添付の図面に示される。しかし、本開示は他の等しく有効な実施形態も許容しうることから、添付される図面は本開示の典型的な実施形態のみを示しており、したがって、本開示の範囲を限定すると見なすべきではないことに、留意されたい。
一実施形態による、本明細書に記載の方法を実施するために使用される例示的なマルチカソード物理的気相堆積（ＰＶＤ）チャンバの概略断面図である。 一実施形態による、基板処理中の図１ＡのＰＶＤチャンバ内に配置されたターゲットと基板との相対位置を示す。 一実施形態による、本明細書に記載の方法を実施するために使用される例示的な高圧アニールチャンバの概略断面図である。 一実施形態による、基板の上に金属とケイ素の層を形成する方法のフロー図である。 一実施形態による、複数の相互結合特徴をアニーリングする方法のフロー図である。 ＡからＤは、一実施形態による、図３Ａ及び図３Ｂに明記された組み合わせ方法を使用して金属ケイ素化合物相互結合を形成することを示す。
本明細書の実施形態は、半導体デバイス製造に関し、より詳細には、物理的気相堆積（ＰＶＤ）及び高圧アニールプロセスシーケンスを使用して金属ケイ素化合物相互結合を形成する方法に関する。いくつかの実施形態では、プロセスシーケンスは、その中に形成された複数の開口部を有する基板の上に金属とケイ素の混合物の層を堆積することと、金属窒化物層などのパッシベーション層を金属とケイ素の層の上に堆積することと、高圧雰囲気中で基板をアニーリングすることとを含む。典型的には、マルチカソードＰＶＤチャンバは、金属とケイ素の層とパッシベーション層との両方を堆積するために使用され、高圧アニールチャンバは、金属とケイ素の層をアニールして低抵抗の金属ケイ素化合物相互結合を形成するために使用される。
本明細書に記載の方法を実施するためにマルチカソード、即ちマルチスパッタリングターゲット、ＰＶＤチャンバを使用することにより、従来の単一ターゲットＰＶＤチャンバで典型的に使用されるよりも小さいターゲット直径が可能になる。窒化物、酸化物、金属及びケイ素合金、並びに金属ケイ素化合物などのいくつかのターゲット材料のターゲット直径がより小さければ、有利には、ターゲットの寿命にわたって、ターゲット表面からの材料の不均一な侵食により、そこから形成されるターゲットが割れる可能性が低下する。ターゲット材料の不均一な磨耗は、堆積プロセス中にそれらの曲げ及び撓みを引き起こすターゲット内の機械的応力を誘発する。ターゲットのこの曲げ及び撓みは、望ましくない亀裂を招く。しかしながら、より小さな直径のターゲットに関連する曲げはより大きな直径のターゲットに関連する曲げよりも小さいので、本明細書で使用されるより小さな直径のターゲットは、望ましくは亀裂が少ない傾向にある。更に、マルチターゲットＰＶＤチャンバを使用すると、基板、及びその上に堆積された金属とケイ素の層を大気条件にさらすことなく、又は第２の処理チャンバへの時間のかかる移送シーケンスを必要とせずに、パッシベーション層を堆積することができる。金属とケイ素の層をアニールするために高圧（例えば、大気圧を上回る）処理チャンバを使用することにより、その低温高圧アニールによって、ＢＥＯＬ熱収支要件に適合するアニール温度、本明細書では４００℃以下のアニール温度で、結晶性の相金属ケイ素化合物層を形成することができる。本明細書で使用されるとき、大気圧は約１バールである。
図１Ａは、一実施形態による、本明細書に記載の方法を実施するために使用される例示的なマルチカソード物理的気相堆積（ＰＶＤ）チャンバの概略断面図である。ＰＶＤチャンバ１００は、１つ又は複数の側壁１０１、チャンバリッド１０２、及びチャンバベース１０３を特徴とし、これらが一緒になって処理空間１０４を画定する。処理空間１０４は、処理空間１０４を準大気圧状態に維持し、そこから処理ガス及び他のガスを排出する１つ又は複数の専用真空ポンプなどの真空に流体的に連結される。
処理空間１０４内に配置された基板支持体１０５は、チャンバベース１０３の下の領域でベローズ（図示せず）によって囲まれるように、チャンバベース１０３を通って密封的に延びる可動支持シャフト１０６上に配置される。本明細書では、ＰＶＤチャンバ１００は、従来、１つ又は複数の側壁１０１のうちの１つの開口部１０８を通る基板支持体１０５への及び基板支持体１０５からの基板４００の移送を容易にするように構成され、基板処理中に、この開口部１０８は、従来、ドア又はバルブ（図示せず）で密閉される。いくつかの実施形態では、支持シャフト１０６は、支持シャフト１０６、したがって基板支持体１０５上に配置された基板４００を基板処理中に軸Ａ周囲で回転させるアクチュエータ（図示せず）に更に結合され、これにより、いくつかのプロセス条件下で、基板４００の表面上の堆積層の厚さの均一性が改善される。
ここで、ＰＶＤチャンバ１００は、複数のカソード１０９を特徴とする。１つ又は複数のカソード１０９は、処理空間１０４内に配置されたターゲットアセンブリ１１０と、ターゲットアセンブリ１１０に結合されたカソードハウジング１１１であって、カソードハウジング１１１及びターゲットアセンブリがハウジング空間（ｈｏｕｓｉｎｇ ｖｏｌｕｍｅ）１１２を画定する、カソードハウジング１１１と、ハウジング空間１１２内に配置された磁石アセンブリ１１３とを特徴とする。いくつかの実施形態では、ターゲットアセンブリ１１０は、ターゲットバッキング板１１５上に配置され、これに接着されたスパッタリングターゲット１１４を含む。他の実施形態では、ターゲットアセンブリ１１０は、スパッタリングされるターゲット材料から形成された単一の本体を備える。いくつかの実施形態では、磁石アセンブリ１１３は、ターゲットアセンブリ１１０の後方の非スパッタリング側にわたって軸Ｂ周囲で磁石アセンブリ１１３を回転させる回転可能なシャフト１１６に結合される。本明細書のカソード１０９の各々は、ＲＦ周波数電源、ＤＣ電源、又はパルスＤＣ電源といった電源１１７に結合される。いくつかの実施形態では、比較的高い抵抗を有する冷却流体が、それと流体連結している冷却流体源（図示せず）によってハウジング空間１１２に提供され、磁石アセンブリ１１３及び隣接するターゲットアセンブリ１１０を冷却する。
通常、ＰＶＤチャンバ１００は、処理空間１０４内に配置され、かつ隣接するターゲットアセンブリ１１０同士の間を延びるシールドアセンブリ（図示せず）を含み、これは、クロストーク（同時スパッタリングプロセス中に、あるカソードの電源から別のカソードの電源への望ましくない電気的干渉）及びクロスターゲット汚染（同時スパッタリング、シーケンシャルスパッタリング、又はシングルスパッタリングプロセス中に、あるカソードのターゲットから別のカソードのターゲット上への材料の望ましくない堆積）を防止するために位置付けられる。
ここで、カソード１０９の各々は、チャンバリッド１０２の外部及びカソードハウジング１１１に結合されたベローズ１２０及び角度調整機構（図示せず）を含む。ベローズ１２０は、チャンバ本体に対するカソードハウジング１１１の角度調整を可能にしつつ、処理空間１０４内への大気ガスの通過、及び処理空間１０４から周囲環境への処理ガスの漏れを防止することによって、処理空間１０４の真空状態を維持するために使用される。角度調整機構は、カソードハウジング１１１、ひいてはそれに結合されたターゲット１１４のスパッタリング面の位置を、基板４００の表面に対してある角度で変更し、次いで固定するために使用されるのだが、これは、図１Ｂを参照して更に詳細に説明される。
図１Ｂは、一実施形態による、基板４００が上昇した基板処理位置にあるときの、カソード１０９のうちのいずれか１つのターゲット１１４と基板４００との相対位置を示す。ターゲット１１４は、基板の表面の平面に最も近いターゲット１１４の部分から測定した垂直距離Ｚだけ、基板４００の表面の平面から離間する。本明細書では、垂直距離Ｚは、約１００ｍｍから約４００ｍｍの間、例えば、約１５０ｍｍから約２５０ｍｍの間、例えば、約２００ｍｍから約３００ｍｍの間、例えば、約２２５ｍｍから約２７５ｍｍの間である。ターゲット１１４のスパッタリング面は、約１０度から約５０度の間、例えば、約２０度から約４０度の間、例えば、約２０度から約３０度の間、又は約３０度から４０度の間などの角度θで、基板４００の表面に対して傾斜する。
典型的には、基板４００は、３００ｍｍ以上の直径を有し、ターゲット１１４は、基板４００の直径よりも小さい直径、例えば、３００ｍｍ未満、２００ｍｍ以下、又は１５０ｍｍ以下、例えば、約５０ｍｍから約２００ｍｍの間、例えば約５０ｍｍから約１５０ｍｍの間、又は約１００ｍｍなどの直径を有する。いくつかの実施形態において、ターゲットの厚さ、例えばターゲットを形成する金属−ケイ素合金の厚さは、約２ｍｍから約５ｍｍの間である。
図２は、一実施形態による、本明細書に記載の方法を実施するために使用される例示的な高圧アニールチャンバの概略断面図である。アニールチャンバ２００は、処理空間２０２を画定するチャンバ本体２０１と、処理空間２０２内に配置された基板支持体２０３とを特徴とする。ここで、アニールチャンバは、基板支持体２０３に埋め込まれた抵抗加熱器２０４などの熱源を使用して、基板支持体２０３上に配置された基板４００を所望の温度まで加熱するように構成された単一基板処理チャンバである。いくつかの実施形態では、基板支持体は、ホットプレートである。いくつかの他の実施形態では、熱源は、基板４００の上方、下方、又は上方及び下方の両方に位置付けられ、そこに向かって熱を放射する複数のランプなどの放射熱源である。いくつかの他の実施形態では、アニールチャンバは、単一のアニールプロセスシーケンスで複数の基板を加熱するように構成されたバッチ処理チャンバである。
本明細書では、処理空間２０２は、高圧ガス源２０５と、１つ又は複数の専用真空ポンプなどの真空源又は共通のＦＡＢ排気機構（ｆａｂ ｅｘｈａｕｓｔ）とに流体的に連結される。ここで、高圧ガス源２０５は、処理空間内の所望の処理圧力より高い圧力を有する１つ又は複数の高圧ガスボンベ（図示せず）を含む。他の実施形態では、高圧ガス源２０５は、そこに供給された１つ又は複数のアニールガスを加圧する１つ又は複数のポンプ（図示せず）を含む。基板処理中、処理空間２０２は、高圧ガス源２０５及び真空源にそれぞれ流体的に連結されたバルブ２０６ａ及び２０６ｂの動作を通して、大気圧よりも高い圧力、例えば約１倍超から約１００倍の間の大気圧で維持されることが望ましい。本明細書では、アニールチャンバ２００は、基板を８００℃まで、典型的には２００℃から８００℃の間の温度まで加熱し維持することができる。本明細書では、アニールチャンバ２００は、図１Ａに記載のマルチカソードＰＶＤチャンバ１００に結合されていない独立型チャンバ又は複数の接続されたチャンバのうちの１つである。他の実施形態（図示せず）では、アニールチャンバ２００及びＰＶＤチャンバ１００は、マルチチャンバ（即ち、クラスタツール）処理システムの一部であり、基板を大気条件にさらすことなく、基板をＰＶＤチャンバ１００からアニールチャンバ２００へ移送可能にする移送チャンバによって結合される。
図３Ａは、一実施形態による、基板の上に金属とケイ素の層を形成する方法のフロー図である。図３Ｂは、一実施形態による、金属とケイ素の層をアニーリングして低抵抗の金属ケイ素化合物ワイヤ相互結合を形成する方法のフロー図である。図４Ａ−４Ｄは、一実施形態による、図３Ａ−３Ｂに明記された組み合わせ方法を使用して金属ケイ素化合物相互結合を形成することを示す。
動作３０１において、方法３００は、スパッタリングガスを処理空間、ここでは第１の処理空間、即ち、図１Ａに記載されたマルチカソードＰＶＤチャンバの処理空間といった、第１の処理チャンバの処理空間に流入させることを含む。典型的には、スパッタリングガスは、不活性ガス、例えば、Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ、Ｘｅ、又はそれらの組み合わせを含む。いくつかの実施形態では、第１処理空間は、堆積プロセスの間、約１０ｍＴｏｒｒ未満、例えば、約５ｍＴｏｒｒ未満、例えば、約１ｍＴｏｒｒ未満、例えば、約０．５ｍＴｏｒｒから約１ｍＴｏｒｒの間の圧力で維持されることが望ましい。
動作３０２において、方法３００は、第１の処理空間内に配置された第１のターゲットに電力を印加することを含む。ここで、第１のターゲットは、金属−ケイ素合金、例えば、ＴｉＳｉ、ＮｉＳｉ、ＰｔＳｉ、又はＣｏＳｉを含む。いくつかの実施形態では、第１のターゲットは、ＮｉＸＳｉ（１−Ｘ）の原子組成を有する非結晶性のニッケル−ケイ素合金を含み、ここで、Ｘは約０．４から約０．６の間、例えば約０．５である。本明細書では、第１のターゲットは、バッキング板、例えば銅バッキング板に接合される。いくつかの実施形態では、第１のターゲットは、堆積プロセス中、約１５℃から約３０℃の間の温度で維持されることが望ましい。
いくつかの実施形態では、第１のターゲットは、炭素、例えば、ＴｉＳｉＣを更に含む。他の実施形態では、第１のターゲットは、金属−金属−ケイ素合金、又は金属−金属−炭素合金、例えば、ＴｉＡｌＳｉ又はＴｉＡｌＣを含む。本明細書の実施形態では、第１のターゲットのスパッタリング面は、約１０°から約５０°の間、例えば、約２０°から約４０°の間で、基板の表面に対して傾斜する。いくつかの実施形態では、第１のターゲットの直径は、基板の直径が３００ｍｍ以上である実施形態の場合のように、基板の直径よりも小さい。いくつかの実施形態では、第１のターゲットの直径は、約５０ｍｍから約２００ｍｍの間、例えば、約２００ｍｍ以下、例えば、約１５０ｍｍ以下である。典型的には、チャンバ構成に応じて、第１のターゲットからスパッタされる材料は、基板表面の約６０％から約８０％の間を覆いうる。したがって、いくつかの実施形態では、方法は、堆積プロセス中に基板を回転させることを更に含む。
通常、第１のターゲットに印加される電力は、ＲＦ周波数（又は他のＡＣ周波数）電源、ＤＣ電源、又はパルスＤＣ電源から供給される。本明細書では、電源は、第１のターゲット、それに結合された第１のターゲットを有するバッキング板に結合され、したがってそれに電気的に結合される。典型的には、使用時に、ターゲットに印加されるＲＦ電力は、約１００ワットから約１０００ワットの間であるか、又はターゲットに印加されるＤＣ電力は、約６００ワットから約１２００ワットの間である。いくつかの実施形態では、ターゲットに印加されるパルスＤＣ電力は、約２５ｋＨｚから約２５０ｋＨｚの間のパルス周波数と、約１０％から約９０％の間のオンタイムデューティサイクルとを有する。
動作３０３において、方法３００は、第１のターゲットのスパッタリング面に近接した領域に第１のプラズマを形成することを含む。
動作３０４において、方法３００は、図４Ａに示されるパターン形成された基板４００のような、基板の表面上に金属とケイ素の層を堆積することを含む。いくつかの実施形態では、方法３００は、金属とケイ素の層をその表面に堆積しつつ、基板を回転させることを更に含む。
いくつかの実施形態では、方法３００は、図４Ｃに示すパッシベーション層４０５などのパッシベーション層を金属とケイ素の層の上に堆積することを更に含む。パッシベーション層の例は、金属が、Ａｌ、Ｃｒ、Ｚｎ、Ｔｉ、若しくはそれらの組み合わせ、又は酸化ケイ素層若しくは窒化ケイ素層のうちの１つである、金属窒化物層又は金属酸化物層を含む。いくつかの実施形態では、パッシベーション層４０５は、金属とケイ素の層４０４ａを堆積するために使用されるのと同じマルチカソードＰＶＤチャンバ内で堆積され、したがって基板が真空を破壊することなく堆積される。いくつかの実施形態では、パッシベーション層４０５は、金属とケイ素の層と同じ処理チャンバ内に堆積されたＴｉＮを含み、したがって基板が真空を破壊することはない。いくつかの実施形態では、ターゲットは、ＴｉＮを含み、スパッタリングガスは、不活性ガス、例えば、Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ、Ｘｅ、又はそれらの組み合わせを含む。ＴｉＮターゲットと不活性スパッタリングガスを使用してＴｉＮパッシベーション層を堆積することは、望ましくは、例えば、その中への不所望な窒化ケイ素形成によって、以前堆積されたニッケルとケイ素の層を損傷する可能性がありうる、ＴｉＮ層を形成するために通常使用される窒素源ガスから形成されたプラズマへの、その上に堆積された金属とケイ素の層を有する基板の曝露を回避する。したがって、いくつかの実施形態では、ＴｉＮ層を堆積するために使用されるスパッタリングガスは、窒素を含まず、これは、スパッタリングガスを形成するために使用されるガスが窒素部分を有していないことを意味する。
他の実施形態では、不活性ガス及び窒素含有ガス、例えばＮ２、ＮＨ３又はそれらの組み合わせを含むスパッタリングガスを処理チャンバに流入させ、第２のターゲット、ここではチタンターゲットにＲＦ電力を印加し、第２のターゲットのスパッタリング面の前にスパッタリングガスのプラズマを形成し、金属とケイ素の層の上にＴｉＮ層を堆積することによって、ＴｉＮ層が堆積される。いくつかの実施形態では、パッシベーション層は、約５ｎｍ以上、例えば、約１０ｎｍ以上、又は約１５ｎｍ以上の厚さＴを有する。典型的には、第２のターゲットは、基板支持体の表面、したがってその上に位置付けられた基板の活性面に対して、約１０°から約５０°の間、例えば約２０°から約４０°の間で傾斜する。
図３Ｂは、一実施形態による、金属とケイ素の層をアニーリングして低抵抗の金属ケイ素化合物ワイヤ相互結合を形成する方法のフロー図である。動作３１１において、方法３１０は、第１処理空間を大気圧の約１倍超、例えば大気圧の約１倍から約１０倍の間、大気圧の約２倍超、約３倍超、約４倍超、又は約５倍超といった、所望の圧力まで加圧することを含む。ここで、第１処理空間は、図２で説明した高圧アニールチャンバ２００などの第１処理チャンバの処理空間である。典型的には、第１の空間は、その内部に高圧ガスを供給することによって加圧される。本明細書で使用される高圧ガス、例えばアニーリングガスの例は、Ａｒ、Ｈｅ、フォーミングガス（Ｈ２とＮ２との混合物）、Ｎ２、Ｏ２、ＣＯ、ＣＯ２、及びそれらの組み合わせを含む。いくつかの実施形態では、アニーリングガスは、Ａｒ、Ｈｅ、又はＮ２のうちの１つ又は組合せである。ここで、第１の処理空間は、動作３１２及び３１３を通して、又は少なくとも動作３１３の期間を通して、所望の圧力で維持される。
動作３１２において、方法３１０は、基板を約４００℃以下のアニール温度まで加熱することを含む。いくつかの実施形態では、アニール温度は、約３５０℃以下であり、又は約３００℃から約４００℃の間、例えば、約３００℃から約３５０℃の間である。他の実施形態では、動作３１１で第１の処理空間が加圧される前に、基板がアニール温度まで加熱される。
動作３１３において、方法３１０は、金属ケイ素化合物層４０４ｂを形成するために、約３０秒以上にわたって、約３０秒から約３時間の間、約３０秒から約６０分の間、約３０秒から約１０分の間など、例えば、約３０秒から約５分の間に、基板をアニール温度に維持することを含む。
いくつかの実施形態では、基板は、その中に形成された複数の開口部を有する誘電体層４０２を含む図４Ｄに示されるパターン形成された基板４００ｂ、並びに複数の相互結合特徴、例えばワイヤ相互結合を形成するために、開口部内に配置された金属とケイ素の層４０４ａのようなパターン形成された基板である。
ここでは、複数の相互結合特徴は、図１Ａで説明したマルチカソードＰＶＤチャンバ１００の処理空間といった第２の処理空間に第１のスパッタリングガスを流入させることと、第２の処理空間内に配置された第１のターゲットに電力を印加することと、第１のターゲットのスパッタリング面に近接した領域に第１のプラズマを形成することと、基板の表面上及び誘電体層に形成された複数の開口部内に金属とケイ素の層を堆積させることとを含む方法を用いて形成された。
方法３１０のさらなる実施形態は、図３Ａに記載された方法３００に明記された実施形態のいずれかを含む。いくつかの実施形態では、方法３００及び３１０の一方又は両方を使用して、幅が約２０ｎｍ未満、高さが幅の２倍以上、かつ抵抗が約３０ｏｈｍ−ｃｍ未満、例えば、約１０ｏｈｍ−ｃｍから約３０ｏｈｍ−ｃｍの間などの複数のニッケルモノケイ素化合物相互結合を形成する。
上述の方法３００及び３１０は、有利には、バックエンドオブライン（ＢＯＥＬ）熱収支要件に適合する処理温度を使用して、２０ｎｍ以下の状況での使用に適したニッケルモノケイ素化合物相互結合といった、低抵抗の結晶性金属ケイ素化合物相互結合の形成を可能にする。
図４Ａは、一実施形態による、例示的なパターン形成された基板４００ａを示す。ここで、パターン形成された基板４００ａは、その上に配置された誘電体層４０２を有する、ケイ素などの半導体材料から形成された基板４０１を含む。通常、誘電体層４０２は、窒化物、炭化物、又はＳｉＯ２、ＳｉＮ、ＳｉＯＣ、ＳｉＣ、ポリアミド、又はそれらの組み合わせなどの低誘電率ポリマー材料で形成され、その中に形成された複数の開口部４０３を有する。いくつかの実施形態では、開口部４０３の各々の幅Ｗは、約２０ｎｍ未満、例えば、約１５ｎｍ未満、約１０ｎｍ未満、約８ｎｍ未満、約７ｎｍ未満、例えば、約５ｎｍ未満である。典型的には、開口部４０３の各々の高さＨは、幅Ｗの約２倍以上である。
ここでは、パターン形成された基板４００ａは、バリア層（例えば、銅などのいくつかの相互結合材料の誘電体層４０２内への望ましくない拡散を防止する材料の層）を含まない。他の実施形態では、パターン形成された基板４００ａは、誘電体層４０２上に配置され、かつ開口部４０３内でライナとして機能する、Ｔａ、ＴａＮ、Ｉｔ、Ｗ、ＷＮ、又はそれらの組み合わせの層などのバリア層（図示せず）を更に含む。いくつかの実施形態では、バリア層は、その後に堆積される金属とケイ素の層と同じ処理チャンバ内で堆積され、したがって、バリア層の堆積と堆積される金属とケイ素の層との間の真空を基板が破壊することがない。
図４Ｂは、方法３００を使用して図４Ａに示すパターン形成された基板４００ａの上に堆積された、ニッケルとケイ素の層などの金属とケイ素の層４０４ａを示す。典型的には、堆積された金属とケイ素の層４０４ａは、実質的に均一なストイキオメトリを有する金属及びケイ素の混合物、例えば均一混合物を含む。本明細書における実質的に均一なストイキオメトリは、金属とケイ素の層４０４ａの表面にわたる両方の位置、又は誘電体層４０２の表面に近い位置、誘電体層４０２の表面から遠い位置、及びそれらの間の位置といった、金属とケイ素の層４０４ａ内の位置で測定されるとき、混合物中の金属対ケイ素の原子比は５％未満で変動するということを少なくとも意味する。いくつかの実施形態では、金属とケイ素の混合物のストイキオメトリは、約４％未満、例えば３％未満、２％未満、例えば１％未満で変動する。
いくつかの実施形態において、堆積された金属とケイ素の層４０４ａは、ＮｉＸＳｉ（１−Ｘ）の実質的に均一なストイキオメトリを有する非結晶性のニッケル−ケイ素合金を含み、ここで、Ｘは約０．４から約０．６の間、例えば約０．５である。いくつかの実施形態において、堆積された金属とケイ素の層４０４ａは、非結晶性のニッケル−ケイ素合金と結晶性のニッケルケイ素化合物との組み合わせを含み、この組み合わせは、ＮｉＸＳｉ（１−Ｘ）の実質的に均一ストイキオメトリ量を有し、ここで、Ｘは約０．４から約０．６の間、例えば約０．５である。いくつかの実施形態では、堆積された金属とケイ素の層４０４ａは、金属及びケイ素の不飽和かつ熱的に不安定な混合物を含む。したがって、本明細書の実施形態は、固相反応によって結晶性の相金属ケイ素化合物を形成するために、堆積された金属とケイ素の層４０４ａの低温高圧アニールを提供する。堆積された金属とケイ素の層４０４ａの低温高圧アニールは、半導体デバイスの低抵抗ワイヤ相互結合としての使用に適した、結晶性のニッケルモノケイ素化合物（ＮｉＳｉ）といった、熱的に安定した結晶性の相金属ケイ素化合物を提供するために、他のダングリングケイ素ボンドの完全な飽和を保証する。ここで、低抵抗とは、金属ケイ素化合物層のシート抵抗が、約６０μｏｈｍ−ｃｍ未満である、約５０μｏｈｍ−ｃｍ未満、約４０μｏｈｍ−ｃｍ未満、例えば、約３０μｏｈｍ−ｃｍ未満などであることを少なくとも意味する。
以上の説明は本開示の実施形態を対象としているが、本開示の基本的な範囲を逸脱することなく、本開示の他の実施形態及び更なる実施形態が考案されてもよく、本開示の範囲は、以下の特許請求の範囲によって決定される。
１００ ｐｖｄチャンバ
１０１ 側壁
１０２ チャンバリッド
１０３ チャンバベース
１０４ 処理空間
１０５ 基板支持体
１０６ 可動支持シャフト
１０８ 開口部
１０９ カソード
１１０ ターゲットアセンブリ
１１１ カソードハウジング
１１２ ハウジング空間
１１３ 磁石アセンブリ
１１４ スパッタリングターゲット
１１５ ターゲットバッキング板
１１６ 回転可能シャフト
１１７ 電源
１２０ ベローズ
２００ アニールチャンバ
２０１ チャンバ本体
２０２ 処理空間
２０３ 基板支持体
２０４ 抵抗加熱器
２０５ 高圧ガス源
２０６ａ バルブ
２０６ｂ バルブ
３００ 方法
３０１ 動作
３０２ 動作
３０３ 動作
３０４ 動作
３１０ 方法
３１１ 動作
３１２ 動作
３１３ 動作
４００ 基板
４００ａ パターン形成された基板
４００ｂ パターン形成された基板
４０１ 基板
４０２ 誘電体層
４０３ 開口部
４０４ａ 金属とケイ素の層
４０４ｂ 金属ケイ素化合物層
４０５ パッシベーション層

Claims (9)

  1. 基板を処理する方法であって、
    基板の上に金属とケイ素の層を形成することであって、
    第１の処理チャンバの処理空間である第１の処理空間に、第１のスパッタリングガスを流入させることと、
    前記第１の処理空間に配置された第１のターゲットに電力を印加することであって、前記第１のターゲットが金属−ケイ素合金を含み、そのスパッタリング面が、１０°から５０°の間で基板の表面に対して傾斜する、電力を印加することと、
    前記第１のターゲットの前記スパッタリング面に近接した領域に第１のプラズマを形成することと、
    前記基板の前記表面に前記金属とケイ素の層を堆積することと
    を含む、金属とケイ素の層を形成すること、および
    第２の処理チャンバの処理空間である第２の処理空間の中で、前記金属とケイ素の層をアニーリングすることであって、
    その内部に供給された加圧ガスを用いて、前記第２の処理空間を大気圧の１倍を上回る圧力まで加圧することと、
    前記基板を４００℃以下のアニール温度まで加熱することと、
    前記基板を３０秒以上の間、前記アニール温度で維持することと
    を含む、前記金属とケイ素の層をアニーリングすること、
    を含む方法。
  2. 前記金属−ケイ素合金の金属が、Ｔｉ、Ｎｉ、Ｐｔ、Ｃｏ、又はそれらの組み合わせである、請求項１に記載の方法。
  3. 前記金属−ケイ素合金が、ＮｉＸＳｉ（１−Ｘ）の原子組成を有する非結晶性のニッケル−ケイ素合金であり、Ｘが０．４から０．６の間である、請求項２に記載の方法。
  4. 前記基板が、その中に形成された複数の開口部を有する誘電体層を含み、前記基板の上に前記金属とケイ素の層を堆積することが、複数のＮｉＳｉ相互結合を形成するために、前記複数の開口部の中に前記金属とケイ素の層を堆積することを含む、請求項３に記載の方法。
  5. 前記第１のターゲットの直径が、２００ｍｍ以下である、請求項１から４のいずれか一項に記載の方法。
  6. 前記金属とケイ素の層の上に、金属酸化物、金属窒化物、酸化ケイ素、窒化ケイ素、又はそれらの組み合わせのうちの１つを含むパッシベーション層を堆積することを更に含む、請求項１から５のいずれか一項に記載の方法。
  7. デバイス製造方法であって、
    その上に配置された誘電体層の中に形成された複数の開口部を有する、パターン形成された基板を提供することと、
    前記複数の開口部の中に結晶性の金属ケイ素化合物を配置することと
    を含み、
    前記結晶性の金属ケイ素化合物を配置することが、
    前記複数の開口部の中にかつ前記誘電体層のフィールド面の上に金属とケイ素の層を形成することであって、
    前記パターン形成された基板が配置された第１の処理チャンバの処理空間である第１の処理空間に、第１のスパッタリングガスを流入させることと、
    前記第１の処理空間に配置された第１のターゲットに電力を印加することであって、前記第１のターゲットが金属−ケイ素合金を含み、そのスパッタリング面が、１０°から５０°の間で前記基板の表面に対して傾斜する、電力を印加することと、
    前記第１のターゲットの前記スパッタリング面に近接した領域に第１のプラズマを形成することと、
    前記複数の開口部の中にかつ前記誘電体層の前記フィールド面の上に前記金属とケイ素の層を堆積することと
    を含む、金属とケイ素の層を形成すること、および
    第２の処理チャンバの処理空間である第２の処理空間の中で、前記金属とケイ素の層をアニーリングすることであって、
    その内部に供給された加圧ガスを用いて、前記第２の処理空間を大気圧の１倍を上回る圧力まで加圧することと、
    前記基板を４００℃以下のアニール温度まで加熱することと、
    前記基板を３０秒以上の間、前記アニール温度で維持することと
    を含む、前記金属とケイ素の層をアニーリングすること、
    を含む、デバイス製造方法。
  8. 前記複数の開口部の中に配置された前記結晶性の金属ケイ素化合物の個々の要素が、２０ｎｍ未満の幅と、前記幅の２倍以上の高さとを有するものとされる、請求項７に記載のデバイス製造方法。
  9. 前記複数の開口部の中に配置された前記結晶性の金属ケイ素化合物は、ニッケルモノケイ素化合物であり、かつ２００μｏｈｍ−ｃｍ以下の抵抗を有するものとされる、請求項７または８に記載のデバイス製造方法。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10622214B2 (en) 2017-05-25 2020-04-14 Applied Materials, Inc. Tungsten defluorination by high pressure treatment
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
KR102405723B1 (ko) 2017-08-18 2022-06-07 어플라이드 머티어리얼스, 인코포레이티드 고압 및 고온 어닐링 챔버
CN111357090B (zh) 2017-11-11 2024-01-05 微材料有限责任公司 用于高压处理腔室的气体输送系统
KR20200075892A (ko) 2017-11-17 2020-06-26 어플라이드 머티어리얼스, 인코포레이티드 고압 처리 시스템을 위한 컨덴서 시스템
KR20230079236A (ko) 2018-03-09 2023-06-05 어플라이드 머티어리얼스, 인코포레이티드 금속 함유 재료들을 위한 고압 어닐링 프로세스
US10950429B2 (en) 2018-05-08 2021-03-16 Applied Materials, Inc. Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom
US11965236B2 (en) 2018-07-17 2024-04-23 Applied Materials, Inc. Method of forming nickel silicide materials
US10748783B2 (en) 2018-07-25 2020-08-18 Applied Materials, Inc. Gas delivery module
WO2020117462A1 (en) 2018-12-07 2020-06-11 Applied Materials, Inc. Semiconductor processing system
US11205589B2 (en) 2019-10-06 2021-12-21 Applied Materials, Inc. Methods and apparatuses for forming interconnection structures
JP7168795B2 (ja) 2019-11-15 2022-11-09 デンカ株式会社 セラミック基板、複合基板及び回路基板並びにセラミック基板の製造方法、複合基板の製造方法、回路基板の製造方法及び複数の回路基板の製造方法
US11901222B2 (en) 2020-02-17 2024-02-13 Applied Materials, Inc. Multi-step process for flowable gap-fill film
JP2021143409A (ja) * 2020-03-13 2021-09-24 日新電機株式会社 スパッタリング装置
WO2023202793A1 (en) * 2022-04-22 2023-10-26 Oerlikon Surface Solutions Ag, Pfäffikon Coating system and method for semiconductor equipment components

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4424101A (en) 1980-11-06 1984-01-03 The Perkin-Elmer Corp. Method of depositing doped refractory metal silicides using DC magnetron/RF diode mode co-sputtering techniques
JPH0521347A (ja) 1991-07-11 1993-01-29 Canon Inc スパツタリング装置
JP3419072B2 (ja) * 1994-04-20 2003-06-23 富士通株式会社 化合物半導体装置の製造方法
US5895274A (en) * 1996-01-22 1999-04-20 Micron Technology, Inc. High-pressure anneal process for integrated circuits
JP3296281B2 (ja) 1998-01-22 2002-06-24 日本電気株式会社 スパッタリング装置及びスパッタリング方法
JP2000357699A (ja) 1999-06-16 2000-12-26 Seiko Epson Corp 半導体装置
KR100321561B1 (ko) 1999-11-16 2002-01-23 박호군 휘발 성분이 포함된 다성분 산화물 강유전체 박막의 제조방법
KR100480634B1 (ko) 2002-11-19 2005-03-31 삼성전자주식회사 니켈 살리사이드 공정을 이용한 반도체 소자의 제조방법
US7268065B2 (en) 2004-06-18 2007-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing metal-silicide features
TWI267183B (en) 2004-09-29 2006-11-21 Sanyo Electric Co Semiconductor device and manufacturing method of the same
US8460519B2 (en) * 2005-10-28 2013-06-11 Applied Materials Inc. Protective offset sputtering
JP4983087B2 (ja) 2006-04-27 2012-07-25 富士通セミコンダクター株式会社 成膜方法、半導体装置の製造方法、コンピュータ可読記録媒体、スパッタ処理装置
US20080311711A1 (en) 2007-06-13 2008-12-18 Roland Hampp Gapfill for metal contacts
US8133793B2 (en) * 2008-05-16 2012-03-13 Sandisk 3D Llc Carbon nano-film reversible resistance-switchable elements and methods of forming the same
JP2010168607A (ja) 2009-01-21 2010-08-05 Institute Of National Colleges Of Technology Japan 組成比制御が可能な対向ターゲット式スパッタ装置
JP2012197463A (ja) 2009-07-03 2012-10-18 Canon Anelva Corp 薄膜の成膜方法
JP6325229B2 (ja) 2012-10-17 2018-05-16 株式会社半導体エネルギー研究所 酸化物膜の作製方法
JP6165577B2 (ja) 2013-09-30 2017-07-19 Hoya株式会社 マスクブランクの製造方法及び転写用マスクの製造方法
JP6254823B2 (ja) 2013-11-01 2017-12-27 Ｊｘ金属株式会社 ニッケルシリサイドスパッタリングターゲット及びその製造方法
JP6221710B2 (ja) 2013-12-10 2017-11-01 住友電気工業株式会社 半導体装置の製造方法
US11183375B2 (en) 2014-03-31 2021-11-23 Applied Materials, Inc. Deposition system with multi-cathode and method of manufacture thereof
US10204764B2 (en) * 2014-10-28 2019-02-12 Applied Materials, Inc. Methods for forming a metal silicide interconnection nanowire structure
WO2016111833A1 (en) 2015-01-09 2016-07-14 Applied Materials, Inc. Direct deposition of nickel silicide nanowire
US20160268127A1 (en) 2015-03-13 2016-09-15 Semiconductor Energy Laboratory Co., Ltd. Oxide and Manufacturing Method Thereof
US9666606B2 (en) 2015-08-21 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10468238B2 (en) 2015-08-21 2019-11-05 Applied Materials, Inc. Methods and apparatus for co-sputtering multiple targets
US9755047B2 (en) * 2015-10-27 2017-09-05 United Microelectronics Corp. Semiconductor process and semiconductor device
US10516060B2 (en) 2016-03-11 2019-12-24 Semiconductor Energy Laboratory Co., Ltd. Composite and transistor
US10388533B2 (en) 2017-06-16 2019-08-20 Applied Materials, Inc. Process integration method to tune resistivity of nickel silicide

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