JP6818946B1 - 半導体レーザ素子およびその製造方法、半導体レーザ装置 - Google Patents

Abstract

ｎ型ＧａＡｓ基板（１０１）の表面に形成されたｎ型クラッド層（１０２）、ｎ型クラッド層（１０２）の表面に形成された活性層（１０３）、活性層（１０３）の表面に形成されたリッジ部（１０４ａ、１０５ａ）を有するｐ型クラッド層（１０４）およびｐ型クラッド層（１０４）の表面に形成されたｐ型コンタクト層（１０５）により構成された半導体層と、前記半導体層の表面を覆い、ｐ型コンタクト層（１０５ａ）の表面に開口部を有する絶縁膜（１５０ａ、１５０ｂ）と、前記開口部を介してｐ型コンタクト層（１０５ａ）に接続され、前記リッジ部に隣接する前記半導体層に設けられた平坦部まで絶縁層（１５０ｂ）の表面に形成された導電層とを備え、前記導電層には、前記リッジ部寄りの前記平坦部に凸状の側壁が設けられ、側壁が半田の拡がりを非発光領域の近傍に留めることで素子間の電気的短絡を防ぐ。

Description

本願は、半導体レーザ素子およびその製造方法、半導体レーザ装置に関するものである。

半導体レーザ素子は、半田を介してジャンクションアップまたはジャンクションダウンでサブマウント上に実装される。高出力、高温動作時の特性改善を目的とする場合は、一般にジャンクションダウンを用いることで、放熱性の確保が図られている。

複数の発光点を持つマルチエミッタ型の半導体レーザ素子においては、高出力化、高性能化、コスト低減の観点から、発光点数の増加に応じて半導体レーザ素子の寸法（幅）を大きくすることは難しい。このため、マルチエミッタ型の半導体レーザ素子は、発光点数の増加に伴い発光点間の間隔が狭くなるため、ジャンクションダウンでサブマウント上に実装する場合には、サブマウントとの接合時に流出した半田が隣接する発光部および電極に接触しやすくなる課題が生じる。

これに対して、例えば特許文献１では、半導体レーザ素子の表面とサブマウントの間に導電層を設けることでクリアランスを確保すると共に、導電層に凹部を形成して、サブマウント電極の表面に形成された半田層を収めるスペースを設けることで、サブマウントへの実装時に半田が流出することを防止する技術が開示されている。

特開２０１９−４０６４号公報（段落００２４、図２）

しかしながら、特許文献１に記載された半導体レーザ素子では、導電層を形成後、これを形状加工して凹部を形成する必要があり、製造コストが更に増加するという問題があった。

本願は、上記のような課題を解決するための技術を開示するものであり、サブマウントとの接合時の半田流出による電気的短絡を防止するとともに、製造コストの低減を図る半導体レーザ素子およびその製造方法、半導体レーザ装置を提供することを目的とする。

本願に開示される半導体レーザ素子は、半導体基板の表面に形成された半導体レーザ素子をジャンクションダウンでサブマウントに接合した半導体レーザ素子であって、前記半導体基板の表面に形成された第１クラッド層、前記第１クラッド層の表面に形成された活性層、前記活性層の表面に形成されたリッジ部を有する第２クラッド層および前記第２クラッド層の表面に形成されたコンタクト層により構成された半導体層と、前記半導体層の表面を覆い、前記コンタクト層の表面に開口部を有する絶縁膜と、前記開口部を介して前記コンタクト層に接続され、前記リッジ部に隣接する前記半導体層に設けられた平坦部まで前記絶縁膜の表面に形成された導電層と、前記リッジ部寄りの前記平坦部に、半田を囲うように形成された側壁としての凸部とを備え、前記凸部は、前記半田が拡がる範囲を非発光領域に留めるとともに、前記凸部および前記平坦部は、前記半田を介して前記サブマウント上の電極と接合されていることを特徴とする。

本願に開示される半導体レーザ素子の製造方法は、半導体基板の表面に形成された第１クラッド層、前記第１クラッド層の表面に形成された活性層、前記活性層の表面に形成されたリッジ部を有する第２クラッド層および前記第２クラッド層の表面に形成されたコンタクト層、により構成された半導体層の表面を覆い、前記コンタクト層の表面に開口部を有する絶縁膜を形成する工程と、前記絶縁膜の表面に、前記リッジ部の隣の前記半導体層に設けられた平坦部の前記リッジ部寄りの位置に側壁の平面視形状の第１下地電極と、前記コンタクト層および前記絶縁膜の表面に、前記開口部を介して前記コンタクト層と接続し、前記第１下地電極を囲い、前記平坦部を覆う前記絶縁膜の表面まで覆う第２下地電極とに、分離して下地電極を形成する工程と、前記第１下地電極に給電する電流値を、前記第２下地電極に給電する電流値よりも大きくして、メッキをする工程とを含むことを特徴とする。

本願によれば、側壁が半田の拡がりを非発光領域の近傍に留めることができ、素子間の電気的短絡を防ぐことができる。また、容易に形成することができることから、製造コストを抑制することができる。

実施の形態１による半導体レーザ素子の構成を示す接合側平面図である。 実施の形態１による半導体レーザ素子の構成を示す断面図である。 実施の形態１による半導体レーザ素子の構成を示す断面図である。 従来の半導体レーザ素子の構成を示す断面図である。 実施の形態１による半導体レーザ素子の他の構成を示す接合側平面図である。 実施の形態１による半導体レーザ素子の他の構成を示す接合側平面図である。 実施の形態１による半導体レーザ素子の他の構成を示す接合側平面図である。 実施の形態２による半導体レーザ素子の構成を示す断面図である。 実施の形態３による半導体レーザ素子の構成を示す断面図である。 実施の形態４による半導体レーザ素子の製造方法を説明するための断面図である。 実施の形態４による半導体レーザ素子の製造方法の手順を示すフローチャート図である

実施の形態１．
図１は、本願の実施の形態１に係る半導体レーザ素子２０１の構成を示す接合側平面図である。図２は図１のＡＡ矢視断面図、図３は図１のＢＢ矢視断面図であり、いずれも実装状態を示す。図１から図３に示すように、半導体レーザ素子２０１は、ｎ型ＧａＡｓ基板１０１、第１クラッド層としてのｎ型クラッド層１０２、活性層１０３、第２クラッド層としてのｐ型クラッド層１０４、ｐ型コンタクト層１０５（１０５ａ、１０５ｂ）で構成される半導体層を備える。ｎ型ＧａＡｓ基板１０１の主面に、順にｎ型クラッド層１０２、活性層１０３、ｐ型クラッド層１０４、ｐ型コンタクト層１０５が積層される。半導体レーザ装置３０１は、サブマウント１１０と半導体レーザ素子２０１とからなる。

発光領域１９０には、発光点となる活性層１０３に積層されるｐ型クラッド層１０４に凸部１０４ａが形成されており、凸部１０４ａに積層されるｐ型コンタクト層１０５ａとでリッジ部を形成する。ｐ型コンタクト層１０５ａの表面以外の半導体層表面は、絶縁膜１５０（１５０ａ、１５０ｂ）で覆われる。ｐ型コンタクト層１０５ａの表面には、ｐ型コンタクト層１０５ａに接する導電層である電極１２０と、電極１２０を覆う導電層である第１の金メッキ層１３１が形成されている。電極１２０および第１の金メッキ層１３１は、発光領域１９０から離れた非発光領域１９１まで伸びている。半導体レーザ素子２０１では、発光領域１９０の間に、底部がｎ型クラッド層１０２の内部に達するアイソレーション溝１５１が設けられ、アイソレーション溝１５１と絶縁膜１５０ａによって半導体レーザ素子１２０が発光領域１９０毎に分離され電気的に絶縁される構成となっている。

非発光領域１９１は、発光領域１９０の側部を絶縁膜１５０ｂで覆って設けられる。本実施の形態１では、非発光領域１９１は、発光領域１９０の半導体層と同様の構成で、ｐ型クラッド層１０４には平坦部分１０４ｂが形成されており、平坦部分１０４ｂに積層されるｐ型コンタクト層１０５ｂの表面が絶縁膜１５０ｂで覆われている。

発光領域１９０と非発光領域１９１の間で、非発光領域１９１の平坦部分の発光領域１９０寄りの位置には、第１の金メッキ層１３１の上に、側壁としての凸部分である第２の金メッキ層１３２（１３２ａ、１３２ｂ）がＣ字形状のパターンで形成され、二層の金メッキ構造とすることで、第１の金メッキ層１３１および導電層としての第２の金メッキ層１３２が半田１４０を介してサブマウント１１０上の電極１１１と接合される。

図４は、従来の半導体レーザ素子の実装状態を示す断面図である。図４に示すように、従来の半導体レーザ素子では、第２の金メッキ層５３２を第１の金メッキ層１３１の上に設けており、これにより半導体レーザ素子の表面とサブマウント１１０間のクリアランスを確保している。このため、半導体レーザ素子をサブマウント１１０上に実装する際に半田１４０が流出し横方向に拡がっても、上方に位置する発光領域１９０−１、１９０−２に接触し難い構造になっている。しかし、従来の半導体レーザ素子では、半田１４０が横方向に拡がる範囲を非発光領域１９１−１の近傍に留めるための工夫は為されていない。このため、サブマウント１１０上に実装する際に、隣接する発光領域１９０−２に接続する電極等に半田１４０が接触し、電気的に短絡した状態になると、半導体レーザ素子の複数の発光点を個別に動作することができない問題が生じる。半導体レーザ素子の発光領域１９０−１と１９０−２の間隔を拡げること無く前記電気的短絡を防止するために、サブマウントの電極１１１の幅を狭くし、半田１４０の横方向の拡がりに対して十分な間隔を確保することも一策ではあるが、サブマウントの電極１１１の幅が狭くなると、半導体レーザ素子をサブマウント１１０上に実装する際の位置合わせに高い精度が必要となり、新たな課題が発生する。

本実施の形態１では、半導体レーザ素子２０１をサブマウント１１０上に実装する際に、非発光領域１９１にＣ字形状のパターンで形成された第２の金メッキ層１３２（１３２ａ、１３２ｂ）を用いて、サブマウント１１０の電極１１１上の半田１４０を囲うように接合することで、第２の金メッキ層１３２のＣ字の中間部１３２ａで発光領域１９０に半田１４０が流出することを防止する壁として機能させ、第２の金メッキ層１３２のＣ字のそれぞれ両端部１３２ｂで半導体レーザ素子２０１の端面に半田１４０が流出することを防止する壁として機能させることにより、半田１４０が拡がる範囲を第２の金メッキ層１３２のＣ字形状の中央部分、つまり非発光領域１９１に留めることができる。

なお、非発光領域１９１で半導体レーザ素子２０１とサブマウント１１０が接合しているため、第２の金メッキ層１３２（１３２ａ、１３２ｂ）を厚くしても、それに起因する応力は発光領域１９０には加わらないか、もしくは僅かであるため、半導体レーザ素子２０１の発光特性は損なわれない。

以上のように、本実施の形態１に係る半導体レーザ素子２０１によれば、ｎ型ＧａＡｓ基板１０１の表面に形成されたｎ型クラッド層１０２、ｎ型クラッド層１０２の表面に形成された活性層１０３、活性層１０３の表面に形成されたリッジ部１０４ａ、１０５ａを有するｐ型クラッド層１０４およびｐ型クラッド層１０４の表面に形成されたｐ型コンタクト層１０５により構成された半導体層と、前記半導体層の表面を覆い、ｐ型コンタクト層１０５ａの表面に開口部を有する絶縁膜１５０（１５０ａ、１５０ｂ）と、前記開口部を介してｐ型コンタクト層１０５ａに接続され、前記リッジ部に隣接する前記半導体層に設けられた平坦部まで絶縁膜１５０ｂの表面に形成された導電層（電極１２０、第１の金メッキ層１３１）とを備え、前記導電層には、前記リッジ部寄りの前記平坦部に側壁となる凸部（第２の金メッキ層１３２）が設けられるようにしたので、側壁としての凸部が半田の拡がりを非発光領域の近傍に留めることができ、素子間の電気的短絡を防ぐことができる。また、容易に形成することができることから、製造コストを抑制することができる。

なお、本実施の形態１では、側壁としての凸部分を、Ｃ字形状の第２の金メッキ層１３２としたが、これに限るものではない。例えば、図５は実施の形態１による半導体レーザ素子の他の構成を示す接合側平面図であり、図５に示すように、側壁としての凸部分を、櫛状の第２の金メッキ層２３２としてもよい。この場合、半導体レーザ素子とサブマウントの接合時に、半田の拡がる範囲を非発光領域の近傍に留めることがでるだけでなく、且つ半田が拡がる範囲が櫛状形状により小領域に分割されているため、半田が偏って拡がることを防止できる。また、半田と第１の金メッキ層及び第２の金メッキ層との接触面積が増加するため、接触抵抗の低減および接合の安定化が期待できる。

また、図６および図７は実施の形態１による半導体レーザ素子の他の構成を示す接合側平面図であり、側壁としての凸部分を、図６の場合には、中央より端の壁厚が薄く、図７の場合には端より中央の壁厚が薄く、形成された第２の金メッキ層３３２、４２３のように、半田の拡がる範囲を非発光領域の近傍に留めるだけでなく、半田１４０の偏りの位置を制御するようにしてもよい。半導体レーザ素子２０１とサブマウント１１０の実装時、半田１４０の拡がりは第２の金メッキ層４３２が障壁となることで第２の金メッキ層４３２の壁厚が薄い領域に偏る。このように、第２の金メッキ層４３２の壁厚を共振器方向に対して半田１４０が偏りを持つように変化させることで、半田１４０に起因する応力が集中する位置を制御できる。また、半田１４０と第１の金メッキ層１３１および第２の金メッキ層４３２との接触面積が増加するため、接触抵抗の低減および接合の安定化が期待できる。

実施の形態２．
実施の形態１では、側壁としての凸部分を第２の金メッキ層１３２の形状で形成したが、実施の形態２では、下地の絶縁膜の形状で形成した場合について説明する。

図８は、本願の実施の形態２に係る半導体レーザ素子２０２の構成を示す断面図であり、実装状態を示す。図８に示すように、本実施の形態２の半導体レーザ素子２０２は、実施の形態１の第２の金メッキ層１３２の替わりに、非発光領域１９１の半導体層であるｐ型コンタクト層１０５ｂの平坦部分を覆う絶縁膜１５０ｂの発光領域１９０寄りに、絶縁膜で形成された凸形状部１５０ｃが、例えばＣ字形状のパターンで側壁として設けられている。絶縁膜で形成された凸形状部１５０ｃは、ｐ型コンタクト層１０５ａの表面から非発光領域１９１のｐ型コンタクト層１０５ｂの平坦部分上の絶縁膜１５０ｂまでを含め電極１２０で覆われ、さらに電極１２０が第１の金メッキ層１３１で覆われている。実施の形態２による半導体レーザ素子２０２のその他の構成については、実施の形態１の半導体レーザ素子２０１と同様であり、対応する部分には同符号を付してその説明を省略する。

本実施の形態２では、半導体レーザ素子２０２をサブマウント１１０上に実装する際に、非発光領域１９１にＣ字形状のパターンで形成された絶縁膜の凸形状部１５０ｃを用いて、サブマウント１１０の電極１１１上の半田１４０を囲うように接合することで、凸形状部１５０ｃを発光領域１９０および半導体レーザ素子２０２の発光部側端面に半田１４０が流出することを防止する壁として機能させ、半田１４０が拡がる範囲を凸形状部１５０ｃのＣ字形状の中央部分、つまり非発光領域１９１に留めることができる。

なお、半田１４０は、絶縁膜の凸形状部１５０ｃに対して外側に位置する（即ち、半田１４０の流出を防止する方向に絶縁膜の凸形状部１５０ｃが位置する）ようにサブマウント１１０の電極１１１上に配置した後、半田１４０を用いて半導体レーザ素子２０２とサブマウント１１０の電極１１１を接合することが望ましい。

以上のように、本実施の形態２に係る半導体レーザ素子２０２によれば、非発光領域１９１の平坦部分を覆う絶縁膜１５０ｂの発光領域１９０寄りに、絶縁膜で形成された凸形状部１５０ｃを設け、電極１２０および第１の金メッキ層１３１で覆うようにしたので、側壁としての凸部が半田の拡がりを非発光領域の近傍に留めることができ、素子間の電気的短絡を防ぐことができる。また、容易に形成することができることから、製造コストを抑制することができる。

実施の形態３．
実施の形態２では、側壁としての凸部分を絶縁膜で形成したが、実施の形態３では、半導体層で形成した場合について説明する。

図９は、本願の実施の形態３に係る半導体レーザ素子２０３の構成を示す断面図であり、実装状態を示す。図９に示すように、本実施の形態３の半導体レーザ素子２０３は、実施の形態１の第２の金メッキ層１３２および実施の形態２の絶縁膜の凸形状部１５０ｃの替わりに、発光領域１９０寄りに、半導体層からなる凸形状部１０４ｂ、１０５ｂが、例えばＣ字形状のパターンで側壁として形成され、端部側に半導体層であるｐ型クラッド層１０４の平坦部分が形成されるように、掘り込まれている。半導体層の表面は、ｐ型コンタクト層１０５ａの表面以外、凸形状部１０４ｂ、１０５ｂの表面を含めて、絶縁膜１５０（１５０ａ、１５０ｂ）で覆われる。半導体層で形成された凸形状部１０４ｂ、１０５ｂは、ｐ型コンタクト層１０５ａの表面からｐ型クラッド層１０４の平坦部分の端部までを含め電極１２０で覆われ、さらに電極１２０が第１の金メッキ層１３１で覆われている。実施の形態３による半導体レーザ素子２０３のその他の構成については、実施の形態１の半導体レーザ素子２０１と同様であり、対応する部分には同符号を付してその説明を省略する。

本実施の形態３では、半導体レーザ素子２０３をサブマウント１１０上に実装する際に、非発光領域１９１にＣ字形状のパターンで形成された半導体層の凸形状部１０４ｂ、１０５ｂを用いて、サブマウント１１０上の半田１４０を囲うように接合することで、凸形状部１０４ｂ、１０５ｂを、発光領域１９０および半導体レーザ素子２０３の発光部側端面に、半田１４０が流出することを防止する壁として機能させ、半田１４０が拡がる範囲を凸形状部１０４ｂ、１０５ｂのＣ字形状の中央部分、つまり非発光領域１９１に留めることができる。

なお、半田１４０は、半導体層の凸形状部１０４ｂ、１０５ｂに対して外側に位置する（即ち、半田１４０の流出を防止する方向に半導体層の凸形状部１０４ｂ、１０５ｂが位置する）ようにサブマウント１１０の電極１１１上に配置した後、半田１４０を用いて半導体レーザ素子２０３とサブマウント１１０を接合することが望ましい。

以上のように、本実施の形態３に係る半導体レーザ素子２０３によれば、発光領域１９０寄りに、半導体層で形成された凸形状部１０４ｂ、１０５ｂを設け、絶縁膜１５０ｂ、電極１２０および第１の金メッキ層１３１で覆うようにしたので、側壁としての凸部が半田の拡がりを非発光領域の近傍に留めることができ、素子間の電気的短絡を防ぐことができる。また、容易に形成することができることから、製造コストを抑制することができる。

実施の形態４．
実施の形態４では、実施の形態１の第１の金メッキ層１３１と第２の金メッキ層１３２を１回のメッキ工程で形成する製造方法について説明する。

図１０は、本願の実施の形態４に係る半導体レーザ素子２０４の製造方法を説明するための断面図であり、実装状態を示す。図１１は、実施の形態４に係る半導体レーザ素子２０４のメッキ工程の手順を示すフローチャート図である。

まず最初に、ｎ型ＧａＡｓ基板１０１の表面に形成されたｎ型クラッド層１０２、ｎ型クラッド層１０２の表面に形成された活性層１０３、活性層１０３の表面に形成されたリッジ部１０４ａ、１０５ａを有するｐ型クラッド層１０４およびｐ型クラッド層１０４の表面に形成されたｐ型コンタクト層１０５ａ、により構成された半導体層において、前記半導体層の表面を覆い、ｐ型コンタクト層１０５ａの表面に開口部を有する絶縁膜１５０（１５０ａ、１５０ｂ）を形成する（ステップＳ１１０１）。

続いて、ｐ型コンタクト層１０５ａおよび絶縁膜１５０（１５０ａ、１５０ｂ）上に、図１０に示すように、下地としての電極１２０を、リッジ部１０４ａ、１０５ａの隣の前記半導体層に設けられた平坦部のリッジ部１０４ａ、１０５ａ寄りの位置に、例えばＣ字形状のバターンの第２の金メッキ層１３２が積層される第１下地電極としての電極１２０ａと、開口部を介してｐ型コンタクト層１０５ａと接続し、電極１２０ａを囲い、リッジ部１０４ａ、１０５ａの隣の半導体層に設けられた平坦部を覆う絶縁膜１５０ｂの表面まで覆う第２下地電極としての電極１２０ｂとに、分離して形成する（ステップＳ１１０２）。

次に、分離して形成した電極１２０ａと電極１２０ｂに、それぞれ異なる電流値で給電し、第２の金メッキ層１３２と第１の金メッキ層１３１を同時に形成する（ステップＳ１１０３）。第２の金メッキ層１３２は、第１の金メッキ層１３１よりも厚く形成するために、電極１２０ａに給電する電流値を電極１２０ｂよりも大きくする。なお、このとき、第１の金メッキ層１３１および第２の金メッキ層１３２は、厚さ方向だけでなく、横方向にもメッキが進展する。

最後に、第１の金メッキ層１３１および第２の金メッキ層１３２が横方向にも進展することで、第１の金メッキ層１３１と第２の金メッキ層１３２が接続し、導通した後（ステップＳ１１０４）、それぞれ所定の厚さに到達する。

以上のように、本実施の形態４に係る半導体レーザ素子の製造方法によれば、ｎ型ＧａＡｓ基板１０１の表面に形成されたｎ型クラッド層１０２、ｎ型クラッド層１０２の表面に形成された活性層１０３、活性層１０３の表面に形成されたリッジ部１０４ａ、１０５ａを有するｐ型クラッド層１０４およびｐ型クラッド層１０４の表面に形成されたｐ型コンタクト層１０５ａ、により構成された半導体層の表面を覆い、ｐ型コンタクト層１０５ａの表面に開口部を有する絶縁膜１５０（１５０ａ、１５０ｂ）を形成する工程と、絶縁膜１５０ｂ上、リッジ部１０４ａ、１０５ａの隣の前記半導体層に設けられた平坦部のリッジ部１０４ａ、１０５ａ寄りの位置に、例えばＣ字形状のバターンの第２の金メッキ層１３２が積層される電極１２０ａと、ｐ型コンタクト層１０５ａおよび絶縁膜１５０ｂ上に、前記開口部を介してｐ型コンタクト層１０５ａと接続し、電極１２０ａを囲い、リッジ部１０４ａ、１０５ａの隣の半導体層に設けられた平坦部を覆う絶縁膜１５０ｂの表面まで覆う電極１２０ｂとに、分離して下地電極１２０を形成する工程と、電極１２０ａに給電する電流値を、電極１２０ｂに給電する電流値よりも大きくして、メッキをする工程とを含むようにしたので、容易に第１の金メッキ層１３１と第２の金メッキ層を形成することができ、側壁としての凸部が半田の拡がりを非発光領域の近傍に留め、素子間の電気的短絡を防ぐことができるだけでなく、製造コストを抑制することができる。

本願は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。

１０２ ｎ型クラッド層（第１クラッド層）、１０３ 活性層、１０４ ｐ型クラッド層（第２クラッド層）、１０４ａ ｐ型クラッド層（リッジ部）、１０５ ｐ型コンタクト層、１０５ａ ｐ型コンタクト層（リッジ部）、１２０ 電極、１２０ａ 電極、１３１ 第１の金メッキ層、１３２ 第２の金メッキ層、１５０、１５０ａ、１５０ｂ 絶縁膜、２０１、２０２、２０３ 半導体レーザ素子、３０１ 半導体レーザ装置。

Claims (9)

1. 半導体基板の表面に形成された半導体レーザ素子をジャンクションダウンでサブマウントに接合した半導体レーザ素子であって、
   前記半導体基板の表面に形成された第１クラッド層、前記第１クラッド層の表面に形成された活性層、前記活性層の表面に形成されたリッジ部を有する第２クラッド層および前記第２クラッド層の表面に形成されたコンタクト層により構成された半導体層と、
   前記半導体層の表面を覆い、前記コンタクト層の表面に開口部を有する絶縁膜と、
   前記開口部を介して前記コンタクト層に接続され、前記リッジ部に隣接する前記半導体層に設けられた平坦部まで前記絶縁膜の表面に形成された導電層と、
   前記リッジ部寄りの前記平坦部に、半田を囲うように形成された側壁としての凸部と
   を備え、
   前記凸部は、前記半田が拡がる範囲を非発光領域に留めるとともに、
   前記凸部および前記平坦部は、前記半田を介して前記サブマウント上の電極と接合されていることを特徴とする半導体レーザ素子。
2. 前記凸部は、Ｃ字型に形成されたことを特徴とする請求項１に記載の半導体レーザ素子。
3. 前記凸部は、櫛型に形成されたことを特徴とする請求項１に記載の半導体レーザ素子。
4. 前記凸部は、壁厚を平面視方向に変化させたことを特徴とする請求項１に記載の半導体レーザ素子。
5. 前記凸部は、前記導電層により形成されたことを特徴とする請求項１から請求項４のいずれか１項に記載の半導体レーザ素子。
6. 前記凸部は、前記絶縁膜により形成され、表面が前記導電層で覆われたことを特徴とする請求項１から請求項４のいずれか１項に記載の半導体レーザ素子。
7. 前記凸部は、前記半導体層により形成され、前記絶縁膜および前記導電層で覆われたことを特徴とする請求項１から請求項４のいずれか１項に記載の半導体レーザ素子。
8. 半導体基板の表面に形成された第１クラッド層、前記第１クラッド層の表面に形成された活性層、前記活性層の表面に形成されたリッジ部を有する第２クラッド層および前記第２クラッド層の表面に形成されたコンタクト層、により構成された半導体層の表面を覆い、前記コンタクト層の表面に開口部を有する絶縁膜を形成する工程と、
   前記絶縁膜の表面に、前記リッジ部の隣の前記半導体層に設けられた平坦部の前記リッジ部寄りの位置に側壁の平面視形状の第１下地電極と、前記コンタクト層および前記絶縁膜の表面に、前記開口部を介して前記コンタクト層と接続し、前記第１下地電極を囲い、前記平坦部を覆う前記絶縁膜の表面まで覆う第２下地電極とに、分離して下地電極を形成する工程と、
   前記第１下地電極に給電する電流値を、前記第２下地電極に給電する電流値よりも大きくして、メッキをする工程と
   を含むことを特徴とする半導体レーザ素子の製造方法。
9. 請求項１から請求項７のいずれか１項に記載の半導体レーザ素子が、半田を介して前記半導体レーザ素子の前記平坦部に対応する前記導電層と、前記リッジ部と反対側の前記側壁の壁面に対応する導電層とで、サブマウントの表面に設けられた電極に接合されたことを特徴とする半導体レーザ装置。

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