JP6812572B2 - 半導体ウェハの表面上への層の堆積の間に配向ノッチを有する半導体ウェハを保持するためのサセプタおよびサセプタを用いることによって層を堆積する方法 - Google Patents

半導体ウェハの表面上への層の堆積の間に配向ノッチを有する半導体ウェハを保持するためのサセプタおよびサセプタを用いることによって層を堆積する方法 Download PDF

Info

Publication number
JP6812572B2
JP6812572B2 JP2019556873A JP2019556873A JP6812572B2 JP 6812572 B2 JP6812572 B2 JP 6812572B2 JP 2019556873 A JP2019556873 A JP 2019556873A JP 2019556873 A JP2019556873 A JP 2019556873A JP 6812572 B2 JP6812572 B2 JP 6812572B2
Authority
JP
Japan
Prior art keywords
susceptor
positions
semiconductor wafer
ring
notch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019556873A
Other languages
English (en)
Other versions
JP2020518129A (ja
Inventor
シャウアー,ラインハルト
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siltronic AG
Original Assignee
Siltronic AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siltronic AG filed Critical Siltronic AG
Publication of JP2020518129A publication Critical patent/JP2020518129A/ja
Application granted granted Critical
Publication of JP6812572B2 publication Critical patent/JP6812572B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68785Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by the mechanical construction of the susceptor, stage or support
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/458Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber
    • C23C16/4582Rigid and flat substrates, e.g. plates or discs
    • C23C16/4583Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally
    • C23C16/4585Devices at or outside the perimeter of the substrate support, e.g. clamping rings, shrouds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68721Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by edge clamping, e.g. clamping ring
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68735Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by edge profile or support profile

Description

本発明は、半導体ウェハの表面上への層の堆積の間に配向ノッチを有する半導体ウェハを保持するためのサセプタに関する。本発明は、サセプタを用いることによって配向ノッチを有する半導体ウェハの表面上に層を堆積する方法にも関し、半導体ウェハは、<100>配向を有する。
先行技術/課題
US2008/0118712A1は、サセプタリングと、サセプタベースとを備える、サセプタを開示している。サセプタリングは、半導体ウェハの裏面の縁部領域に半導体ウェハを配置するための出っ張りを有し、半導体ウェハの表面上に層を堆積する目的のためにサセプタベース上に配置される。配置された半導体ウェハは、サセプタのポケットに位置する。サセプタリングの中央部と外側限界の内側縁部との間の半径は、ポケットの半径を規定する。サセプタリングおよびサセプタベースは、2部品のユニットを形成する。
サセプタリングおよびサセプタベースは、1部品のサセプタとして形成されてもよい。US2007/0227441A1は、このようなサセプタを開示しており、この文献は、エピタキシャル的にコーティングされた半導体シリコンウェハの縁部領域におけるエピタキシャル層の厚さの周期変動に着目している。この理由は、エピタキシャル層が成長する異なる成長速度である。異なる成長速度は、結晶配向に関する。半導体ウェハの表面に隣接する縁部領域において、異なる結晶配向を有する結晶平面が露出する。<100>配向を有する単結晶シリコンの半導体ウェハの場合、結晶配向は、半導体ウェハの外周に沿って周期的に変化する。縁部領域には、エピタキシャル層が比較的迅速に成長する<110>配向を有するそれぞれ90°離間された、4つの場所、およびエピタキシャル層が比較的ゆっくり成長する他の4つの場所に対してそれぞれ45°離間された、4つのさらに別の場所が存在する。縁部領域において、エピタキシャル層の厚さをより均一にするために、US2007/0227441A1は、厚さ変動の周期でサセプタの構造を変化させることを提案している。
この教示は、述べられた厚さ変動が問題となると考えられる半導体ウェハが、縁部領域に配向ノッチを有して提供されることを無視する。表面の<100>配向を有するシリコン半導体ウェハの場合、配向ノッチは、通常、エピタキシャル層が比較的迅速に成長する4つの場所の1つに位置し、4つの<110>結晶方向の1つをマークする。配向ノッチは、場合によっては、このような場所から45°離れて位置し、4つの<100>結晶方向の1つをマークする。
本発明の目的は、配向ノッチの存在を可能にし、縁部領域において述べられた場所で好適に適切な成長条件を提供することである。
本発明の目的は、半導体ウェハの表面上への層の堆積の間に、配向ノッチを有する半導体ウェハを保持するためのサセプタであって、サセプタリングとサセプタベースとを備え、サセプタリングは、半導体ウェハの裏面の縁部領域に半導体ウェハを配置するための配置領域と、配置領域に隣接するサセプタリングの段差形状の外側限界とを備え、サセプタは、4つの位置を有し、4つの位置において、サセプタの構造は、4つのさらに別の位置におけるサセプタの構造と異なり、4つの位置の1つから4つの位置の隣のものまでの間隔は90°であり、4つの位置の1つから隣のさらに別の位置までの間隔は45°であり、4つの位置の1つはノッチ位置であり、ノッチ位置において、サセプタの構造は、サセプタの4つの位置のうちの3つの他の位置におけるサセプタの構造と異なる、サセプタによって達成される。
サセプタリングおよびサセプタベースは、1部品のユニットとしてまたは2部品のユニットとして形成され得る。2部品の構成が好ましく、サセプタベースは、好ましくは、グラファイトフェルトもしくはシリコンカーバイドでコーティングされたグラファイトフェルト、またはシリコンカーバイドでコーティングされたグラファイト、またはシリコンカーバイドからなり、サセプタリングは、好ましくは、シリコンカーバイドまたはシリコンカーバイドでコーティングされた他の材料である。他の材料は、好ましくは、グラファイトまたはシリコンである。
サセプタリングは、半導体ウェハの裏面の縁部領域における半導体ウェハを配置するための配置領域(出っ張り)と、配置領域に隣接する段差形状の外側限界とを備える。配置された半導体ウェハは、サセプタのポケットに位置する。
配置領域は、径方向幅を有し、外側限界の内側縁部から内側に延在する。配置領域は、好ましくは、内側にある部分領域においてまたは完全に、内向きに下がって傾斜するように形成される。
外側限界は、外側限界の内側縁部と外側縁部との間の距離に対応する径方向幅を有する。外側限界は、上側限界表面と、配置領域から上側限界表面まで延在する内側縁部における高さとを有する。外側限界の内側縁部および外側縁部では、サセプタは、それぞれ、厚さを有する。
外周にわたって分配されるサセプタの4つの位置において、サセプタの構造は、外周にわたって分配されるサセプタの4つのさらに別の位置におけるサセプタの構造と異なる。4つの位置は、それぞれ、4つの位置の隣のものから90°の間隔を有し、それぞれ、4つのさらに別の位置の隣のものから45°の間隔を有する。加えて、サセプタの構造は、4つの位置のうちの3つにおいて、4つの位置、ノッチ位置における構造と異なる。
サセプタの構造は、好ましくは、4つの位置のうちの3つから±22.5°の横方向範囲にわたって、周方向に変化しないままである。しかしながら、周方向の構造変化が、4つの位置のうちの3つの直近、たとえば±1°以上の距離で始まり、迅速に、好ましくは4つの位置の構造がすでに±5°以下の距離で達成されるほど迅速に進むように、サセプタを設計することが特に好ましい。
サセプタは、配向ノッチを有する半導体ウェハの表面上に層を堆積する方法において用いられる。半導体ウェハは、<100>配向を有し、上記方法は、配向ノッチおよびサセプタのノッチ位置が半導体ウェハの中央部に向かう線上に配置されるように、サセプタリングの配置領域上に半導体ウェハを配置することと、単一ウェハ反応器において半導体ウェハの表面をコーティングすることとを含む。
半導体ウェハの表面は、半導体ウェハの上側主面であり、エピタキシャル層が堆積され、たとえば(100)面である。配向ノッチは、<110>方向が縁部から離れて向く場所、すなわちエピタキシャル層が比較的迅速に成長する場所の1つにおける、半導体ウェハの縁部領域における窪みである。
半導体ウェハは、好ましくは、シリコン、ゲルマニウムまたはこれらの元素の混合物からなる。しかしながら、それは、SOIウェハ(絶縁体上のシリコン)、結合された半導体ウェハまたは1つ以上のエピタキシャル層で既にコーティングされた基板ウェハであり得る。エピタキシャル層は、好ましくは、シリコン、ゲルマニウムまたはこれらの元素の混合物からなり、場合によってはドーパントを含む。
半導体ウェハは、FZ法(フロートゾーン)またはCZ法によって結晶化された単結晶からスライスされ得る。CZ法は、るつぼに含まれる融解物に核結晶を浸漬することと、融解物から核結晶およびその上に結晶化する単結晶を引き上げることとを含む。
半導体ウェハは、少なくとも200mm、好ましくは少なくとも300mmの直径を有する。
サセプタの構造と組み合わせられる配置領域上における半導体ウェハの本発明に係る配置は、エピタキシャル層の成長のために適合された条件を与える。エピタキシャル層が比較的迅速に成長する4つの場所のうちの3つは、サセプタの4つの位置のうちの3つに対応する。配向ノッチが位置する場所に対応する4つめの場所は、サセプタの4つの位置のうちの4つめの位置、ノッチ位置に対応する。ノッチ位置におけるサセプタの構造は、サセプタの4つの位置のうちの3つにおけるサセプタの構造と異なる。本発明の1つの改良によれば、ノッチ位置におけるサセプタの構造は、サセプタのさらに別の4つの位置におけるサセプタの構造に対応する。本発明の別の改良によれば、サセプタの4つめの位置における構造は、サセプタの4つのさらに別の位置におけるものとは異なる構造である。
本発明に係る装置の上記に記載された実施形態に関して特定された構成は、本発明に係る方法にも対応して適用可能である。本発明に係る実施形態のこれらのおよび他の構成は、図の説明および請求項において説明される。個々の構成は、本発明の実施形態として、単独でまたは組み合わせで実現可能である。さらに、それらは、独立して保護可能である有利な実施形態を説明し得る。
サセプタリングとサセプタベースとを備えるサセプタを示す図である。 平面図で、<100>配向を有する半導体ウェハを示す図である。 垂直断面で、サセプタリングの配置領域上に配置されるサセプタおよび半導体ウェハを示す図である。 垂直断面で、サセプタリングの配置領域上に配置されるサセプタおよび半導体ウェハを示す図である。 平面図で、サセプタリング6の配置領域8上にあるサセプタリング6および半導体ウェハ2の詳細を示す図である。 配置領域およびサセプタリングの外側限界の内側縁部の一部の側面図である。 各々の場合において、表面上へのエピタキシャル層の堆積後の半導体ウェハの裏面のトポグラフィを示す図である。 各々の場合において、表面上へのエピタキシャル層の堆積後の半導体ウェハの裏面のトポグラフィを示す図である。
本発明に係る例示の実施形態の詳細な説明
図1は、サセプタベース7、サセプタリング6および配向ノッチ3を有する半導体ウェハ2の相対配置を示す。使用の間、サセプタリング6はサセプタベース7上にあり、半導体ウェハ2はサセプタリング6の配置領域8上にある。サセプタベース7およびサセプタリング6の直径は同じであってもよい。しかしながら、サセプタベース7の直径は、サセプタリング6の直径よりも大きくてもよい。図から逸脱するものとして、サセプタリング6およびサセプタベース7は、1部品のユニットを形成してもよい。
図2は、配向ノッチ3を有する半導体ウェハ2を示す。半導体ウェハ2は、<100>配向を有する。半導体ウェハ2の上側表面は、たとえば、(100)平面である。配向ノッチ3は、90°離間される半導体ウェハの外周の周りに分配される、半導体ウェハの縁部の領域における対応する平面を指す4つの<110>結晶方向の1つをマークする。4つの<110>結晶方向の1つでは、エピタキシャル層は4つの<100>結晶方向が指す縁部の領域における平面上よりも比較的高い速度で成長する。
これに対応して、本発明に係るサセプタ1は、4つの位置を有する。4つの位置では、サセプタの構造は、4つのさらに別の位置でサセプタが有する構造と異なる。4つの位置の1つから隣の位置までの間隔は90°であり、4つの位置の1つから隣のさらに別の位置までの間隔は45°である。加えて、4つの位置の1つにおけるサセプタの構造は、3つの他の位置においてサセプタが有する構造と異なる。その配向ノッチ3およびノッチ位置が半導体ウェハの中央部に向かう線上に配置されるように、サセプタの使用の間に<100>配向を有する半導体ウェハをサセプタリングの配置領域上に配置することが意図されるため、この1つの位置は、以下、ノッチ位置とよばれる。
図3は、垂直断面で、サセプタ1およびサセプタリング6の配置領域8上に配置される半導体ウェハ2を示す。垂直断面は、0°で識別されるノッチ位置、およびノッチ位置に対向し180°で識別される位置を通過する。
本発明に係るサセプタの第1の実施形態は、サセプタ1の4つの位置のうちの3つにおける、半導体ウェハの外側縁部5とサセプタリング6の外側限界10の内側縁部11との間の距離Aが、4つめの位置、ノッチ位置におけるものよりも小さく、サセプタのさらに別の4つの位置におけるものよりも小さいことを与える。ノッチ位置において、サセプタは、さらに別の4つの位置におけるものと同じ構造を有してもよく、または内向きの配置領域の突起13(図5)によってさらに特徴付けられる構造を有してもよく、または内向きの配置領域の突起13および内向きの外側限界の突起14(図6)によってさらに特徴付けられる構造を有してもよい。
本発明に係るサセプタの第2の実施形態は、サセプタ1の4つの位置のうちの3つの位置における、サセプタリング6の配置領域8の径方向幅Wが、4つめの位置、ノッチ位置におけるものよりも小さく、サセプタのさらに別の4つの位置におけるものよりも小さいことを与える。ノッチ位置において、サセプタは、さらに別の4つの位置におけるものと同じ構造を有してもよく、または内向きの配置領域の突起13(図5)によってさらに特徴付けられる構造を有してもよく、または内向きの配置領域の突起13および内向きの外側限界の突起14(図6)によってさらに特徴付けられる構造を有してもよい。
本発明に係るサセプタの第3の実施形態は、サセプタ1の4つの位置のうちの3つの位置における、サセプタリングの外側限界の高さHが、4つめの位置、ノッチ位置におけるものよりも大きく、サセプタ1のさらに別の4つの位置におけるものよりも大きいことを与える。ノッチ位置において、サセプタは、さらに別の4つの位置におけるものと同じ構造を有してもよく、または内向きの配置領域の突起13(図5)によってさらに特徴付けられる構造を有してもよく、または内向きの配置領域の突起13および内向きの外側限界の突起14(図6)によってさらに特徴付けられる構造を有してもよい。
本発明に係るサセプタの第4の実施形態は、サセプタ1の4つの位置のうちの3つの位置における、サセプタ1の厚さDが、4つめの位置、ノッチ位置におけるものよりも小さく、サセプタ1のさらに別の4つの位置におけるものよりも小さいことを与える。ノッチ位置において、サセプタは、さらに別の4つの位置におけるものと同じ構造を有してもよく、または内向きの配置領域の突起13(図5)によってさらに特徴付けられる構造を有してもよく、または内向きの配置領域の突起13および内向きの外側限界の突起14(図6)によってさらに特徴付けられる構造を有してもよい。
本発明に係るサセプタの第5の実施形態は、サセプタ1の4つの位置のうちの3つの位置における、サセプタリング6の外側限界の径方向幅Bが、4つめの位置、ノッチ位置におけるものよりも小さく、サセプタのさらに別の4つの位置におけるものよりも小さいことを与える。ノッチ位置において、サセプタは、さらに別の4つの位置におけるものと同じ構造を有してもよく、または内向きの配置領域の突起13(図5)によってさらに特徴付けられる構造を有してもよく、または内向きの配置領域の突起13および内向きの外側限界の突起14(図6)によってさらに特徴付けられる構造を有してもよい。
本発明に係るサセプタの第6の実施形態は、サセプタ1の4つの位置のうちの3つの他の位置における、サセプタリング6の外側限界10が、外側限界6の内側縁部11から外側限界6の外側縁部12まで、高さHから高さHまで減少し、サセプタ1のノッチ位置およびサセプタのさらに別の4つの位置において高さHでとどまることを与える(図4)。高さHは、好ましくは、サセプタリングの配置領域上にある半導体ウェハの上表面の平面に届く。ノッチ位置において、サセプタは、さらに別の4つの位置におけるものと同じ構造を有してもよく、または内向きの配置領域の突起13(図5)によってさらに特徴付けられる構造を有してもよく、または内向きの配置領域の突起13および内向きの外側限界の突起14(図6)によってさらに特徴付けられる構造を有してもよい。
図5は、平面図で、サセプタリング6、およびサセプタリング6の配置領域8上にある半導体ウェハ2の詳細を示す。サセプタのノッチ位置の周りの領域が示される。半導体ウェハ2の配向ノッチ3は、サセプタリング6の配置領域8の突起13が下に敷かれ得る。この場合、突起13がなければ、配向ノッチ3は、配置領域8の内側縁部を超えて内側に突出し得る。突起13の外側の領域、すなわち4つの位置のうちの他の3つの位置およびサセプタ1のさらに別の4つの位置において、配置領域8の径方向幅Wは、ノッチ位置よりも小さい。
図6は、配置領域8、およびサセプタリング6の外側限界10の内側縁部11の一部の側面図を示す。サセプタのノッチ位置の周りの領域が示される。サセプタ1のこの位置には、内向きに外側限界10の突起14が存在し得る。突起14は、好ましくは、配置領域8上に配置される半導体ウェハの配向ノッチ3の中へ突出するように形成される。
例示の実施形態の上記の説明は、例示として与えられるものとして理解されるべきである。これによってなされた開示は、第一に当業者に本発明およびそれに関する利点を理解させることを可能にし、第二に当業者の理解内で説明された構造および方法の明らかな代替物および変形物を包含する。したがって、すべてのこのような代替物および修正物ならびに等価物は、請求の保護の範囲によってカバーされることが意図される。
上記の説明は、配向ノッチが4つの<110>結晶方向の1つをマークするときの状況を考慮する。配向ノッチが4つの<100>結晶方向の1つをマークする場合、以下の条件の1つがその代わりに当てはまることが好ましい:
a)半導体ウェハが配置領域上にある状況において、サセプタの4つの位置のうちの3つの他の位置における、半導体ウェハの外側縁部とサセプタリングの外側限界の内側縁部との間の距離Aは、サセプタのノッチ位置におけるものよりも大きく、サセプタのさらに別の4つの位置におけるものよりも大きい;
b)サセプタの4つの位置のうちの3つの他の位置における、サセプタリングの配置領域の径方向幅Wは、サセプタのノッチ位置におけるものよりも大きく、サセプタのさらに別の4つの位置におけるものよりも大きい;
c)サセプタの4つの位置のうちの3つの他の位置における、サセプタリングの外側限界の高さHは、サセプタのノッチ位置におけるものよりも小さく、サセプタのさらに別の4つの位置におけるものよりも小さい;
d)サセプタの4つの位置のうちの3つの他の位置における、サセプタの厚さDは、サセプタのノッチ位置におけるものよりも大きく、サセプタのさらに別の4つの位置におけるものよりも大きい;
e)サセプタの4つの位置のうちの3つの他の位置における、サセプタリングの外側限界の径方向幅Bは、サセプタのノッチ位置におけるものよりも大きく、サセプタのさらに別の4つの位置におけるものよりも大きい;
f)サセプタリングの外側限界は、外側限界の内側縁部から外側限界の外側縁部まで、サセプタの4つの位置のうちの3つの他の位置において高さHでとどまり、サセプタのノッチ位置およびサセプタのさらに別の4つの位置において、高さHから高さHまで減少する。
実施例
<100>配向および300mmの直径を有する単結晶シリコンの半導体ウェハが、単一ウェハ反応器において、シリコンのエピタキシャル層でコーティングされた。エピタキシャル層の厚さは、2μmであった。サセプタは、第6の実施形態にしたがって形成された。半導体ウェハは、<110>方向をマークする配向ノッチを有し、配向ノッチおよびサセプタのノッチ位置が半導体ウェハの中央部に向かう線上に配置されるように、サセプタ上へ配置された。加えて、ノッチ位置におけるサセプタ上には、内向きの配置領域の突起および内向きの外側限界の突起の両方が存在した。
サセプタのこの構成によれば、ESFQRmaxおよび1mmの縁部除外として表現される、150nm以下の縁部領域における平坦度が達成された。特に、この方法で、「ノッチバンプ」として知られる、配向ノッチの領域における半導体ウェハの裏面上への成長の発生を抑制することも可能になった。
図7は、このような半導体ウェハの裏面のトポグラフィを示し、図8は、比較として、サセプタがノッチ位置に突起を有しないため抑制されることができなかった「ノッチバンプ」を有する半導体ウェハの裏面のトポグラフィを示す。
1 サセプタ
2 半導体ウェハ
3 半導体ウェハの配向ノッチ
4 層
5 半導体ウェハの外側縁部
6 サセプタリング
7 サセプタベース
8 サセプタリングの配置領域
9 配置領域の内側縁部
10 サセプタリングの外側限界
11 外側限界の内側縁部
12 外側限界の外側縁部
13 配置領域の突起
14 外側限界の突起

Claims (8)

  1. 半導体ウェハの表面上への層の堆積する間に、配向ノッチを有する前記半導体ウェハを保持するためのサセプタであって、
    サセプタリングと、サセプタベースと、を備え、
    前記サセプタリングは、前記半導体ウェハの裏面の縁部領域に前記半導体ウェハを配置するための配置領域と、前記配置領域に隣接する前記サセプタリングの段差形状の外側限界とを備え、
    前記サセプタは、4つの位置を有し、前記4つの位置において、前記サセプタの構造がさらに別の4つの位置における前記サセプタの構造と異なり、
    前記4つの位置の1つから前記4つの位置の隣のものまでの間隔は90°であり、前記4つの位置の1つから隣のさらに別の位置までの間隔は45°であり、
    前記4つの位置の1つは、ノッチ位置であり、前記ノッチ位置において、前記サセプタの構造は、前記サセプタの前記4つの位置のうちの3つの他の位置における前記サセプタの構造と異なり、
    前記サセプタの前記ノッチ位置に、内向きの前記配置領域の突起および内向きの前記外側限界の突起が存在する、サセプタ。
  2. 半導体ウェハが前記配置領域上にある状況において、前記サセプタの前記4つの位置のうちの前記3つの他の位置における、前記半導体ウェハの外側縁部と前記サセプタリングの前記外側限界の内側縁部との間に存在する距離Aは、前記サセプタの前記ノッチ位置におけるものよりも小さく、前記サセプタの前記さらに別の4つの位置におけるものよりも小さい、請求項1に記載のサセプタ。
  3. 前記サセプタの前記4つの位置のうちの前記3つの他の位置における、前記サセプタリングの前記配置領域の径方向幅Wは、前記サセプタの前記ノッチ位置におけるものよりも小さく、前記サセプタの前記さらに別の4つの位置におけるものよりも小さい、請求項1に記載のサセプタ。
  4. 前記サセプタの前記4つの位置のうちの前記3つの他の位置における、前記サセプタリングの前記外側限界の高さHは、前記サセプタの前記ノッチ位置におけるものよりも大きく、前記サセプタの前記さらに別の4つの位置におけるものよりも大きい、請求項1に記載のサセプタ。
  5. 前記サセプタの前記4つの位置のうちの前記3つの他の位置における,前記サセプタの厚さDは、前記サセプタの前記ノッチ位置におけるものよりも小さく、前記サセプタの前記さらに別の4つの位置におけるものよりも小さい、請求項1に記載のサセプタ。
  6. 前記サセプタの前記4つの位置のうちの前記3つの他の位置における、前記サセプタリングの前記外側限界の径方向幅Bは、前記サセプタの前記ノッチ位置におけるものよりも小さく、前記サセプタの前記さらに別の4つの位置におけるものよりも小さい、請求項1に記載のサセプタ。
  7. 前記サセプタリングの前記外側限界は、前記サセプタの前記4つの位置のうちの前記3つの他の位置において、前記外側限界の内側縁部から前記外側限界の外側縁部まで、高さHから高さHまで減少し、前記サセプタの前記ノッチ位置および前記サセプタの前記さらに別の4つの位置において、前記Hでとどまる、請求項1に記載のサセプタ。
  8. 配向ノッチを有する半導体ウェハの表面上に層を堆積する方法であって、前記半導体ウェハは、<100>配向を有し、
    前記配向ノッチおよび前記サセプタの前記ノッチ位置が前記半導体ウェハの中央部に向かう線上に配置されるように、請求項1から請求項のいずれか1項に記載のサセプタリング上に、前記半導体ウェハを配置することと、
    単一ウェハ反応器において前記半導体ウェハの前記表面をコーティングすることと、を含む、方法。
JP2019556873A 2017-04-20 2018-04-17 半導体ウェハの表面上への層の堆積の間に配向ノッチを有する半導体ウェハを保持するためのサセプタおよびサセプタを用いることによって層を堆積する方法 Active JP6812572B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102017206671.7A DE102017206671A1 (de) 2017-04-20 2017-04-20 Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe während des Abscheidens einer Schicht auf einer Vorderseite der Halbleiterscheibe und Verfahren zum Abscheiden der Schicht unter Verwendung des Suszeptors
DE102017206671.7 2017-04-20
PCT/EP2018/059726 WO2018192902A1 (de) 2017-04-20 2018-04-17 Suszeptor zum halten einer halbleiterscheibe mit orientierungskerbe sowie abscheideverfahren

Publications (2)

Publication Number Publication Date
JP2020518129A JP2020518129A (ja) 2020-06-18
JP6812572B2 true JP6812572B2 (ja) 2021-01-13

Family

ID=62046889

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019556873A Active JP6812572B2 (ja) 2017-04-20 2018-04-17 半導体ウェハの表面上への層の堆積の間に配向ノッチを有する半導体ウェハを保持するためのサセプタおよびサセプタを用いることによって層を堆積する方法

Country Status (9)

Country Link
US (1) US10991614B2 (ja)
EP (1) EP3613072B1 (ja)
JP (1) JP6812572B2 (ja)
KR (1) KR102335880B1 (ja)
CN (1) CN110546752B (ja)
DE (1) DE102017206671A1 (ja)
SG (1) SG11201907680VA (ja)
TW (1) TWI677601B (ja)
WO (1) WO2018192902A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111295737B (zh) * 2017-08-31 2023-08-11 胜高股份有限公司 基座、外延生长装置、外延硅晶片的制造方法及外延硅晶片
DE102019207772A1 (de) * 2019-05-28 2020-12-03 Siltronic Ag Verfahren zum Abscheiden einer epitaktischen Schicht auf einer Vorderseite einer Halbleiterscheibe und Vorrichtung zur Durchführung des Verfahrens

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5695568A (en) * 1993-04-05 1997-12-09 Applied Materials, Inc. Chemical vapor deposition chamber
JP2001525997A (ja) * 1997-05-20 2001-12-11 東京エレクトロン株式会社 処理装置
JPH11106293A (ja) * 1997-10-03 1999-04-20 Super Silicon Kenkyusho:Kk エピタキシャルウエハ製造方法及び装置
JP3521819B2 (ja) * 1999-11-15 2004-04-26 株式会社デンソー 半導体ウエハの表面処理装置
JP4203206B2 (ja) * 2000-03-24 2008-12-24 株式会社日立国際電気 基板処理装置
JP2006186105A (ja) * 2004-12-27 2006-07-13 Steady Design Ltd エピタキシャル成長装置およびそれに用いるサセプター
JP2007243167A (ja) * 2006-02-09 2007-09-20 Sumco Techxiv株式会社 サセプタおよびエピタキシャルウェハの製造装置
DE112007000345T8 (de) * 2006-02-09 2009-07-16 Sumco Techxiv Corp., Omura Suszeptor und Einrichtung zur Herstellung eines Epitaxie-Wafers
US8021484B2 (en) 2006-03-30 2011-09-20 Sumco Techxiv Corporation Method of manufacturing epitaxial silicon wafer and apparatus therefor
JP4868522B2 (ja) * 2006-03-30 2012-02-01 Sumco Techxiv株式会社 エピタキシャルウェーハの製造方法及び製造装置
DE102006055038B4 (de) * 2006-11-22 2012-12-27 Siltronic Ag Epitaxierte Halbleiterscheibe sowie Vorrichtung und Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe
JP5444607B2 (ja) * 2007-10-31 2014-03-19 株式会社Sumco エピタキシャル膜形成装置用のサセプタ、エピタキシャル膜形成装置、エピタキシャルウェーハの製造方法
DE102008023054B4 (de) * 2008-05-09 2011-12-22 Siltronic Ag Verfahren zur Herstellung einer epitaxierten Halbleiterscheibe
JP5092975B2 (ja) * 2008-07-31 2012-12-05 株式会社Sumco エピタキシャルウェーハの製造方法
JP5604907B2 (ja) * 2010-02-25 2014-10-15 信越半導体株式会社 気相成長用半導体基板支持サセプタおよびエピタキシャルウェーハ製造装置およびエピタキシャルウェーハの製造方法
US9490166B2 (en) * 2010-12-08 2016-11-08 Evatec Ag Apparatus and method for depositing a layer onto a substrate
KR101721166B1 (ko) 2011-04-04 2017-03-29 주식회사 엘지실트론 웨이퍼 제조장치의 서셉터
DE102011007682A1 (de) 2011-04-19 2012-10-25 Siltronic Ag Suszeptor zum Abstützen einer Halbleiterscheibe und Verfahren zum Abscheiden einer Schicht auf einer Vorderseite einer Halbleiterscheibe
KR20120123207A (ko) * 2011-04-19 2012-11-08 실트로닉 아게 반도체 웨이퍼를 지지하는 서셉터 및 반도체 웨이퍼의 전면 상에 층을 증착하는 방법
JP5834632B2 (ja) 2011-08-30 2015-12-24 株式会社Sumco サセプタ、該サセプタを用いた気相成長装置およびエピタキシャルウェーハの製造方法
US20130263779A1 (en) 2012-04-10 2013-10-10 Memc Electronic Materials, Inc. Susceptor For Improved Epitaxial Wafer Flatness
KR101496572B1 (ko) * 2012-10-16 2015-02-26 주식회사 엘지실트론 에피택셜 성장용 서셉터 및 에피택셜 성장방법
DE102015220924B4 (de) * 2015-10-27 2018-09-27 Siltronic Ag Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe, Verfahren zum Abscheiden einer Schicht auf einer Halbleiterscheibe und Halbleiterscheibe

Also Published As

Publication number Publication date
US10991614B2 (en) 2021-04-27
KR20190139976A (ko) 2019-12-18
JP2020518129A (ja) 2020-06-18
EP3613072B1 (de) 2022-07-27
SG11201907680VA (en) 2019-09-27
CN110546752B (zh) 2023-07-14
EP3613072A1 (de) 2020-02-26
KR102335880B1 (ko) 2021-12-03
WO2018192902A1 (de) 2018-10-25
TWI677601B (zh) 2019-11-21
US20200365443A1 (en) 2020-11-19
TW201839187A (zh) 2018-11-01
DE102017206671A1 (de) 2018-10-25
CN110546752A (zh) 2019-12-06

Similar Documents

Publication Publication Date Title
US10865499B2 (en) Susceptor for holding a semiconductor wafer, method for depositing an epitaxial layer on a front side of a semiconductor wafer, and semiconductor wafer with epitaxial layer
TWI704253B (zh) 在半導體晶圓的正面上沉積磊晶層的方法及實施該方法的設備
US9469917B2 (en) Dopant feeder of ignot growing apparatus
JP6812572B2 (ja) 半導体ウェハの表面上への層の堆積の間に配向ノッチを有する半導体ウェハを保持するためのサセプタおよびサセプタを用いることによって層を堆積する方法
JP5834632B2 (ja) サセプタ、該サセプタを用いた気相成長装置およびエピタキシャルウェーハの製造方法
CN107004583A (zh) 晶片支承台、化学气相生长装置、外延晶片及其制造方法
JP2009252969A (ja) サセプタおよび気相成長装置
JP3596710B2 (ja) 気相成長装置用サセプタ
US9972488B2 (en) Method of reducing defects in an epitaxial layer
US20150044467A1 (en) Method of growing ingot and ingot
US10508362B2 (en) Substrate mounting member, wafer plate, and SiC epitaxial substrate manufacturing method
JP7151664B2 (ja) エピタキシャルウェーハの製造方法
TWI751564B (zh) 在晶圓的正面上沉積磊晶層的方法和實施該方法的裝置
JPH1160389A (ja) 炭化珪素単結晶の製造方法
JP2011187887A (ja) エピタキシャルウエハの製造方法
WO2020031503A1 (ja) 炭化珪素単結晶の製造方法
JP2016088836A (ja) 炭化ケイ素膜付き基板、半導体装置および炭化ケイ素膜付き基板の製造方法
KR20180092673A (ko) 대구경 웨이퍼용 웨이퍼 캐리어

Legal Events

Date Code Title Description
A529 Written submission of copy of amendment under article 34 pct

Free format text: JAPANESE INTERMEDIATE CODE: A529

Effective date: 20191018

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191018

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201117

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20201119

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201216

R150 Certificate of patent or registration of utility model

Ref document number: 6812572

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250