JP6799035B2

JP6799035B2 - 集積導波路カプラ

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Publication number: JP6799035B2
Application number: JP2018122271A
Authority: JP
Inventors: アミットミズラヒ，; ティモシークレアッツォ，; エルトンマルチェナ，; オーデン，デレクヴァン; ステファンビークラサリック，
Original assignee: スコーピオズテクノロジーズインコーポレイテッド
Priority date: 2011-08-30
Filing date: 2018-06-27
Publication date: 2020-12-09
Anticipated expiration: 2032-08-29
Also published as: JP2014525608A; KR20140060547A; JP2018197861A; US20150378097A1; EP2751603A4; KR102059891B1; EP2751603A1; EP2751603B1; US20160246016A1; US20220075130A1; US20130051727A1; US20200041732A1; WO2013033252A1; US10330871B2; JP6363019B2; US9268088B2; US9097846B2; US11002925B2

Description

[0001]フォトニック素子バイアス制御、変調、増幅、データのシリアル化及び逆シリアル化、フレーミング、ルーティング並びに他の機能などの高度な電子的機能は、典型的には、シリコン集積回路上で展開される。この主な理由は、市場参入可能なコストで非常に高度な機能及び性能を有する素子の生産を可能にする、シリコン集積回路の設計及び製作のためのグローバルなインフラストラクチャの存在である。シリコンは、それの間接エネルギーバンドギャップが原因で、発光又は光増幅にとって有用ではなかった。この弱点により、モノリシック集積型の光エレクトロニクス集積回路を、シリコン上に製作するということが妨げられてきた。

[0002]リン化インジウム、ガリウムヒ素並びに関連の三元及び四元材料などの化合物半導体は、これらの直接エネルギーバンドギャップにより、光通信、特に発光素子及び光ダイオードにとって極めて重要であった。同時に、上記の材料での高度な電気的機能の集積化は、これら材料の素子及び回路を製作するコストが非常に高いためニッチな、高性能用途に限定されてきた。

[0003]したがって、当技術分野において、シリコン及び化合物半導体素子の複合集積に関して改良した方法及びシステムが求められている。

[0004]本発明の実施形態は、光エレクトロニクス素子の光放射を結合するための方法及びシステムに関する。より詳細には、本発明の実施形態は、シリコン及び化合物半導体素子を含む複合集積素子における導波路カプラのための方法及び装置に関する。本発明の実施形態は、上記の例より広範に適用可能性を有し、他の基板、非線形光学材料、偏光ベース素子などを含む他の光エレクトロニクス素子での使用も含む。

図１−１（Ａ）は、本発明の一実施形態による集積導波路カプラの簡略化した平面図であり、図１−１（Ｂ）は、図１−１（Ａ）に示す集積導波路カプラの第１の領域の簡略化した断面図であり、図１−１（Ｃ）は、図１−１（Ａ）に示す集積導波路カプラの第２の領域の簡略化した断面図であり、図１−１（Ｄ）は、図１−１（Ａ）に示す集積導波路カプラの第３の領域の簡略化した断面図である。図１−１（Ｃ）に示す集積導波路カプラの簡略化した斜視図である。本発明の一実施形態による光学活性ＩＩＩ−Ｖ導波路領域の簡略化した断面図である。図３（Ａ）は、本発明の一実施形態による集積導波路カプラの簡略化した平面図であり、図３（Ｂ）は、図３（Ａ）に示す集積導波路カプラの第１の領域の簡略化した断面図であり、図３（Ｃ）は、図３（Ａ）に示す集積導波路カプラの第２の領域の簡略化した断面図であり、図３（Ｄ）は、図３（Ａ）に示す集積導波路カプラの第３の領域の簡略化した断面図である。本発明の一代替実施形態による集積導波路カプラの簡略化した平面図である。図５（Ａ）は、本発明の一実施形態によるＩＩＩ−Ｖ導波路領域内のモード分布の図であり、図５（Ｂ）は、本発明の一実施形態によるＳＯＩ導波路領域及び導波路カプラ領域内のモード分布の図である。図６（Ａ）は、本発明の一実施形態による光学素子内の光強度を示す側面図であり、図６（Ｂ）は、本発明の一実施形態による光学素子内の光強度を示す平面図である。本発明の一実施形態による集積導波路カプラの製作のための概略的な工程フロー図である。本発明の一実施形態による集積導波路カプラを製作する方法を示す簡略化した流れ図である。

[0022]本発明の実施形態は、集積導波路カプラのための方法及びシステムに関する。一実施形態では、２つの導波路間の接続導波路が、オンチップ導波路を使用して２つの材料を光学的に結合するために提供される。一例として、シリコンオンインシュレータ導波路と化合物半導体材料（例えば、ＩＩＩ−Ｖ光エレクトロニクス素子）との間の光学的結合が、本発明の実施形態を使用して実行されうる。本発明の別の実施形態では、シリコンオンインシュレータ（ＳＯＩ）導波路と光ファイバとの間の光学的結合は、本明細書で説明する方法及びシステムを使用して実行される。

[0023]発明者らは、素子間を出入りする光の結合に関する問題があるので、２つ以上の材料系から作製された集積素子を実装することが必要であると判断した。こうした集積素子の例は、ＳＯＩ基板の頂部に集積された（例えば、成長させた、又はボンディングされた）ＩＩＩ／Ｖダイを有する素子を含む。集積素子は、広範な適用可能性を有し、レーザ、変調器、検出器などの素子を含む。

[0024]本発明の実施形態は、一例として、ホスト材料系（例えば、ＳＯＩ基板又は導波路）と集積材料（例えば、ホスト材料系と共に集積したＩＩＩ／Ｖ光学活性素子）との間で光を効率的に導くために有効なブリッジ導波路カプラを設けることによって、集積化に伴う問題の解決策を提供する。

[0025]本明細書で説明するブリッジ導波路カプラは、集積材料とホスト材料との間に固有の間隙がある場合の用途に適している。一例としては、シリコンベース基板上にＩＩＩ／Ｖダイをボンディングするための工程を含む素子がある。

[0026]本発明の実施形態によれば、導波路が半導体基板、例えばＳＯＩ基板、ＩＩＩ−Ｖ基板などに集積された集積導波路カプラが提供される。

[0027]図１−１（Ａ）は、本発明の一実施形態による集積導波路カプラの簡略化した平面図である。図１−１（Ａ）に示すように、酸化シリコン領域内部にシリコンベース導波路を含むＳＯＩ導波路領域１１０が提供される。（接続導波路とも呼ばれる）導波路カプラ領域１２０は、ＳＯＩ導波路領域１１０をＩＩＩ−Ｖ導波路領域１３０に接合する。いくつかの実施態様では、ＩＩＩ−Ｖ導波路領域１３０が、光学利得、可変光学位相、光減衰、吸光などを作り出すことができる光学活性材料を含む。他の実施態様では、ＩＩＩ−Ｖ導波路領域１３０が、光入力に応答して電流を生成する、検出器として動作する材料を含む。ＩＩＩ−Ｖ導波路構造１３０を基板にボンディングするためのボンディング領域１１５も示す。当業者には、多くの変形形態、改良形態及び代替形態についても理解されたい。

[0028]図１−１（Ｂ）は、図１−１（Ａ）に示す集積導波路カプラの第１の領域、ＳＯＩ導波路領域１１０の簡略化した断面図である。図１−１（Ｂ）に示すように、横方向光閉込め構造１１２、例えば、比較的高い屈折率を有するシリコンベース材料（すなわち、リッジガイド構造）が、酸化シリコンなどのより低い屈折率を有する材料によって１つ又は複数の側部を囲まれている。したがって、いくつかの実施形態では、クラッドが酸化シリコン（例えばＳｉＯ_２）材料である。いくつかの実施態様では、シリコンベース材料が、酸化物成長工程、堆積工程、ボンディング工程などを通して形成された、酸化物層１１４に接合された単結晶シリコン層１１３を含む。横方向光閉込め構造１１２は、図に示す、横断方向に延在し横幅によって画定されるリッジを形成するように、例えばエッチング工程を使用して単結晶シリコン層１１３の一部を除去することによって製作されうる。次いで、後続の酸化物堆積が、実行されうる。別の実施形態では、リッジ部がマスキングされてもよく、リッジの外側の範囲が酸化されてもよく、マスキング材料が除去されてもよく、さらなる酸化物堆積工程が構造の形成を完成させるために使用されてもよい。ＳＯＩ材料の使用により、本明細書で説明する光学活性材料などの、ＣＭＯＳ互換構造をもつ光学的構造を集積化する能力がもたらされて、光素子を用いた電子素子の集積化を可能にする。当業者には、多くの変形形態、改良形態及び代替形態についても理解されたい。

[0029]図１−１（Ｃ）は、図１−１（Ａ）に示す集積導波路カプラの第２の領域、導波路カプラ領域１２０の簡略化した断面図である。図１−１（Ｃ）に示す実施形態では、導波路カプラ領域１２０が、低屈折率材料例えば酸化シリコンによって囲まれた高屈折率アモルファスシリコン（ａ−Ｓｉ）部を含む。図１−１（Ｄ）は、図１−１（Ａ）に示す集積導波路カプラの第３の領域、ＩＩＩ−Ｖ導波路領域１３０の簡略化した断面図である。本明細書で説明するように、導波路カプラ１２０は、ＳＯＩ導波路領域に関連する第１の材料系及びＩＩＩ−Ｖ導波路領域に関連する第２の異なる材料系から光を結合するための機構を提供する。

[0030]再度図１−１（Ｃ）を参照すると、導波路カプラ１２０は、ＳＯＩ導波路領域１１０とＩＩＩ−Ｖ導波路領域１３０との間に光学的結合を実現する。一実施形態では、導波路カプラ１２０の長手方向寸法は、約１μｍ〜約１００μｍ、例えば５μｍに及ぶが、カプラの長さに実際の制限は全くない。横方向光閉込め構造１２２の幅は、横方向光閉込め構造１１２の幅を考慮して決定される。図示の実施形態では、１１２と１２２の横方向の幅が等しいが、これは本発明に必須ではない。実際は、３つの導波路セクション１１０、１２０−及び１３０は、伝達を最適化するために別々の断面寸法を有することができる。さらに、３つの導波路セクション１１０、１２０及び１３０の垂直方向の位置合せは、他の導波路セクションと比較したＩＩＩ／Ｖ導波路セクションの屈折率に応じて異なってもよい。

[0031]図１−２は、図１−１（Ｃ）に示す集積導波路カプラの簡略化した斜視図である。この斜視図は、ＩＩＩ−Ｖ導波路領域及び導波路カプラ領域を示す。ＩＩＩ−Ｖ導波路領域は、ＩｎＰ基板の上に既定の高さまで延在するＩＩＩ−Ｖリッジ導波路を含む。図２に示す多重量子井戸構造も示される。導波路カプラ領域は、酸化／窒化材料又は他の適した低屈折率材料の層（図示せず）の上のａ−Ｓｉリッジ導波路構造を含む。いくつかの実施形態では、オフセット（線Ｂマイナス線Ａ（すなわち、Ｂ−Ａ）、図５（Ａ）及び図５（Ｂ）に関してさらに詳細に検討する）は、ＩＩＩ−Ｖ導波路領域と導波路カプラ領域との間に高い結合係数をもたらすように選択される。図示の実施形態では、オフセットは５３０ｎｍであり、ＩＩＩ−Ｖ導波路領域のエピタキシャル構造及び導波路カプラ領域の材料の厚さ及び屈折率に応じて異なる値を取ることができる。当業者には、多くの変形形態、改良形態及び代替形態についても理解されたい。

[0032]図２は、本発明の一実施形態による光学活性ＩＩＩ−Ｖ導波路領域の簡略化した断面図である。図２に示す構造は、図１−１（Ｄ）に示すＩＩＩ−Ｖ導波路領域１３０としての使用に適している。図２に示すように、光学活性ＩＩＩ−Ｖ導波路領域が、基板層２１０、例えばＩｎＰ、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＡｌＧａＩｎＡｓ、ＧａＮ又は他の適した材料を含む。活性領域２２０は、光学利得をもたらすように設けられて、レーザ又は増幅動作を可能にする。図示の実施形態では、活性領域２２０は、バリア層間に配置された複数の量子井戸層を含む。明瞭にするために図２に示さないが、横断（垂直）方向の光学モード制御が行われる。加えて、横モード制御構造２３０が、横（水平）方向に光閉込めを提供するように設けられる。横モード制御構造２３０の特定の寸法は、特定の用途で決まり、図２に示す例の高さ１μｍ及び幅２μｍの寸法は、単に例として提供されている。光学制御モードを行う際に使用するのに適した他の寸法は、本発明の範囲に包含される。

[0033]図１−１（Ｂ）〜図１−１（Ｄ）に示すリッジ導波路は、各セクションで単一の材料を使用して製作されるが、他の実施形態は、図７（Ａ）〜図７（Ｆ）に示す工程フローに関して検討される各セクションで異なる材料を含むことができる。したがって、ＳＯＩ導波路セクションは、シリコン基板、誘電体層（例えばＳｉＯ_２）、Ｓｉ層及びアモルファスシリコン（すなわち、ａ−Ｓｉ）層を含んで、高さの関数として異なる屈折率を提供することができる。さらに、導波路カプラ領域は、シリコン基板、第１の高さの誘電体層（例えばＳｉＯ_２）及び図１−１（Ｃ）に示すａ−Ｓｉを使用した設計に加えて第２の既定の高さのａ−Ｓｉ層を含むことができる。種々の材料及び厚さの設計は、光導波路特性の制御を実現して、モード制御を可能にし、既定の結合効率を達成する。ａ−Ｓｉに加えて、窒化シリコン、ゲルマニウム、シリコンゲルマニウム、ＩＩＩ−Ｖ材料などの他の高屈折率材料は、本発明の実施形態に従って利用されうる。

[0034]図３（Ａ）〜図３（Ｄ）に示すように、１つ又は複数の導波路をテーパ状にすることにより、システムの効率を改善することができる。これは、横方向位置ずれの製作誤差による放射損失を減少させるために特に望ましい。図３（Ａ）に示す実施形態では、ＳＯＩ導波路領域セクションの導波路をテーパ状にすると、導波路カプラセクション及びＩＩＩ−Ｖ導波路セクションを横方向に延在することが可能となり、このことはレーザ及び変調器を含む用途に適している。

[0035]図１−１（Ａ）及び図３（Ａ）は、非テーパ状設計及びテーパ状設計による横方向パターン導波路及び接続導波路の上面図を提供する。図３（Ａ）では、ＳＯＩ導波路が、テーパ状であるが、同様に導波路カプラ（すなわち接続導波路）もテーパ状にして、異なる有効屈折率をもつ導波路間の有効屈折率の移行をもたらすことができる。当業者には、多くの変形形態、改良形態及び代替形態についても理解されたい。

[0036]ＣＭＯＳ素子を含むＳＯＩウエハに、フォトニック素子をテンプレート補助のボンディング及びウエハスケールのボンディングをすることに関するさらなる説明が、米国特許仮出願第１３／１１２，１４２号において提供され、その開示は、本明細書によって全ての目的においてその全体を参照により組み込まれる。

[0037]図３（Ａ）に示す実施態様のＳＯＩ導波路セクションでは、全体的にテーパ状になされているが、本発明は、この特定の実施態様に限定されない。反対に、２つ以上のセクションにおいて、例えば、ＳＯＩ導波路セクションで全体的に、ＳＯＩ導波路セクションで部分的に、導波路カプラセクションで部分的に、ＩＩＩ−Ｖ導波路セクションで部分的に、導波路カプラセクションで全体的に、ＩＩＩ−Ｖ導波路セクションで全体的に、又はこれらの組合せで、テーパ状であってもよい。したがって、本発明の実施形態は、図３（Ａ）に示すテーパ状構造に限定されないが、他のテーパ状の幾何形状を含むことができる。当業者には、多くの変形形態、改良形態及び代替形態についても理解されたい。

[0038]図３（Ｂ）は、図３（Ａ）に示すテーパ状集積導波路カプラの第１の領域の簡略化した断面図である。図３（Ｃ）は、図３（Ａ）に示すテーパ状集積導波路カプラの第２の領域の簡略化した断面図である。図３（Ｄ）は、図３（Ａ）に示すテーパ状集積導波路カプラの第３の領域の簡略化した断面図である。これらの断面図に示すように、種々のセクションの横方向の広さは、長手方向の位置の関数として変化する。これらの実施形態では、導波路カプラセクションは、例えばレーザ空洞の一部として、矩形のＳＯＩ導波路及びＩＩＩ／Ｖリブ導波路領域に接続する。図示の実施形態では、ＳＯＩ導波路が、より広範なＩＩＩ／Ｖ導波路セクションにより良く整合するように、４００ｎｍ〜２μｍまでテーパ状にされる。もちろん、他の寸法が、光学モードを収容するために利用され、高レベルの導波路セクション間の光学的結合を実現することは可能である。したがって、本発明の実施形態は、テーパ状設計で示すものと同じ（例えば、リブ又は矩形の）断面をもつ導波路カプラ又は異なるタイプ（例えば、異なる断面）をもつ導波路カプラを提供する。

[0039]図４は、本発明の一代替実施形態による集積導波路カプラの簡略化した平面図である。図４に示す代替実施形態では、ブリッジ導波路カプラセクションが、角度をつけたファセットをもつ構成でＩＩＩ−Ｖ導波路セクションと共に利用される。角度をつけたファセットは、反射が界面から導波路に戻って入るのを防いで、例えば高性能レーザ空洞を得る。導波路の断面は、本明細書で説明する種々の断面を含む１つ又はいくつかのタイプとすることができる。図４に示すように、ＳＯＩ導波路セクション４１０は、横方向導波路設計に湾曲４１２を含んで、光が、水平方向、次いでこの水平方向に対して傾斜した方向に伝播して、この水平方向に対して傾斜した方向で導波路カプラセクション４２０を通過して、ＩＩＩ−Ｖダイのファセットに対する角度でＩＩＩ−Ｖダイ４３０に形成されたＩＩＩ−Ｖ導波路セクション４３２に入ることを可能にする。

[0040]図５（Ａ）は、本発明の一実施形態によるＩＩＩ−Ｖ導波路領域内のモード分布の図である。モードプロファイルが、ＩｎＰ基板とエピタキシャル層との間の界面（線Ａ）の上に配置されたエピタキシャル層でピーク振幅をもつモード分布を有する、ＩＩＩ−Ｖ導波路領域の端面図が与えられている。図示の実施形態では、ＩＩＩ−Ｖ導波路領域が、ＩｎＰ基板に形成されるが、これは、本発明に必須ではない。当業者には明白であるように、ＩＩＩ−Ｖ導波路領域、例えばレーザ、検出器、変調器などに利用されるエピタキシャル構造に応じて、モード分布のピーク振幅と線Ａとの間の垂直線間距離は、変化する。単一空間モードが示されているが、いくつかの設計では、より高次のモードが存在してもよい。

[0041]図５（Ｂ）は、本発明の一実施形態によるＳＯＩ導波路領域及び導波路カプラ領域内のモード分布の図である。このモード分布は、例えば単一空間モードなど、図５（Ａ）に示すモード分布といくつか類似点を共有している。ＳＯＩ導波路領域及び導波路カプラ領域内のモード分布の横断方向の広がりは、ＩＩＩ−Ｖ導波路領域内のモード分布の広がりより大きく、モードのピーク振幅は、ＩＩＩ−Ｖ導波路領域のモードのピーク振幅と対応する界面（線Ａ）との間隔より離れた距離分、酸化物層とシリコン／アモルファスシリコン層との間の界面（線Ｂ）から分離される。これらモード分布の場合は、線Ａと線Ｂとの間の間隔は５３０ｎｍであるが、他の間隔が、種々の領域の屈折率プロファイルに応じて利用されうる。他の実施形態では、１５５０ｎｍまでの波長と仮定すると、線Ａと線Ｂとの間の間隔は、約０ｎｍ〜約１０００ｎｍに及ぶが、同様にこの間隔は、さらに高くなりうる。導波路領域の設計により、モード分布間、特に横断方向及び垂直方向で、高い（例えば、最大の）オーバーラップが可能となる。図示の例では、モード分布の横方向の広がりは、実質的に等しい。

[0042]図６（Ａ）は、本発明の一実施形態による光学素子内の光強度を示す側面図である。図６（Ｂ）は、本発明の一実施形態による光学素子内の光強度を示す平面図である。これらの図に示すように、光は、図の左部分のシリコン導波路（ａ−Ｓｉ導波路又はＳＯＩ導波路）から送り出される。シリコン導波路の光学モードは、Ｓｉブリッジ（導波路カプラ）に入って通過し、ＩＩＩ−Ｖ導波路に伝播する。これらの図に示すように、導波路カプラとＩＩＩ−Ｖ導波路との間の光学的結合と同様、ＳＯＩ導波路と導波路カプラとの間の光学的結合は高い。

[0043]本発明の実施形態を利用すると、導波路カプラの使用により高位の光学的結合がもたらされる。一例として、ＳＯＩ導波路とＩＩＩ−Ｖ導波路との間の５μｍの間隙が、ＳｉＯ_２で充填された構成では、エネルギー伝達が２０パーセントとなり、すなわち、間隙を充填した酸化物を通過した後、ＳＯＩ導波路を伝播する光エネルギーの２０パーセントだけがＩＩＩ−Ｖ導波路に結合される。対照的に、間隙をＳｉＯ_２クラッドをもつアモルファスシリコンリッジ導波路で充填する（シリコンリッジ導波路１１３、酸化物層１１４及び上に載っている酸化物層を図１−１（Ｂ）に示す）と、エネルギー伝達係数が９３％となる。

[0044]図７（Ａ）〜図７（Ｆ）は、本発明の一実施形態による集積導波路カプラの製作のための概略的な工程フロー図である。図７（Ａ）〜図７（Ｆ）に示すように、ブリッジ導波路カプラの具体的な一実施形態の工程フローが説明される。導波路カプラは、ＳＯＩ導波路セクション及びＩＩＩ−Ｖ導波路セクションに接続する。ＩＩＩ−Ｖ導波路セクションが、基板（例えばシリコン基板）にボンディングされ、数ミクロン（例えば５μｍ）からより長い距離（例えば１００μｍ）まで及びうるとき、ＳＯＩ導波路セクション７１０とＩＩＩ−Ｖ導波路セクション７３０との間の分離領域とも呼ばれる間隙７２０が形成される。当業者には明白であるように、ＩＩＩ−Ｖ材料がＳＯＩ導波路に近いＳｉ基板にボンディングされるとき、ＳＯＩ導波路とＩＩＩ−Ｖ材料との間の高い結合効率をもたらすために、一領域が、本発明の実施形態に従って充填されたＳＯＩ導波路とＩＩＩ−Ｖ材料との間に存在する。

[0045]図７（Ａ）は、ＳＯＩ導波路とＩＩＩ−Ｖ材料との間の長手方向間隔が、素子設計、ボンディング（又は成長）耐性などの関数である、ＩＩＩ−Ｖ材料のボンディング（又は成長）後の構造を示す。

[0046]図７（Ｂ）を参照すると、導波路カプラ用の第１の材料（例えばＳｉＯ_２）７４０が、ＰＥＣＶＤ、ＣＶＤ、スパッタリング、ＳＡＣＶＤ、組合せなどを含め、１つ又は複数の方法を介して堆積される。示されるように、堆積された第１の材料７４０は、ＳＯＩ導波路セクションとＩＩＩ−Ｖ導波路セクションの両方の上に堆積されるのと同様、ＳＯＩ導波路７１０とＩＩＩ−Ｖ導波路セクション７３０との間の間隙７２０を充填する。堆積後、第１の材料（例えばＳｉＯ_２）は、ＣＭＰ、エッチング、研磨、その組合せなどを使用して、平坦化され、図７（Ｂ）に示す構造を実現することができる。他の実施形態では、Ｓｉ_３Ｎ_４を含む他の誘電材料が、導波路結合セクション用の第１の材料を提供するために利用されうる。ＳｉＯ_２及びＳｉ_３Ｎ_４に加えて、Ｓｉ_ｘＯ_ｙ、Ｓｉ_ｘＯ_ｙＮ_ｚ、Ｓｉ_ｘＮ_ｙ、その組合せなどの誘電材料を含め、他の材料が、堆積工程の間に利用されうる。種々の導波路領域のモードプロファイルに応じて、導波路カプラの材料の厚さ及び屈折率は、ＳＯＩ導波路領域とＩＩＩ−Ｖ導波路領域との間の高い結合係数をもたらすように選択される。

[0047]図７（Ｃ）を参照すると、導波路カプラ用の材料が、ＳＯＩ導波路セクションとＩＩＩ−Ｖ導波路セクションとの間隙に第１の材料７４２を提供するように除去されて、導波路カプラセクションを、（例えば、ＳＯＩ導波路セクションのＳｉＯ_２の高さに整合する高さに至るまでＳｉＯ_２をエッチングすることによって）既定の高さに充填する。ＳｉＯ_２層は、図７（Ｃ）での高さ例えば数ミクロン、一例では２〜３μｍ、と同じであるが、これは、本発明に必須ではなく、いくつかの実施形態では、導波路カプラセクションの堆積／エッチングされたＳｉＯ_２の頂部の高さは、ＳＯＩ導波路セクションのＳｉＯ_２の頂部の高さに整合させて、所望の光学的結合係数をもたらす。したがって、ＳＯＩ導波路セクションと導波路カプラセクションの両方のＳｉＯ_２層の厚さは、いくつかの実施形態では等しくて、これら導波路セクション間の高い結合係数（良好なインピーダンス整合）を実現する。加えて、ＳＯＩ導波路セクションのＳｉＯ_２の底部の高さが、導波路カプラセクションのＳｉＯ_２の底部と位置合せされるが、これらの部分は、いくつかの実施形態では整合する必要はない。したがって、図７（Ｃ）に与えられた図は、単に例として提供されて、これらの層それぞれの頂部及び底部が位置合せされる、１つの実施態様を示す。一例として、ＩＩＩ−Ｖ導波路が、モードの中心がＳＯＩ導波路セクションのモードの中心より高いモードプロファイルを有する場合、導波路セクションのＳｉＯ_２層の高さが、ＳＯＩ導波路セクションのＳｉＯ_２層の高さより高くなりうる。除去工程の間、構造の一部が工程フローに適切に、マスキングされうる。

[0048]図７（Ｄ）は、高さの関数として異なる屈折率を提供する、導波路カプラセクション用の第２の材料７５０の堆積を示す。図示の実施形態では、ａ−Ｓｉは、ＰＥＣＶＤ、ＣＶＤ、スパッタリング、ＳＡＣＶＤ、その組合せなどを含め、１つ又は複数の方法を介して堆積される。図示の実施形態では、ａ−Ｓｉ堆積は、ＳＯＩ導波路セクションとＩＩＩ−Ｖ導波路セクションとの両方の上に堆積するのと同様に、ＳＯＩ導波路セクションとＩＩＩ−Ｖ導波路セクションとの間の間隙を充填する。次いで、平坦化工程は、ＣＭＰ、エッチング、研磨、その組合せなどを使用してａ−Ｓｉを平坦化するために使用される。

[0049]導波路カプラ用の第２の材料の厚さを画定するために、第２の材料が、（例えばエッチングによって）除去されて厚さを減少させ、その結果ａ−Ｓｉの高さが、ＳＯＩ導波路セクションのＳｉの高さに整合する。図７（Ｅ）に示す実施形態では、ａ−Ｓｉ層７５２（すなわち、導波路カプラ用の第２の材料）の高さ（頂部及び底部）が、ＳＯＩ導波路セクションのＳｉ層に整合して、ＳＯＩ導波路領域とＩＩＩ−Ｖ導波路領域との間の間隙に形成された、多層導波路構造によって実現されるインピーダンス整合構造の構成部品を提供する。他の実施形態では、層の高さは、図７（Ｅ）に示すように整合する必要はない。当業者には、多くの変形形態、改良形態及び代替形態についても理解されたい。

[0050]図７（Ｆ）を参照すると、導波路パターンは、ＳＯＩ導波路とＩＩＩ−Ｖ導波路が整合する導波路結合領域で横方向閉込めを実現するようにａ−Ｓｉの中へとエッチングされる（この断面図では見ることはできない）。ＳｉＯ_２層７６０は、ＰＥＣＶＤ、ＣＶＤ、スパッタリング、ＳＡＣＶＤ、又は類似の方法を使用して、堆積されて、構造を封入する。

[0051]堆積物の平坦化を図７（Ｂ）に示すが、これは本発明の実施形態に必須ではない。一代替実施形態では、選択的堆積工程が、ＳＯＩ導波路セクションとＩＩＩ−Ｖ導波路セクションとの間に形成されたトレンチで導波路カプラ材料（例えばＳｉＯ_２）を形成するために利用される。この代替実施形態では、選択的堆積後又は後続のエッチングの後、導波路カプラ材料の厚さが、図７（Ｃ）に示す厚さに等しくなる。さらに、この代替実施形態では、図７（Ｅ）に示すように、第２の選択的堆積が、導波路カプラセクションの上部を形成するために利用されうる。

[0052]再度図１−１（Ａ）〜図１−１（Ｄ）を参照すると、この構造の上面図及び断面図は、２つの導波路セクション又は領域及び導波路間の間隙を示し、この間隙に導波路カプラが形成される。本明細書で説明するように、２つの導波路領域間の間隙は、図７（Ｃ）に示すように、その後使用する材料（すなわち高屈折率材料）の屈折率より低い屈折率をもつ最初の材料（すなわち低屈折率材料）を用いて、部分的に充填される。部分的充填は、堆積及びエッチバック工程を含むことができる。図７（Ｅ）に示すように、この間隙は、その後、最初の材料より高い屈折率もつ材料を用いて充填される。本発明の一実施形態では、導波路に関連する有効屈折率は、間隙に形成される材料に関連する有効屈折率と実質的に整合されうるが、これは、本発明に必須ではなく、屈折率は異なってもよい。他の実施形態では、例えば、導波路が、シリコン及びＩＩＩ−Ｖ材料などの類似ではない材料を使用して製作されるとき、第１の導波路及び第２の導波路が、異なる有効屈折率に関連する。一例として、他の導波路と同様に導波路カプラは、時にはスロット導波路と呼ばれる横断方向高−低−高屈折率導波路などの、より複雑な屈折率プロファイルを含むことができる。このように、本発明の実施形態は、屈折率を有する材料の点から説明され、上記実施形態は、構造の屈折率によって共に特徴付けられる、合成材料又は多層材料を含むべきである。一例として、導波路カプラが、第１の屈折率を有する第１の材料及び第２の屈折率を有する第２の材料の点から説明されているが、実際には第１の材料も第２の材料も共に、材料の複数の副層を使用して製作されて、副層のスタックの有効屈折率又はモードの屈折率をもたらすことができる。したがって、本発明の実施形態は、材料の２つの層だけに限定されず、説明は、第１の材料層及び第２の材料層のそれぞれに複数の副層を含むというように理解されるべきである。当業者には、多くの変形形態、改良形態及び代替形態についても理解されたい。

[0053]低屈折率材料は、光学モードが、間隙中の高屈折率材料に導くことで、基板に漏洩することを防ぐ。導波路は、図１−１（Ｂ）〜図１−１（Ｄ）に示す断面図で明らかな横方向構造をもつ導波路構造（例えば、リッジ導波路又はリブ導波路）を形成するようにパターン形成される。導波路パターン形成工程は、導波路カプラ領域の製作より以前に、導波路カプラ領域の製作と同時に、又は導波路カプラ領域の製作の後に実行されうる。導波路カプラ領域は、先に検討したように、テーパ状にされて、第１の導波路に近接した第１の数値から第２の導波路に近接した第２の数値に移行する、有効屈折率をもたらすことができる。

[0054]図７（Ａ）〜図７（Ｆ）を参照すると、接続導波路製作工程の特定の実施態様が示されている。図７（Ｂ）に示すように、２つの導波路間の間隙は、低屈折率材料、例えば二酸化ケイ素（ＳｉＯ_２）、窒化シリコン（Ｓｉ_３Ｎ_４）、ＳＯＧ、ＳｉＯ_ｘ、ＳｉＮ_ｘ、ＴｉＯ_２、ＳｉＯＮ、他の誘電体などを用いて充填される。ＰＥＣＶＤ、ＬＰＣＶＤ、スパッタリング、ＰＶＤ、蒸着、原子層堆積、スピンオン工程などの堆積工程が、使用されうる。加えて、示された間隙を充填するために、スピンオングラス（ＳＯＧ）が、使用されうる。この構造は、図７（Ｂ）に示すように、図に示された実施形態では、エッチング又はＣＭＰなどの化学機械工程を使用して平坦化される。平坦化工程は、いくつかの実施形態では任意選択である。

[0055]図７（Ｃ）に示すように、低屈折率材料の一部は、エッチング工程又は他の適した工程を使用して除去されて、部分的に充填した間隙をもたらす。次いで、第１の材料より高い屈折率をもつ第２の材料が使用されて間隙のさらなる部分を充填する（例えば、間隙を完全に充填する）。いくつかの実施態様では、第１の材料の堆積後複数のさらなる堆積が利用されて、間隙を充填する。いくつかの実施形態では、図７（Ｄ）に示すように、間隙を過充填する堆積が実行される。一実施形態では、アモルファスシリコン（すなわちａ−Ｓｉ）が、第２の材料として使用される。図７（Ｄ）に平坦化工程を示す。間隙充填材料を形成した後、導波路の横方向モードを閉じ込めるための導波路形成が、図示の工程フローで実行される。代替実施形態では、横方向導波路形成は、工程の他の段階で実行されうる。

[0056]図７（Ａ）〜図７（Ｆ）に示す導波路は、いくつかの実施形態では導波路の上の空気を使用して、垂直方向の光閉込めを実現する。他の実施形態では、図７（Ｆ）に示すように、導波路の屈折率より低い屈折率をもつ材料、例えばブランケット酸化物又はブランケット窒化物が、利用されうる。

[0057]図８は、本発明の一実施形態による集積導波路カプラを製作する方法を示す簡略化した流れ図である。この方法は、第１の導波路と第２の導波路とを含む基板を準備するステップ（８１０）を含む。両方の導波路は、長手方向に沿って光を導くように動作可能であり、底部表面を有する間隙によって空間的に分離される。いくつかの実施では、第１の導波路は、ＳＯＩ基板に集積化されたシリコンベース導波路であり、第２の導波路は、ＳＯＩ基板にボンディングされた（又は成長した）ＩＩＩ−Ｖ材料ダイに製作されたＩＩＩ−Ｖ導波路である。第１の導波路及び第２の導波路は、リッジガイド構造又は他の適した横方向閉込め構造を含むことができる。

[0058]この方法は、間隙に、第１の材料（例えば、酸化シリコン材料又は窒化シリコン材料）を形成するステップ（８１２）も含む。いくつかの実施形態では、第１の材料が、ブランケット堆積を使用して堆積され、平坦化され、間隙の上部で第１の材料を除去するようにエッチバックされて、間隙の深さより薄い既定の厚さの層を残す。第１の材料は、第１の屈折率を有する。いくつかの実施形態では、第１の屈折率が、第１の導波路及び第２の導波路の有効屈折率より低い。

[0059]この方法は、間隙に第２の材料（例えば、アモルファスシリコン材料）を形成するステップ（８１４）をさらに含む。第１の材料層の形成と似て、第２の材料層の形成は、ブランケット堆積と、任意選択の平坦化工程とそれに続く任意選択のエッチバック工程とを含むことができる。マスキングステップも、素子の幾何形状に適切に実施されうる。第２の材料は、第１の屈折率より高い屈折率を有する。任意選択で、不動態化層が、第２の材料を覆って形成されうる（８１８）。間隙セクションで、横方向閉込めを実現するために、間隙中の材料は、パターン形成、注入などがなされて、光閉込めを実現することができる。リッジガイド及び他の横方向閉込め構造に加えて、第１の導波路、間隙領域の材料（すなわち、導波路カプラ）及び第２の導波路のうちのどれか又は全てが、長手方向寸法の関数として幅をテーパ状にすることができる。

[0060]図８に示す具体的なステップは、本発明の一実施形態による集積導波路カプラの製作の特定の方法を提供することが理解されるべきである。代替実施形態に従って、他のシーケンスのステップも実行されうる。例えば、本発明の代替実施形態では、先に述べたステップを異なる順序で実行することができる。さらに、図８に示す個々のステップが、個々のステップに適切な種々のシーケンスで実行されうる複数のサブステップを含むことができる。さらに、さらなるステップが、特定の用途に応じて追加又は削除されうる。当業者には、多くの変形形態、改良形態及び代替形態についても理解されたい。

[0061]本明細書で説明された例及び実施形態は、単に例示を目的としており、それを考慮した種々の改良形態又は変更形態が、当業者に提案され、本出願の趣旨及び権限並びに添付の特許請求の範囲に包含されるものである、ことも理解されたい。

Claims

第１の材料系からなり、ピーク振幅を有する光学モードを補助するように動作可能な第１の導波路領域と、
前記第１の材料系と異なる第２の材料系からなり、分離領域によって前記第１の導波路領域から空間的に分離される第２の導波路領域と、
前記分離領域に配置される多層導波路領域とを備え、
前記多層導波路領域が、前記光学モードより下位に位置する第１の屈折率を有する第１の材料と、前記ピーク振幅に調整された、前記第１の屈折率より高い第２の屈折率を有する第２の材料とを備え、
前記第１の材料は前記第２の材料と異なり、
前記第２の材料が前記分離領域を前記第１の導波路領域から前記第２の導波路領域まで充填し、
前記第１の導波路領域が結晶シリコンコアを含み、
前記第２の材料系が化合物半導体材料を含む、光学素子。
前記第２の材料が、アモルファスシリコンを備える、請求項１に記載の光学素子。
前記第２の材料の高さが前記第１の導波路領域の前記結晶シリコンコアの高さに整合する、請求項１に記載の光学素子。
前記第２の材料系が、エピタキシャル層を備える、請求項１に記載の光学素子。
前記第２の材料系が、ＩＩＩ−Ｖ材料を備える、請求項４に記載の光学素子。
前記第２の導波路領域が、レーザ、検出器、または変調器の一部である、請求項１に記載の光学素子。
前記第１の導波路領域と、前記第２の導波路領域と、前記多層導波路領域とを支持する基板をさらに備える、請求項１に記載の光学素子。
前記第１の材料系が、シリコンオンインシュレータ構造を備える、請求項１に記載の光学素子。
第１の導波路と第２の導波路とを含む基板であって、前記第１の導波路及び前記第２の導波路が、長手方向に沿って光を導くように動作可能であり、底部表面を有する間隙によって空間的に分離される、基板を準備するステップであって、前記第１の導波路は、シリコンを含む第１の材料系からなり、ピーク振幅を有する光学モードを補助するように動作可能であり、前記第２の導波路は、化合物半導体材料を含む第２の材料系からなる、ステップと、
前記間隙に第１の屈折率を有する第１の材料を形成するステップであって、前記第１の材料を形成するステップが、前記第１の材料の堆積と、平坦化工程と、後続の前記第１の材料のエッチングとを含む、ステップと、
前記第１の材料のエッチングの後に、前記間隙に前記第１の屈折率より高い屈折率を有する第２の材料を形成するステップと
を備え、
前記第２の材料が前記第１の導波路と前記第２の導波路を接続し、前記第２の材料は前記ピーク振幅に位置し、前記第１の材料は前記光学モードの前記ピーク振幅より下位に位置する、光学素子の製造方法。
前記第１の材料が、前記第２の材料と異なる、請求項９に記載の方法。
前記第２の材料が、アモルファスシリコンを備える、請求項９に記載の方法。
前記第２の材料を覆う不動態化層を形成するステップをさらに備える、請求項９に記載の方法。
前記第１の導波路が、リッジガイド構造である、請求項９に記載の方法。
前記第２の導波路が、複数の量子井戸層を含む、請求項９に記載の方法。
前記間隙に前記第２の材料を形成するステップが、前記第２の材料の堆積と、平坦化工程とを含む、請求項９に記載の方法。
前記第１の導波路がシリコン層から作製され、
前記間隙に前記第２の材料を形成するステップが、前記第２の材料の堆積と、前記第２の材料の高さが前記第１の導波路の前記シリコン層の高さに整合するように前記第２の材料をエッチングすることを含む、請求項９に記載の方法。