JP6783824B2 - 量子メモリシステムにおけるタイミング制御 - Google Patents

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Description

本発明は、広くは、量子および古典超伝導デジタル回路に関し、特に、量子メモリシステムにおけるタイミング制御に関するものである。
超伝導デジタル技術は、かつてない高速、低消費電力、および低動作温度の恩恵を受ける計算資源および／または通信資源が得られる可能性を実証している。何十年もの間、超伝導デジタル技術では、論理回路に対して相対的に十分な容量および速度を有するランダムアクセスメモリ（ＲＡＭ）が欠如していた。このことは、電気通信およびシグナルインテリジェンスにおける超伝導技術の現在の応用の産業化にとって大きな障害となっており、特にハイエンドの量子計算応用を妨げている可能性がある。超伝導メモリについて現在考慮されている概念はいずれも、超伝導誘導ループにおける磁束量子への量子化に基づくものであった。そのようなメモリは、十分な歩留りを有する半導体製造工程が与えられれば、高速レジスタファイルに容易に適用できるが、それらは誘導ループのサイズによって基本的に制限されるため、相補型金属酸化膜半導体（ＣＭＯＳ）の集積密度を実現することは決してできない。さらに、超伝導の場合のタイミングは、他のタイプのメモリシステムとは基本的に異なるタイミング属性を示し得る。
一実施形態では、量子メモリシステムについて記載する。このシステムは、行と列のアレイで配列された複数の量子メモリセルを有する。複数の量子メモリセルの各々は、書き込みオペレーションでの書き込み電流に応じて、２値論理状態を記憶するように構成することができ、読み出しオペレーションでの読み出し電流に応じて、２値論理状態を示すインディケーションを提供するように構成することができる。システムは、さらに、行および列に対して書き込み電流および読み出し電流を供給するように構成された複数のフラックスポンプを含むアレイコントローラを有する。アレイコントローラは、書き込み電流および読み出し電流の印加に基づき、かつ複数のフラックスポンプに関連した磁束再蓄積に基づいて、メモリ要求信号に応じた書き込みオペレーションおよび読み出しオペレーションに関連したタイミングを制御するように構成することができる。
他の実施形態は、量子メモリシステムにおいてデータを読み出しおよび書き込みする方法を含む。この方法は、行と列に配列された量子メモリセルのアレイの選択された行に関連したメモリ要求信号を受信することを含む。方法は、さらに、複数のフラックスポンプから、書き込み電流および読み出し電流の一方を生成することを含む。書き込み電流および読み出し電流のその一方を、メモリ要求信号に応じて、それぞれ、選択された行へのデータの書き込み、および選択された行からのデータの読み出し、のうちの一方のために、量子メモリセルのアレイに供給することができる。方法は、さらに、書き込み電流および読み出し電流のその一方の印加に関連した所定の時間に基づき、かつ複数のフラックスポンプに関連した磁束再蓄積に関連した所定の時間に基づいて、選択された行に関連したアドレスをビジーアドレスレジスタに記憶することを含む。方法は、さらに、所定の時間の終了まで、メモリ要求信号による、選択された行および選択された行に関連した列群の少なくとも一方へのアクセスを選択的に禁止することを含む。
他の実施形態は、メモリシステムを含む。このメモリシステムは、中央処理装置（ＣＰＵ）からのコマンドに応じて、メモリ要求信号を生成するように構成されたメモリコントローラを備える。メモリシステムは、さらに、量子メモリシステムを備える。量子メモリシステムは、行と列のアレイで配列された複数の量子メモリセルを有する。複数の量子メモリセルの各々は、書き込みオペレーションでの書き込み電流に応じて、２値論理状態を記憶するように構成することができ、読み出しオペレーションでの読み出し電流に応じて、２値論理状態を示すインディケーションを提供するように構成することができる。量子メモリシステムは、さらに、行および列に対して書き込み電流および読み出し電流を供給するように構成された複数のフラックスポンプを含むアレイコントローラを有する。アレイコントローラは、書き込み電流および読み出し電流の印加に関連した所定の時間かつ複数のフラックスポンプに関連した磁束再蓄積に関連した所定の時間に基づいて、メモリ要求信号に応じた書き込みオペレーションおよび読み出しオペレーションに関連したタイミングを制御するように構成することができる。
メモリシステムの一例を示している。 量子メモリシステムの一例を示している。 量子メモリセルアレイの一例を示している。 タイミング図の一例を示している。 タイミング図の他の例を示している。 タイミングコントローラの一例を示している。 タイミングコントローラの他の例を示している。 タイミングコントローラのさらに別の例を示している。 イベントシーケンサの一例を示している。 アレイコントローラの一例を示している。 量子メモリシステムにおいてデータを読み出しおよび書き込みする方法の一例を示している。
本発明は、広くは、量子および古典超伝導デジタル回路（quantum and classical digital superconducting circuits）に関し、特に、量子メモリシステムにおけるタイミング制御に関するものである。量子メモリシステムは、行と列に配列された量子メモリセルのアレイを有し得る。量子メモリセルは、超伝導ジョセフソン接合メモリ素子を実現する様々に異なるタイプのメモリセルのいずれかとして構成することができる。量子メモリシステムは、さらに、量子メモリセルアレイからのデータの読み出し、および量子メモリセルアレイへのデータの書き込みに関する、量子メモリセルアレイへのアクセスを制御するように構成されたアレイコントローラを有する。アレイコントローラは、（例えば、メモリコントローラからの）メモリ要求信号を受信するアドレスコントローラを含むことができ、これは、メモリ要求信号に応じて、アドレス指定信号を、量子メモリセルアレイにアクセスするための書き込み電流（例えば、ワード書き込み電流およびビット書き込み電流）ならびに読み出し電流（例えば、ワード読み出し電流およびビット読み出し電流）を供給するように構成された複数のフラックスポンプ（flux pump）に供給することができる。従って、量子メモリセルアレイには、フラックスポンプから供給される極めて低振幅の電流信号に基づいて、書き込みオペレーションおよび読み出しオペレーションのためのアクセスが可能である。
さらに、アレイコントローラは、書き込みオペレーションおよび読み出しオペレーションに関連したタイミングパラメータを制御するように構成された少なくとも１つのタイミングコントローラを含むことができる。一例として、タイミングコントローラは、供給中の書き込み電流および／または読み出し電流に基づき、または所与のフラックスポンプ群での磁束再蓄積に関連した所定の時間に基づいて、量子メモリセルアレイの所与の行もしくは列群へのアクセスが禁止されることを補償するために、フラックスポンプを監視することができる。例えば、タイミングコントローラは、タイマと比較器とを含むことができ、比較器は、関連したワード線およびビット線がビジーであること、または関連したフラックスポンプに関して磁束が不十分であることに基づいて、選択された量子メモリセル群へのアクセスを禁止するために、時間および選択された行もしくは列群のうちの少なくとも一方を、既に選択された１つ以上の行および列群と比較するように構成される。従って、メモリシステムは、ジョセフソンメモリシステムにおけるメモリアクセス競合を回避することが可能であり、例えば、メモリ要求をキューイングすることによって、または要求されたメモリセル群が使用不可能であると判断されたことに応じて使用可能メモリにアクセスするためのメモリ要求信号を供給することによって、より効率的に動作することができる。
図１は、メモリシステム１０の一例を示している。メモリシステム１０は、超伝導コンピュータシステムまたはハイブリッド古典および超伝導コンピュータシステムなど、様々なコンピューティング用途におけるメモリ構造として具体化することができる。メモリシステム１０は、量子メモリシステム１６にメモリ要求信号ＲＥＱを送信するとともに量子メモリシステム１６からメモリアクセス信号ＭＥＭを受信するように構成されたメモリコントローラ１４を備える。一例として、量子メモリシステム１６は、キャッシュ、バッファ、および他の周知のメモリシステムに対して階層型メモリ群に編成された量子メモリシステム群のうちの１つの量子メモリシステムであり得る。図１の例では、メモリコントローラ１４は、メモリシステム１０がインタフェースすることが可能な中央処理装置（ＣＰＵ）からのものなど、メモリアクセスに関連したコンピューティング信号ＣＯＭを受信および／または送信することができる。例えば、メモリシステム１０は、フィールドプログラマブルゲートアレイなどの任意の周知の演算装置をサポートし得る。一例として、コンピューティング信号ＣＯＭは、ＲＥＡＤ信号、ＷＲＩＴＥ信号、およびビジー信号を含むことができる。従って、コンピューティング信号ＣＯＭに基づいて、メモリ要求信号ＲＥＱおよびメモリアクセス信号ＭＥＭを供給することができる。
図１の例では、量子メモリシステム１６は、少なくとも１つの量子メモリセルアレイ１８を有する。各々の量子メモリセルアレイ１８は、行と列に配列された複数の量子メモリセルを含み得る。本明細書で記載する場合の「量子メモリセル」という用語は、磁気ジョセフソン接合（群）（例えば、ジョセフソン磁気ランダムアクセスメモリ（JMRAM:Josephson Magnetic Random Access Memory）セル（群））、超伝導回路（群）、および／または量子ビット（群）のような、それとの相互作用を磁束量子によって与えられることが可能な少なくとも１つの量子演算素子を含むアドレス可能なセルを指す。メモリ要求信号ＲＥＱは、コンピューティング信号ＣＯＭに応じるなどした、量子メモリセルアレイ（群）１８からのデータの読み出しまたは量子メモリセルアレイ（群）１８へのデータの書き込みのための、量子メモリシステム１６に関連した量子メモリセルアレイ（群）１８の部分（例えば、量子メモリセル群の行のうちの選択された行）へのアクセスの要求に相当し得る。一例として、メモリ要求信号ＲＥＱは、量子メモリセルアレイ（群）１８に対して同じくメモリ要求信号ＲＥＱで指示される選択された行に書き込まれる予定のデータを含み得る。他の例として、メモリアクセス信号ＭＥＭは、読み出しオペレーションにおいて選択された行から読み出されたデータに相当し得る。
量子メモリシステム１６は、さらに、量子メモリセルアレイ（群）１８へのアクセスを制御するように構成されたアレイコントローラ２０を有する。図１の例では、アレイコントローラ２０は、アドレスコントローラ２２と、複数のフラックスポンプ２４と、少なくとも１つのタイミングコントローラ２６と、を含む。アドレスコントローラ２２は、メモリ要求信号ＲＥＱを受信するとともに、それらを、量子メモリセルアレイ（群）１８の特定の行および列に対応したアドレス情報として処理するように構成することができる。フラックスポンプ２４は、量子メモリセルアレイ（群）１８の行および列にアクセスするための書き込み電流および読み出し電流を、それぞれ書き込みオペレーションおよび読み出しオペレーションの際に生成するように構成される。一例として、それらのフラックスポンプ２４の各々は、行または列の導体に供給される準ＤＣ／永久電流に基づくなどして、磁束エネルギーを蓄積するように構成された蓄積インダクタを含むことができ、その磁束エネルギーを、書き込み電流（例えば、ワード書き込み電流もしくはビット書き込み電流）または読み出し電流（例えば、ワード読み出し電流もしくはビット読み出し電流）の対応する一方として放出することが可能である。フラックスシャトルループのように、フラックスシャトルループのジョセフソン接合をクロックに基づき順次トリガすることにより磁束量子をループに周回させることによって供給される漸増電流パルスにより磁束エネルギーがインダクタに蓄積されることによるなど、様々な形態で磁束エネルギーをフラックスポンプ２４に蓄積することができる。タイミングコントローラ（群）２６は、書き込み電流および読み出し電流の印加に関して、量子メモリセルアレイ（群）１８への既アクセスに関連したタイミング、ならびに磁束エネルギー（例えば、本明細書で記載される「フラックス」）の再蓄積のための所定の時間、を監視するように構成することができる。従って、タイミングコントローラ（群）２６は、選択された部分への既アクセスに関連した所定の時間の終了に基づき、または量子メモリセルアレイ（群）１８の部分（例えば、量子メモリセルアレイ（群）１８の列群に関連したビット線）に関連した磁束再蓄積に関連した所定の時間に基づいて、量子メモリセルアレイ（群）１８の選択された部分（例えば、量子メモリセル群の選択された行）へのアクセスを提供するように構成することができる。
図２は、量子メモリシステム５０の一例を示している。量子メモリシステム５０は、図１の例における量子メモリシステム１６に相当し得る。従って、図２の例の以下の説明では、図１の例を参照する。
量子メモリシステム５０は、メモリコントローラ１４から供給されるメモリ要求信号ＲＥＱを受信するように構成されたアドレスコントローラ５２を有する。アドレスコントローラ５２は、メモリ要求信号ＲＥＱに応じて、図１の例における量子メモリセルアレイ（群）１８のうちの１つに相当し得る量子メモリセルアレイ５４において選択された行に関連したアドレス信号ＡＤＤＲを生成することができる。このように、アドレス信号ＡＤＤＲによって、書き込みオペレーションまたは読み出しオペレーションのために、量子メモリセルアレイ５４の所与の行を選択することができる。さらに、量子メモリセルアレイ５４は、インタリーブされた複数の列群を含むことができ、各々の列群は、行のうちの所与の１行の範囲内の個別の異なるデータワードに対応している。従って、書き込みオペレーションまたは読み出しオペレーションに際し、量子メモリセルアレイ５４の行の各々における所与のデータワードにアドレスするために、アドレス信号ＡＤＤＲを、複数の列群のうちの特定の列群に関連付けることもできる。
アドレス信号ＡＤＤＲは、ワード用フラックスポンプ群５６およびビット用フラックスポンプ群５８に供給される。ワード用フラックスポンプ群５６は、量子メモリセルアレイ５４の選択された行に関連付けられたワード書き込み線に供給されるワード書き込み電流ＷＷＬと、量子メモリセルアレイ５４の選択された行に関連付けられたワード読み出し線に供給されるワード読み出し電流ＷＲＬと、を生成することができる。同様に、ビット用フラックスポンプ群５８は、量子メモリセルアレイ５４の列群（例えば、インタリーブされた列群のうちの選択された列群）に関連付けられたビット書き込み線に供給されるビット書き込み電流ＢＷＬと、量子メモリセルアレイ５４の列群に関連付けられたビット読み出し線に供給されるビット読み出し電流ＢＲＬと、を生成することができる。例えば、ワード用フラックスポンプ群５６は、量子メモリセルアレイ５４の各ワード書き込み線および各ワード読み出し線に関連付けられたフラックスポンプを含むことができ、ビット用フラックスポンプ群５８は、量子メモリセルアレイ５４の各ビット書き込み線および各ビット読み出し線に関連付けられたフラックスポンプを含むことができる。
図３は、量子メモリセルアレイ１００の一例を示している。量子メモリセルアレイ１００は、複数の量子メモリセル１０２を含み、それらの各々は、それらの量子メモリセル１０２の各々に関連したヒステリシス磁気ジョセフソン接合の状態に基づくなどして、単一量子ビットのデータを記憶するように構成することができる。量子メモリセルアレイ１００は、図２の例における量子メモリセルアレイ５４に相当し得る。従って、図３の例の以下の説明では、図２の例を参照する。
図３の例では、量子メモリセル１０２を、行と列のアレイで配列されたものとして示している。量子メモリセル１０２の行のそれぞれをデータワードに対応させることができ、このとき、量子メモリセルアレイ１００は、０〜Ｙの番号を付した複数のデータワードを含み、ここで、Ｙは１より大きい整数である。それらの行のそれぞれは、量子メモリセル１０２の群を含み、これらの量子メモリセルは、それらの行を横切って列をなし、このとき、量子メモリセルアレイ１００は、０〜Ｘの番号を付した複数の列を含み、ここで、Ｘは２より大きい偶数の整数である。図３の例では、（例えば、列０から始まる）偶数番の列を網掛けなしで示しており、（例えば、列１から始まる）奇数番の列には網掛けを付している。このように、網掛け付きの列と網掛けなしの列を、それぞれ別々の列群に対応させることができ、ひいては、量子メモリセルアレイ１００の所与の行において個々にアドレス可能な個別の異なるデータワードのそれぞれに対応させることができる。従って、量子メモリセルアレイシステム１００のアレイにおける量子メモリセル１０２の各々には、行および列群のうちの１群によって個々にアドレス可能であり得る。
図３の例では、行のそれぞれは、関連付けられたワード書き込み線１０４およびワード読み出し線１０６を有するものとして示している。図３の例では、ワード書き込み線１０４は、ワード書き込み電流ＷＷＬ0〜ＷＷＬYを伝送するものとして示しており、ワード読み出し線１０６は、ワード読み出し電流ＷＲＬ0〜ＷＲＬYを伝送するものとして示している。さらに、量子メモリセル１０２の各々は、関連付けられたビット書き込み線１０８およびビット読み出し線１１０を有するものとして示している。図３の例では、ビット書き込み線１０８は、ビット書き込み電流ＢＷＬ0〜ＢＷＬXを伝送するものとして示しており、ビット読み出し線１１０は、ビット読み出し電流ＢＲＬ0〜ＢＲＬxを伝送するものとして示している。ビット書き込み線１０８およびビット読み出し線１１０は、量子メモリセルアレイ１００の各行１０４における対応する番号のメモリセル１０２にそれぞれ結合することができ、これにより、各列１０６におけるそれらの量子メモリセル１０２は、ビット書き込み線１０８およびビット読み出し線１１０に関して直列に配列される。一例として、ワード書き込み線１０４、ワード読み出し線１０６、ビット書き込み線１０８、およびビット読み出し線１１０は、量子メモリセルアレイ１００のそれぞれの行および列のそれぞれにおける量子メモリセル１０２の各々に対して、誘導結合、磁気結合、容量結合、またはその他の方法で電気的に結合することができる。図３の例では、ワード書き込み線１０４およびワード読み出し線１０６およびビット書き込み線１０８およびビット読み出し線１１０は、それぞれの行および列における他の隣接するメモリセルと直列に配置されることを示しているが、これに代えて、ワード書き込み線１０４およびワード読み出し線１０６およびビット書き込み線１０８およびビット読み出し線１１０は、各メモリセル１０２に対して専用のものとすることができる。
量子メモリセル１０２の各々は、単一ビットのデータを記憶するように構成される。具体的には、量子メモリセル１０２の各々は、２値論理「１」または２値論理「０」に相当するデジタル状態を記憶するように構成することが可能な少なくとも１つの位相ヒステリシス磁気ジョセフソン接合を含むことができる。書き込みオペレーションのためのワード書き込み線１０４を選択するために当該ワード書き込み線１０４に供給されるワード書き込み電流ＷＷＬ0〜ＷＷＬYのうちの１つ、および当該ビット書き込み線群１０８に供給されるビット書き込み電流群ＢＷＬ0〜ＢＷＬX（例えば、偶数番または奇数番のビット書き込み電流群ＢＷＬ0〜ＢＷＬX）に応じて、量子メモリセル１０２のうちの１つ以上のデジタル状態を設定することができる。同様に、読み出しオペレーションのための行１０４の所与の１行を選択するために当該ワード読み出し線１０６に供給されるワード読み出し電流ＷＲＬ0〜ＷＲＬYの１つ、および当該ビット読み出し線群１１０に供給されるビット読み出し電流群ＢＲＬ0〜ＢＲＬXに基づいて、それらの量子メモリセル１０２に記憶されている当該デジタル状態を、それらの量子メモリセル１０２から読み出すことができる。
図２の例を再び参照して、関連した行の量子メモリセル１０２の各々のデジタル状態を特定するために、当該ビット読み出し線１１０のそれぞれのビット読み出し電流ＢＲＬを測定するように構成されたセンスレジスタ６０に、各列のビット読み出し線１１０は結合される。例えば、読み出しオペレーションの際には、量子メモリセルアレイ５４の行の各々を選択するためのワード読み出し電流ＷＲＬ0〜ＷＲＬYの１つを供給するために、アドレス信号ＡＤＤＲをワード用フラックスポンプ群５６に供給することができ、さらに、選択された行におけるそれぞれの量子メモリセル群（例えば、量子メモリセル群１０２）のデジタル状態を読み出すためのビット読み出し電流群ＢＲＬ0〜ＢＲＬxを供給するために、アドレス信号ＡＤＤＲをビット用フラックスポンプ群５８に供給することができる。一例として、センスレジスタ６０は、メモリアクセス信号ＭＥＭを供給するために、ビット読み出し線１１０に関連した電圧または電流を測定することができる。例えば、センスレジスタ６０は、関連したビット読み出し線１１０の測定を、読み出しオペレーションにおいて実施することができ、またはトグル書き込みを適用する際の初期読み出しにおいて実施することができ、これにより、所与の行における量子メモリセル１０２の状態を測定することで、後続の書き込みオペレーションにおいて状態を変更する必要がある量子メモリセル１０２はどれであるかを特定する。
図２の例では、量子メモリシステム５０は、さらに、書き込み電流ＷＷＬとＢＷＬおよび読み出し電流ＷＲＬとＢＲＬの印加に関して、量子メモリセルアレイ５４への既アクセスに関連したタイミング、ならびにワード用フラックスポンプ群５６およびビット用フラックスポンプ群５８の磁束再蓄積のための所定の時間を監視するように構成されたタイミングコントローラ６２を有する。タイミングコントローラ６２は、ビジーアドレスレジスタ６４と、タイマ６６と、比較器６８と、を含む。ビジーアドレスレジスタ６４は、量子メモリセルアレイ５４の選択された１つ以上の行（例えば、既に選択された行）に関連したアドレス情報を記憶するためのメモリとして構成される。タイマ６６は、ワード書き込み電流ＷＷＬ、ワード読み出し電流ＷＲＬ、ビット書き込み電流ＢＷＬ、およびビット読み出し電流ＢＲＬの印加に関連した所定の時間周期を監視するように構成された１つ以上のタイマとして構成される。また、タイマ６６は、後続の書き込みオペレーションおよび読み出しオペレーションにおけるワード書き込み電流ＷＷＬ、ワード読み出し電流ＷＲＬ、ビット書き込み電流ＢＷＬ、およびビット読み出し電流ＢＲＬの十分な振幅を得るのに十分な磁束を確保するために、ワード用フラックスポンプ群５６およびビット用フラックスポンプ群５８の磁束再蓄積に関連した所定の時間を監視するように構成することもできる。従って、比較器６８は、量子メモリシステム５０が後続の書き込みオペレーションおよび／または読み出しオペレーションをその時点で許可すべきか、または書き込みオペレーションおよび／または読み出しオペレーションをその時点では禁止すべきかを判断するために、後続の書き込みオペレーションおよび／または読み出しオペレーションに関連した時間またはアドレスを比較することができる。
一例として、アドレスコントローラ５２は、書き込みオペレーションまたは読み出しオペレーションの要求に関連したメモリ要求信号ＲＥＱを受信したことに応じて、メモリ要求信号ＲＥＱをタイミングコントローラ６２に供給することができ、これにより、当該書き込みオペレーションまたは読み出しオペレーションが許可されるか、または禁止されるか判断する。従って、比較器６８は、書き込みオペレーションまたは読み出しオペレーションが許可されるべきか、または禁止されるべきか判断するために、タイマ６６に基づいて、メモリ要求信号ＲＥＱにおいて選択された行のアドレス情報を、ビジーアドレスレジスタ６４に記憶されている既に選択された行（群）と比較することができる。その比較に応じて、タイミングコントローラ６２は、比較のインディケーション（indication）をアドレスコントローラ５２に提供するために、ビジー信号ＢＳＹをアドレスコントローラ５２に供給する（例えば、それを、コンピューティング信号ＣＯＭによって、関連したＣＰＵに転送することができる）。一例として、ビジー信号ＢＳＹは、書き込みオペレーションまたは読み出しオペレーションの許可を示す第１の状態と、書き込みオペレーションまたは読み出しオペレーションの禁止を示す第２の状態と、を有し得る。ビジー信号ＢＳＹによる許可のインディケーションに応じて、アドレスコントローラ５２は、その書き込みオペレーションまたは読み出しオペレーションのためのそれぞれのワード用フラックスポンプ群５６およびビット用フラックスポンプ群５８を作動させるために、アドレス信号ＡＤＤＲをワード用フラックスポンプ群５６およびビット用フラックスポンプ５８に供給することができる。また、アドレスコントローラ５２は、アドレス信号ＡＤＤＲをタイミングコントローラ６２に供給することもでき、これにより、タイマ６６による指示に応じて、所定の時間に関して、選択された行をビジーアドレスレジスタ６４に追加することが可能となる。ビジー信号ＢＳＹによる禁止のインディケーションに応じて、アドレスコントローラ５２は、ビジー信号ＢＳＹが書き込みオペレーションまたは読み出しオペレーションの許可のインディケーションを提供するまでの間、その書き込みオペレーションまたは読み出しオペレーションをキューイングするか、またはアドレスコントローラ５２は、異なるかまたは同じ書き込みオペレーションもしくは読み出しオペレーションのために、量子メモリセルアレイ５４の異なる行を選択するか、いずれかが可能である。一例として、ビジー信号ＢＳＹは、複数の異なるビジー信号を含むことができ、それらは、読み出しオペレーション、書き込みオペレーションに対応するもの、および読み出しオペレーションと書き込みオペレーションの両方における異なるそれぞれの列群のためのものである。従って、タイミングコントローラ６２は、量子メモリセルアレイ５４への制御された効率的アクセスを提供することが可能であり、これにより、アドレス競合、ならびにそれぞれの書き込み電流ＷＷＬとＢＷＬおよび読み出し電流ＷＲＬとＢＲＬを誘起するための磁束の不足を十分に軽減する。
図４は、タイミング図１５０の一例を示している。タイミング図１５０は、図２の例における量子メモリシステム５０のような、量子メモリシステムの読み出しオペレーションに関連したタイミングを示している。読み出しオペレーションは、図３の例における量子メモリセルアレイ１００のような、各行における個別の異なるデータワードにそれぞれ関連付けられた複数の列群を含み得る量子メモリセルアレイに関連付けることができる。従って、図４の例の以下の説明では、図２および図３の例を参照する。さらに、図４の例の以下の説明において理解されるべきことは、タイミング図１５０は、一定のスケールで示されたものではなく、理想的なタイミング図として示しているということである。従って、これらの信号に関して相互に発生し得る、または発生する必要があり得るオン遅延およびオフ遅延は、図４の例では示されていないことは理解されなければならない。
時刻Ｔ0において、ワード読み出し電流ＷＲＬ0を、複数のワード用フラックスポンプ５６の各々によってアサートし、さらに、その列群に関連したビット読み出し電流群ＢＲＬを、それぞれのビット用フラックスポンプ群５８によるなどして同様にアサートする。従って、所与の１クロックサイクルにわたるなどして、０番の行および列群に関連付けられた所与のデータワードをセンスレジスタ６０によって読み出すことができる。（例えば、１クロックサイクル後に）読み出しオペレーションが終了したら、時刻Ｔ1において、ワード読み出し電流ＷＲＬ0およびビット読み出し電流群ＢＲＬはディアサートされる（de-asserted）。ワード読み出し電流ＷＲＬ0を供給したフラックスポンプは、時刻Ｔ1から、図４の例に信号Ｆ＿ＷＲＬ0で示す再蓄積を開始し、さらに、ビット読み出し電流群ＢＲＬを供給したフラックスポンプ群は、図４の例に信号Ｆ＿ＢＲＬで示す再蓄積を同様に開始する。
０番のワード線の磁束Ｆ＿ＷＲＬ0およびビット線群の磁束Ｆ＿ＢＲＬの再蓄積中は、それぞれの読み出しオペレーションのためのワード読み出し電流ＷＲＬ0およびビット読み出し電流群ＢＲＬを再び印加することは不可能となる。図４の例では、ワード読み出し電流ＷＲＬ0の磁束Ｆ＿ＷＲＬ0の再蓄積に関連した時間は、量子メモリセルアレイ５４の特性に基づくなどして、ビット読み出し電流群ＢＲＬの磁束Ｆ＿ＢＲＬの再蓄積に関連した時刻Ｔ2までの持続時間（例えば、約６クロックサイクル）と比較して、はるかに長い時刻Ｔ7までの持続時間（例えば、約５０クロックサイクル）を有し得る。しかしながら、ビット読み出し電流群ＢＲＬに対する磁束量子化デルタは、量子メモリセルアレイ５４の選択された行に沿った量子メモリセルの各々の範囲内で生成されるので、そのビット線群においてＤＣ永久電流レベルが回復するようにビット読み出し電流群ＢＲＬの磁束Ｆ＿ＢＲＬの再蓄積を終えるまでは、その列群に関連した他のデータワードにアクセスすることはできない。従って、時刻Ｔ0から時刻Ｔ2までは、読み出しオペレーションを禁止すべきであることをアドレスコントローラ５２に示すために、その列群に基づく読み出しに関連したビジー信号ＢＳＹRをアサートすることができる。さらに、ワード読み出し電流ＷＲＬ0の磁束Ｆ＿ＷＲＬ0を再蓄積中であることを示すインディケーションを、アドレスコントローラ５２に提供することができ、これにより、０番のワード線に関連した読み出しオペレーションは禁止される。例えば、タイミングコントローラ６２は、別個のビジー信号（図示せず）を供給することができ、またはタイミングコントローラ６２は、ワード読み出し電流ＷＲＬ0の磁束Ｆ＿ＷＲＬ0の再蓄積の所定の持続時間中はクロック信号を維持することができる。
時刻Ｔ2において、読み出しオペレーションを許可することが可能であることをアドレスコントローラ５２に示すために、ビジー信号ＢＳＹRをディアサートする。時刻Ｔ3において、ワード読み出し電流ＷＲＬ1を、複数のワード用フラックスポンプ５６の各々によってアサートし、さらに、その列群に関連したビット読み出し電流群ＢＲＬを、それぞれのビット用フラックスポンプ群５８によって同様にアサートする。従って、所与の１クロックサイクルにわたるなどして、１番の行に関連付けられた所与のデータワードをセンスレジスタ６０によって読み出すことができる。（例えば、１クロックサイクル後に）読み出しオペレーションが終了したら、時刻Ｔ4において、ワード読み出し電流ＷＲＬ1およびビット読み出し電流群ＢＲＬをディアサートする。ワード読み出し電流ＷＲＬ1を供給したフラックスポンプは、時刻Ｔ4から、図４の例に信号Ｆ＿ＷＲＬ1で示す再蓄積を開始し、さらに、ビット読み出し電流群ＢＲＬを供給したフラックスポンプ群は、図４の例に信号Ｆ＿ＢＲＬで示す再蓄積を同様に開始する。
１番のワード線の磁束Ｆ＿ＷＲＬ1およびビット線群の磁束Ｆ＿ＢＲＬの再蓄積中は、それぞれの読み出しオペレーションのためのワード読み出し電流ＷＲＬ1およびビット読み出し電流群ＢＲＬを再び印加することは不可能となる。前述の場合と同様に、ワード読み出し電流ＷＲＬ1の磁束Ｆ＿ＷＲＬ1の再蓄積に関連した時間は、ビット読み出し電流群ＢＲＬの磁束Ｆ＿ＢＲＬの再蓄積に関連した時刻Ｔ6までの持続時間（例えば、約６クロックサイクル）と比較して、はるかに長い時刻Ｔ10までの持続時間（例えば、約５０クロックサイクル）を有し得る。従って、時刻Ｔ3から時刻Ｔ6までは、読み出しオペレーションを禁止すべきであることをアドレスコントローラ５２に示すために、読み出しに関連したビジー信号ＢＳＹRをアサートすることができる。さらに、ワード読み出し電流ＷＲＬ1の磁束Ｆ＿ＷＲＬ1を再蓄積中であることを示すインディケーションを、アドレスコントローラ５２に提供することができ、これにより、１番のワード線に関連した読み出しオペレーションは禁止される。
時刻Ｔ7において、読み出しオペレーションにワード読み出し電流ＷＲＬ0を使用可能であることを示すために、０番の行に関連した磁束Ｆ＿ＷＲＬ0に対応した信号をディアサートする。従って、時刻Ｔ7において、ワード読み出し電流ＷＲＬ0を、ワード用フラックスポンプ５６の各々によってアサートし、さらに、その列群に関連したビット読み出し電流群ＢＲＬを、それぞれのビット用フラックスポンプ群５８によって同様にアサートする。従って、所与の１クロックサイクルにわたるなどして、０番の行に関連付けられた所与のデータワードをセンスレジスタ６０によって読み出すことができる。（例えば、１クロックサイクル後に）読み出しオペレーションが終了したら、時刻Ｔ8において、ワード読み出し電流ＷＲＬ0およびビット読み出し電流群ＢＲＬをディアサートする。ワード読み出し電流ＷＲＬ0を供給したフラックスポンプは、時刻Ｔ8から、図４の例に信号Ｆ＿ＷＲＬ0で示す再蓄積を開始し、さらに、ビット読み出し電流群ＢＲＬを供給したフラックスポンプ群は、図４の例に信号Ｆ＿ＢＲＬで示す再蓄積を同様に開始する。
０番のワード線の磁束Ｆ＿ＷＲＬ0およびビット線群の磁束Ｆ＿ＢＲＬの再蓄積中は、それぞれの読み出しオペレーションのためのワード読み出し電流ＷＲＬ0およびビット読み出し電流群ＢＲＬを再び印加することは不可能となる。前述の場合と同様に、ワード読み出し電流ＷＲＬ0の磁束Ｆ＿ＷＲＬ0の再蓄積に関連した時間は、ビット読み出し電流群ＢＲＬの磁束Ｆ＿ＢＲＬの再蓄積に関連した時刻Ｔ9までの持続時間（例えば、約６クロックサイクル）と比較して、はるかに長い時刻Ｔ11までの持続時間（例えば、約５０クロックサイクル）を有し得る。従って、時刻Ｔ7から時刻Ｔ9までは、読み出しオペレーションを禁止すべきであることをアドレスコントローラ５２に示すために、ビジー信号ＢＳＹRをアサートすることができる。さらに、ワード読み出し電流ＷＲＬ0の磁束Ｆ＿ＷＲＬ0を再蓄積中であることを示すインディケーションを、アドレスコントローラ５２に提供することができ、これにより、０番のワード線に関連した読み出しオペレーションは禁止される。例えば、タイミングコントローラ６２は、別個のビジー信号（図示せず）を供給することができ、またはタイミングコントローラ６２は、ワード読み出し電流ＷＲＬ0の磁束Ｆ＿ＷＲＬ0の再蓄積の所定の持続時間中はクロック信号を維持することができる。
図５は、タイミング図２００の他の例を示している。タイミング図２００は、図２の例における量子メモリシステム５０のような、量子メモリシステムの書き込みオペレーションに関連したタイミングを示している。書き込みオペレーションは、図３の例における量子メモリセルアレイ１００のような、各行における個別の異なるデータワードにそれぞれ関連付けられた複数の列群を含み得る量子メモリセルアレイに関連付けることができる。従って、図５の例の以下の説明では、図２および図３の例を参照する。さらに、図５の例の以下の説明において理解されるべきことは、タイミング図２００は、一定のスケールで示されたものではなく、理想的なタイミング図として示しているということである。従って、これらの信号に関して相互に発生し得る、または発生する必要があり得るオン遅延およびオフ遅延は、図５の例では示されていないことは理解されなければならない。また、図５の例は、図４の例とは独立に示しており、よって、図５に示す時間は、図４の例に示す時間とは無関係である。
図５の例では、書き込みオペレーションは、トグル書き込みオペレーションであってよく、よって、書き込みの前に、そのデジタルワードの各ビットの状態を読み出すことができ、そして、状態の変更が必要なビットのみが書き込まれる。そこで、時刻Ｔ0において、ワード読み出し電流ＷＲＬ0を、ワード用フラックスポンプ５６の各々によってアサートし、さらに、その列群（例えば、網掛けなしの量子メモリセル群１０２）に関連したビット読み出し電流群ＢＲＬを、それぞれのビット用フラックスポンプ群５８によって同様にアサートする。従って、所与の１クロックサイクルにわたるなどして、０番の行に関連付けられた所与のデータワードをセンスレジスタ６０によって読み出すことができる。（例えば、１クロックサイクル後に）読み出しオペレーションが終了したら、時刻Ｔ1において、ワード読み出し電流ＷＲＬ0およびビット読み出し電流群ＢＲＬをディアサートする。ワード読み出し電流ＷＲＬ0を供給したフラックスポンプは、図４の例で前述したのと同様にして、再蓄積を時刻Ｔ1から開始する。
さらに、時刻Ｔ1から開始して、ワード書き込み電流ＷＷＬ0を、ワード用フラックスポンプ５６の各々によってアサートする。ワード書き込み電流ＷＷＬ0を供給するフラックスポンプは、図５の例に信号Ｆ＿ＷＷＬ0で示す再蓄積を、時刻Ｔ1の直後の時刻Ｔ2から開始する。時刻Ｔ2の（例えば、数クロックサイクル）後の時刻に、時刻Ｔ3から開始して、偶数番の列群（例えば、網掛けなしの量子メモリセル群１０２）に関連したビット書き込み電流群ＢＷＬEを、それぞれのビット用フラックスポンプ群５８によって同様にアサートする。書き込みオペレーションは、トグル書き込みオペレーションであり得るので、一例として、本明細書で記載する書き込みオペレーションでは、関連した偶数番のビット書き込み電流群ＢＷＬE（例えば、論理状態の変更が必要なもの）のみを印加することができる。偶数番のビット書き込み電流群ＢＷＬEを供給するフラックスポンプ群は、図５の例に信号Ｆ＿ＢＷＬEで示す再蓄積を、時刻Ｔ3の直後の時刻Ｔ4から開始する。ワード書き込み電流ＷＷＬ0の供給は、時刻Ｔ5まで継続することができ、このとき、磁束Ｆ＿ＷＷＬ0は、その後の時刻Ｔ6まで再蓄積される。同様に、ビット書き込み電流群ＢＷＬEの供給は、時刻Ｔ7まで継続することができ、ビット書き込み電流群ＢＷＬEの磁束Ｆ＿ＢＷＬEは、その後の時刻Ｔ10まで再蓄積される。
従って、ワード書き込み電流ＷＷＬ0および偶数番のビット書き込み電流群ＢＷＬEの印加に基づいて、０番の行および偶数番の列群に関連付けられた所与のデータワードに、データを書き込むことができる。前述のように、図５の例における書き込みオペレーションは、トグル書き込みオペレーションとすることができ、よって、書き込みの前に、そのデジタルワードの各ビットの状態を読み出すことができ、そして、状態の変更が必要なビットのみが書き込まれる。従って、図５の例では、それぞれの量子メモリセル群１０２の磁区（magnetic domain）が交互に反対の状態に変化するように、ワード書き込み電流ＷＷＬ0と偶数番のビット書き込み電流群ＢＷＬEを、タイミングをずらしたものとして示している。さらに、図５の例では、ワード書き込み電流ＷＷＬ0と偶数番のビット書き込み電流群ＢＷＬEの時間差印加を、ワード書き込み電流ＷＷＬ0から始まるものとして示しているが、これに代えて、ワード書き込み電流ＷＷＬ0と偶数番のビット書き込み電流群ＢＷＬEの時間差印加は、偶数番のビット書き込み電流群ＢＷＬEの印加から始めて、その後に続いてワード書き込み電流ＷＷＬ0を印加することが可能であることは理解されるべきである。
０番のワード線の磁束Ｆ＿ＷＷＬ0および偶数番のビット線群の磁束Ｆ＿ＢＷＬEの再蓄積中は、それぞれの書き込みオペレーションのためのワード書き込み電流ＷＷＬ0および偶数番のビット書き込み電流群ＢＷＬEを再び印加することは不可能となる。偶数番のビット書き込み電流群ＢＷＬEは、量子メモリセルアレイ５４のすべての行に供給されるので、偶数番のビット書き込み電流群ＢＷＬEの磁束Ｆ＿ＢＷＬEの再蓄積を終えるまでは、偶数番の列群に関連した他のデータワードにアクセスすることはできない。さらに、書き込みオペレーションは、ワード書き込み電流（例えば、ワード書き込み電流ＷＷＬ0）とビット書き込み電流群（例えば、偶数番のビット書き込み電流群ＢＷＬE）の両方の印加を伴うので、ワード書き込み電流およびビット書き込み電流群を印加中の時間全体にわたって、他の書き込みオペレーションを実行することは不可能である。従って、時刻Ｔ1から時刻Ｔ10までは、偶数番の列群に関連した書き込みオペレーションを禁止すべきであることをアドレスコントローラ５２に示すために、偶数番の列群に基づく書き込みに関連したビジー信号ＢＳＹWEをアサートすることができる。さらに、偶数番のビット書き込み電流群ＢＷＬEがアサートされなくなるタイミングに関するインディケーションを、アドレスコントローラ５２に提供することができ、これにより、本明細書においてより詳細に説明されるように、奇数番の列群を介した異なる行における書き込みオペレーションを許可する。例えば、タイミングコントローラ６２は、別個のビジー信号（図示せず）を供給することができ、またはタイミングコントローラ６２は、偶数番のビット書き込み電流群ＢＷＬEの印加中はクロック信号を維持することができる。
時刻Ｔ7において、偶数番のビット書き込み電流群ＢＷＬEがディアサートされたら、奇数番の列群に関連した書き込みオペレーションが許可されることを、タイミングコントローラ６２によってアドレスコントローラ５２に示すことができる。そこで、時刻Ｔ7において、ワード読み出し電流ＷＲＬ1を、ワード用フラックスポンプ５６の各々によってアサートし、さらに、その列群に関連したビット読み出し電流群ＢＲＬを、それぞれのビット用フラックスポンプ群５８によって同様にアサートする。従って、所与の１クロックサイクルにわたるなどして、１番の行に関連付けられた所与のデータワードをセンスレジスタ６０によって読み出すことができる。（例えば、１クロックサイクル後に）読み出しオペレーションが終了したら、時刻Ｔ8において、ワード読み出し電流ＷＲＬ1およびビット読み出し電流群ＢＲＬをディアサートする。ワード読み出し電流ＷＲＬ1を供給したフラックスポンプは、図４の例で前述したのと同様に、再蓄積を時刻Ｔ8から開始する。
さらに、時刻Ｔ8から開始して、ワード書き込み電流ＷＷＬ1を、ワード用フラックスポンプ５６の各々によってアサートする。ワード書き込み電流ＷＷＬ1を供給するフラックスポンプは、図５の例に信号Ｆ＿ＷＷＬ1で示す再蓄積を、時刻Ｔ8の直後の時刻Ｔ9から開始する。時刻Ｔ9の（例えば、数クロックサイクル）後の時刻に、時刻Ｔ11から開始して、奇数番の列群（例えば、網掛け付きの量子メモリセル群１０２）に関連したビット書き込み電流群ＢＷＬOを、それぞれのビット用フラックスポンプ群５８によって同様にアサートする。書き込みオペレーションは、トグル書き込みオペレーションであり得るので、一例として、本明細書で記載する書き込みオペレーションでは、関連した奇数番のビット書き込み電流群ＢＷＬO（例えば、論理状態の変更が必要なもの）のみを印加することができる。奇数番のビット書き込み電流群ＢＷＬOを供給するフラックスポンプ群は、図５の例に信号Ｆ＿ＢＷＬOで示す再蓄積を、時刻Ｔ11の直後の時刻Ｔ12から開始する。ワード書き込み電流ＷＷＬ1の供給は、その後のある時刻まで継続することができ、このとき、磁束Ｆ＿ＷＷＬ1は、さらに後の時刻まで再蓄積される。同様に、ビット書き込み電流群ＢＷＬEの供給は、その後のある時刻まで継続することができ、ビット書き込み電流群ＢＷＬOの磁束Ｆ＿ＢＷＬOは、さらに後の時刻まで再蓄積される。
従って、ワード書き込み電流ＷＷＬ1および奇数番のビット書き込み電流群ＢＷＬOの印加に基づいて、１番の行および奇数番の列群に関連付けられた所与のデータワードに、データを書き込むことができる。前述のように、図５の例における書き込みオペレーションは、トグル書き込みオペレーションとすることができ、よって、書き込みの前に、そのデジタルワードの各ビットの状態を読み出すことができ、そして、状態の変更が必要なビットのみが書き込まれる。従って、図５の例では、それぞれの量子メモリセル群１０２の磁区が交互に反対の状態に変化するように、ワード書き込み電流ＷＷＬ1と奇数番のビット書き込み電流群ＢＷＬOを、タイミングをずらしたものとして示している。さらに、図５の例では、ワード書き込み電流ＷＷＬ1と奇数番のビット書き込み電流群ＢＷＬOの時間差印加を、ワード書き込み電流ＷＷＬ1から始まるものとして示しているが、これに代えて、ワード書き込み電流ＷＷＬ1と奇数番のビット書き込み電流群ＢＷＬOの時間差印加は、奇数番のビット書き込み電流群ＢＷＬOの印加から始めて、その後に続いてワード書き込み電流ＷＷＬ1を印加することが可能であることは理解されるべきである。
１番のワード線の磁束Ｆ＿ＷＷＬ1および奇数番のビット線群の磁束Ｆ＿ＢＷＬOの再蓄積中は、それぞれの書き込みオペレーションのためのワード書き込み電流ＷＷＬ1および奇数番のビット書き込み電流群ＢＷＬOを再び印加することは不可能となる。奇数番のビット書き込み電流群ＢＷＬOは、量子メモリセルアレイ５４のすべての行に供給されるので、奇数番のビット書き込み電流群ＢＷＬOの磁束Ｆ＿ＢＷＬOの再蓄積を終えるまでは、奇数番の列群に関連した他のデータワードにアクセスすることはできない。さらに、書き込みオペレーションは、ワード書き込み電流（例えば、ワード書き込み電流ＷＷＬ1）とビット書き込み電流群（例えば、奇数番のビット書き込み電流群ＢＷＬO）の両方の印加を伴うので、ワード書き込み電流およびビット書き込み電流群を印加中の時間全体にわたって、他の書き込みオペレーションを実行することは不可能である。従って、時刻Ｔ8からその後のある時刻まで（例えば、磁束Ｆ＿ＢＷＬOの再蓄積に関連した時間が終了するまで）は、奇数番の列群に関連した書き込みオペレーションを禁止すべきであることをアドレスコントローラ５２に示すために、奇数番の列群に基づく書き込みに関連したビジー信号ＢＳＹWOをアサートすることができる。さらに、奇数番のビット書き込み電流群ＢＷＬOがアサートされなくなるタイミングに関するインディケーションを、アドレスコントローラ５２に提供することができ、これにより、前述のように、偶数番の列群を介した異なる行における書き込みオペレーションを許可する。例えば、タイミングコントローラ６２は、別個のビジー信号（図示せず）を供給することができ、またはタイミングコントローラ６２は、偶数番のビット書き込み電流群ＢＷＬOの印加中はクロック信号を維持することができる。
本明細書で記載するように、図４および図５の例において、タイミングコントローラ６２は、量子メモリセルアレイ５４に関連した読み出しオペレーションおよび書き込みオペレーションを許可または禁止するために、それぞれの読み出しオペレーションおよび書き込みオペレーションに関連した時間を維持するように構成することができる。従って、タイミングコントローラ６２は、読み出しオペレーションおよび／または書き込みオペレーションにおいて量子メモリセルアレイ５４をアドレス指定するためのアドレスコントローラ５２に対して、量子メモリセルアレイ５４の使用不可能な行群および列群に関するインディケーションを提供するために、タイマ（群）６６によるなどして、ビジー信号（例えば、ビジー信号ＢＳＹR、ＢＳＹWE、およびＢＳＹWO、ならびに／または他の様々なもの）の各種組み合わせを供給することができる。なお、タイミング図１５０およびタイミング図２００は、図４および図５の例に限定されないことは理解されるべきである。例えば、追加または代替のビジー信号を生成することができ、また、ここで示したオペレーションおよびオペレーションの順序は、単なる例として提示するものであり、よって、タイミングコントローラ６２は、後続の読み出しオペレーションおよび／または書き込みオペレーションを選択的に許可および禁止するために、読み出しオペレーションおよび書き込みオペレーションの任意の組合せを追跡するように構成することができる。従って、タイミングコントローラ６２は、様々な形態のいずれによって動作することも可能である。
図６は、タイミングコントローラ２５０の一例を示している。タイミングコントローラ２５０は、図２の例におけるタイミングコントローラ６２に相当し得るものであって、図４の例で説明したような読み出しオペレーション、および図５の例で説明したような書き込みオペレーションのタイミングを監視するように構成することができる。従って、図６の例の以下の説明では、図２〜５の例を参照する。さらに、タイミングコントローラ２５０は、単一のビジー信号ＢＳＹを生成するための単一のタイミングコントローラに相当し得る。従って、図２の例におけるタイミングコントローラ６２は、個々に別々のビジー信号ＢＳＹ（例えば、ビジー信号ＢＳＹR、ＷＬ＿ＢＳＹW0、およびＷＬ＿ＢＳＹW1、ならびに／または他の様々なもの）をそれぞれ生成することが可能な複数のタイミングコントローラ２５０を含み得る。
タイミングコントローラ２５０は、保留アクセスアドレスレジスタ２６４を含む。保留アクセスアドレスレジスタは、要求に関連したアドレス情報、およびその要求が承認待機中であるかどうかを示す要求関連情報を記憶するためのメモリとして構成される。保留アクセスアドレスレジスタ２６４は、アドレス保留メモリ２６６および要求保留メモリ２６８を含む。従って、アクセス要求信号ＲＥＱおよびその要求に関連したアドレスＡＤＤＲを受信したことに応じて、アドレス保留メモリ２６６は、アクセスが要求されているアドレスを記憶して、この値を信号ＡＤＰによって使用可能とし、要求保留メモリ２６８は、アクセスが要求されていて保留中であることを示すように設定される。要求保留メモリ２６８は、信号ＡＤＰで示されるアドレスへのアクセス要求の状態を、信号ＲＥＱＰによって示す。信号ＲＥＱＰが論理値「０」を有する場合は、保留中のアクセス要求はない。一方、信号ＲＥＱＰが論理値「１」を有する場合には、信号ＡＤＰで示されるアドレスへの保留中の要求が存在し、非ビジー状態を待って承認待機中である。
タイミングコントローラ２５０は、保留中のアクセスが要求のメモリ位置へのアクセスを許可されるタイミングを決定するために使用されるＡ−ａｎｄ−ｎｏｔ−Ｂ論理ゲート（A-and-not-B logic gate）２６２を含む。Ａ−ａｎｄ−ｎｏｔ−Ｂ論理ゲート２６２は、アクセス要求を許可するための条件が満たされたタイミングを、信号ＲＧによって示す。必要な条件は、保留中のアクセス要求が受け入れられることを信号ＨＲが示していなければならないことと、ビジー追跡状態（busy tracking state）がアクティブでないことを信号ＴＭＲＡが示していなければならないことである。
タイミングコントローラ２５０は、保留中のアクセス要求がタイミングコントローラ２５０によって無視されるべきであるタイミングを決定するために使用されるＡＮＤ論理ゲート２７０を含む。ＡＮＤ論理ゲート２７０は、アクセス要求を無視するための条件が満たされたタイミングを、信号ＩＧＮによって示す。必要な条件は、保留中のアクセス要求が存在することを信号ＲＥＱＰが示していることと、保留中のアクセス要求のアドレスにマッチングしないアドレスの回復をタイミングコントローラ２５０がビジー追跡中（busy tracking）であることを信号ＢＤＡＤＤＲが示していることである。
タイミングコントローラ２５０は、アドレス保留メモリ２６６に記憶されたアドレスへのアクセス要求がもはや保留中とみなされないことを示すために、要求保留メモリ２６８のメモリをクリアするタイミングを決定するために使用されるＯＲ論理ゲート２７２を含む。ＯＲ論理ゲート２７２は、アドレス保留メモリ２６６のメモリをクリアするための条件が満たされたタイミングを、信号ＣＬＰによって示す。必要な条件は、信号ＲＧによる論理「１」で示される保留中のアクセス要求が承認されなければならないこと、または信号ＩＧＮによる論理「１」で示される保留中のアクセス要求が無視されなければならないことのいずれかである。
タイミングコントローラ２５０は、量子メモリセルアレイ５４の選択された行（例えば、既に選択された行）に関連したアドレス情報を記憶するためのメモリとして構成された回復アドレスレジスタ２５２を含む。従って、アクセス要求が承認されたことを示すインディケーションを信号ＲＧによって受信したことに応じて、回復アドレスメモリ２５２は、信号ＡＤＰで示されるアクセスが許可されたアドレスを記憶して、この値を信号ＡＤＲによって使用可能とする。
タイミングコントローラ２５０は、所定の値からゼロまでカウントダウンして、ゼロの値を保持するように構成されたタイマ２５４を含む。タイマ２５４は、信号ＲＧによってインディケーションを受信すると、自身のカウントダウンを開始して、カウンタの現在値を信号ＴＭＲによって供給するように構成される。図６の例では、タイマ２５４は、回復アドレスレジスタ２５２に記憶された回復アドレスのビジー状態を追跡するために使用される。信号ＴＭＲによって非ゼロ値が示されるときには、回復アドレスレジスタ２５２に記憶されているアドレスは、ビジーまたは回復中とみなされる。信号ＴＭＲによって示される値がゼロに等しいときには、そのアドレスＡＤＲに関連したフラックスポンプは回復を終えており、もはやビジーとはみなされない。
タイミングコントローラ２５０は、信号ＴＭＲを構成するすべてのビットの論理和を実行し、この関数の結果を信号ＴＭＲＡによって示すように構成されたＯＲ論理ゲート２６０を含む。従って、図６の例では、タイマ２５４がアクティブにカウントダウン中であることで、回復アドレスがビジーであることを示しているのか、またはタイマ２５４がその終端値のゼロに達していることで、回復アドレスレジスタ２５２に記憶されているアドレスが回復を終えて、もはやビジーとはみなされないことを示しているのかを特定するために信号ＴＭＲＡを用いることができる。
タイミングコントローラ２５０は、さらに、保留アドレスレジスタ２６６に記憶されるとともに信号ＡＤＰによって示される現在選択されている行／アドレスを、回復アドレスレジスタ２５２に記憶されるとともに信号ＡＤＲによって示される既に選択された行／アドレスと比較するように構成された比較器２５６を含む。比較器２５６は、この比較の結果を信号ＡＤＭによって示し、この場合、論理値「１」は、２つのアドレスがマッチングすることを示し、論理値「０」は、２つのアドレスがマッチングしないことを示す。
タイミングコントローラ２５０は、さらに、保留アクセスアドレスメモリ２６６に記憶されているアドレスが回復アドレスメモリ２５２に記憶されている回復アドレスにマッチングすることを信号ＡＤＭが示すとき、かつ、回復アドレスメモリ２５２に記憶されているアドレスが現在回復中であるとともにビジー状態にあることをＴＭＲＡ信号が示すときに、ビジー信号ＢＰＡＤＤＲを生成するように構成されたＡＮＤ論理ゲート２５８を含む。
タイミングコントローラ２５０は、アドレス保留メモリ２６６に記憶されるとともに信号ＡＤＰによって示されるアドレスにマッチングしないアドレスの回復をタイミングコントローラ２５０がビジー追跡しているタイミングを特定するために使用されるＡ−ａｎｄ−ｎｏｔ−Ｂ論理ゲート２７６を含む。Ａ−ａｎｄ−ｎｏｔ−Ｂ論理ゲート２７６は、タイミングコントローラ２５０がビジーであることを信号ＴＭＲＡが示しているタイミング、かつ、保留中のアクセス要求に関連したアドレスが回復中のアドレスにマッチングしないことを示す論理値「０」を信号ＡＤＭが有するタイミングを信号ＢＤＡＤＤＲによって示す。
タイミングコントローラ２５０は、保留中のアクセス要求をタイミングコントローラ２５０が条件付きで受け入れるべきであるタイミングを決定するために使用されるＯＲ論理ゲート２７８を含み、ＯＲ論理ゲート２７８は、２つの条件のうちの１つが満たされるときの、この条件付き受け入れを、信号ＣＡによって示す。第１の条件は、すべての先行するタイミングコントローラ（存在する場合）が、保留アクセスアドレス２６６に記憶されている値にマッチングしないアドレスへのアクセス要求によってビジーであり、かつ、アドレスマッチング信号ＡＤＰの回復をアクティブに追跡中である他のタイミングコントローラは存在しないと判断されたときである。入力信号Ｏ＿ＢＳＹは、この第１の条件が満たされたことをタイミングコントローラ２５０に示すために使用される。第２の条件は、ＡＤＰ信号によって示されるアドレスが、信号ＡＤＲによって示される既に選択されたアドレスにマッチングすることを、信号ＡＤＭが示すときである。
タイミングコントローラ２５０は、信号ＡＤＰによって示されるアドレスにアクセスするための保留中の要求をタイミングコントローラ２５０が受け入れるべきタイミングを決定するために、信号ＲＥＱＰと信号ＣＡとの論理積を実行するＡＮＤ論理ゲート２７４を含む。ＡＮＤ論理ゲート２７４は、要求されたアクセスをタイミングコントローラ２５０が受け入れるべきであることを信号ＨＲによって示すように構成される。
図２の例におけるタイミングコントローラ６２は、他のタイミングコントローラとは独立に動作する単一のタイミングコントローラ２５０に相当し得るか、または図２の例におけるタイミングコントローラ６２は、タイミングコントローラ２５０の数に等しい数またはそれを超える数であり得る複数のアドレスをカバーするように協働して動作する複数のタイミングコントローラ２５０に相当し得る。
タイミングコントローラ２５０を構成する回路は、いくつかのカテゴリのうちの１つまたは複数のカテゴリに分類することができる。一例として、回路は、アドレスおよびその関連回路（例えば、フラックスポンプ）の回復およびビジー状態を追跡することに関連したものとして分類することができる。他の例として、回路は、キューイングに関連したもの、および／またはビジー状態追跡回路に向けたアクセス要求のキュー許可に関連したものとして分類することもできる。さらに別の例として、回路は、全体として協調的に動作可能とするための、タイミングコントローラ２５０と、同じタイミングコントローラ２５０の他のインスタンスとの協調に関連したものとして分類することができる。
例えば、アドレス保留メモリ２６６と回復アドレスレジスタ２５２は、１つのキューとみなすことができる。アクセス要求に関連したアドレスを、入力信号ＲＥＱおよびＡＤＤＲで受信して、その保留中のアクセス要求を無視するか承認するかをキュー許可回路が決定するまでは、アドレス保留メモリ２６６に記憶する。タイミングコントローラ２５０内のキュー許可回路が、アクセス要求を承認すると判断する場合には、３つの協調動作が実施される。第１の動作は、アドレス保留メモリ２６６に記憶されたアドレスを、信号ＡＤＰで、このキューに沿って回復アドレスレジスタ２５２に転送することである。第２の動作は、要求保留メモリ２６８をクリアすることであり、これにより、アドレス保留メモリ２６６に記憶された値はもはや保留中とはみなされず、記憶されたアドレスはキューに沿って回復アドレスレジスタ２５２に移行されたことを示す。第３の動作は、カウントダウンタイマに対して、その所定の値からゼロまでのカウントダウンを開始するように信号ＲＧで通知することである。
図７は、タイミングコントローラ３００の他の例を示している。タイミングコントローラ３００は、図２の例におけるタイミングコントローラ６２に相当し得るものであって、図４の例で説明したような読み出しオペレーション、および図５の例で説明したような書き込みオペレーションのタイミングを監視するように構成することができる。従って、図７の例の以下の説明では、図２〜５の例を参照する。一例として、タイミングコントローラ３００は、図６の例におけるタイミングコントローラ２５０に代わるものであり得る。さらに、タイミングコントローラ３００は、単一のビジー信号ＢＳＹを生成するための単一のタイミングコントローラに相当し得る。従って、図２の例におけるタイミングコントローラ６２は、個々に別々のビジー信号ＢＳＹ（例えば、ビジー信号ＢＳＹR、ＢＳＹWE、およびＢＳＹWO、ならびに／または他の様々なもの）をそれぞれ生成することが可能な複数のタイミングコントローラ３００を含み得る。
タイミングコントローラ３００は、ビジーアドレスシフトレジスタ３０２を含む。ビジーアドレスシフトレジスタ３０２は、量子メモリセルアレイ５４の選択された１つ以上の行（例えば、既に選択された行）に関連したアドレス情報を記憶するためのシフトレジスタメモリとして構成される。図７の例では、ビジーアドレスシフトレジスタ３０２は、カレントアドレスレジスタ３０４と複数のＮ個のアドレスレジスタ３０６とを含み、ここで、Ｎは正の整数である。カレントアドレスレジスタ３０４は、アドレス信号ＡＤＤＲとメモリ要求信号ＲＥＱの両方を受信するように構成される。従って、カレントアドレスレジスタ３０４は、アドレス信号ＡＤＤＲで特定されるアドレスにアクセスするためのメモリ要求信号ＲＥＱによる要求に応じるなどして、（例えば、行および／または関連した列群を含む）アドレス情報を記憶するように構成される。カレントアドレスレジスタは、要求されたアドレスＡＤＤＲと、アクセス要求が承認されたかどうかを示すインディケーションＳＵＣＣＥＳＳと、を記憶する。
さらに、タイミングコントローラ３００は、ビジーアドレスシフトレジスタ３０２のアドレスレジスタ群３０６の範囲内での、（アドレス信号ＡＤＤＲによる）既に選択されたアドレスおよびその関連情報（例えば、ＳＵＣＣＥＳＳ）のシフトを、タイミング信号ＴＭＲによって制御するように構成されたタイマ３０８を含み得る。従って、アドレス信号ＡＤＤＲを受信したことに応じて、ビジーアドレスシフトレジスタ３０２は、（例えば、行および／または関連した列群を含む）対応したアドレスおよびその関連情報（例えば、ＳＵＣＣＥＳＳ）を、タイマ３０８によってシフトされるキューとして配列されたカレントアドレスレジスタ３０４およびアドレスレジスタ群３０６に記憶するように構成することができる。例えば、アドレスレジスタ群３０６に記憶されている既に選択されたアドレスの各々は、それに関連付けられた所定の時間を有することができ、その所定の時間は、（例えば、読み出し／書き込み電流の印加および磁束再蓄積に基づいて）そのアドレスが使用可能になることに対応している。一例として、アドレスは、時間の経過を記すためにシフトレジスタに記憶することができ、所望の時間が経過したときにアドレスがシフトレジスタから退去することで、そのアドレスがビジーとみなされなくなることが可能であるように、シフトレジスタのサイズを設定することができる。従って、所定の時間の終了（例えば、第Ｎのアドレスレジスタ３０６内の最後のアドレスの所定の時間の終了）に基づいて、タイミング信号ＴＭＲにより、アドレス信号ＡＤＤＲで特定されるアドレスおよびその関連情報（例えば、ＳＵＣＣＥＳＳ）をカレントアドレスレジスタ３０４からアドレスレジスタ群３０６の第１のアドレスレジスタへ、同時に、アドレスレジスタ群３０６に記憶されたアドレスの各々および各アドレスの関連情報（例えばＳＵＣＣＥＳＳ）をアドレスレジスタ群３０６の順に次のアドレスレジスタへと、順次シフトさせることができ、このとき、第Ｎのアドレスレジスタ３０６内の最後のアドレスは、ビジーアドレスシフトレジスタ３０２から除去される。アドレスおよびその関連情報がビジーアドレスシフトレジスタ３０２内に留まる時間量は、そのアドレスに関連したフラックスポンプの回復に要する時間に相当するものと考えられる。また、既に選択されたアドレスのシフトは様々な形態で実現することができ、タイマ３０８の使用に限定されない（例えば、外部クロック信号に基づくもの、またはサイクルごとにシフトされるキューとすることが可能である）ということも理解されるべきである。
タイミングコントローラ３００は、さらに複数のＮ個の比較器３０６を含み、これらは、メモリ要求信号ＲＥＱに応じて、アドレス信号ＡＤＤＲで特定されるとともにカレントアドレスレジスタ３０４に記憶されている現在選択された行／アドレスを、当該アドレスレジスタ３０６の各々に記憶されている（関連したアドレスの各々と共に記憶されているインディケーションＳＵＣＣＥＳＳで示されるように）正常に既に選択された行群／アドレス群と、比較するように構成される。例えば、メモリ要求信号ＲＥＱを受信したことに応じて、比較器群３１０は、選択された行／アドレスを、正常にアドレスにアクセスされた当該アドレスレジスタ群３０６に記憶されたエントリの各々と比較するように構成することができる。各々の比較器３０６は、論理ＯＲゲート３１２に結合された出力を有し、これによりビジー信号ＢＳＹを出力に供給する。従って、比較器群３１０のいずれかの比較器が、カレントアドレスレジスタ３０４内のアドレスと、アドレスレジスタ群３０６に記憶されたアドレスの１つとのマッチングを判定した場合に、比較器群３１０の各々の比較器は、そのマッチングを示すために、論理ハイ信号を論理ＯＲゲート３１２に供給することができる。論理ＯＲゲート３１２は、選択されたアドレスへのアクセスが禁止されていることに対応した論理状態（例えば、図７の例では論理ハイ）のビジー信号ＢＳＹを供給することができる。例えば、アドレスコントローラ５２は、ビジー信号ＢＳＹの状態が論理「１」から論理「０」に変わるまでは、メモリ要求信号ＲＥＱに関連したメモリアクセスをキューイングすることができる。あるいは、アドレスコントローラ５２は、メモリ要求信号ＲＥＱによるそれぞれのメモリアクセスが禁止されることを示すインディケーションに応じて、異なるメモリ要求信号ＲＥＱからのアクセスなど、異なるメモリアクセスを試みることができる。いずれの場合も、メモリアクセスに成功したことに応じて、カレントアドレスレジスタ３０４は、アドレス信号ＡＤＤＲで示されるアドレスを維持するように構成することができ、これにより、アドレス信号ＡＤＤＲで示されるアドレスは、ビジーアドレスシフトレジスタ３０２内で維持されることができ、ひいては、メモリアクセスに成功したことに応じて、アドレスレジスタ群３０６にシフトされることで、本明細書で記載するようなビジーとなる。
図８は、タイミングコントローラ３５０のさらに別の例を示している。タイミングコントローラ３５０は、図２の例におけるタイミングコントローラ６２に相当し得るものであって、図４の例で説明したような読み出しオペレーション、および図５の例で説明したような書き込みオペレーションのタイミングを監視するように構成することができる。従って、図８の例の以下の説明では、図２〜５の例を参照する。一例として、タイミングコントローラ３５０は、図６および図７の例におけるタイミングコントローラ２５０および３００に代わるものを含み得るか、または代わるものであり得る。さらに、タイミングコントローラ３５０は、単一のビジー信号ＢＳＹを生成するための単一のタイミングコントローラに相当し得る。従って、図２の例におけるタイミングコントローラ６２は、個々に別々のビジー信号ＢＳＹ（例えば、ビジー信号ＢＳＹR、ＢＳＹW0、およびＢＳＹW1、ならびに／または他の様々なもの）をそれぞれ生成することが可能な複数のタイミングコントローラ３５０を含み得る。さらに、本明細書で記載するように、タイミングコントローラ３５０は、ビット線およびワード線によるメモリアクセスに関連したタイミングを制御するように構成することができる。
タイミングコントローラ３５０は、ビジーアドレスレジスタ３５２を含む。ビジーアドレスレジスタ３５２は、量子メモリセルアレイ５４の選択された１つ以上の行（例えば、既に選択された行）に関連したアドレス情報を記憶するように構成される。図８の例では、タイミングコントローラ３５０は、さらに、タイミング信号Ｔを生成するように構成されたリアルタイムロールオーバタイマ（real-time rollover timer）として構成されたタイマ３５４を含む。アドレス信号ＡＤＤＲおよびメモリ要求信号ＲＥＱを受信したことに応じて、ビジーアドレスレジスタ３５２は、（例えば、行および／または関連した列群を含む）対応したアドレスをビジーアドレスレジスタ３５２に記憶するように構成することができる。ビジーアドレスレジスタ３５２は、ＡＤＤＲで示されるアドレスに関連したワード線回路のビジー状態を示すワード線ビジー信号ＷＬ＿ＢＳＹを生成するように構成することができる。
さらに、タイミングコントローラ３５０は、フラックスポンプ群５６および５８へのアクセスを制御するためのレジスタ群を含み得る。図８の例では、レジスタ群は、ビジー持続時間レジスタ３５６と、ビット線アサート・オフセットレジスタ３５８と、ビット線ディアサート・オフセットレジスタ３６０と、ワード線アサート・オフセットレジスタ３６２と、ワード線ディアサート・オフセットレジスタ３６４と、を含む。レジスタ３５６、３５８、３６０、３６２、３６４の各々は、信号ＣＦＧによって供給される、フラックスポンプ群５６および５８の制御に対応した所定の持続時間を記憶するように構成される。ビジー持続時間レジスタ３５６は、アドレス信号ＡＤＤＲに対応する選択されたアドレスの読み出しオペレーションまたは書き込みオペレーションに関連した（例えば、磁束再蓄積を含む）所定の持続時間に対応したレジスタ値ＢＳＹT1を供給することができる。ビット線アサート・オフセットレジスタ３５８は、フラックスポンプ群５８に関連したビット書き込み電流またはビット読み出し電流をアサートすることに関連した所定の持続時間に対応したレジスタ値ＢＬT1、ひいては、対応するビット書き込み電流またはビット読み出し電流の供給を開始するための時間オフセットを供給することができる。ビット線ディアサート・オフセットレジスタ３６０は、フラックスポンプ群５８に関連したビット書き込み電流またはビット読み出し電流をディアサートすることに関連した所定の持続時間に対応したレジスタ値ＢＬT2、ひいては、対応するビット書き込み電流またはビット読み出し電流の供給を停止するための時間オフセットを供給することができる。ワード線アサート・オフセットレジスタ３６２は、フラックスポンプ群５６に関連したワード書き込み電流またはワード読み出し電流をアサートすることに関連した所定の持続時間に対応したレジスタ値ＷＬT1、ひいては、対応するワード書き込み電流またはワード読み出し電流の供給を開始するための時間オフセット、を供給することができる。ワード線ディアサート・オフセットレジスタ３６４は、フラックスポンプ群５６に関連したワード書き込み電流またはワード読み出し電流をディアサートすることに関連した所定の持続時間に対応したレジスタ値ＷＬT2、ひいては、対応するワード書き込み電流またはワード読み出し電流の供給を停止するための時間オフセットを供給することができる。
タイミングコントローラ３５０は、さらに、フラックスポンプ群５６および５８へのアクセスを制御することに関連した加算器群を含む。レジスタ値ＢＳＹT1は、レジスタ値ＢＳＹT1をリアルタイムタイミング信号Ｔに加算するように構成された第１の加算器３６６に供給され、これにより、図８の例に値Ｔ＋ＢＳＹT1として示す所定の時間オフセットを生成する。加算器３６８は、レジスタ値ＢＬT1をリアルタイムタイミング信号Ｔに加算することで所定の時間オフセットＴ＋ＢＬT1を生成し、加算器３７０は、レジスタ値ＢＬT2をリアルタイムタイミング信号Ｔに加算することで所定の時間オフセットＴ＋ＢＬT2を生成する。さらに、加算器３７２は、レジスタ値ＷＬT1をリアルタイムタイミング信号Ｔに加算することで所定の時間オフセットＴ＋ＷＬT1を生成し、加算器３７４は、レジスタ値ＷＬT2をリアルタイムタイミング信号Ｔに加算することで所定の時間をオフセットＴ＋ＷＬT2を生成する。従って、所定の時間オフセットＴ＋ＢＳＹT1、Ｔ＋ＢＬT1、Ｔ＋ＢＬT2、Ｔ＋ＷＬT1、およびＴ＋ＷＬT2は、リアルタイムタイミング信号Ｔと同じレートで、リアルタイムでインクリメントする。
所定の時間オフセットＴ＋ＢＳＹT1、Ｔ＋ＢＬT1、Ｔ＋ＢＬT2、Ｔ＋ＷＬT1、およびＴ＋ＷＬT2の各々を、イベントシーケンサ（event sequencer）３７６に供給する。イベントシーケンサ３７６は、ビジー信号ＢＬ＿ＢＳＹと、量子メモリセルアレイ５４のそれぞれの部分にアドレスするためにフラックスポンプ群５６および５８におけるそれぞれのビット線フラックスポンプ群を制御するように構成されたビット線タイミング信号群ＢＬ＿ＴＭと、量子メモリセルアレイ５４のそれぞれの部分にアドレスするためにワード書き込み電流、ワード読み出し電流、およびビット書き込み電流をアサートするためのフラックスポンプ群５６および５８におけるそれぞれのワード線フラックスポンプ群を制御するように構成されたワード線タイミング信号群ＷＬ＿ＴＭと、を生成するように構成される。一例として、イベントシーケンサ３７６は、量子メモリセルアレイ５４および／または量子メモリセルアレイ群のバンクへの多重アクセスを提供するために、フラックスポンプ群５６および５８へのアクセスを制御することが可能である複数のイベントシーケンサのうちの１つであり得る。本明細書で記載するように、イベントシーケンサ３７６は、（例えば、読み出しオペレーションまたは書き込みオペレーションのための）メモリアクセスが要求されているタイミングを特定するために、メモリ要求信号ＲＥＱを受信する。イベントシーケンサ３７６は、さらに、リアルタイムタイミング信号Ｔおよび所定の時間オフセットＴ＋ＢＳＹT1、Ｔ＋ＢＬT1、Ｔ＋ＢＬT2、Ｔ＋ＷＬT1、Ｔ＋ＷＬT2を受信し、これらは、ビット線ビジー信号ＢＬ＿ＢＳＹ、ビット線タイミング信号ＢＬ＿ＴＭ、およびワード線タイミング信号ＷＬ＿ＴＭを生成するための閾値を規定する。ビット線制御回路のビジー状態とワード線制御回路のビジー状態は、それぞれイベントシーケンサ３７６とビジーアドレスレジスタ３５２によって独立に追跡できると考えられる。アクセスが要求されると、タイミングコントローラ３５０は、ビジー信号ＢＳＹを生成することができ、これは、そのアクセス要求に関連したアドレスＡＤＤＲに関連付けられたワード線ビジー信号ＷＬ＿ＢＳＹとビット線ビジー信号ＢＬ＿ＢＳＹとの論理和を実行することによって生成される。
図９は、イベントシーケンサ４００の一例を示している。一例として、イベントシーケンサ４００は、図８の例におけるイベントシーケンサ３７６に相当し得る。従って、図９の例の以下の説明では、図８の例を参照する。よって、前述のように、イベントシーケンサ４００は、所定の時間オフセットＴ＋ＢＳＹT1、Ｔ＋ＢＬT1、Ｔ＋ＢＬT2、Ｔ＋ＷＬT1、Ｔ＋ＷＬT2、およびリアルタイムタイミング信号Ｔを受信し、これにより、ビット線ビジー信号ＢＬ＿ＢＳＹ、ビット線タイミング信号ＢＬ＿ＴＭ、およびワード線タイミング信号ＷＬ＿ＴＭを生成するための閾値を規定する。
イベントシーケンサ４００は、アクセス要求がメモリ要求信号ＲＥＱで示されたときに、所定の時間オフセットＴ＋ＢＳＹT1の値を取得するように構成されたビジーディアサート時間レジスタ４０２を含む。所定の時間オフセットＴ＋ＢＳＹT1の取得値は、（例えば、次のアクセス要求がメモリ要求信号ＲＥＱで示されるまでの間）閾値ＢＳＹT2として記憶される。イベントシーケンサ４００は、リアルタイムタイミング信号Ｔの値を閾値ＢＳＹT2と比較して、ビジータイミングコントローラ４０６に供給される信号ＢＳＹOFFを生成するように構成された比較器４０４を含む。ビジータイミングコントローラ４０６は、本明細書で記載するように、所与のアドレス（例えば、行）に対する読み出しオペレーションまたは書き込みオペレーションのためのアクセスが可能であるか禁止されるかを示すために、ビット線ビジー信号ＢＬ＿ＢＳＹを生成するように構成されている。図９の例では、ビジータイミングコントローラ４０６は、（例えば、ビット線回路を回復させる必要があるため、ビジーアドレスレジスタ３５２に記憶されているアドレスを使用できないことを示すための）ＢＬ＿ＢＳＹ信号をアサートするタイミングを決定するために、信号ＢＳＹOFFおよびメモリ要求信号ＲＥＱを受信するように構成される。従って、メモリ要求信号ＲＥＱで示されるメモリ要求があるときには、ビジータイミングコントローラ４０６は、リアルタイムタイミング信号Ｔが閾値ＢＳＹT2にマッチングしたことに応じて信号ＢＳＹOFFがアサートされるまでの間は、ビット線ビジー信号ＢＬ＿ＢＳＹをアサートするように構成される。
イベントシーケンサ４００は、さらに、ビット線フラックスポンプ群５８を制御することに関連したコンポーネント群を含む。図９の例では、イベントシーケンサ４００は、アクセス要求がメモリ要求信号ＲＥＱで示されたときに、所定の時間オフセットＴ＋ＢＬT1の値を取得するように構成されたビット線アサート時間レジスタ４０８を含む。所定の時間オフセットＴ＋ＢＬT1の取得値は、（例えば、次のアクセス要求がメモリ要求信号ＲＥＱで示されるまでの間）閾値ＢＬT3として記憶される。比較器４１０は、リアルタイムタイミング信号Ｔの値を閾値ＢＬT3と比較して、信号ＢＬONを、ビット線タイミング信号ＢＬ＿ＴＭを生成するように構成されたビット線タイミングコントローラ４１２に供給する。信号ＢＬONは、ビット線フラックスポンプ群５８によって所与のビット線電流をアサートするための時間に対応し得る。同様に、イベントシーケンサ４００は、アクセス要求がメモリ要求信号ＲＥＱで示されたときに、所定の時間オフセットＴ＋ＢＬT2の値を取得するように構成されたビット線ディアサート時間レジスタ４１４を含む。所定の時間オフセットＴ＋ＢＬT2の取得値は、（例えば、次のアクセス要求がメモリ要求信号ＲＥＱで示されるまでの間）閾値ＢＬT4として記憶される。比較器４１６は、リアルタイムタイミング信号Ｔの値を閾値ＢＬT4と比較して、信号ＢＬOFFを、ビット線タイミングコントローラ４１２に供給する。信号ＢＬOFFは、ビット線フラックスポンプ群５８によって所与のビット線電流をディアサートするための時間に対応し得る。従って、ビット線タイミングコントローラ４１２は、量子メモリセルアレイ５４のそれぞれの部分にアドレスするためのビット線フラックスポンプ群５８の制御に、信号ＢＬONおよびＢＬOFFを使用するように構成される。
イベントシーケンサ４００は、さらに、書き込み線フラックスポンプ群５６を制御することに関連したコンポーネント群を含む。図９の例では、イベントシーケンサ４００は、アクセス要求がメモリ要求信号ＲＥＱで示されたときに、所定の時間オフセットＴ＋ＷＬT1の値を取得するように構成された書き込み線アサート時間レジスタ４１８を含む。所定の時間オフセットＴ＋ＷＬT1の取得値は、（例えば、次のアクセス要求がメモリ要求信号ＲＥＱで示されるまでの間）閾値ＷＬT3として記憶される。比較器４２０は、リアルタイムタイミング信号Ｔの値を閾値ＷＬT3と比較して、信号ＷＬONを、書き込み線タイミング信号ＷＬ＿ＴＭを生成するように構成された書き込み線タイミングコントローラ４２２に供給する。信号ＷＬONは、書き込み線フラックスポンプ群５６によって所与の書き込み線電流をアサートするための時間に対応し得る。同様に、イベントシーケンサ４００は、アクセス要求がメモリ要求信号ＲＥＱで示されたときに、所定の時間オフセットＴ＋ＷＬT2の値を取得するように構成された書き込み線ディアサート時間レジスタ４２４を含む。所定の時間オフセットＴ＋ＷＬT2の取得値は、（例えば、次のアクセス要求がメモリ要求信号ＲＥＱで示されるまでの間）閾値ＷＬT4として記憶される。比較器４２６は、リアルタイムタイミング信号Ｔの値を閾値ＷＬT4と比較して、信号ＷＬOFFを、書き込み線タイミングコントローラ４１２に供給する。信号ＷＬOFFは、書き込み線フラックスポンプ群５６によって所与の書き込み線電流をディアサートするための時間に対応し得る。従って、書き込み線タイミングコントローラ４２２は、量子メモリセルアレイ５４のそれぞれの部分にアドレスするための書き込み線フラックスポンプ群５６の制御に、信号ＷＬONおよびＷＬOFFを使用するように構成される。
図６〜８の各例におけるタイミングコントローラ２５０、３００、３５０は、このように、メモリ要求信号ＲＥＱで提示されたメモリアドレスについて、そのステータスを、量子メモリセルアレイ５４へのアクセス前にアドレスコントローラ５２に提供できる個々に異なる方法を提供しており、ひいては、量子メモリシステム５０を効率的に管理するための別々の方法を提供している。タイミングコントローラ２５０、３００、３５０の各々は、個々の読み出しオペレーションおよび書き込みオペレーションに対応した多様なビジー信号ＢＳＹを生成するなどのため、所与の１つの量子メモリセルアレイの複数の部分に対して実装することができ、また、いくつかのアドレスレジスタの各々に対応させることができる。例えば、図８の例におけるタイミングコントローラ３５０は、量子メモリセルアレイ５４の個々のアクセス要求にそれぞれ対応し得る複数のタイミングコントローラ３５０のうちの１つとすることができる。さらに、タイミングコントローラ２５０、３００、３５０は、いくつかの異なるアドレスバンクにまたがるように、ひいては複数の量子メモリセルアレイにまたがるように、実装することが可能である。
ビジーディアサート時間レジスタ４０２が、十分に高い値で構成されている場合には、ビット線フラックスポンプ群とワード線フラックスポンプ群の両方の回復のために十分な時間を与えることが可能であると考えられる。ビジーディアサート時間レジスタ４０２をそのように実装することで、より少ないハードウェア資源で同じ機能を提供することが可能である。
なお、イベントシーケンサ４００は、任意の一般的用途でイベントタイミング制御および順序制御を提供するために用いることもでき、量子メモリアレイおよびその関連回路を超えた範囲に拡張されるということに留意すべきである。
さらに、理解されるべきことは、イベントシーケンサ４００は、複数のイベントシーケンサのうちの１つであり得るということであり、このとき、複数のイベントシーケンサの各々は、所定の時間オフセットの同じセットＴ＋ＢＳＹT1、Ｔ＋ＢＬT1、Ｔ＋ＢＬT2、Ｔ＋ＷＬT1、Ｔ＋ＷＬT2、およびリアルタイムタイミング信号Ｔに基づいて、フラックスポンプ群５６および５８のタイミングを制御することができる。さらに、理解されるべきことは、アクティブなアクセスのすべてのステータスを追跡するための十分な数のアドレスレジスタまたはタイミングコントローラを設けていないシステムでは、所要のアドレスレジスタおよび／またはタイミングコントローラが使用可能になるまでは、さらなるアクセスをすべてブロックするために、（図１０の例に示すような）飽和機構（saturation mechanism）を実装することができるということである。さらに、一例として、タイミングコントローラは、回路面積（例えば、比較器およびレジスタビット）を削減するために、削減されたアドレスセットで動作して、これにより複数のワード線または列線に関連したフラックスポンプ群のビジーステータスを管理し得ることが企図される。従って、所与の量子メモリシステム５０は、タイミングコントローラ６２に関して様々な異なる形態で構成することが可能である。
図１０は、アレイコントローラ４５０の一例を示しており、この場合、複数の回復アドレスの同時のビジー状態追跡を提供するために、追加の支援回路と共に複数のタイミングコントローラ２５０を協調的に使用する。また、本例は、各タイミングコントローラ２５０に含まれるキュー許可回路を、アレイコントローラ４５０の範囲内でいかに連携させるのか、さらには、図１０の例においてコントローラ４６０、４７０、４８０、４９０として示すＮ個のタイミングコントローラ２５０の各々からの個々のビジー保留中（ＢＰ）インディケーションおよびアクティブ（ＡＣＴ）インディケーションを、共同でシステムの挙動に影響を及ぼすように、いかに用いることができるのかをさらに示している。
タイミングコントローラは、あるアドレスへのアクセスを許可するときには、そのアドレスに関連したフラックスポンプ群が回復するための十分な時間が与えられないうちに、図１の例におけるメモリコントローラ１４が、同じアドレスへの第２のアクセスを試行しないことを補償するために、そのアドレスの回復状態を追跡しなければならない。各々のタイミングコントローラ２５０は、最大１つの回復アドレスのビジー状態を追跡する能力を有する。従って、同時回復ウィンドウを用いて複数の同時メモリアクセス要求をメモリコントローラ１４に許可するために、複数のタイミングコントローラ２５０を実装することができる。新たに承認されるアクセス要求の回復状態を追跡するために使用できるタイミングコントローラ２５０が存在しないときに生じる飽和状態の継続時間を、十分な数のタイミングコントローラ２５０を使用することで回避または最小限にすることによって、システムは、量子メモリシステム１６へのアクセスを不必要にブロックすることを回避することが可能となり得る。
複数のタイミングコントローラの連携は、どの１つのタイミングコントローラが、新たなアクセス要求を承認するとともに、そのアドレスに関連した回復状態を追跡する責任を負うのかが決定論的（deterministic）であるように、それらのタイミングコントローラの連携が得られるように、実現することができる。タイミングコントローラ群２５０およびアレイコントローラ４５０は、協調的キュー許可機構を実現し、これは、この決定論的挙動を可能とするため、さらには、あるアドレスがビジーであるとみなされるのは、ゼロ個のタイミングコントローラまたは１つのタイミングコントローラのいずれかによってのみ可能であり、複数のタイミングコントローラによることはあり得ないことを保証するために用いられる。この要件の一側面は、あるタイミングコントローラ２５０が、あるアドレスの回復を既に追跡中である場合に、その同じアドレスへの新たな要求は、この同じタイミングコントローラ２５０が、その条件付き受け入れによってキューイングしなければならないことである。この要求を新たなアドレスとしてキューイングすることを、第２のタイミングコントローラ２５０に許可すると、第１のアクセス要求に干渉する可能性があるので、第１のアクセスが完了するとともに関連した回路が回復するまでは、第２のタイミングコントローラ２５０は待機するように制御され得る。
また、システムでは、メモリコントローラの挙動に影響を及ぼすように、個々のタイミングコントローラから報告されたステータスを包括的に用いる方法を提供することもできる。例えば、飽和状態が発生している場合には、新たなアクセス要求の発行を事前にメモリコントローラに通知することが有用であり得る。一方、飽和状態が発生していない場合には、どのタイミングコントローラがビジー状態を検出しているかに関わりなく、そのビジー状態を報告することができる。
図１０の例では、アレイコントローラ４５０は、複数のタイミングコントローラ４６０、４７０、４８０、および４９０を含み、これらは、タイミングコントローラ２５０に相当する。タイミングコントローラ群２５０およびアレイコントローラ４５０は、共同で、キュー許可、ビジー報告、および飽和報告のための協調機構を実現する。従って、これらの協調機構の説明では、図６と図１０の両方を参照する。
タイミングコントローラ（例えば、４６０、４７０、４８０、および４９０）の各々は、メモリコントローラがメモリアクセスを要求していることを示すＲＥＱ入力信号のコピーを受信し、さらに、タイミングコントローラの各々は、アクセスが要求されているアドレスを示すＡＤＤＲ入力信号のコピーを受信する。タイミングコントローラ２５０のＮ個のすべてのインスタンスは、アクセス要求を受信すると、その要求を無視すべきか、その要求を承認すべきか、またはその要求を（承認可能となるまでキューに残して）条件付きで受け入れるべきかをそれぞれのタイミングコントローラ２５０で判断するまでの間、その要求を保留アクセスアドレスレジスタ２６４に一時的にキューイングすることができる。これらのタイミングコントローラ２５０の所与の１つは、その要求を承認すべきと判断するか、または少なくとも条件付きで受け入れるべきと判断することができる。他のすべてのタイミングコントローラ２５０は、その要求を無視すべきであると判断することができ、これらのタイミングコントローラ２５０に、次の要求に備えて要求保留メモリ２６８をクリアさせる。
アレイコントローラ４５０は、各タイミングコントローラ２５０がアクセス要求を無視すべきか条件付きで受け入れるべきかを判断できるようにするために、必要な信号接続と共に必要な論理ゲートを提供する。要求されているアドレスの回復をアクティブに追跡中であるタイミングコントローラ２５０が、最高の優先度を有し得るとともに、その同じアドレスへの新たに要求されたアクセスをキューイングする決定を下すことが可能であるように、協調的キュー許可機構は、構成される。他のすべてのタイミングコントローラ２５０は、その新たな要求のキューイングにおいて、より低い優先度を有し得るとともに、その要求を無視する決定を下すことが可能である。さらに、要求されているアドレスの回復をアクティブに追跡中であるタイミングコントローラ２５０が存在しない場合には、アドレス回復をアクティブに追跡中ではない最小番号のタイミングコントローラが、次に最も高い優先度を有し得るとともに、アクセスが要求されている新たなアドレスを自身のキューに受け入れる決定を下すことが可能であるように、協調的キュー許可機構は、構成される。他のすべてのタイミングコントローラ２５０は、キュー許可において、より低い優先度を有し得るとともに、その要求を無視する決定を下すことが可能である。最後に、すべてのタイミングコントローラ２５０がアドレス回復をアクティブに追跡中である場合には、飽和状態が発生している可能性があり、いずれのタイミングコントローラ２５０によっても受け入れることができない新たな要求が発行されることを防ぐために、この飽和状態をメモリコントローラに通知することができる。
ＯＲ論理ゲート４６２、４７２、４８２は、より大きい番号のタイミングコントローラからのビジー保留ステータスを集約して、より小さい番号のタイミングコントローラに伝達する。各タイミングコントローラは、そのビジー保留ステータスを、その対応するＢＰ信号によって伝達し、ＯＲ論理ゲート４８２，４７２、４６２は、それらのＢＰ信号を合成してＢＰＳ信号を生成し、これらのＢＰＳ信号は、各段において、より大きい番号のタイミングコントローラが、新たに要求されて一時的に保留中のアクセス要求のアドレスにマッチングするアドレスの回復をビジー追跡中であるかどうかを示す。
同様に、ＡＮＤ論理ゲート４７３および４８３は、より小さい番号のタイミングコントローラからのビジーディファレンスアドレス（すなわち、ＢＤ：ＢｕｓｙＤｉｆｆｅｒｅｎｔ ａｄｄｒｅｓｓ）ステータスを集約して、より大きい番号のタイミングコントローラに伝達する。各タイミングコントローラは、そのビジーディファレンスアドレスステータスを、その対応するＢＤ信号によって伝達し、ＡＮＤ論理ゲート４７３および４８３は、それらのＢＤ信号を合成してＢＤＳ信号を生成し、これらのＢＤＳ信号は、各段において、より小さい番号のタイミングコントローラが、新たに要求されたアクセスの一時的に保留中のアクセス要求のアドレスにはマッチングしないアドレスの回復をビジー追跡中であるかどうかを示す。
Ａ−ａｎｄ−ｎｏｔ−Ｂ論理ゲート４６１、４７１、４８１は、各々のタイミングコントローラに対してＯＢＤ信号を生成し、ＯＢＤ信号は、そのタイミングコントローラが、そのアクセス要求の条件付き受け入れおよび承認において優先権を有するものとして指定されているか否かを、そのタイミングコントローラに対して示す。図１０の例では、信号ＢＤＳNと信号ＯＢＤNを、ＡＮＤゲート４８３の出力に基づく同じ信号として示している。所与のタイミングコントローラが、そのＢＤＳ信号によって、より小さい番号のタイミングコントローラのすべてが異なるアドレスをビジー追跡中であることを通知される場合、かつ、そのＢＰＳ信号によって、より大きい番号のタイミングコントローラはいずれもこのアドレスを既に追跡中ではないことを通知される場合には、ＯＢＤ信号は、そのタイミングコントローラが、アドレス回復を現在アクティブに追跡中でない限り、この新たな要求を自身のキューに受け入れるべきであることを、そのタイミングコントローラに示すことができる。
アレイコントローラ４５０は、さらに、ＢＰ0信号またはＢＰＳ0のいずれかが指示されている場合にＢＳＹ出力信号を生成するように構成されたＯＲ論理ゲート４６２を含む。アレイコントローラ４５０は、さらに、すべてのＡＣＴ信号が論理値「１」を有する場合にＳＡＴ信号を生成するように構成されたＡＮＤ論理ゲート４５１を含む。従って、すべてのタイミングコントローラがアドレス回復をビジー追跡中である場合に、ＳＡＴ信号をアサートすることができ、これにより、ＳＡＴ信号で示される飽和状態が終了するまでの間は、メモリコントローラがさらなるアクセスを要求することをいずれも禁止することが可能である。
図１０は、４つのタイミングコントローラ（すなわち、４６０、４７０、４８０、４９０）で構成されたアレイコントローラ４５０を示しているが、これは単なる一例にすぎない。アレイコントローラ４５０を構成し得るタイミングコントローラ２５０の実際の数は、１つのタイミングコントローラから多数（例えばＮ個）のタイミングコントローラまで様々であり得る。図１０は、さらに、タイミングコントローラについて３通りの使用シナリオを示すものであり、その３通りの使用シナリオのそれぞれでは、アレイコントローラ４５０のコンポーネントとして所望の挙動を助けるために、わずかに異なる支援論理ゲートおよび信号接続が必要となる可能性がある。第１の使用シナリオは、タイミングコントローラ２５０が、連鎖（chain）における第１の（すなわち、最小番号の）タイミングコントローラである場合である。タイミングコントローラ４６０は、図１０に示す連鎖における第１のタイミングコントローラである。これは第１のタイミングコントローラであるため、ＢＤＳ入力を受信せず、従って、この信号を自身のＢＤ0信号と合成するためのＡＮＤ論理ゲートは必要ない。また、Ａ−ａｎｄ−ｎｏｔ−Ｂ論理ゲート４６１は、欠落しているＢＤＳ入力信号の代わりに論理「１」を使用しなければならない。第２の使用シナリオは、タイミングコントローラ２５０が、タイミングコントローラの連鎖における中間のタイミングコントローラである場合である。これを、タイミングコントローラ４７０とタイミングコントローラ４８０の両方で、図１０に示している。例えば、タイミングコントローラ４７０は、アレイコントローラ４５０においてタイミングコントローラ４７０が機能するために必要な信号を適切に合成および伝達するために、論理ゲート４７１、４７２、４７３を必要とする。最後に、第３の使用シナリオは、タイミングコントローラ２５０が、タイミングコントローラの連鎖における最後のタイミングコントローラとして使用される場合である。これを、タイミングコントローラ４９０によって図１０に示している。タイミングコントローラ４９０は、連鎖における最後のタイミングコントローラであるため、他の２通りの使用シナリオで使用される論理ゲートをいずれも必要としない。その理由は、このタイミングコントローラが信号源または信号終点のいずれかであるからである。他の２通りの使用シナリオにおけるように、いずれかの信号を合成および伝達する必要がない。
上述のこのような構造的および機能的特徴を踏まえて、本発明の種々の態様による方法は、図１１を参照して、より良く理解されるであろう。説明を簡単にするため、図１１の方法は、直列に実行するものとして図示および記載しているが、本発明は、図示の順序に限定されるものではないことは理解および認識されるべきであり、本発明によれば、いくつかの態様により、様々に異なる順序で実施することができ、さらに／または本明細書で図示および記載するものとは異なる態様と、並列に実施することができる。さらに、本発明の一態様による方法を実施するためには、図示の特徴のすべてが必要とされるわけではない。
図１１は、量子メモリシステム（例えば、量子メモリシステム５０）においてデータを読み出しおよび書き込みする方法５００の一例を示している。５０２で、行と列に配列された量子メモリセルのアレイ（例えば、量子メモリセルアレイ５４）の選択された行に関連したメモリ要求信号（例えば、メモリ要求信号ＲＥＱ）を受信する。５０４で、複数のフラックスポンプ（例えば、フラックスポンプ群５６および５８）から、書き込み電流（例えば、ワード書き込み電流群ＷＷＬおよびビット書き込み電流群ＢＷＬ）および読み出し電流（例えば、ワード読み出し電流群ＷＲＬおよびビット読み出し電流群ＢＲＬ）の一方を生成する。書き込み電流および読み出し電流のその一方を、メモリ要求信号に応じて、それぞれ、選択された行へのデータの書き込み、および選択された行からのデータの読み出しのうちの一方のために、量子メモリセルのアレイに供給することができる。５０６で、書き込み電流および読み出し電流のその一方の印加に関連した所定の時間に基づき、かつ複数のフラックスポンプに関連した磁束再蓄積に関連した所定の時間に基づいて、選択された行に関連したアドレスをビジーアドレスレジスタ（例えば、ビジーアドレスレジスタ６４）に記憶する。５０８で、所定の時間の終了まで、メモリ要求信号による、選択された行および選択された行に関連した列群の少なくとも一方へのアクセスを選択的に禁止する。
上記は、本発明の例である。本発明を説明する目的で、コンポーネントまたは方法の考え得るすべての組み合わせについて記載することは、当然のことながら不可能であるが、本発明のさらなる多くの組み合わせおよび置換が可能であることは、当業者であれば理解できるであろう。よって、本発明は、添付の請求項を含む本出願の範囲内に含まれるすべてのかかる改変、変更、および変形を包含するものである。
以下に、上記各実施形態から把握できる技術思想を記載する。
（付記１）
量子メモリシステムにおいてデータを読み出しおよび書き込みする方法であって、
複数の行と複数の列に配列された量子メモリセルのアレイの選択された行に関連したメモリ要求信号を受信すること、
複数のフラックスポンプから、書き込み電流および読み出し電流の一方を生成することであって、前記書き込み電流および前記読み出し電流の一方が、前記メモリ要求信号に応じて、それぞれ、選択された行へのデータの書き込み、および選択された行からのデータの読み出しのうちの一方のために、前記量子メモリセルのアレイに供給される、前記書き込み電流および読み出し電流の一方を生成すること、
前記書き込み電流および前記読み出し電流の一方の印加に関連した所定の時間に基づき、かつ前記複数のフラックスポンプに関連した磁束再蓄積に関連した所定の時間に基づいて、選択された行に関連したアドレスをビジーアドレスレジスタに記憶すること、
前記所定の時間の終了まで、前記メモリ要求信号による選択された行および選択された複数の行に関連した複数の列の少なくとも一方へのアクセスを選択的に禁止すること、を備える方法。
（付記２）
アクセスを選択的に禁止することは、
前記複数の組の列の第１の組によって、前記読み出し電流または前記書き込み電流に基づき、前記複数の行の第１の行からデータを読み出すこと、または前記複数の行の第１の行にデータを書き込むこと、
前記第１の行および前記複数の組の列の第１の組に関連した前記所定の時間に関連付けられたタイマをインクリメントすること、
前記所定の時間に関連付けられた前記タイマの終了より前に、前記複数の組の列の第２の組によって、前記読み出し電流または前記書き込み電流に基づき、前記複数の行の第２の行からデータを読み出すこと、または前記複数の行の第２の行にデータを書き込むことと、を含む、付記１に記載の方法。
（付記３）
メモリシステムであって、
中央処理装置（ＣＰＵ）からのコマンドに応じて、複数のメモリ要求信号を生成するように構成されたメモリコントローラと、
量子メモリシステムと、を備え、
前記量子メモリシステムは、
複数の行と複数の列のアレイで配列された複数の量子メモリセルであって、該複数の量子メモリセルの各々は、書き込みオペレーションでの書き込み電流に応じて、２値論理状態を記憶するように構成されるとともに、読み出しオペレーションでの読み出し電流に応じて、前記２値論理状態を示すインディケーションを提供するように構成されている、前記複数の量子メモリセルと、
前記複数の行および複数の列に対して前記書き込み電流および前記読み出し電流を供給するように構成された複数のフラックスポンプを含むアレイコントローラであって、前記書き込み電流および前記読み出し電流の印加に関連した所定時間かつ前記複数のフラックスポンプに関連した磁束再蓄積に関連した所定の時間に基づいて、複数のメモリ要求信号に応じた前記書き込みオペレーションおよび前記読み出しオペレーションに関連したタイミングを制御するように構成された前記アレイコントローラと、を含む、メモリシステム。
（付記４）
前記アレイコントローラは、
タイミングコントローラであって、該タイミングコントローラは、前記複数のメモリ要求信号のうちの所与の１つに応じて、競合する書き込み電流もしくは競合する読み出し電流の印加に基づき、または前記複数の行と複数の列のアレイの選択された行もしくは複数の列に関連した前記複数のフラックスポンプのうちの１つ以上のフラックスポンプの各々の磁束が不十分であることに基づいて、ビジー信号を生成するように構成され、前記ビジー信号は、前記書き込みオペレーションおよび前記読み出しオペレーションの各々を許可するための第１の状態と、前記書き込みオペレーションおよび前記読み出しオペレーションの各々を禁止するための第２の状態と、を有する、前記タイミングコントローラと、
アドレスコントローラであって、該アドレスコントローラは、前記複数のメモリ要求信号を受信し、前記複数のフラックスポンプを制御して、前記複数の行と複数の列のアレイの選択された行に前記２値論理状態を書き込むための前記書き込み電流を供給するか、または前記複数の行と複数の列のアレイの選択された行から前記２値論理状態を読み出すための前記読み出し電流を供給するためのアドレス信号を生成するように構成されている、前記アドレスコントローラと、を含む、付記３に記載のメモリシステム。
（付記５）
前記複数の行と複数の列のアレイは、複数の行と複数の組の列とのアレイを含み、
前記複数の組の列は、互いに対してインタリーブされ、
前記複数の組の列の各々は、前記複数の行のうちの所与の１行の範囲内の個別で異なるデータワードに関連付けられている、付記３に記載のメモリシステム。
（付記６）
前記アレイコントローラは、前記複数の行の第２の行および前記複数の組の列の第２の組に関連した磁束の再蓄積中である前記所定の時間の間に、前記複数の組の列の第１の組によって、前記複数の行の第１の行からのデータの読み出し、または前記複数の行の第１の行へのデータの書き込みを制御するように構成されている、付記５に記載のメモリシステム。

Claims (15)

  1. 少なくとも１つの行と少なくとも１つの列のアレイに設けられた複数のメモリセルに対して書き込みオペレーションにおける少なくとも１つの書き込み電流および読み出しオペレーションにおける少なくとも１つの読み出し電流を供給するように構成された複数のフラックスポンプを含むアレイコントローラであって、前記少なくとも１つの書き込み電流および前記少なくとも１つの読み出し電流の印加に基づき、かつ前記複数のフラックスポンプに関連した磁束再蓄積に基づいて、複数のメモリ要求信号に応じた前記書き込みオペレーションおよび前記読み出しオペレーションに関連したタイミングを制御するように構成された前記アレイコントローラを備えるメモリシステム。
  2. 前記アレイコントローラは、タイミングコントローラを含み、
    前記タイミングコントローラは、前記複数のメモリ要求信号のうちの任意の１つに応じて、競合する書き込み電流もしくは競合する読み出し電流の印加に基づき、または前記少なくとも１つの行と少なくとも１つの列のアレイの選択された行もしくは前記複数の列に関連した前記複数のフラックスポンプのうちの１つ以上のフラックスポンプの各々の磁束が不十分であることに基づいて、ビジー信号を生成するように構成され、
    前記ビジー信号は、前記書き込みオペレーションおよび前記読み出しオペレーションの対応する一方を許可するための第１の状態と、前記書き込みオペレーションおよび前記読み出しオペレーションの対応する一方を禁止するための第２の状態とのうちの１つ、を有する、請求項１に記載のメモリシステム。
  3. 前記アレイコントローラは、アドレスコントローラをさらに含み、
    前記アドレスコントローラは、
    前記複数のメモリ要求信号を受信し、
    前記複数のフラックスポンプを制御して、前記少なくとも１つの行と少なくとも１つの列のアレイの選択された行に２値論理状態を書き込むための書き込み電流を供給するか、または前記少なくとも１つの行と少なくとも１つの列のアレイの選択された行から前記２値論理状態を読み出すための読み出し電流を供給するためのアドレス信号を生成するように構成されている、請求項２に記載のメモリシステム。
  4. 前記タイミングコントローラは、
    前記少なくとも１つの行と少なくとも１つの列のアレイの以前に選択された行に対応する、前記少なくとも１つの行と少なくとも１つの列のアレイの選択された行に関連付けられたアドレスを記憶するように構成されたビジーアドレスレジスタと、
    前記複数のメモリ要求信号に基づく前記少なくとも１つの行と少なくとも１つの列のアレイの次に選択された行に関連付けられた時間およびアドレスのうちの一つと、前記以前に選択された行に関連付けられた時間および前記以前に選択された行に関連付けられたアドレスのうちの対応する一つとの比較に基づいて、前記ビジー信号を生成するように構成された比較器と、を含む、請求項３に記載のメモリシステム。
  5. 前記タイミングコントローラは、
    リアルタイムタイミング信号を生成するタイマと、
    前記アレイに関連付けられた複数のフラックスポンプのうちのワードフラックスポンプおよびビットフラックスポンプへのアクセスを制御する複数のレジスタと、をさらに含み、
    前記複数のレジスタの各々は、前記複数のフラックスポンプのうちの１つまたは複数の制御に対応する予め設定された時間を記憶するように構成されている、請求項４に記載のメモリシステム。
  6. 前記複数のレジスタは、
    前記少なくとも１つの行と少なくとも１つの列のアレイの以前に選択された行および以前に選択された列の複数のワードフラックスポンプおよび複数のビットフラックスポンプに関連付けられた以前にアサートされたビット書き込みまたはビット読み出し電流およびワード書き込みまたはワード読み出し電流に関連付けられた予め設定された時間に対応するレジスタ値を提供するビジー時間レジスタと、
    前記アレイの以前に選択された列の複数のビットフラックスポンプに関連付けられた前記以前にアサートされたビット書き込みまたはビット読み出し電流をアサートすることに関連付けられた予め設定された時間に対応するレジスタ値を提供するビット線アサート・オフセットレジスタと、
    前記以前に選択された列の複数のビットフラックスポンプに関連付けられた前記以前にアサートされたビット書き込みまたはビット読み出し電流をディアサートすることに関連付けられた予め設定された時間に対応するレジスタ値を提供するビット線ディアサート・オフセットレジスタと、
    前記以前に選択された行の複数のワードフラックスポンプに関連付けられた前記以前にアサートされたワード書き込みまたはワード読み出し電流をアサートすることに関連付けられた予め設定された時間に対応するレジスタ値を提供するワード線アサート・オフセットレジスタと、
    前記以前に選択された行の複数のワードフラックスポンプに関連付けられた前記以前にアサートされたワード書き込みまたはワード読み出し電流をディアサートすることに関連付けられた予め設定された時間に対応するレジスタ値を提供するワード線ディアサート・オフセットレジスタと、を含む、請求項５に記載のメモリシステム。
  7. 前記タイミングコントローラは、
    前記複数のレジスタから任意の予め設定された時間量に対応する各レジスタ値を受信し、複数の予め設定された時間オフセット値を生成するために前記リアルタイムタイミング信号を加算する複数の加算器をさらに含み、
    前記複数の予め設定された時間オフセット値は、前記複数のフラックスポンプの複数のビットフラックスポンプおよび複数のワードフラックスポンプへのアクセスを制御するために、前記タイミングコントローラによって用いられる、請求項６に記載のメモリシステム。
  8. 前記タイミングコントローラは、
    前記複数のビットフラックスポンプおよび複数のワードフラックスポンプへのアクセスを制御するために、前記複数の予め設定された時間オフセット値、前記メモリ要求信号、および前記リアルタイムタイミング信号を受信するイベントシーケンサを含み、
    前記複数の予め設定された時間オフセット値は、
    ビット線ビジー信号に対応するビジー信号を生成するための複数の閾値と、前記複数のビットフラックスポンプを制御するように構成された複数のビット線タイミング信号と、前記複数のワードフラックスポンプを制御するように構成された複数のワード線タイミング信号と、を定義する、請求項７に記載のメモリシステム。
  9. 前記イベントシーケンサは、
    前記以前に選択された行が次の読み出しオペレーションまたは書き込みオペレーションのためのアクセスに利用可能であるかまたは利用禁止であるかを示すために、前記メモリ要求信号、前記リアルタイムタイミング信号及び前記任意の予め設定された時間オフセット値に基づいて、前記ビット線ビジー信号を生成するビジータイミングコントローラを含む、請求項８に記載のメモリシステム。
  10. 前記イベントシーケンサは、
    前記以前に選択された列の複数のフラックスポンプに関連付けられた前記以前にアサートされたビット書き込みまたはビット読み出し電流のアサートおよびディアサートのうちの一つを制御するために、前記ビット線アサート・オフセットレジスタおよび前記ビット線ディアサート・オフセットレジスタのうちの一つに関連付けられた前記メモリ要求信号と、前記リアルタイムタイミング信号と、第１の予め設定された時間オフセット値および第２の予め設定された時間オフセット値のうちの１つとに基づいて、前記複数のビット線タイミング信号を生成するビット線タイミングコントローラと、
    前記以前に選択された行の複数のフラックスポンプに関連付けられた前記以前にアサートされたワード書き込みまたはワード読み出し電流のアサートおよびディアサートのうちの一つを制御するために、前記ワード線アサート・オフセットレジスタおよび前記ワード線ディアサート・オフセットレジスタのうちの一つに関連付けられた前記メモリ要求信号と、前記リアルタイムタイミング信号と、前記第１の予め設定された時間オフセット値および前記第２の予め設定された時間オフセット値のうちの１つとに基づいて、前記複数のワード線タイミング信号を生成するワード線タイミングコントローラと、を含む、請求項８に記載のメモリシステム。
  11. 前記アレイコントローラは、
    前記複数のメモリセルの同時のビジー状態追跡を提供するために、前記複数のメモリ要求信号に応答して複数のビジー信号を生成するように構成された複数のタイミングコントローラを含む、請求項２に記載のメモリシステム。
  12. 前記複数の行と複数の列のアレイは、複数の行と複数の組の列とのアレイを含み、
    前記複数の組の列は、互いに対してインタリーブされ、
    前記複数の組の列の各々は、前記複数の行のうちの任意の１行の範囲内の個別で異なるデータワードに関連付けられている、請求項１に記載のメモリシステム。
  13. 前記アレイコントローラは、前記複数の行の第２の行および前記複数の組の列の第２の組に関連した磁束の再蓄積中である所定の再蓄積時間の間に、前記複数の組の列の第１の組によって、前記複数の行の第１の行からのデータの読み出し、または前記複数の行の第１の行へのデータの書き込みを制御するように構成されている、請求項１２に記載のメモリシステム。
  14. 前記アレイコントローラは、前記複数の行の第１の行および前記複数の組の列の第１の組の磁束の再蓄積に関連した所定の再蓄積時間の終了後に、前記複数の組の列の第１の組によって、前記複数の行の第１の行からのデータの読み出し、または前記複数の行の第１の行へのデータの書き込みを制御するように構成されている、請求項１３に記載のメモリシステム。
  15. 中央処理装置（ＣＰＵ）からのコマンドに応じて、前記メモリシステムからのデータの読み出し、および前記メモリシステムへのデータの書き込みのために、前記複数のメモリ要求信号を生成するように構成されたメモリコントローラをさらに備える請求項１に記載のメモリシステム。
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