JP6748505B2 - 信号処理回路 - Google Patents
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Description
図1は、図12で説明した1ビット型A/D変換回路(パルス周波数変調型A/D変換回路)を利用したイメージセンサを例として、本発明の信号処理回路を説明するための回路図である。回路は、単位センサとしてのフォトダイオード(PD)10と、リセットトランジスタ(TR)20と、インバータ回路(インバータ・チェーン)30と、カウンタ回路40とにより構成されている。カウンタ回路40は、例えば16bit(1bitのカウンタ16個)からなり、各カウンタ41〜56はパルスをカウントしてビット値を出力する。1つのカウンタを経るとパルス数が半分になり、直列に接続して多ビットのカウンタ回路を構成できる。ここで、各カウンタ41〜56は、各ビットを決定するための要素回路である。なお、要素回路は、1bitカウンタに限らず、例えば、2bitカウンタを1つの要素回路としてもよい。1フレーム期間ごとに確定した出力ビット値を読み出す。
以下に、これまで説明した本発明の積層構造を実現するための、デバイス構造について説明する。
20 リセットトランジスタ
30 インバータ回路
40 カウンタ回路
41〜56 カウンタ
60 カウンタエリア
61〜64 カウンタ群
70 垂直走査回路
71 走査ライン
72 垂直信号線
73 水平走査回路
74 出力信号線
75 出力パッド
76,77 貫通電極
80 SOI構造
81、82 トランジスタ
83、84 配線
85 入力端子
86 出力領域
87 電極
88 酸化膜
90 チップ
91、92 トランジスタ
93 配線
94 入力端子
95 出力領域
96 配線
97 貫通電極
100〜104 チップ(カウンタ層)
105 走査回路
111〜114 チップ(カウンタ層)
121〜124 チップ(カウンタ層)
Claims (9)
- アナログ信号をデジタル信号に変換してビット値を出力する信号処理回路であって、
前記信号処理回路は、各ビットを決定するための要素回路を複数含み、前記要素回路は複数の層に分割されて積層構成され、各層の前記要素回路は要素回路エリアの所定の単位回路領域内に配置され、
前記要素回路を動作させるパルス信号は、前記単位回路領域内に設けられた積層方向の配線により伝送され、
前記要素回路の出力ビット値は、各層の面内方向に読み出され、前記要素回路エリアの外側で外部に取り出され、
各層の前記出力ビット値の取り出し位置は、層ごとに面内の位置が互いに異なる
信号処理回路。 - 請求項1に記載の信号処理回路において、
各層の異なる単位回路領域内に設けられ、異なる信号源に属する前記要素回路の出力が、各層に設けられた信号線又は出力パッドを共有することを特徴とする信号処理回路。 - 請求項1又は2に記載の信号処理回路において、
前記要素回路が配置された層は、一つの方向の走査ラインと、前記走査ラインと直交する複数の信号線と、前記信号線の選択スイッチとを有し、前記要素回路エリアに対応する共通の出力パッドを備えることを特徴とする信号処理回路。 - 請求項1又は2に記載の信号処理回路において、
前記要素回路が配置された層は、一つの方向の走査ラインと、前記走査ラインと直交する複数の信号線とを有し、前記複数の信号線に対応する出力パッドを備えることを特徴とする信号処理回路。 - 請求項3又は4に記載の信号処理回路において、
走査ライン又は信号線の選択スイッチを制御する走査回路は、前記要素回路が配置された複数の層の少なくとも一層に設けられ、前記走査回路は、他の層の走査ライン又は信号線の選択スイッチを同時に制御することを特徴とする信号処理回路。 - 請求項1乃至5のいずれか一項に記載の信号処理回路において、
前記要素回路の出力ビット値は、前記要素回路エリアの外側で貫通電極により他の層に伝送され、外部に取り出されることを特徴とする信号処理回路。 - 請求項1乃至6のいずれか一項に記載の信号処理回路において、
前記要素回路が配置された層の少なくとも前記要素回路エリアは、複数の層で同じ基板レイアウトであることを特徴とする信号処理回路。 - 請求項1乃至7のいずれか一項に記載の信号処理回路において、
前記要素回路が配置された層を、基板レイアウトが隣接する層ごとに90度ずらした配置で積層することを特徴とする信号処理回路。 - 請求項1乃至8のいずれか一項に記載の信号処理回路において、
センサで検出した信号に基づいてパルスを発生するA/D(アナログ/デジタル)変換回路をさらに含み、前記パルスを前記要素回路でカウントする、信号処理回路。
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