JP6748505B2 - 信号処理回路 - Google Patents

Description

本発明は、信号処理回路に関し、特に、多層構造を有し、アナログ信号をデジタル信号に変換してビット値を出力する信号処理回路に関する。なお、本発明についてイメージセンサを例として説明をするが、本発明の信号処理回路の用途はイメージセンサに限られるものではない。

従来、イメージセンサ（固体撮像素子）は、光電変換された信号（電荷量又は電圧）をアナログ信号として処理していたが、信号をイメージセンサ内でＡ／Ｄ（アナログ／デジタル）変換し、デジタルデータとして出力することにより、光電変換のダイナミックレンジを拡大するとともに、出力信号の処理を容易化することができる。

例えば、ＣＭＯＳイメージセンサなどにおいて、縦横にアレイ状に並んだ画素の列毎にＡ／Ｄ変換回路を共有する方式の列並列信号処理のイメージセンサが作製されている。しかし、このような一列の画素のＡ／Ｄ変換処理を一つのＡ／Ｄ変換回路で行う構成では、イメージセンサの高精細度化に伴って（すなわち、一列あたりの画素数の増大に伴って）、Ａ／Ｄ変換処理にかかる時間が長時間化し、動画イメージ処理において１フレームレートの時間内で全画素の信号処理を行うことが困難になってきている。

そこで、イメージセンサの低雑音化や処理の高速化を目的として、各画素内にＡ／Ｄ変換回路を備え、光電変換した信号を全画素並列に出力することができる画素並列信号処理方式のイメージセンサが提案されている。画素並列信号処理イメージセンサは、従来の列並列信号処理イメージセンサの欠点である走査線数とフレームレートのトレードオフを解消することができるため、将来の高性能イメージセンサの有力な候補として研究が進められている。中でも、非特許文献１に記載のイメージセンサは、１ビット型Ａ／Ｄ変換回路（１ｂｉｔＡＤＣ）と称される回路を搭載しており、入力可能な光量がフォトダイオードの蓄積容量で制限されないため、イメージセンサのダイナミックレンジを格段に向上することができるとされている。

非特許文献１で提案されているイメージセンサの読み出し回路の動作を、以下に説明する。非特許文献１中のＦｉｇ．３に回路が図示されているが、説明を簡単にするため、回路動作に本質的ではないトランジスタ（Ｔｒ１、Ｔｒ３、Ｔｒ４）とそれらを含むフィードバック回路やカウンタの詳細を省略した回路（図１２）を用いて説明する。

図１２に、非特許文献１に記載された従来の１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）を用いた信号読み出し回路を示す。

読み出し回路は、光電変換素子としてのフォトダイオード（ＰＤ）１０と、リセット電圧Ｖ_RSTをフォトダイオード１０の電極に印加するためのリセットトランジスタ（Ｔ_R）２０と、インバータ回路（インバータ・チェーン）３０と、カウンタ４０とにより構成される。インバータ回路３０は、反転回路であるインバータ（Ｉｎｖ_１、Ｉｎｖ_２，・・・Ｉｎｖ_ｎ）が奇数段接続された多段反転回路であり、フォトダイオード１０の電圧検出ノード（Ｎ_PD）１１の電位が初段のインバータ（Ｉｎｖ_１）に入力される。インバータ回路３０の出力は、Ａ／Ｄ変換回路の出力（ＡＤＣ_ＯＵＴ）として、カウンタ４０に入力されるとともに、リセットトランジスタ２０のゲート電極に印加される。カウンタ４０は、１ビット型Ａ／Ｄ変換回路出力（ＡＤＣ_ＯＵＴ）のパルス数をカウントして、例えば８ビットのカウンタ出力として出力する。

次に、図１２のイメージセンサの信号読み出し回路の動作を説明する。

（１）フォトダイオードのリセットが解除された時点から説明する。すなわち、フォトダイオード（ＰＤ）１０の電位がリセット（≒Ｖ_RST）された状態で、初段のインバータ（Ｉｎｖ_１）の入力がＨｉｇｈで出力がＬｏｗ、２段目のインバータ（Ｉｎｖ_２）の出力がＨｉｇｈ、最終段のインバータ（Ｉｎｖ_ｎ）の出力、すなわちＡ／Ｄ変換回路出力（ＡＤＣ_ＯＵＴ）がＬｏｗであり、リセットトランジスタ（Ｔ_R）２０がオフ（ＯＦＦ）状態になっているとする。［初期化状態］

（２）フォトダイオード１０に光が入射すると、光電変換により生成した電子がフォトダイオード１０内に蓄積して、フォトダイオード１０の電極（電圧検出ノードＮ_PD）１１の電位が下がる。

（３）フォトダイオード１０の電圧検出ノード（Ｎ_PD）１１の電圧が初段のインバータ（Ｉｎｖ_１）の反転しきい値電圧に達するとインバータ（Ｉｎｖ_１）の出力がＨｉｇｈに反転する。インバータはｎ段（ｎは奇数）接続されており、順次出力が反転して伝達され、最終段のインバータ（Ｉｎｖ_ｎ）の出力、すなわち、Ａ／Ｄ変換回路出力（ＡＤＣ_ＯＵＴ）がＨｉｇｈとなる。なお、インバータが１段ではなくｎ段接続されているのは、ｎ段のインバータによる遅延を利用して、回路動作を安定化するためである。なお、ｎ段のインバータのうち、初段のインバータ（Ｉｎｖ_１）の代わりに、コンパレータを用いることもできる。

（４）Ａ／Ｄ変換回路出力（ＡＤＣ_ＯＵＴ）がＨｉｇｈになると、リセットトランジスタ２０がオン（ＯＮ）状態になり、フォトダイオード１０の電極にリセット電圧Ｖ_RSTが印加され、フォトダイオード１０が再度リセットされる。

（５）フォトダイオード１０がリセットされると、初段のインバータ（Ｉｎｖ_１）の入力がＨｉｇｈ、Ａ／Ｄ変換回路出力（ＡＤＣ_ＯＵＴ）がＬｏｗになり、（１）に戻る。

その後、上記（１）〜（５）が繰り返され、インバータ回路（インバータ・チェーン）３０の出力がＨｉｇｈとＬｏｗを繰り返す。フォトダイオード１０へ入射する光量が多ければフォトダイオード１０の電位変化が速くなり、インバータ回路３０の反転タイミングが早くなる。したがって、画像の１フレーム期間内にＡ／Ｄ変換回路出力（ＡＤＣ_ＯＵＴ）には光量に比例した数のパルスが発生する。

カウンタ４０では逐次パルスを積算しており、１フレーム期間終了後に、カウンタ出力を読み出し、カウントをリセットする。

このＡ／Ｄ変換回路は、１フレーム期間にフォトダイオード（ＰＤ）を複数回リセットし、そのリセット回数（パルス数に相当）が出力となるため、従来のイメージセンサのようにフォトダイオード（ＰＤ）の蓄積容量に起因してダイナミックレンジが制限されることなく、カウンタで数えられる範囲までダイナミックレンジを向上することができる。

非特許文献１の試作例では、カウンタ４０は８ビットであるが、１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）を利用した読み出し回路の能力としては、６０フィールド／秒の動作で１８〜１９ビットのダイナミックレンジを実現できるとされている。

このような画素並列の信号処理回路をイメージセンサに適用するために、平面的にアレイ配置すると、主にカウンタ回路の面積が大きいことが理由で、画素が小さくできず、解像度が低下してしまう。そこで、このＡ／Ｄ変換回路を用いた信号処理回路を各画素に設けたイメージセンサを、３次元集積回路で実現する試みも行われている（非特許文献２）。

F.Andoh et.al, "A Digital Pixel Image Sensor for Real-Time Readout", IEEE Transaction on electron devices, (2000年), vol.47, No.11, pp.2123-2127 M.Goto et.al, " Pixel-Parallel 3-D Integrated CMOS Image Sensors With Pulse Frequency Modulation A/D Converters Developed by Direct Bonding of SOI Layers", IEEE Transaction on electron devices, (2015年),Vol.62, No.11, pp.3530-3535

非特許文献２では、１ｂｉｔあたりのカウンタ回路の面積が計算されており、０．２μｍプロセスで９．５μｍ角、２０ｎｍプロセスでは１μｍ角であるとされている。このように、カウンタ面積はプロセステクノロジーに依存するが、近年のイメージセンサの画素サイズが３μｍ角以下であることを考えると、このような画素並列の信号処理回路では、フォトダイオード（ＰＤ）、インバータチェーン、カウンタ回路は別々の基板に分けて形成して積層し、ＴＳＶ（through-silicon via：シリコン貫通電極）やその他の微細電極等を用いて、層間の信号を接続することで、面積を削減することが求められる。またさらに、カウンタ回路を複数の層に分けることも有効である。

図１３に、１ビット型Ａ／Ｄ変換回路（１ｂｉｔ ＡＤＣ）を利用した画素並列信号処理イメージセンサを３次元集積回路で構成した、従来のデバイス構造のイメージを示す。図１３は、１画素が１６ｂｉｔのカウンタ回路を備えるイメージセンサについて、１画素の各層における回路と接続電極の配置の例を示している。

図１３（Ａ）は、フォトダイオード（ＰＤ）１０、インバータチェーン３０、カウンタ回路４０、走査回路１０５を別々の基板（チップ）に分けて、これらを積層してイメージセンサの一画素を形成した例である。各層の回路を動作させるのに必要な接続電極はフォトダイオード（ＰＤ）１０とインバータチェーン３０間の信号線１が２本、インバータチェーン３０とカウンタ回路４０間のパルスが伝達される信号線２が１本である。これらの電極を点線で図示している。これらの電極は貫通電極を用いても良いし、非特許文献２に示されるように、基板を貫通しない埋め込み電極を用いることもできる。

カウンタ回路４０は、１ｂｉｔをカウントするカウンタが１６個平面的に配列されており、それぞれのカウンタからの各ｂｉｔの出力は、例えば貫通電極からなるカウンタ出力線３（実線で図示）を用いて最下層の走査回路１０５に接続している。カウンタ出力は走査回路１０５により走査されて、シリアルな画素信号として出力信号線４から出力される。この回路構成では、１ｂｉｔカウンタが１６個平面的に配列されているため、カウンタ回路の面積（すなわち、１画素の面積）に大面積が必要であり、画素の高密度化ができない。

図１３（Ｂ）は、フォトダイオード（ＰＤ）１０、インバータチェーン３０、走査回路１０５をそれぞれ一層の基板（チップ）とし、さらに、１６ｂｉｔのカウンタ回路４０をｍｂｉｔずつ複数層に分けて形成した例である。各層の動作に必要な接続電極（点線で図示）は、図１３（Ａ）と同様に、フォトダイオード（ＰＤ）１０とインバータチェーン３０間の信号線１が２本、それ以外の各カウンタ層４０を接続するパルスが伝達される信号線２は各層間１本である。また、カウンタからの各ｂｉｔの出力は、例えば貫通電極からなるカウンタ出力線３（実線で図示）を用いて最下層の走査回路１０５に伝送され、走査回路１０５により走査されて、シリアルな画素信号として出力信号線４から出力される。

１６ｂｉｔのカウンタ回路を高集積化するために、図１３（Ｂ）のように、ｍ（ｍは整数）ｂｉｔごとにカウンタ回路４０を分割して積層すると、カウンタ回路の面積（１画素の面積）をｍ／１６に縮小することができる。しかしながら、各画素領域内でカウンタ出力を伝送するためには、各ｂｉｔの信号を下に伝えるために貫通電極を用いる必要があり、下の層になるほど貫通電極の数が増えるため、回路の有効面積が少なくなる。貫通電極の直径は少なくとも１μｍ以上になるため、上記のような１６本の電極を貫通させるには、最下層では貫通電極のみで１６μｍ²以上の面積が必要となり、ここにさらにカウンタ回路や走査回路等を作製しなければならないから、１３図（Ａ）と同様に、単位画素を小さくすることが困難であるという問題があった。

なお、この問題は、イメージセンサのみならず、単位センサからの信号をＡ／Ｄ変換してパルスをカウントし、並列出力する信号処理回路において、共通の問題である。

従って、上記のような問題点に鑑みてなされた本発明の目的は、貫通電極の数を減少させて、単位センサに対応する単位回路領域の面積を縮小し、高集積化が可能な積層型の信号処理回路を提供することにある。

上記課題を解決するために本発明に係る信号処理回路は、アナログ信号をデジタル信号に変換してビット値を出力する信号処理回路であって、前記信号処理回路は、各ビットを決定するための要素回路を複数含み、前記要素回路は複数の層に分割されて積層構成され、各層の前記要素回路は要素回路エリアの所定の単位回路領域内に配置され、前記要素回路を動作させるパルス信号は、前記単位回路領域内に設けられた積層方向の配線により伝送され、前記要素回路の出力ビット値は、各層の面内方向に読み出され、前記要素回路エリアの外側で外部に取り出され、各層の前記出力ビット値の取り出し位置は、層ごとに面内の位置が互いに異なることを特徴とする。

また、前記信号処理回路は、各層の異なる単位回路領域内に設けられ、異なる信号源に属する前記要素回路の出力が、各層に設けられた信号線又は出力パッドを共有することが望ましい。

また、前記信号処理回路は、前記要素回路が配置された層が、一つの方向の走査ラインと、前記走査ラインと直交する複数の信号線と、前記信号線の選択スイッチとを有し、前記要素回路エリアに対応する共通の出力パッドを備えることが望ましい。

また、前記信号処理回路は、前記要素回路が配置された層が、一つの方向の走査ラインと、前記走査ラインと直交する複数の信号線とを有し、前記複数の信号線に対応する出力パッドを備えることが望ましい。

また、前記信号処理回路は、走査ライン又は信号線の選択スイッチを制御する走査回路は、前記要素回路が配置された複数の層の少なくとも一層に設けられ、前記走査回路は、他の層の走査ライン又は信号線の選択スイッチを同時に制御することが望ましい。

また、前記信号処理回路は、前記要素回路の出力ビット値が、前記要素回路エリアの外側で貫通電極により他の層に伝送され、外部に取り出されることが望ましい。

また、前記信号処理回路は、前記要素回路が配置された層の少なくとも前記要素回路エリアは、複数の層で同じ基板レイアウトであることが望ましい。

また、前記信号処理回路は、前記要素回路が配置された層を、基板レイアウトが隣接する層ごとに９０度ずらした配置で積層することが望ましい。

また、前記信号処理回路は、センサで検出した信号に基づいてパルスを発生するＡ／Ｄ（アナログ／デジタル）変換回路をさらに含み、前記パルスを前記要素回路でカウントすることが望ましい。

本発明における信号処理回路によれば、貫通電極の数を減少させて、単位センサに対応する単位回路領域の面積を縮小し、高集積化が可能な積層型の信号処理回路を実現できる。

本発明の信号処理回路を説明するための回路図である。 本発明の信号処理回路を実現するためのカウンタ層の平面図の例を示す図である。 本発明の信号処理回路の実施例１の積層構造を示す図である。 本発明の信号処理回路の実施例１の積層構造を構成するチップの元となるチップの平面図である。 本発明の信号処理回路の実施例２の積層構造を示す図である。 本発明の信号処理回路の実施例３の積層構造を示す図である。 本発明の信号処理回路を実現するためのカウンタ層の平面図の別の例を示す図である。 本発明の信号処理回路の実施例４の積層構造を示す図である。 本発明の信号処理回路の実施例５の積層構造を示す図である。 本発明の信号処理回路のデバイス構造の例を示す図である。 本発明の信号処理回路のデバイス構造の別の例を示す図である。 従来のイメージセンサの読み出し回路を示す図である。 イメージセンサを３次元集積回路で構成した従来のデバイス構造のイメージ図である。

以下、本発明の実施の形態について説明する。

（実施の形態）
図１は、図１２で説明した１ビット型Ａ／Ｄ変換回路（パルス周波数変調型Ａ／Ｄ変換回路）を利用したイメージセンサを例として、本発明の信号処理回路を説明するための回路図である。回路は、単位センサとしてのフォトダイオード（ＰＤ）１０と、リセットトランジスタ（Ｔ_R）２０と、インバータ回路（インバータ・チェーン）３０と、カウンタ回路４０とにより構成されている。カウンタ回路４０は、例えば１６ｂｉｔ（１ｂｉｔのカウンタ１６個）からなり、各カウンタ４１〜５６はパルスをカウントしてビット値を出力する。１つのカウンタを経るとパルス数が半分になり、直列に接続して多ビットのカウンタ回路を構成できる。ここで、各カウンタ４１〜５６は、各ビットを決定するための要素回路である。なお、要素回路は、１ｂｉｔカウンタに限らず、例えば、２ｂｉｔカウンタを１つの要素回路としてもよい。１フレーム期間ごとに確定した出力ビット値を読み出す。

本発明の実施の形態では、カウンタ回路４０は、４ｂｉｔ（１ｂｉｔカウンタ４個）ごとに層を分割している。すなわち、信号処理回路は、フォトダイオード（ＰＤ）１０を表面側から１層目、インバータ回路３０を２層目とし、カウンタ回路４０は、カウンタ１〜４ｂｉｔ（３層目）、カウンタ５〜８ｂｉｔ（４層目）、カウンタ９〜１２ｂｉｔ（５層目）、カウンタ１３〜１６ｂｉｔ（６層目）と分割し、この６層の基板（チップ）が積層されて、３次元集積回路として構成される。なお、カウンタ回路４０をどのように分割して多層化するかは、積層数や一画素（単位センサ）あたりの面積等の設計条件によって適宜決定することができ、例えば、各層あたり１ｂｉｔ〜９ｂｉｔに設定できる。

本発明の信号処理回路を実現するためのカウンタ層（チップ）の平面図の例を図２に示す。この平面図は、イメージセンサのカウンタ回路のうち、例えば、カウンタ１〜４ｂｉｔを備える層（チップ）１０１の配置を示す。

３次元集積回路の１層目（表面）の画素アレイに対応して、カウンタアレイ（要素回路アレイ）が配置されており、各画素（単位センサ）に対応する位置の単位回路領域にはカウンタ群６１が設けられている。この例では、カウンタ群６１は、１〜４ｂｉｔの４つのカウンタ４１〜４４からなる４ｂｉｔカウンタである。各画素に対応するカウンタ群６１がアレイ状に形成されている領域をカウンタエリア（要素回路エリア）６０と呼ぶこととする。このカウンタエリア６０の面積は、１層目の画素エリアの面積にほぼ等しい。

各カウンタ群６１の４ｂｉｔ分の出力は、１フレーム期間ごとに、垂直走査回路７０と水平走査回路７３により選択されて読み出される。垂直走査回路７０の走査ライン７１で一行分のカウンタを選択すると、垂直信号線７２には該当する行のカウンタの信号が出力される。次に、水平走査回路７３で垂直信号線７２を順次選択して、Ｘ−Ｙアドレス方式で出力信号線７４からカウンタアレイの信号を順次出力する。なお、図２では簡単のため各信号線を１本の線で図示しているが、実際には４ｂｉｔ分あるので、４本の配線が並列に配置される。また、出力パッド７５については、４本の配線に対応して４つのパッド７５が設けられており、カウンタエリア６０の外側に配置される。したがって、各カウンタの出力ビット値は、各層の面内方向に読み出され、カウンタエリア６０の外側で外部に取り出される。また、この回路構成により、異なる単位回路領域内に設けられ、異なる画素（信号源）に属するカウンタ群６１の出力が、各層に設けられた信号線７４や出力パッド７５を共有することができる。

図３は、本発明の信号処理回路の実施例１の積層構造を示す図である。図３（Ａ）は、４層あるカウンタ層（チップ）を積層した時の平面図であり、図３（Ｂ）は、その積層のイメージ図である。

図３は、各画素のカウンタ回路の１〜４ｂｉｔカウンタを集積したチップ１０１と、５〜８ｂｉｔカウンタを集積したチップ１０２と、９〜１２ｂｉｔカウンタを集積したチップ１０３と、１３〜１６ｂｉｔカウンタを集積したチップ１０４とを積層した様子を示している。各チップのカウンタエリアは、図２で説明した平面構造を有しており、各カウンタ群６１の出力を垂直走査回路７０と水平走査回路７３で走査して、出力パッド７５から順次出力する。このとき、カウンタが配置された層は、基板レイアウトが同一方向の配置で積層することとなる。図３（Ｂ）のようにチップのサイズを少しずつ異なるようにする、あるいは同一サイズのチップを水平方向にずらして積層することで、各層に設けられた出力パッド７５上には、上層のチップが重ならないように配置することができる。

この結果、４層計１６個の出力パッド７５を上面に露出させて、ワイヤーボンディングなどを用いてチップの外に取り出して、信号を出力できる。なお、各層の垂直走査回路７０と水平走査回路７３は同じタイミングで動作すると、同じ画素に関連するカウンタの出力ビットを同時に読み出すことができる。この１６ｂｉｔ分の出力を合成して、一画素の出力信号として読み出すことができる。

図４は、図３に示した実施例１の積層構造を構成するチップ１０１〜１０４の元となるチップ１００の平面図を示したものである。後述するように、１〜４ｂｉｔカウンタの回路構成（基板レイアウト）と、例えば５〜８ｂｉｔカウンタの回路構成を同一とすることができるから、共通の回路構造を有するチップ１００を準備し、チップのサイズを少しずつ異なるように、点線部分（１０１’〜１０３’）でダイシングするか、又はそのまま使用するかにより、４つのチップ１０１〜１０４を作製することができる。なお、出力信号線７４と出力パッド７５は、どの点線部分でダイシングしてもチップ外縁に出力パッド７５が配置されるよう、図４のように、チップ１００上に複数準備しておくと良い。

図５は、本発明の信号処理回路の実施例２の積層構造を示す図である。図５（Ａ）は、４層あるカウンタ層（チップ）を積層した時の平面図（ただし、透視図的に記載）であり、図５（Ｂ）は、その積層のイメージ図である。

図５は、各画素のカウンタ回路の１〜４ｂｉｔカウンタを集積したチップ１０１と、５〜８ｂｉｔカウンタを集積したチップ１０２と、９〜１２ｂｉｔカウンタを集積したチップ１０３と、１３〜１６ｂｉｔカウンタを集積したチップ１０４とを、時計回りに９０度ずつ回転させて積層した様子を示している。このとき、カウンタが配置された層は、基板レイアウトが隣接する層ごとに９０度ずらした配置で積層することとなる。チップを回転させて積層することで、４つの辺に各層の出力パッド７５を上面に露出させることができ、ワイヤーボンディングなどを用いてチップの外に取り出して、信号を出力できる。なお、図５（Ｂ）はイメージ図であって、各チップの下側には、それを支える構造があってよい。

後述するように、貫通電極を利用してチップ間配線を行う場合等に、９０度ずつずらした回路構成を有利に用いることができる。なお、平面視で同じ場所になるように（重なるように）配置されたカウンタ群は、同じ画素に関連するカウンタとなる。したがって、各層の垂直走査回路７０と水平走査回路７３は同じタイミングで同じ画素に関連するカウンタ出力を読み出すことができるように、各層ごとに異なる順で走査線を選択することが望ましい。この４つのチップ１０１〜１０４から１６ｂｉｔ分の出力を合成して、一画素の出力信号として読み出すことができる。

図６は、本発明の信号処理回路の実施例３の積層構造を示す図である。図６は、カウンタ層（チップ）を４層と、走査回路層を積層したときの積層のイメージを示している。

各画素のカウンタ回路の１〜４ｂｉｔカウンタを集積したチップ１０１と、５〜８ｂｉｔカウンタを集積したチップ１０２と、９〜１２ｂｉｔカウンタを集積したチップ１０３と、１３〜１６ｂｉｔカウンタを集積したチップ１０４は、それぞれカウンタエリア外に出力パッド７５を備えており、且つ、その出力パッド７５の位置が互いに異なっている。例えば、各カウンタ層（チップ）１０１〜１０４は、各層のレイアウトが図３と同様であって、チップサイズが同じであるチップを使用することができる。

図６では、各層の出力信号（ここでは各層４本）を貫通電極３で下層に伝えて、最下層の走査回路１０５で１６本を選択してシリアル変換して出力信号線４から読み出すことができる。各層の出力パッド７５は、カウンタエリアの外側に引き出されており、この場合の貫通電極は、画素エリア（カウンタエリア）の外に配置されるため、画素のサイズに影響を与えることはない。

この実施例では、あるいは、最下層の走査回路層１０５を設けずに、４層目のチップ１０４のカウンタ回路の周辺部に、１６本の信号をシリアル変換して読むための走査回路を設けることもできる。

なお、図６は、実施例１の図３に示すチップの積層構造を前提として、ワイヤーボンディングに代えて貫通電極３を用いることを説明したが、これ以外にも、実施例２の図５に示すチップの積層構造を前提として、各層の出力信号を上面から引き出すのに代えて、貫通電極３で各層の出力を下層に伝えて、最下層から読み出すこともできる。

本発明の信号処理回路を実現するためのカウンタ層（チップ）の平面図の別の例を図７に示す。図７は、垂直走査回路７０のみを用い、水平走査回路を使用しない信号処理回路である。

この平面図は、イメージセンサのカウンタ回路のうち、例えば、カウンタ１〜４ｂｉｔを備える層（チップ）１１１の配置を示す。３次元集積回路の１層目（表面）の画素アレイに対応して、カウンタアレイが配置されており、各画素（単位センサ）に対応する位置の単位回路領域にはカウンタ群６１が設けられている。この例では、カウンタ群６１は、１〜４ｂｉｔの４つのカウンタ４１〜４４からなる４ｂｉｔカウンタである。図２と同様に、カウンタアレイが形成されている領域がカウンタエリア６０である。

各カウンタ群６１の４ｂｉｔ分の出力は、１フレーム期間ごとに、水平走査回路を用いずに、垂直走査回路７０により選択されて読み出される。垂直走査回路７０の走査ライン７１で一行分のカウンタを選択すると、垂直信号線７２には該当する行のカウンタの信号が出力される。垂直信号線７２に読み出された出力信号は、垂直信号線７２に対応する各出力パッド７５に出力され、列ごとの並列出力として取り出すことができる。なお、図では簡単のため各信号線を１本で図示しているが、実際には４ｂｉｔ分あるので、４本の配線が並列に配置される。また、出力パッド７５については、１列（４本）の配線に対応して４つのパッド７５が設けられており、全体では４列のカウンタ列に対して計１６（４×４）個設けられている。なお、出力パッド７５は、カウンタエリア６０の外側に配置され、各カウンタの出力ビット値は、各層の面内方向に読み出され、カウンタエリア６０の外側で外部に取り出される。また、この回路構成により、異なる単位回路領域内に設けられ、異なる画素（信号源）に属するカウンタ群６１の出力が、各層に設けられた垂直信号線７２や出力パッド７５を共有することができる。なお、走査ライン７１と信号線７２は、行と列の配置を入れ換えることもできる。

図８は、本発明の信号処理回路の実施例４の積層構造を示す図である。図８は、４層あるカウンタ層（チップ）を積層した時の平面図である。

図８は、各画素のカウンタ回路の１〜４ｂｉｔカウンタを集積したチップ１１１と、５〜８ｂｉｔカウンタを集積したチップ１１２と、９〜１２ｂｉｔカウンタを集積したチップ１１３と、１３〜１６ｂｉｔカウンタを集積したチップ１１４とを積層した様子を示している。各チップのカウンタエリアは、図７で説明した平面構造を有しており、各カウンタ群６１の出力を垂直走査回路７０で走査して、複数の垂直信号線７２に対応する出力パッド７５から並列的に出力する。このとき、カウンタが配置された層は、基板レイアウトが同一方向の配置で積層することとなる。図７のチップのサイズを少しずつ異なるようにする、あるいは同一サイズのチップを水平方向にずらして積層することで、各層に設けられた出力パッド７５上には、上層のチップが重ならないように配置することができる。

この結果、各層１６個、４層で計６４個の出力パッド７５を上面に露出させて、ワイヤーボンディングなどを用いてチップの外に取り出して、信号を出力できる。なお、各層の垂直走査回路７０は同じタイミングで動作すると、同じ画素に関連するカウンタ出力を同時に読み出すことができ、さらに同じ行の画素の出力を各列から同時に並列出力として読み出すことができる。

また、このように垂直走査回路７０により出力信号を各列から並列出力として読み出す構造のチップの場合も、図６と同じように垂直信号線７２の出力を貫通電極３で下層に伝えて、最下層から読み出すこともできる。図８において、カウンタを集積したチップ１１１〜１１４は、それぞれカウンタエリア外に出力パッド７５を備えており、且つ、その出力パッド７５の位置が互いに異なっている。よって、例えば各出力パッド７５の位置で、各層の出力信号（ここでは各層４×４本）を貫通電極３で下層に伝えて、最下層の走査回路でシリアル変換して出力信号線４から読み出すことができる。

図９は、本発明の信号処理回路の実施例５の積層構造を示す図である。図９は、カウンタ層（チップ）を４層積層したときの積層のイメージを示しており、各画素のカウンタ回路の１〜４ｂｉｔカウンタを集積したチップ１２１と、５〜８ｂｉｔカウンタを集積したチップ１２２と、９〜１２ｂｉｔカウンタを集積したチップ１２３と、１３〜１６ｂｉｔカウンタを集積したチップ１２４とを積層した様子を、透明な斜視図で表わしている。

各チップのカウンタエリアの配置は共通であるが、走査回路の構造が層により異なっている。すなわち、垂直走査回路７０と水平走査回路７３は最下層のチップ１２４にのみ配置し、垂直走査回路７０の出力線（走査ライン出力信号）を貫通電極７６で各チップ１２１〜１２３の行を選択する走査ライン７１に接続し、また、水平走査回路７３の出力線（スイッチ選択信号）を貫通電極７７で各チップ１２１〜１２３の各垂直信号線７２を選択するスイッチに接続する。この構成により、各チップの同じ位置にある各カウンタ群６１を同じタイミングで駆動することができ、さらに、走査回路の数を低減することができる。

なお、図９では、出力パッド７５の配置は特に限定されておらず、例えば、図３に示すようにチップごとに位置をずらしてワイヤーボンディングで引き出す手段や、図６に示すようにチップごとに位置をずらして貫通配線により最下層から出力する手段等を、適宜採用することができる。なお、図９では、垂直走査回路７０と水平走査回路７３は最下層のチップ１２４に配置したが、各走査回路を貫通電極７６，７７で接続可能であれば、４つのカウンタ層（チップ）のいずれか１つの層にあれば良い。また、４つのカウンタ層（チップ）の２層に走査回路を形成し、各走査回路が２層ずつ制御を行うこともできる。

（デバイス構造）
以下に、これまで説明した本発明の積層構造を実現するための、デバイス構造について説明する。

図１０に、本発明の信号処理回路のデバイス構造の例を示す。ここではカウンタ層における１画素（単位センサ）に対応する単位回路領域の構造を示しており、図１０（Ａ）が断面構造のイメージ図を示し、図１０（Ｂ）、（Ｃ）が各層の平面図（レイアウト）を示している。

図１０（Ｂ）、（Ｃ）から明らかなように、画素に対応する単位回路領域にカウンタ群６１，６２が配置され、各カウンタ群は例えば４ｂｉｔのカウンタを有する。各カウンタ間の配線はｎｂｉｔ目の出力を（ｎ＋１） ｂｉｔ目に入力することにより、多ビットのカウンタ動作が可能となる。なお、図１０では、各ｂｉｔカウンタの出力をカウンタエリア外に取り出すための配線は省略している。

１ｂｉｔあたりのカウンタは同一の構成であるため、画素に対応する単位回路領域を均等に分けるように（ここでは４等分に）配置し、連続するｂｉｔのカウンタが隣接するように配置する。たとえば、第３層のチップ１０１に形成されるカウンタ１〜４ｂｉｔを図１０（Ｂ）のように配置し、矢印のように、カウンタ１ｂｉｔ４１→カウンタ２ｂｉｔ４２→カウンタ３ｂｉｔ４３→カウンタ４ｂｉｔ４４と直列接続する。また、第４層のチップ１０２に形成されるカウンタ５〜８ｂｉｔを図１０（Ｃ）のように配置し、矢印のように、カウンタ５ｂｉｔ４５→カウンタ６ｂｉｔ４６→カウンタ７ｂｉｔ４７→カウンタ８ｂｉｔ４８と直列接続する。

図１０（Ａ）は、ＳＯＩ（Silicon On Insulator）構造８０を有し、１〜４ｂｉｔのカウンタを備える層（チップ）１０１の下に、同様のＳＯＩ構造８０を有し５〜８ｂｉｔのカウンタを備える層（チップ）１０２を配置して、カウンタを接続する例を示している。ここでは、入力信号を受けるトランジスタ８１でその層の初段のカウンタを代表させ、出力信号を次の層に伝送するトランジスタ８２でその層の終段のカウンタを代表している。

上層のＡ／Ｄ変換回路（図示せず）とカウンタ１ｂｉｔ４１との間、及びカウンタ４ｂｉｔ４４とカウンタ５ｂｉｔ４５の間は、図１０（Ａ）のように、層間配線や埋め込み電極を用いて接続する。上層配線８３，８４は、カウンタを構成するトランジスタの上側に形成される金属配線であり、上側のチップの裏面と接続して入力信号を受け、その信号をトランジスタ８１の入力端子８５に伝送する。下層配線は、例えば、ＦＤＳＯＩ（fully depleted silicon on insulator：完全空乏型ＳＯＩ）基板に形成したトランジスタの裏面にある埋め込み酸化膜層８８内に、金属電極８７を形成することによって実現され（非特許文献２）、トランジスタ８２の出力領域８６の真下から信号を取り出すことができる。断面図に示すように、このデバイス構成では、トランジスタまたは回路の上と下に異なる配線を形成できるため、たとえばカウンタ４ｂｉｔの下とカウンタ８ｂｉｔの上で層間の配線（電極８７、垂直配線８３、水平配線８４）を接続し、その配線をカウンタ５ｂｉｔに入力することで、カウンタの直列接続が可能となる。よって、カウンタを動作させる信号（パルス）は、単位回路領域内に設けられた積層方向の配線により伝送することができる。

ここで、全部で１６ｂｉｔ分のカウンタを４ｂｉｔずつに層を分ける場合、各層のカウンタ回路自体は同一であるので、図１０のように層間配線を同一のレイアウトで形成し、上下のチップを同じ位置関係で接続できれば、カウンタ層（チップ）１０１〜１０４において同一のウェハを共用することが可能となる。また、層によって走査回路の有無が異なる場合であっても、少なくともカウンタエリアを同じ基板レイアウトとすることができる。したがって、この図１０のレイアウト及びデバイス構造は、実施例１及び実施例４の積層構造（各層を同一方向の配置で積層する構造）に利用できる。

図１０の層間配線で用いた裏面電極８７は、回路配置の自由度が高いものの、ＦＤＳＯＩ基板の埋め込み酸化膜８８に穴を開けて電極を埋め込む工程が必要であり、製造工程の難度が高い。そこで、従来の３次元集積回路で用いられている、より一般的なＴＳＶ等の貫通電極を用いたデバイス構造について説明する。

図１１に、本発明の信号処理回路のデバイス構造の別の例を示す。図１０と同様に、カウンタ層における１画素（単位センサ）に対応する単位回路領域の構造を示しており、図１１（Ａ）が断面構造のイメージ図を示し、図１１（Ｂ）〜（Ｅ）が各層の平面図（レイアウト）を示している。

図１１（Ｂ）は、画素に対応する単位回路領域にカウンタ群６１（カウンタ１〜４ｂｉｔ）が配置された第３層のレイアウトであり、図１１（Ｃ）はカウンタ群６２（カウンタ５〜８ｂｉｔ）が配置された第４層のレイアウトであり、図１１（Ｄ）はカウンタ群６３（カウンタ９〜１２ｂｉｔ）が配置された第５層のレイアウトであり、図１１（Ｅ）はカウンタ群６４（カウンタ１３〜１６ｂｉｔ）が配置された第６層のレイアウトである。各カウンタ間の配線はｎｂｉｔ目の出力を（ｎ＋１） ｂｉｔ目に入力することにより、多ビットのカウンタ動作が可能となる。なお、各ｂｉｔカウンタの出力を画素外に取り出すための配線は省略しているのは、図１０と同様である。

図１１（Ａ）の断面図において、カウンタ層が一つの基板９０に形成されている。ここでは、入力信号を受けるトランジスタ９１でその層の初段のカウンタを代表させ、出力信号を次の層に伝送するトランジスタ９２でその層の終段のカウンタを代表している。

上層からの信号は配線９３を介して入力トランジスタ９１の入力端子９４に入力される。また、終段のカウンタの出力信号は、トランジスタ９２の出力領域９５から配線９６と貫通電極９７を介して下層に伝送される。図１１のデバイス構造は、４ｂｉｔ目からその下の層に出力する電極が基板を貫通していることが図１０の構造と異なっている。

この場合、貫通電極がチップ９０の上面から下面まで貫通するので、図１０と同様に上下のチップを同じカウンタの位置関係で接続すると、全ての層の貫通電極９７がつながり、カウンタが動作しない。そこで、図１１（Ｂ）〜（Ｅ）のように層を変えるごとに基板を時計回りに９０度ずつ回転させる。これにより、貫通電極９７の位置が層ごとにずれ、且つ、下層チップの配線９３と接続するので、同一のウェハを用いて、カウンタの積層方向の直列接続が可能となる。よって、カウンタを動作させる信号（パルス）は、単位回路領域内に設けられた積層方向の配線により伝送することができる。また、この図１１のレイアウト及びデバイス構造は、実施例２の積層構造（隣接する層ごとに９０度ずらした配置で積層する構造）に利用できる。

以上、図１０と図１１のデバイス構造により、カウンタ回路に用いる各層のウェハを、同じマスクプロセスで製造したものを用いることができるため、コスト・工程数の増大を回避することができる。また、ウェハの積層枚数を変えるだけで、イメージセンサに対して必要なｂｉｔ数を自由に選択できる。

なお、本発明ではイメージセンサを例として説明したが、本発明はアレイ型圧力センサや指紋センサなど、微細な領域ごとに信号処理をする必要のあるセンサや、一般的な集積回路にも適用できる。信号処理回路としては、パルス周波数変調型Ａ／Ｄ変換回路に限らず、シングルスロープ型、逐次比較型、サイクリック型、デルタシグマ型、パイプライン型などのＡ／Ｄ変換回路にも適用できる。

上述の実施形態は代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。例えば、実施形態に記載の複数の構成ブロックを１つに組み合わせたり、あるいは１つの構成ブロックを分割したりすることが可能である。

１０ フォトダイオード
２０ リセットトランジスタ
３０ インバータ回路
４０ カウンタ回路
４１〜５６ カウンタ
６０ カウンタエリア
６１〜６４ カウンタ群
７０ 垂直走査回路
７１ 走査ライン
７２ 垂直信号線
７３ 水平走査回路
７４ 出力信号線
７５ 出力パッド
７６，７７ 貫通電極
８０ ＳＯＩ構造
８１、８２ トランジスタ
８３、８４ 配線
８５ 入力端子
８６ 出力領域
８７ 電極
８８ 酸化膜
９０ チップ
９１、９２ トランジスタ
９３ 配線
９４ 入力端子
９５ 出力領域
９６ 配線
９７ 貫通電極
１００〜１０４ チップ（カウンタ層）
１０５ 走査回路
１１１〜１１４ チップ（カウンタ層）
１２１〜１２４ チップ（カウンタ層）

Claims (9)

1. アナログ信号をデジタル信号に変換してビット値を出力する信号処理回路であって、
   前記信号処理回路は、各ビットを決定するための要素回路を複数含み、前記要素回路は複数の層に分割されて積層構成され、各層の前記要素回路は要素回路エリアの所定の単位回路領域内に配置され、
   前記要素回路を動作させるパルス信号は、前記単位回路領域内に設けられた積層方向の配線により伝送され、
   前記要素回路の出力ビット値は、各層の面内方向に読み出され、前記要素回路エリアの外側で外部に取り出され、
   各層の前記出力ビット値の取り出し位置は、層ごとに面内の位置が互いに異なる
   信号処理回路。
2. 請求項１に記載の信号処理回路において、
   各層の異なる単位回路領域内に設けられ、異なる信号源に属する前記要素回路の出力が、各層に設けられた信号線又は出力パッドを共有することを特徴とする信号処理回路。
3. 請求項１又は２に記載の信号処理回路において、
   前記要素回路が配置された層は、一つの方向の走査ラインと、前記走査ラインと直交する複数の信号線と、前記信号線の選択スイッチとを有し、前記要素回路エリアに対応する共通の出力パッドを備えることを特徴とする信号処理回路。
4. 請求項１又は２に記載の信号処理回路において、
   前記要素回路が配置された層は、一つの方向の走査ラインと、前記走査ラインと直交する複数の信号線とを有し、前記複数の信号線に対応する出力パッドを備えることを特徴とする信号処理回路。
5. 請求項３又は４に記載の信号処理回路において、
   走査ライン又は信号線の選択スイッチを制御する走査回路は、前記要素回路が配置された複数の層の少なくとも一層に設けられ、前記走査回路は、他の層の走査ライン又は信号線の選択スイッチを同時に制御することを特徴とする信号処理回路。
6. 請求項１乃至５のいずれか一項に記載の信号処理回路において、
   前記要素回路の出力ビット値は、前記要素回路エリアの外側で貫通電極により他の層に伝送され、外部に取り出されることを特徴とする信号処理回路。
7. 請求項１乃至６のいずれか一項に記載の信号処理回路において、
   前記要素回路が配置された層の少なくとも前記要素回路エリアは、複数の層で同じ基板レイアウトであることを特徴とする信号処理回路。
8. 請求項１乃至７のいずれか一項に記載の信号処理回路において、
   前記要素回路が配置された層を、基板レイアウトが隣接する層ごとに９０度ずらした配置で積層することを特徴とする信号処理回路。
9. 請求項１乃至８のいずれか一項に記載の信号処理回路において、
   センサで検出した信号に基づいてパルスを発生するＡ／Ｄ（アナログ／デジタル）変換回路をさらに含み、前記パルスを前記要素回路でカウントする、信号処理回路。
   

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