CN110235370B - 图像传感器和用于图像传感器的读出的方法 - Google Patents

Abstract

本申请提供了图像传感器和用于图像传感器的读出的方法。图像传感器包括至少具有像素阵列层和控制逻辑层的堆叠。像素阵列层包括布置成像素列的像素的阵列，每个像素列包括N个子列：每个子列由N(n，i)表示，1≤i≤N。控制逻辑层包括布置成ADC列(m)的模数转换器的阵列，其中每个模数转换器包括M个级。每个级由M(m，j)表示，1≤j≤M，此外，每个相应的子列N(n，i)与专用级M(m，j＝i)电连接，级M(m，j)被电互连以分别形成模数转换器。控制逻辑层布置成依次读出子列N(n，i)，其中专用于子列N(n，i)的级M(m，j＝i)布置成输入级，以分别依次接收子列N(n，i)中像素的信号电平。输入级布置成对依次接收的信号电平执行粗略的第一模数转换。剩余级布置成依次对接收的信号电平执行更精细的模数转换。

Description

图像传感器和用于图像传感器的读出的方法

技术领域

本发明涉及一种图像传感器及用于图像传感器的读出的方法。

背景技术

近年来，CMOS图像传感器在用于——例如智能手机、平板电脑和数字静物摄像机之类的——移动设备的摄像机中得到了越来越多的应用。这些设备中图像传感器的可用性伴随着对良好的图像质量、低光性能和高帧速率的不断增长的需求。将这些特性结合到单个传感器中已成为一项挑战。解决该需求的一种方法是增加图像传感器的并行性。目前高端手机摄像机和高级无反光摄像机中广泛采用了晶圆的3D堆叠。3D堆叠架构或三维集成电路(3D-IC)是通过堆叠两个或更多个层——例如硅晶圆或管芯并将它们垂直互连使得它们形成单个设备而制造的集成电路。它有望成为几种工业应用中的选择技术。

多个硅层的3D堆叠允许通过在顶层放置像素阵列和在底层放置读出电路(以下称为控制逻辑层)，将传感器的光学性能与读出电路性能解耦。另外，与采用列并行读出电路的传统单层成像仪相比，例如堆叠成像仪能够采用子列并行读出，提高了并行性，并从而提高了帧速率。这种并行性在提高阵列分辨率时保持恒定，理想情况下，在任何空间分辨率下保持恒定的帧速率。

提出了几种概念来实施用于3D堆叠图像传感器的并行读出架构。例如，图8显示了现有技术的堆叠图像传感器，其具有基于子列并行模数转换器ADC的子列并行读出架构。该图描绘了一种图像传感器，该图像传感器包括具有像素阵列层PXT和控制逻辑层CLT的堆叠。阵列层中像素的列n被拆分成N个子列N(i，n)，而在控制逻辑层中，像素的每个子列有单独专用ADC(m)。专用ADC，例如ADC1、ADC2、ADC3和ADC4，各自是完整的且独立的模数转换器。由于高并行度，这种方法提供了高速度，但由于子列并行工作，因此代价为引入滚动快门非连续性或锯齿形(见图8)。另外，该实施方式示出了难以向外围传输数字数据。

子列并行读出架构的一个问题是滚动快门非连续性。滚动快门是一种通过垂直或水平地快速扫描过图像传感器的视场来捕捉图像的方法。这种方法避免了在单个瞬间拍摄整个视场的快照。因此，图像的部分是在完全相同的瞬间记录的，而其他部分则不是。例如这产生可预测的快速移动物体变形或光的快速闪烁。这种滚动快门非连续性能够通过使用“全局快门像素”来缓解，在“全局快门像素”中，帧中的至少部分在同一瞬间被捕获。但是，在大多数情况下，3D堆叠成像仪需要背面照明技术，这对全局快门像素不利，因为可用于屏蔽存储区域的方法较少，因此快门效率大大降低。

图9示出了快门现象的几种示例。图描绘了基于子列ADC的传统堆叠读出架构的一些问题，例如，如图8中所示。当被全局快门传感器捕获时，直线物体没有变形。当被滚动快门传感器捕获时，直线物体会发生变形，具有一定的倾斜陡度。当被具有子列并行ADC的传感器捕获时，物体变得非连续，其倾斜陡度与传统滚动快门传感器的倾斜陡度相似。可替代地，当相邻的子列反转像素的读出的方向时，就会出现锯齿形滚动快门非连续性。

图10示出了模数转换器ADC1、ADC2、ADC3、ADC4分别以相同方向读取像素的子列N1、N2、N3、N4时的滚动快门非连续性，或当以相对方向读取相邻子列时的锯齿形效果。子列并行读出电路的其他问题与从在传感器阵列的中央的模数转换器ADC，到I/O驱动器传输数字代码的困难有关，例如在图像传感器芯片的外围侧上——尤其是在大格式传感器处——的低电压差分信号LVDS。此外，几个应用需要窗口化，即降低阵列分辨率，以便在特定条件下增加帧速率。遗憾的是，在传统的3D堆叠架构中，窗口化减少了子列的数量，因此减少了不总是需要的ADC的数量。

图11示出了另一个3D堆叠图像传感器。整数N个并行信号总线SB(n)被放置在像素的列n中。另外，数量N个ADC被布置在控制逻辑层CLT中，并且设计成经由相当长且连续的信号总线依次转换像素信息。换句话说，ADC——例如ADC1、ADC2、ADC3和ADC4——各自是完整且独立的模数转换器。该实施方式允许列内所有ADC依次访问该列的所有像素，从而避免滚动快门非连续性(见图12)。这以在像素的输出处的相当大的寄生电容为代价，这增加了像素输出建立时间(settling time)、减少像素摆动——从而减小动态范围——的大总线电阻，以及向外围传输数字数据的困难。

发明内容

本发明的目的是建议一种图像传感器和一种用于图像传感器的读出的方法，其受滚动快门非连续性影响较小，但提供高帧速率。

这些目标通过独立权利要求的主题来实现。从属权利要求中描述了进一步的发展和实施例。

应当理解，关于任何一个实施例所描述的任何特征可以被单独使用，或与下文所描述的其他特征结合使用，并且也可以与任何其他实施例的一个或更多个特征结合使用，或与任何其他实施例的任何组合使用，除非明确地描述为替代物。另外，在不脱离图像传感器的范围和所附权利要求书中定义的用于图像传感器的读出的方法的情况下，也可采用下文未描述的等效物和修改。

在至少一个实施例中，图像传感器包括至少具有像素阵列层和控制逻辑层的堆叠。像素阵列层包括布置成像素列的像素的阵列。每个像素列包括数量N个子列。每个子列由N(n，i)表示，其中1≤i≤n。控制逻辑层包括模数转换器的阵列。模数转换器各自包括数量M个级，每个级由M(m，j)表示，其中1≤j≤m。像素阵列层中的每个子列N(n，i)与控制逻辑层中的专用级M(m，j＝i)电连接。给定的模数转换器内的级是串联电互连的。通过互连级，分别形成模数转换器。

控制逻辑层被布置成依次读出子列。读出由专用于N(n，i)子列作为输入级的级M(m，j＝i)启动。在子列的读出期间，输入级依次接收经由专用级读出的子列中像素的信号电平。专用级被布置成对依次接收的信号电平执行粗略的第一模数转换。剩余级——即不作为专用输入级的级——被布置成依次地对接收的信号电平执行更精细的模数转换。

在至少一个实施例中，像素阵列层中的每个子列N(n，i)与控制逻辑层中的专用级M(m，j＝i)电互连。换句话说，对于顶部像素阵列层中的每个子列，底部控制逻辑层中都有专用级。因此，N等于M。

在至少一个实施例中，像素阵列层中数量N'个子列N(n，i)与控制逻辑层中的专用级M(m，j＝i)连接。子列的数量或者大于级的数量M，或者小于级的数量M。因此，并非控制逻辑层中的每个级都可以作为专用输入级，或者相反，级可以作为用于不止单个子列的专用输入级。

在至少一个实施例中，模数转换器中的级是单向或双向的。这样，数字代码和/或量化误差信号一次可以转移到一个或更多个级。

在至少一个实施例中，模数转换器中的每个包括管道模数转换器、斜坡模数转换器、扩展计数型模数转换器或逐次逼近型模数转换器中的至少一者。

在至少一个实施例中，每个级被布置成执行最高有效位和最低有效位转换。

在至少一个实施例中，像素阵列层和/或控制逻辑层包括外围逻辑和/或数字驱动器。

在至少一个实施例中，控制逻辑层包括子控制层。级、外围逻辑和/或数字驱动器中的至少一者分布在子控制层上。例如，一个子控制层可以仅具有模拟部件，而另一个子控制层可以仅具有数字部件。

在至少一个实施例中，像素阵列层中的像素子列和控制逻辑层中与这些像素子列对应的专用级之间的电互连包括金属触点、衬底通孔或硅通孔、晶圆到晶圆或管芯到管芯互连中的至少一者。

在至少一个实施例中，图像传感器包括至少具有控制逻辑层和像素阵列层的堆叠。像素阵列层包括布置成像素列的像素的阵列，其中每列包括数量N个子列。控制逻辑层包括布置成列的模数转换器的阵列，其中每个模数转换器包括多个级。一种从图像传感器读出图像的方法，包括以下步骤。

使用专用于子列的级作为输入级，依次读出子列。输入级分别逐像素依次接收子列中像素的信号电平。使用专用输入级，分别对依次接收的信号电平执行粗略的第一模数转换。依次地，使用剩余级分别对接收的信号电平执行更精细的模数转换。

在至少一个实施例中，以从1到N的顺序选择子列。对于每个选择的子列，逐像素重复以下步骤。

从选择的子列中的第一像素读出信号电平，并在作为输入级的专用级处接收所述信号电平。第一数字代码和第一量化误差信号是使用专用输入级对接收的信号电平执行粗略的第一模数转换而生成的。依次地，使用剩余级执行更精细的进一步模数转换。在每一个更精细的转换步骤中，以依次的方式生成另外的数字代码和另外的量化信号。将另外的数字代码和另外的量化信号，连同第一数字代码和第一量化误差信号一起转移到剩余级中的一个或更多个。最后，根据生成的数字代码构造最终的数字代码，并且该最终的数字代码指示第一像素的读出信号电平。针对第二、第三像素等重复上述步骤，直到已经读出选择的子列中的所有像素。然后，可以通过选择另一个子列来读出，并以相同的方式对其像素重复以上步骤继续进行读出。

在至少一个实施例中，读出像素的第一数字代码，并且该像素的第一数字代码是由确定最高有效位MSB产生的。分别地，来自所述像素的另外的数字代码是由确定最低有效位LSB产生的。

在至少一个实施例中，对来自选择的子列的像素并行处理。因此，在已经确定来自选择的子列中第一像素的第一数字代码之后，对所述像素执行更精细的进一步模数转换。同时，从选择的子列中选择并由相同的专用级读出另一个像素，并分别确定来自该另一个像素的相应的(另一个)第一数字代码。对子列中的所有像素重复此过程。然后，可以使用相同顺序的步骤读出另一个子列。

在至少一个实施例中，依次执行第一粗略模数转换以及后续的更精细的模数转换是单向执行的，包括将分别生成的数字代码和量化误差信号一次转移到剩余级的仅单个级。术语“单向”表示数字代码仅在一个方向上被转移，并且在处理期间不发送回前一级。

在至少一个实施例中，依次执行第一粗略模数转换以及后续的更精细的模数转换是双向执行的，包括将分别生成的数字代码和量化误差信号一次转移到剩余级的不止单个级。术语“双向”表示数字代码可以在多于一个的方向上被转移，并且不止单个级，即在该过程期间，前一级能够被不止一次使用。

所提议的概念能够用于减少滚动快门非连续性，减少数字代码从ADC到外围驱动器的传输时间，并旨在进一步提高使用窗口化时的帧速率。后一方面应用于滚动快门和全局快门传感器。

一方面如下。成像仪的每一列能够被拆分为N个子列。在第二层中，列并行ADC——例如管道ADC——拆被分为M个级。通常M等于N，即像素阵列的每个子列之下都有一个级。ADC的所有级是相同的，并执行低分辨率模数转换，并在它们的输出处提供放大的量化误差的模拟值。

在本发明的实施例之一中，依次读出每个子列。当在1≤i≤N，且M＝N的情况下被读出子列N(n，i)时，ADC(m)的专用级M(m，j＝i)执行该子列的MSB转换，而其他级M(m，j≠i)依次执行更精细的转换。将数字代码(例如每级1位)逐级转移到芯片的外围。当读出子列N(n，i-1)时，专用级M(m，j＝i-1)执行MSB转换，而其他级执行提供其他位的更精细的转换，依此类推。

其中模数转换器被拆分为能够执行子列N(n，i)的MSB的级M(m，j)的至少一种配置具有几个优点。一种通常的配置，其中在第一级中进行MSB转换的传统M级管道ADC将需要沿像素列的非常长的信号总线，以将像素的输出连接到ADC的第一级的输入。这大大增加了建立时间，并减少了由于沿电阻列总线的电压降而导致的传感器的动态范围。相反，根据所提议的概念，管道ADC的级M(m，j＝i)提供子列N(n，i)的像素的MSB，例如，其中1≤i≤N和M＝N。列总线寄生电容和电阻都能够减少N倍。

所有子列都是依次读出的，因此在很大程度上避免了滚动快门非连续性，但所有ADC都能够并行工作，实现了非常快的读出速度。如上所解释地，像素的子列具有非常短的建立时间，因为它们的寄生电容减少了N倍。由此可知，像素的依次访问对读出操作的速度影响很小。当将窗口化应用于传感器时，ADC将读出更少的子列。但是，在所提议的概念中，ADC的所有级都能够用于一次执行像素的转换，因此窗口化确实增加了帧速率，与例如图8中的传感器相反。

提出的、具有N个子列和M级MSB可重构ADC的概念解决了目现有技术的3D堆叠读出架构的缺陷，包括：

·避免滚动快门非连续/锯齿形，同时保持非常高的并行度，因此，保持帧速率，

·在窗口化模式下进一步提高帧速率，

·以更简单的方式将数字代码从中间的ADC级转移到外围的ADC级，并然后再转移到I/O驱动器，

·在像素的输出处保持低寄生电容和电阻，同时允许快速的像素访问时间和全电压摆动，

·可扩展性，即能够用于不同的像素间距、像素分组。

附图说明

在下文中，参考附图对上述原理进行了更详细的描述，其中给出了示例性实施例。

在下面的示例性实施例和图中，相似或相同的元件可以各自具有相同的参考标记。然而，图中所示的元素及其彼此之间的大小关系不应被视为真实的比例。更确切地说，个别元件——例如层、部件和区域——可以会被夸大，以能够更好地说明或提高理解。

图1示出根据所提议的概念的示例性堆叠图像传感器，

图2示出根据所提议的概念的堆叠图像传感器的示例性列，

图3示出根据所提议的概念的示例性读出方法，

图4示出根据所提议的概念的另一个示例性读出方法，

图5示出根据所提议的概念的另一个示例性堆叠图像传感器，

图6示出根据所提议的概念的另一个示例性读出方法，

图7示出根据所提议的概念的另一个示例性堆叠图像传感器，

图8示出现有技术的堆叠图像传感器，

图9示出快门现象的几种示例，

图10示出现有技术的堆叠图像传感器的列，

图11示出另一个现有技术的堆叠图像传感器，以及

图12示出另一个现有技术的堆叠图像传感器。

具体实施方式

图1示出根据所提议的概念的示例性堆叠图像传感器。图的左侧描绘了顶部像素阵列层PXT和底部控制层CTL，它们通过3D堆叠进行堆叠，并从而形成图像传感器。则图的右侧示例性示出了像素阵列层PXT的列n和控制层CTL的专用列。两层PXT、CLT通过微触点MC面对面电互连，即顶部像素阵列层PXT的金属触点面对底部控制逻辑层CTL的金属触点。其他互连技术，例如硅通孔、硅穿孔、晶圆到晶圆或管芯到管芯互连也是可能的。

像素阵列层PXT包括具有像素阵列的集成电路。示例包括CMOS图像传感器和CCD技术。例如，每个像素包括光电探测器，例如具有掩埋型光电二极管、浮动扩散、传输门、复位门、选择门和源跟随器读出晶体管的四晶体管单元(4T单元)。但是，图像传感器通常可以是主动或被动的。阵列的像素排列成n列，每列n细分成N个数量的子列。以下每一个子列由N(n，i)表示，其中i是满足1≤i≤N的整数。例如像素阵列层PXT包括具有子列N(1，1)、…、N(1，N)的第一列。第N列具有子列N(1，N)、…、N(N，N)。

控制逻辑层CLT包括集成电路，该集成电路具有模数转换器ADC的阵列。在这个具体实施例中，ADC被布置成平行的列，即模数转换器的阵列包括几个列，其中每一列由整数m表示并包括由ADC(m)表示的、单独的模数转换器。另外，每个模数转换器ADC(m)包括整数M个级，每个级由M(m，j)表示，其中1≤j≤M。例如，控制逻辑层CLT包括具有级M(1，1)、…、M(1，M)的第一ADC列。第M个ADC列具有级M(1，M)、…、M(M，M)。

单个模数转换器ADC(m)通常为管道类型，即能够将其模数转换拆分为M个管道级。但是，其他类型的ADC——如扩展计数、斜坡(ramp)、逐次逼近、SAR以及其他——能够被拆分为多个级，并因此用于实施所提议的图像传感器。

在这个具体实施例中，级的数量M等于子列的数量N，即在像素阵列层PXT中的每个子列下面，控制逻辑层CLT中有对应的级M。对应的级将在下文中表示为专用级M(m，j＝i)。剩余的级，即给定列m中的所有级，不专用于像素阵列层PXT中的子列N(n，i)，将表示为剩余级M(m，j)，其中i≠j，或简称为M(m，j≠i)。每个子列N(n，i)与其专用级M(m，j＝i)电互连，例如通过上述微触点MC。如图1中能够所示，可以有单个微触点MC，该单个微触点MC分别将每个子列连接到其专用级。

控制逻辑层CLT设计为依次读出子列N(n，i)。控制逻辑层CLT可以与读出电路互补，该读出电路可以完全布置在控制逻辑层CLT中，或者读出电路的至少一部分也可以分布在像素阵列层PXT或子控制逻辑层上。读出电路可与外围逻辑和数字驱动器互补。例如，读出电路包括水平扫描器块、电流模式逻辑(CML)电路、数字处理电路和可扩展低压信号(SLVS)驱动器。但是，为了更方便地表示所提议的概念，图中未描述读出电路及其可能的另外的构建块。与模数转换器ADC(m)的阵列一起，读出电路提供读出像素阵列层PXT中布置的像素的方法。

在图像获取期间，光通过像素阵列中布置的像素进行收集。在曝光结束时，每个像素保持一定的像素信号电平。像素信号电平构成模拟输入信号，这些模拟输入信号分别被读出并传输到控制逻辑层CLT并被输入到专用输入级M(m，j＝i)。控制逻辑层CLT被布置成控制模数转换器ADC(m)的操作，以依次读出像素阵列层PXT中的子列N(n，i)。

将进一步详细地并参考下图讨论建议的读出方法。但是简而言之，专用于子列的级M(m，j＝i)分别是用于其专用子列N(n，i)的输入级。例如，在列m＝1中，级M(1，1)是用于子列N(1，1)的输入级，级M(1，2)是用于子列N(1，2)的输入级，依此类推(如果像素阵列层中的列的数量与控制逻辑层中的列的数量相同，则假定m＝n)。在图2中描绘该示例。

依次——即一个子列接一个子列地——读出列。另外，也依次——即逐像素地——读出每个子列。因此，专用级M(m，j＝i)依次接收各子列N(n，i)中像素的信号电平。在序列中的每个读出步骤的情况下，输入级对接收的信号电平执行粗略的第一模数转换。剩余的级M(m，j≠i)依次对接收的信号电平执行更精细的模数转换。例如，ADC(m)的级M(m，j＝i)设计为执行最高有效位MSB、专用子列N(n，i)的转换，并且剩余级M(m，j≠i)执行最低有效位LSB、其他子列的转换。因此，依次逐像素地读出子列。读出特定的像素，并且级依次在第一步中执行粗略转换和在连续步骤中执行精细转换，直到建立与各像素的信号电平相对应的完整数字代码。但是，ADC的级并行工作。例如，在第一步骤中已经对像素信号电平进行粗略转换之后，结果从其专用级转移到执行更精细转换的下一级。同时，专用级自由地从子列中读出另一个像素，并再次对该第二像素执行粗略转换。逐像素重复这些步骤，并且相应的转换结果是以逐步的方式被细化，直到能够重构完整的数字代码为止。因此，即使依次读出子列，ADC也并行工作实现快速读出速度。

经由微触点经过短总线依次访问列m的像素。这样，就不需要长的(因此高电容性和高电阻性的)列总线来实现连续的滚动快门。子列的依次读出避免滚动快门非连续。另外，像素的子列具有短的建立时间，因为它们的负载有限(短的子列总线)导致像素访问时间非常快。由此可知，像素的依次访问对读出操作的速度影响很小。另外，当应用窗口化时，ADC将读出更少的子列。但是，在所提议的概念中，ADC的所有级都能用于一次执行像素的转换，因此窗口化确实增加了帧速率。

图2示出根据所提议的概念的堆叠图像传感器的示例性列。该图来源于图1的右部分，并说明了所提议技术的连续滚动快门效应。实际上，子列是依次读出的，这样允许避免滚动快门非连续。

图3示出根据所提议的概念的示例性读出方法。该图进一步详细描述了模数转换器，该模数转换器包括形成用于像素读出的管道的M个级。

每个ADC(m)构成用于像素读出和模数转换的管道(见图1右侧的图)。更详细地说，特定的模数转换器ADC(m)的所有级M(m，j)都是相同的类型，并且被布置成执行低分辨率的模数转换。级M(m，j)具有接收数字输入信号的输入和接收模拟量化误差信号的另一输入。相应地，每个级M(m，j)都有提供数字输出信号的输出和提供模拟量化误差信号的另一个输出。在控制逻辑层CLT中，例如通过信号总线，任何模数转换器ADC(m)的级M(m，j)经由其相应的输入和输出串联互连以形成模数转换器的阵列的列m，即单个模数转换器ADC(m)。另外，每个级M(m，j)包括放大器，以在它们的输出处对量化误差信号的模拟信号电平进行放大(未显示)。像素信号电平能够分别经由将子列N(n，i)和专用级M(m，j)连接的微触点MC接收。在其他实施例中，信号可以使用衬底通孔、硅通孔、晶圆到晶圆或管芯到管芯互连技术来传输。

模数转换器ADC(m)的每一级M(m，j)都能执行最高有效位MSB转换和最低有效位LSB转换。为简单起见，假设级的数量M等于子列的数量N。此外，假设N＝M＝12，并且模数转换器ADC(m)的每个级M(m，j)的具有1位的分辨率。另外，假设像素阵列层PXT中的每列n都归属于控制逻辑层CLT中的模数转换器的列m，即n＝m。由此可知，模数转换器具有12位的分辨率。在这种配置中，级M(n，i)——其中1≤i≤N并且i＝j——转换子列N(n，i)像素的MSB、子列N(n，i-1)的MSB-1位、子列N(n，i-2)的MSB-2位，依此类推。

更详细地说，给定的子列N(n，i)被逐像素读出，使得像素阵列层中像素的信号电平首先被逐像素输入到它们各自的专用输入级M(m，j＝i)中。因此，当正在读出这样的子列时，ADC级M(m，j)的输入信号是子列N(n，i)的像素的信号电平。专用输入级M(m，j＝i)执行输入模拟电压的第一低分辨率模数转换，即像素的信号电平。然后，这些级在其输出处以模拟电压的形式提供第一转换的第一数字代码以及转换后的量化误差的第一放大值。这样的第一量化误差信号以模拟电压的形式被依次转移到剩余的级M(m，j)，并由ADC的下一级进行细化。

也依次执行下一ADC级的细化。表示专用输入级N(n，i)的第一转换的第一数字代码的位与第一量化误差信号一起以模拟电压的形式转移到其相邻的ADC级N(n，i+1)。相邻的ADC级N(n，i+1)对第一输入模拟量化误差信号执行第二低分辨率模数转换。然后，级N(n，i+1)在其输出处以模拟电压的形式提供转换的第二数字代码以及第二转换后的量化误差的第二放大值。此外，表示级N(n，i+1)的第二转换的第二数字代码的位与第二量化误差信号一起以模拟电压的形式转移到其相邻的ADC级N(n，i+2)。相邻的ADC级N(n，i+2)对第二输入模拟量化误差信号执行第三低分辨率模数转换，以此类推。例如，如图3中所示，执行该数字代码转移，直到数字代码到达列的边缘。在这种情况下，数字代码被传输到读出电路，例如完整的ADC代码被重构并然后通过数字驱动器发送到芯片外的外围逻辑。数字代码的转换能够在级之间进行，即每个级接收来自一个或更多个前一级的数字代码，即与来自前一级的量化误差信号一起接收。但是，数字代码也能够从级独立被收集并当根据给定级建立读出电路时被传输到读出电路。读出电路将数字代码收集到ADC代码中。

目前提出的方法步骤实施了用于一个像素的数字转移读出方案。但是，一旦专用输入级已经将来自第一转换的数字代码和用于该像素的量化误差信号转移到下一级，则专用输入级准备接收下一像素的信号电平。换句话说，子列N(n，i)中的像素被依次读出，同时模数转换器的级M(m，j)并行工作。根据子列N(n，i)，给定级M(m，j)可作为专用输入级M(m，j＝i)或作为剩余级M(j±1)、…、M(j±M)之一，其中i≠j。因此，用于图像传感器的读出的方法包括将小数据包中的数字代码逐级转移到控制逻辑层CLT的外围。在外围处，通过读出电路接收数字代码，例如通过低压差分信号、LVDS、数字驱动器。并行读出是通过布置级并行工作来建立的。

图3示意性示出了这个概念。描述了示例性管道模数转换器ADC(m)。为了解释，假设列m中的这个ADC包括M个级，由1、2、…、M表示。进一步假设级1是子列的专用级，简单表示为子列1。然后级2专用于子列2，以此类推。最终，级M专用于子列N。在此配置中，级1被布置成转换子列1的MSB和所有剩余≠1的子列的LSB。相应地，级2被布置成转换子列2的MSB和所有剩余≠2的子列的LSB，以此类推。最终，级M被布置成转换子列N的MSB和所有剩余≠N的子列的LSB。级1和M被布置在控制逻辑层CLT的外围，并根据连续模数转换提供数字代码Dout。

在这个实施例中，每个级是双向的，使得来自一个级的输出信号能够被发送回它的两个相邻级，例如，用于进一步的量化噪声细化。双向级1、…、M允许级“k”的输入来自级“k+1”或来自级“k-1”，其中k＝1、…、M。相似地，级“k”的输出能够被发送到级“k+1”或级“k-1”。最终，利用这种配置，与列内的子列相比，ADC的级1、…、M在数量上能够更低，例如M<N而不是M＝N。这能够通过执行级的多个循环来进行。例如，在每个只有四个1位分辨率的级的情况下，通过使用三个环路能够实现12位ADC分辨率。相应地，并不是每个级都可以是仅单个相应子列的专用输入级。例如，通过能够由控制逻辑层CLT控制的开关，级可以被称为子列的专用输入级。

图4示出根据所提议的概念的另一个示例性读出方法。该实施例对应于图3中的实施例，但顶部像素阵列层PXT的列n被拆分为N＝M/2个子列，并且控制逻辑层CLT的模数转换器ADC(m)被拆分为M个单向级1、…、M/2、…、M，如图4中所示。ADC级的管道被分成包括级1、…、M/2的第一分支和包括级M/2+1、…、M的第二分支。相应地，并不是每个级都可以是仅单个相应子列的专用输入级。例如，每一个其他级能够是子列的专用输入级，而剩余级则不能。因此，在这种配置下，与列内的子列相比，ADC的级在数量上能够更大，例如M>N而不是M＝N。该布置能够称为蛇形ADC布局。这种配置提供了另一种方法以将子列的数量与ADC的级的数量解耦。

可替代地，能够使用具有两个以上分支的蛇形布局。例如，如果使用三个分支，像素的每一列将被拆分为N＝M/3个子列，并且ADC每个分支将被拆分为M/3个级。

图5示出根据所提议的概念的另一个示例性堆叠图像传感器。该图描绘了实施例，其中控制逻辑层CLT中的级是间距能够与像素阵列层PXT中的列的间距解耦。

像素阵列层PXT包括布置成像素列n和子列N(n，i)的像素的阵列。每个子列N(n，i)包括相同数量的像素，并且子列相对于彼此平行布置。另外，像素的阵列被细分为子列组I。相似地，控制逻辑层CLT、模数转换器阵列ADC(m)的阵列被布置成ADC列m。每个模数转换器ADC(m)包括相同数量的级M(m，j)，并且在投影中查看时，模数转换器相对于彼此平行布置，并且相对于列n列并行。另外，模数转换器ADC(m)的阵列细分为级组J。

第一子列组I1布置在串联堆叠的ADC级的第一级组J1之上。第二子列组I2布置在串联堆叠的ADC级的第二级组J2之上，以此类推。在图5中，子列组I被放置在级组J之上，每个级组J分别包括四个ADC级。一组的子列例如通过微触点与一专用级组的级电互连。例如，第一子列组I1包括子列N(1，2)、N(2，2)、N(3，2)、N(4，2)。专用的第一级组J1包括级M(1，5)、M(1，6)、M(1，7)、M(1，8)(见图5，右侧)。子列N(1，2)作为专用输入级连接到级M(1，5)。子列N(2，2)作为专用输入级连接到级M(1，6)。子列N(3，2)作为专用输入级连接到级M(1，7)。子列N(4，2)作为专用输入级连接到级M(1，8)。这一原则也适用于剩余组。模数转换器ADC(m)的形状现在能够变得比列间距更宽，简化了布局，代价是稍微增加每一级的负载(ADC的相邻级现在彼此相距更远)。

图6示出根据所提议概念的另一个示例性堆叠图像传感器。该图描述了将子列的数量与模数转换器的级的数量解耦的实施例。

考虑在列m中包括M个级的模数转换器ADC(m)。在这个实施例中，ADC(m)的每个级M(m，j)被分成数量P个子级PM(m，j，1)、…、PM(m，j，p)。相邻级M(m，j-1)的输入应用于第一子级PM(m，j，1)，而子级PM(m，j，p)的输出构成子级M(m，j)的输出。该实施方式允许在不同传感器中ADC级的可重复性，例如不同的阵列分辨率、像素间距、提高的精度等等。

图7示出根据所提议概念的另一个示例性堆叠图像传感器。图像传感器的组件也能够基于两个以上的层。图7示出模数转换器ADC(m)的每个级M(m，j)被拆分并布置成多个控制逻辑层的实施例。这能够通过3D堆叠技术来制造。在这个特定的示例中，控制逻辑层被实施为第一层CLT1和第二层CLT2。通过垂直触点——例如微触点——或其他技术——如硅通孔——在各层之间建立电互连。但是，层的数量不限于两层，并且能将多达n层堆叠在一起。这种拆分允许更小的级，由此允许更高的并行性。最后，能够在连续的层中放置更多的处理元件，以提高ADC的性能。例如，以这种方式，给定的层能够针对模拟读出进行优化，而另一个层能够针对数字读出进行优化。在一个实施例(未示出)中，第一层CLT1包括模拟元件，例如对量化误差信号进行放大的放大器等。第二层CLT2包括数字元件，例如ADC、DAC和逻辑部件。以这种方式，在第一层CLT1上执行模拟放大，而在第二层CLT2上执行数字转换。甚至可能有第三层，其包括用于根据数字转换生成的数字代码的收集逻辑。

通常，多级ADC——例如管道ADC——对第一级的噪声和速度有相当严格的要求，而在连续级则逐渐放松。为了在所提议的图像传感器中实现相同的功能，能够使ADC级可重新配置。在转换LSB时，能够将级重新配置为具有低功耗和低精度的模式。例如，这种重新配置能够在子列的最后一个像素的读出之后进行。

在另一个实施例(未显示)中，能重新配置ADC级以并行读取子列。在这种情况下，在A/D转换启动时，每个ADC级从其自己上面的子列中采样像素信号。然后将采样值插入转换循环中并转换。换句话说，通过重新配置，能够有全局快门模式、滚动快门模式和读出。在滚动快门模式中，滚动快门非连续和/或锯齿形效果将出现在图像中。因此，本发明的最后一个实施例的用途适用于全局快门传感器。优点是简单地将数字代码在中间的ADC转移到外围。

提出的概念提供了许多有益的方面。由于像素的每个子列能够直接连接到其下方的专用ADC级，因此不需要沿着整个列使用长信号总线，因此与图11的方案相比，总线电容和电阻降低了N倍。依次读出像素，从而避免了如图8中所示的滚动快门非连续性，但由于ADC的所有级都能够并行运行，因此同时保持了ADC并行性。与图8和图11的两种实施方式不同，其中必须沿着列路径将例如12位的代码从ADC朝向外围电路传输，在提议的概念中，小的位数据包(例如1位)依次从级转移到级，直到输出到达外围。如果使用窗口化，则每列需要读出更少的像素。在图8中，像素越少将意味着子列就越少，因此将激活更少的ADC，而帧速率却几乎没有改善。然而，在所提议的概念中，即使使用较少的子列，ADC的所有级都将被使用，以提高与窗口化因子成比例的帧速率。最终，为了加快像素读出操作，从而提高帧速率，通过将像素阵列层的每一列拆分为多个子列来增加并行性。

附图标记

1 ADC级

2 ADC级

3 ADC级

ADC(m) 模数转换器(在ADC列m中)

CLT 控制逻辑层

CLT1 子控制逻辑层

CLT2 子控制逻辑层

Dout 模数转换器的输出

PM(m，j，p) 子级

PXT 像素阵列层

I 子列组

I1 子列组

I2 子列组

J 级组

J1 级组

J2 级组

n 像素列

N(n，i) 像素子列，其中n、i＝1、...、N

m ADC列

M ADC级

M(m，j) ADC级，其中m、j＝1、...、M

MC 微触点

Claims (15)

1.一种图像传感器，包括至少具有像素阵列层(PXT)和控制逻辑层(CLT)的堆叠，其中：

-所述像素阵列层(PXT)包括布置成像素列(n)的像素的阵列，其中每个像素列(n)包括数量N个子列，每个子列由N(n，i)表示，其中1≤i≤N，

-所述控制逻辑层(CLT)包括布置成ADC列(m)的模数转换器(ADC(m))的阵列，其中每个模数转换器(ADC(m))包括数量M个级，每个级由M(m，j)表示，其中1≤j≤M，其中，

-每个相应子列N(n，i)与专用级M(m，j＝i)电连接，并且级M(m，j)分别电互连以形成模数转换器(ADC(m))，并且其中，

-所述控制逻辑层(CLT)布置成依次读出子列N(n，i)，其中专用于子列N(n，i)的级M(m，j＝i)布置成输入级以分别依次接收子列N(n，i)中像素的信号电平，并且布置成对依次接收的信号电平执行粗略的第一模数转换，并且其中，剩余级M(m，j≠i)布置成对接收的信号电平依次执行更精细的模数转换。

2.根据权利要求1所述的图像传感器，其中，所述像素阵列层(PXT)中的每个子列N(n，i)与所述控制逻辑层(CLT)中的专用级M(m，j＝i)电互连。

3.根据权利要求1所述的图像传感器，其中，所述像素阵列层(PXT)中数量N'个子列与所述控制逻辑层(CLT)中的专用级M(m，j＝i)连接，其中，子列的数量N'：

-或者大于级的数量M，或者

-小于级的数量M。

4.根据权利要求1或2所述的图像传感器，其中，模数转换器(ADC(m))中的级M(m，j)是单向的或双向的。

5.根据权利要求1或2所述的图像传感器，其中，模数转换器(ADC(m))中的每个包括：

-管道模数转换器，

-斜坡模数转换器，

-扩展计数型模数转换器，和/或

-逐次逼近型模数转换器。

6.根据权利要求1或2所述的图像传感器，其中，每一级被布置成执行最高有效位和最低有效位转换。

7.根据权利要求1或2所述的图像传感器，其中，所述像素阵列层(PXT)和/或所述控制逻辑层(CLT)包括外围逻辑和/或数字驱动器。

8.根据权利要求7所述的图像传感器，其中，所述控制逻辑层(CLT)还包括子控制层(sCLT)，并且其中级M(m，j)、外围逻辑和/或数字驱动器中的至少一者分布在子控制层(sCLT)上。

9.根据权利要求1或2所述的图像传感器，其中，所述像素阵列层(PXT)中的像素子列和所述控制逻辑层(CLT)中与这些像素子列对应的专用级M(m，j＝i)之间的电互连件包括金属触点、衬底通孔或硅通孔中的至少一者。

10.一种用于图像传感器的读出的方法，所述图像传感器包括堆叠，所述堆叠至少具有：

-像素阵列层(PXT)，具有布置成像素列(n)的像素的阵列，其中每一列(n)包括数量N个子列，以及

-控制逻辑层(CLT)，具有布置成ADC列(m)的模数转换器(ADC(m))的阵列，其中每个模数转换器(ADC(m))包括数量M个级；

其中，所述方法包括以下步骤：

-使用专用于子列N(n，i)的级M(m，j＝i)作为输入级，逐像素依次读出子列N(n，i)，以分别依次接收子列N(n，i)中像素的信号电平，

-使用专用输入级M(m，j＝i)，分别对依次接收的信号电平执行粗略的第一模数转换，

-使用剩余级M(m，j≠i)，分别依次对接收的信号电平执行更精细的模数转换。

11.根据权利要求10所述的方法，其中，以从1到N的顺序选择子列N(n，i)，并且对于每个选择的子列N(n，i)，逐像素重复以下步骤：

-读出选择的子列N(n，i)中像素的信号电平，并在作为输入级的专用级M(m，j＝i)处接收信号电平，

-作为使用专用输入级M(m，j＝i)对接收的信号电平进行粗略的第一模数转换的结果，而生成第一数字和第一量化误差信号，

-使用剩余级M(j±1)、…、M(j±M)依次执行更精细的进一步模数转换，从而依次生成另外的数字代码和量化误差信号，并将所述另外的数字代码和量化误差信号转移到剩余级M(j±1)、…、M(j±M)中的一个或更多个，以及

-根据生成的数字代码构造指示读出的信号电平的最终数字代码。

12.根据权利要求10或11所述的方法，其中，分别地，被读出的像素的第一数字代码是由确定最高有效位MSB产生的，并且其中，来自所述像素的另外的数字代码是由确定最低有效位LSB产生的。

13.根据权利要求10或11所述的方法，其中，对来自选择的子列N(n，i)的像素并行处理，使得在已经确定来自第一像素的第一数字代码并对所述像素执行更精细的进一步模数转换之后，由专用级M(m，j＝i)选择并读出另一像素，并确定来自所述另一像素的相应的另一第一数字代码。

14.根据权利要求10或11所述的方法，其中，第一粗略模数转换和后续的更精细的模数转换的顺序执行是单向执行的，包括将分别生成的数字代码和量化误差信号一次转移到剩余级M(j+1)、…、M(j+M)的仅单个级。

15.根据权利要求10或11所述的方法，其中，第一粗略模数转换和后续的更精细的模数转换的顺序执行是单向执行的，包括将分别生成的数字代码和量化误差信号一次转移到剩余级M(j±1)、…、M(j±M)的不止单个级。

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