JP6744138B2 - 半導体装置及びその製造方法、光インターコネクトシステム - Google Patents
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Description
本発明は、半導体装置及びその製造方法、光インターコネクトシステムに関する。
例えばサーバのＣＰＵ間のデータ伝送量の増大に伴い、従来のＣｕ配線を用いた電気信号による伝送での対応が限界に近づきつつある。
このボトルネックを解消するためには、光インターコネクト、すなわち、光信号によるデータ伝送が必要となる。
さらには、低消費電力、小面積化の観点から、光送受信に必要となる光送信器や光受信器に備えられる変調器、受光器、合波器、分波器等の各種光コンポーネント（光素子）をＳｉ基板上に集積化することになる。
このボトルネックを解消するためには、光インターコネクト、すなわち、光信号によるデータ伝送が必要となる。
さらには、低消費電力、小面積化の観点から、光送受信に必要となる光送信器や光受信器に備えられる変調器、受光器、合波器、分波器等の各種光コンポーネント（光素子）をＳｉ基板上に集積化することになる。
この場合、Ｓｉ基板上に形成した光導波路での損失が小さい波長１．３０−１．５５μｍを伝送波長帯として使用することが好ましい。
上記の波長帯での光伝送で適用されるＳｉ基板上の受光器（フォトディテクタ；ＰＤ）には、１．５５μｍ近傍に吸収端を有する同じＩＶ族のＧｅを吸収層に適用することが好ましい。
上記の波長帯での光伝送で適用されるＳｉ基板上の受光器（フォトディテクタ；ＰＤ）には、１．５５μｍ近傍に吸収端を有する同じＩＶ族のＧｅを吸収層に適用することが好ましい。
これまでに、例えば非特許文献１に示すようなＰＩＮ型Ｇｅフォトディテクタが報告されている。
Sungbong Park et al., "Monolithic integration and synchronous operation of germanium photodetectors and silicon variable optical attenuators", OPTICS EXPRESS, Vol. 18, No. 8, 2010, pp. 8412-8421
ところで、伝送容量増大のためには、フォトディテクタの応答速度の増大が必要とされる。
また、信号処理の上で雑音を低減することが重要であり、そのためには、フォトディテクタの暗電流を低減することも必要である。
また、シリコンフォトニクス集積素子の製造の観点から、層間絶縁膜形成時に発生する段差を低減する必要があるため、フォトディテクタを構成するメサ構造の高さをできる限り低くすることも必要である。
また、信号処理の上で雑音を低減することが重要であり、そのためには、フォトディテクタの暗電流を低減することも必要である。
また、シリコンフォトニクス集積素子の製造の観点から、層間絶縁膜形成時に発生する段差を低減する必要があるため、フォトディテクタを構成するメサ構造の高さをできる限り低くすることも必要である。
例えば、上述の非特許文献１に示すようなＰＩＮ型Ｇｅフォトディテクタでは、選択成長したＧｅメサ構造の上部に選択的にリン（Ｐ）をイオン注入する。このため、Ｇｅメサ構造の側面がｉ型となり、電流リークパスが抑制されるため、暗電流を低減することが可能となる。
しかしながら、Ｇｅメサ構造の高さを低くすると、空乏層の厚さ（ｉ型Ｇｅ層の厚さ)の低減による素子容量の増加に起因して応答特性が劣化してしまう。また、応答特性の劣化を防ぐために、十分な厚さのＧｅ空乏層（ｉ型Ｇｅ層）を確保することも困難である。
しかしながら、Ｇｅメサ構造の高さを低くすると、空乏層の厚さ（ｉ型Ｇｅ層の厚さ)の低減による素子容量の増加に起因して応答特性が劣化してしまう。また、応答特性の劣化を防ぐために、十分な厚さのＧｅ空乏層（ｉ型Ｇｅ層）を確保することも困難である。
本発明は、例えばメサ構造の高さを低くした場合でも十分な応答特性が得られるようにしながら、暗電流を低減することを目的とする。
１つの態様では、半導体装置は、基板の上方に設けられ、ｎ型及びｐ型の一方のＳｉ層と、ｎ型及びｐ型の一方のＳｉ層上に設けられ、ｉ型のＧｅ又はＳｉＧｅ層と、ｉ型のＧｅ又はＳｉＧｅ層の表面全体を覆うｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層とからなるメサ構造と、ｎ型及びｐ型の一方のＳｉ層とｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層との間に設けられたｉ型のＳｉ層とを備え、前記ｉ型のＳｉ層は、前記ｎ型及びｐ型の一方のＳｉ層の、前記メサ構造の外周部が設けられる領域に、厚さ方向に部分的に形成されている。
１つの態様では、光インターコネクトシステムは、光送信器と、光送信器に光伝送路を介して接続された光受信器とを備え、光受信器は、上記半導体装置を備える。
１つの態様では、半導体装置の製造方法は、基板の上方に設けられたＳｉ層にｎ型及びｐ型の一方のドーパントをイオン注入して、ｎ型及びｐ型の一方のＳｉ層を形成する工程と、ｎ型及びｐ型の一方のＳｉ層のメサ構造の外周部が設けられる領域に、厚さ方向に部分的にｎ型及びｐ型の他方のドーパントをイオン注入して、ｉ型のＳｉ層を形成する工程と、ｎ型及びｐ型の一方のＳｉ層上に、ｉ型のＧｅ又はＳｉＧｅ層と、ｉ型のＧｅ又はＳｉＧｅ層の表面全体を覆うｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層とからなるメサ構造を形成する工程とを含み、メサ構造を形成する工程において、ｎ型及びｐ型の一方のＳｉ層とｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層との間にｉ型のＳｉ層が設けられるように、同時ドープによって、ｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層を形成する。
１つの態様では、半導体装置の製造方法は、基板の上方に設けられたＳｉ層にｎ型及びｐ型の一方のドーパントをイオン注入して、ｎ型及びｐ型の一方のＳｉ層を形成する工程と、ｎ型及びｐ型の一方のＳｉ層のメサ構造の外周部が設けられる領域に、厚さ方向に部分的にｎ型及びｐ型の他方のドーパントをイオン注入して、ｉ型のＳｉ層を形成する工程と、ｎ型及びｐ型の一方のＳｉ層上に、ｉ型のＧｅ又はＳｉＧｅ層と、ｉ型のＧｅ又はＳｉＧｅ層の表面全体を覆うｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層とからなるメサ構造を形成する工程とを含み、メサ構造を形成する工程において、ｎ型及びｐ型の一方のＳｉ層とｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層との間にｉ型のＳｉ層が設けられるように、同時ドープによって、ｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層を形成する。
１つの側面として、例えばメサ構造の高さを低くした場合でも十分な応答特性が得られるようにしながら、暗電流を低減することができるという効果を有する。
以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法、光インターコネクトシステムについて、図１〜図１２を参照しながら説明する。
本実施形態にかかる半導体装置は、例えば光通信やデータ通信用の光受信器、特に、光インターコネクトシステムを構成する光受信器に適用可能な半導体装置であって、例えば受光器や変調器などの半導体光素子を備える光集積素子である。
本実施形態にかかる半導体装置は、例えば光通信やデータ通信用の光受信器、特に、光インターコネクトシステムを構成する光受信器に適用可能な半導体装置であって、例えば受光器や変調器などの半導体光素子を備える光集積素子である。
特に、低消費電力、小面積化の観点から、Ｓｉ基板又はＳＯＩ（Silicon on Insulator）基板上に集積された受光器や変調器などの半導体光素子を備えるシリコンフォトニクス集積素子に適用するのが好ましい。
本実施形態では、半導体光素子は、図１（Ａ）、図１（Ｂ）に示すように、Ｇｅを吸収層に用いたＰＩＮ型のＧｅ受光器（フォトディテクタ；ＰＤ）５であって、基板６の上方に設けられたｐ型Ｓｉ層８Ａと、ｐ型Ｓｉ層８Ａ上に設けられたｉ型Ｇｅ層２とｉ型Ｇｅ層２の表面全体を覆うｎ型Ｇｅ層３とからなるメサ構造（Ｇｅメサ構造）１０と、ｐ型Ｓｉ層８Ａとｎ型Ｇｅ層３との間に設けられたｉ型Ｓｉ層８Ｂとを備える。これを縦型ＰＩＮ型ＰＤともいう。
本実施形態では、半導体光素子は、図１（Ａ）、図１（Ｂ）に示すように、Ｇｅを吸収層に用いたＰＩＮ型のＧｅ受光器（フォトディテクタ；ＰＤ）５であって、基板６の上方に設けられたｐ型Ｓｉ層８Ａと、ｐ型Ｓｉ層８Ａ上に設けられたｉ型Ｇｅ層２とｉ型Ｇｅ層２の表面全体を覆うｎ型Ｇｅ層３とからなるメサ構造（Ｇｅメサ構造）１０と、ｐ型Ｓｉ層８Ａとｎ型Ｇｅ層３との間に設けられたｉ型Ｓｉ層８Ｂとを備える。これを縦型ＰＩＮ型ＰＤともいう。
また、本実施形態では、ｐ型Ｓｉ層８Ａ及びｎ型Ｇｅ層３を覆う絶縁膜９と、絶縁膜９を貫通し、ｐ型Ｓｉ層８Ａに接するｐ側電極（第１金属電極）４Ａと、絶縁膜９を貫通し、ｎ型Ｇｅ層３に接するように、メサ構造１０の上方に設けられたｎ側電極（第２金属電極）４Ｂとを備える。ここでは、ｐ型Ｓｉ層８Ａ上に設けられたメサ構造１０が絶縁膜９で埋め込まれている。
なお、Ｇｅ受光器５を、シリコンフォトニクス用Ｇｅ受光器、Ｇｅ系半導体光素子、Ｇｅ系半導体受光素子ともいう。また、図１（Ｂ）では、分かり易くするために、絶縁膜９は図示を省略している。
本実施形態では、基板６は、ＳＯＩ基板１に備えられるＳｉ基板である。
また、ＳＯＩ基板１は、Ｓｉ基板６上にＢＯＸ層７、ＳＯＩ層（Ｓｉ層）８を備える。
本実施形態では、基板６は、ＳＯＩ基板１に備えられるＳｉ基板である。
また、ＳＯＩ基板１は、Ｓｉ基板６上にＢＯＸ層７、ＳＯＩ層（Ｓｉ層）８を備える。
ここで、Ｓｉ基板６の面方位は（００１）である。
また、ＳＯＩ層８としてのＳｉ層は、ｐ型ドーパントがドーピングされたｐ型領域（ｐ型Ｓｉ層８Ａ）と、ｐ型ドーパント及びｎ型ドーパントがドーピングされたｉ型領域（ｉ型Ｓｉ層８Ｂ）とを備える。
ここでは、ＳＯＩ層８としてのＳｉ層は、メサ構造１０の外周部（周辺部）が設けられる領域がｉ型Ｓｉ層８Ｂになっており、メサ構造１０の中央部が設けられる領域がｐ型Ｓｉ層８Ａになっている。
また、ＳＯＩ層８としてのＳｉ層は、ｐ型ドーパントがドーピングされたｐ型領域（ｐ型Ｓｉ層８Ａ）と、ｐ型ドーパント及びｎ型ドーパントがドーピングされたｉ型領域（ｉ型Ｓｉ層８Ｂ）とを備える。
ここでは、ＳＯＩ層８としてのＳｉ層は、メサ構造１０の外周部（周辺部）が設けられる領域がｉ型Ｓｉ層８Ｂになっており、メサ構造１０の中央部が設けられる領域がｐ型Ｓｉ層８Ａになっている。
つまり、ＳＯＩ層８としてのＳｉ層は、メサ構造１０の底面の外周部に接する部分はｉ型Ｓｉ層８Ｂになっており、メサ構造１０の底面の中央部に接する部分はｐ型Ｓｉ層８Ａになっている。
具体的には、ＳＯＩ層８としてのＳｉ層は、メサ構造１０の外周部が設けられる領域が厚さ方向に部分的にｉ型Ｓｉ層８Ｂになっており、それ以外の部分がｐ型Ｓｉ層８Ａになっている。
具体的には、ＳＯＩ層８としてのＳｉ層は、メサ構造１０の外周部が設けられる領域が厚さ方向に部分的にｉ型Ｓｉ層８Ｂになっており、それ以外の部分がｐ型Ｓｉ層８Ａになっている。
ここで、それ以外の部分とは、メサ構造１０の中央部が設けられる領域の厚さ方向の全体、メサ構造１０の外周部が設けられる領域のｉ型Ｓｉ層８ＢとＢＯＸ層７との間の部分、メサ構造１０が設けられる領域の外側のｐ側電極４Ａが接する領域の厚さ方向の全体である。
このように、メサ構造１０の中央部が設けられる領域のｐ型Ｓｉ層８Ａと、メサ構造１０が設けられる領域の外側のｐ側電極４Ａが接する領域のｐ型Ｓｉ層８Ａとが、メサ構造１０の外周部が設けられる領域のｉ型Ｓｉ層８ＢとＢＯＸ層７との間のｐ型Ｓｉ層８Ａ、即ち、ｉ型Ｓｉ層８Ｂの下方のｐ型Ｓｉ層８Ａでつながっており、電気的に導通した構造になっている。
このように、メサ構造１０の中央部が設けられる領域のｐ型Ｓｉ層８Ａと、メサ構造１０が設けられる領域の外側のｐ側電極４Ａが接する領域のｐ型Ｓｉ層８Ａとが、メサ構造１０の外周部が設けられる領域のｉ型Ｓｉ層８ＢとＢＯＸ層７との間のｐ型Ｓｉ層８Ａ、即ち、ｉ型Ｓｉ層８Ｂの下方のｐ型Ｓｉ層８Ａでつながっており、電気的に導通した構造になっている。
また、本実施形態では、メサ構造１０の上部及び側部がｎ型Ｇｅ層３になっている。つまり、メサ構造１０の上部だけでなく側部も含めて表面部分の全体がｎ型Ｇｅ層３になっている。
また、本実施形態では、ｐ側電極（第１金属電極）４Ａ及びｎ側電極（第２金属電極）は、Ａｌ電極である。
また、本実施形態では、ｐ側電極（第１金属電極）４Ａ及びｎ側電極（第２金属電極）は、Ａｌ電極である。
また、本実施形態では、絶縁膜９は、ＳｉＯ２膜（酸化絶縁膜）である。なお、絶縁膜９は、酸化絶縁膜でなくても良く、例えばＳｉＮなどの窒化絶縁膜であっても良い。
なお、本実施形態では、ＳＯＩ基板１を用いているが、これに限られるものではなく、例えばＳｉ基板などの他の基板を用いても良い。
つまり、ＳＯＩ基板１に備えられるＳｉ基板６の上方にＰＩＮ型ＰＤ５を設けているが、これに限られるものではなく、例えばＳｉ基板の上方にＰＩＮ型ＰＤ５を設けても良い。
なお、本実施形態では、ＳＯＩ基板１を用いているが、これに限られるものではなく、例えばＳｉ基板などの他の基板を用いても良い。
つまり、ＳＯＩ基板１に備えられるＳｉ基板６の上方にＰＩＮ型ＰＤ５を設けているが、これに限られるものではなく、例えばＳｉ基板の上方にＰＩＮ型ＰＤ５を設けても良い。
このように、ＰＩＮ型ＰＤ５を設ける基板は、ＳＯＩ基板に備えられるＳｉ基板でなくても良く、例えばＳｉ基板などの他の基板であっても良い。
また、本実施形態では、メサ構造１０の下方のＳｉ層８は、ｐ型Ｓｉ層８Ａとしているが、これに限られるものではなく、ｎ型及びｐ型の一方のＳｉ層、即ち、ｎ型及びｐ型の一方のドーパントがドーピングされたＳｉ層（ｎ型Ｓｉ層又はｐ型Ｓｉ層）であれば良い。
また、本実施形態では、メサ構造１０の下方のＳｉ層８は、ｐ型Ｓｉ層８Ａとしているが、これに限られるものではなく、ｎ型及びｐ型の一方のＳｉ層、即ち、ｎ型及びｐ型の一方のドーパントがドーピングされたＳｉ層（ｎ型Ｓｉ層又はｐ型Ｓｉ層）であれば良い。
また、本実施形態では、ｉ型Ｇｅ層２とｎ型Ｇｅ層３とからなるメサ構造１０としているが、これに限られるものではない。
例えば、ｉ型ＳｉＧｅ層とｎ型ＳｉＧｅ層とからなるメサ構造、ｉ型Ｇｅ層とｎ型ＳｉＧｅ層とからなるメサ構造、ｉ型ＳｉＧｅ層とｎ型Ｇｅ層とからなるメサ構造であっても良い。
例えば、ｉ型ＳｉＧｅ層とｎ型ＳｉＧｅ層とからなるメサ構造、ｉ型Ｇｅ層とｎ型ＳｉＧｅ層とからなるメサ構造、ｉ型ＳｉＧｅ層とｎ型Ｇｅ層とからなるメサ構造であっても良い。
また、例えば、ｉ型のＧｅ又はＳｉＧｅ層の表面全体を覆うＧｅ又はＳｉＧｅ層は、ｎ型及びｐ型の他方のドーパントがドーピングされたＧｅ又はＳｉＧｅ層であれば良い。つまり、ｉ型のＧｅ又はＳｉＧｅ層の上方、即ち、メサ構造１０の上部に設けられたＧｅ又はＳｉＧｅ層は、メサ構造１０の下方のＳｉ層がｐ型Ｓｉ層の場合はｎ型、ｎ型Ｓｉ層の場合はｐ型であれば良い。
このように、メサ構造１０は、ｉ型のＧｅ又はＳｉＧｅ層と、ｉ型のＧｅ又はＳｉＧｅ層の表面全体を覆うｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層とからなるメサ構造であれば良い。
このように構成される半導体装置の製造方法は、以下のような工程を含むものとすれば良い。
このように構成される半導体装置の製造方法は、以下のような工程を含むものとすれば良い。
つまり、基板６の上方に設けられたＳｉ層８にｎ型及びｐ型の一方のドーパントをイオン注入して、ｎ型及びｐ型の一方のＳｉ層８Ａを形成する工程と、ｎ型及びｐ型の一方のＳｉ層８Ａのメサ構造１０の外周部が設けられる領域に、厚さ方向に部分的にｎ型及びｐ型の他方のドーパントをイオン注入して、ｉ型のＳｉ層８Ｂを形成する工程と、ｎ型及びｐ型の一方のＳｉ層８Ａ上に、ｉ型のＧｅ又はＳｉＧｅ層２と、ｉ型のＧｅ又はＳｉＧｅ層２の表面全体を覆うｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層３とからなるメサ構造１０を形成する工程とを含むものとすれば良い［例えば図１（Ａ）、図１（Ｂ）参照］。
そして、メサ構造１０を形成する工程において、ｎ型及びｐ型の一方のＳｉ層８Ａとｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層３との間にｉ型のＳｉ層８Ｂが設けられるように、同時ドープによって、ｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層３を形成するようにすれば良い。
ところで、上述のように構成及び製造方法を採用しているのは、以下の理由による。
ところで、上述のように構成及び製造方法を採用しているのは、以下の理由による。
例えば、上述の非特許文献１に示すようなＰＩＮ型Ｇｅフォトディテクタでは、選択成長したＧｅメサ構造の上部に選択的にリン（Ｐ）をイオン注入する。このため、Ｇｅメサ構造の側面がｉ型となり、電流リークパスが抑制されるため、暗電流を低減することが可能となる。
しかしながら、Ｇｅメサ構造の高さを低くすると、空乏層の厚さ（ｉ型Ｇｅ層の厚さ)の低減による素子容量の増加に起因して応答特性が劣化してしまう。
しかしながら、Ｇｅメサ構造の高さを低くすると、空乏層の厚さ（ｉ型Ｇｅ層の厚さ)の低減による素子容量の増加に起因して応答特性が劣化してしまう。
また、応答特性の劣化を防ぐために、十分な厚さのＧｅ空乏層（ｉ型Ｇｅ層）を確保することも困難である。
つまり、応答特性の劣化を防ぐためには、ｉ型Ｇｅ層の厚さを確保する必要がある。
そのためには、Ｇｅメサ構造の上部にイオン注入されるドーパントであるリン（Ｐ）のプロファイル（深さ）を浅くする必要がある。
つまり、応答特性の劣化を防ぐためには、ｉ型Ｇｅ層の厚さを確保する必要がある。
そのためには、Ｇｅメサ構造の上部にイオン注入されるドーパントであるリン（Ｐ）のプロファイル（深さ）を浅くする必要がある。
しかしながら、イオン注入では、例えば、コンタクト電極との間にトンネル接合を形成することが可能な約１．０×１０１９ｃｍ−３以上のキャリア濃度を厚さ約１００ｎｍ以下の領域に留めることはＰ原子の拡散の関係から困難である。
このため、十分な厚さのＧｅ空乏層（ｉ型Ｇｅ層）を確保することが困難となり、素子容量の増大により、応答特性が劣化してしまう。
このため、十分な厚さのＧｅ空乏層（ｉ型Ｇｅ層）を確保することが困難となり、素子容量の増大により、応答特性が劣化してしまう。
したがって、Ｇｅメサ構造の高さを低くした場合でも、十分なＧｅ空乏層（ｉ型Ｇｅ層）の確保が可能で、素子容量を増大させることなく、十分な応答特性を得ることが可能なＰＩＮ型Ｇｅフォトディテクタを実現したい。
そこで、例えばメサ構造の高さを低くした場合でも十分な応答特性が得られるようにしながら、暗電流を低減できるようにすべく、上述のような構成及び製造方法を採用している。
そこで、例えばメサ構造の高さを低くした場合でも十分な応答特性が得られるようにしながら、暗電流を低減できるようにすべく、上述のような構成及び製造方法を採用している。
つまり、ｉ型Ｇｅ層２の厚さ制御性を高め、例えばメサ構造１０の高さを低くした場合でも十分な応答特性が得られるようにすべく、同時ドープによってメサ構造１０の上部にｎ型Ｇｅ層３を形成している。
ここでは、ｎ型Ｇｅ層３を形成するにあたり、Ｇｅ層成長中の同一装置内で同時ドープによってｎ型ドーパントを注入するようにしている。
ここでは、ｎ型Ｇｅ層３を形成するにあたり、Ｇｅ層成長中の同一装置内で同時ドープによってｎ型ドーパントを注入するようにしている。
同時ドープ法は、Ｇｅ成長中にドーパントの材料ガスを同時に導入するため、イオン注入法に比較して、急峻なプロファイルを形成することが可能で、かつ、薄い範囲（例えば約１００ｎｍ以下の領域）にｎ型領域を形成することが可能である。
一方、同時ドープ法では、イオン注入法のように選択的にある領域のみにドーピング領域を形成することができず、ｎ型Ｇｅ層３がメサ構造１０の上部だけでなく側部を含む表面部分の全体を覆うように形成されてしまう。
一方、同時ドープ法では、イオン注入法のように選択的にある領域のみにドーピング領域を形成することができず、ｎ型Ｇｅ層３がメサ構造１０の上部だけでなく側部を含む表面部分の全体を覆うように形成されてしまう。
このため、メサ構造１０の側部に形成されたｎ型Ｇｅ層３の下部（底部）がｐ型Ｓｉ層に接してしまい、電流パスとなり、暗電流を増大させてしまうことになる。
そこで、上述したように、ｐ型Ｓｉ層８Ａとｎ型Ｇｅ層３との間にｉ型Ｓｉ層８Ｂを設けている。
ここでは、メサ構造１０の下方のｐ型Ｓｉ層８Ａとメサ構造１０の表面部分を構成するｎ型Ｇｅ層３との間に、即ち、メサ構造１０の外周部の直下にのみ、ドーナツ状にｉ型Ｓｉ層８Ｂを設けている。
そこで、上述したように、ｐ型Ｓｉ層８Ａとｎ型Ｇｅ層３との間にｉ型Ｓｉ層８Ｂを設けている。
ここでは、メサ構造１０の下方のｐ型Ｓｉ層８Ａとメサ構造１０の表面部分を構成するｎ型Ｇｅ層３との間に、即ち、メサ構造１０の外周部の直下にのみ、ドーナツ状にｉ型Ｓｉ層８Ｂを設けている。
これにより、ｉ型Ｓｉ層８Ｂで電圧降下を生じさせ、ｎ型Ｇｅ層３とｉ型Ｓｉ層８Ｂとの間の電位差を小さくすることで、リーク電流を抑制し、低暗電流化を図ることが可能となる。
なお、このようにｉ型Ｓｉ層８Ｂを設ける場合に、上述のように、ｉ型Ｓｉ層８ＢとＢＯＸ層７との間にｐ型Ｓｉ層８Ａが設けられるようにすることで、メサ構造１０の中央部に接するｐ型Ｓｉ層８Ａとメサ構造１０が設けられる領域の外側のｐ側電極４Ａが接するｐ型Ｓｉ層８Ａとが電気的に導通するようにしている。
なお、このようにｉ型Ｓｉ層８Ｂを設ける場合に、上述のように、ｉ型Ｓｉ層８ＢとＢＯＸ層７との間にｐ型Ｓｉ層８Ａが設けられるようにすることで、メサ構造１０の中央部に接するｐ型Ｓｉ層８Ａとメサ構造１０が設けられる領域の外側のｐ側電極４Ａが接するｐ型Ｓｉ層８Ａとが電気的に導通するようにしている。
このようにして、例えばメサ構造１０の高さを低くした場合でも十分な応答特性が得られるようにすべく、同時ドープによってｎ型Ｇｅ層３を形成する場合に、暗電流を低減できるようにしている。
例えば、メサ構造の高さが約３００ｎｍの場合、従来のイオン注入法では、ｎ型Ｇｅ層の厚さが約２００ｎｍ程度となり、ｉ型Ｇｅ層の厚さは約１００ｎｍ程度となる。
例えば、メサ構造の高さが約３００ｎｍの場合、従来のイオン注入法では、ｎ型Ｇｅ層の厚さが約２００ｎｍ程度となり、ｉ型Ｇｅ層の厚さは約１００ｎｍ程度となる。
これに対し、同じメサ構造の高さで、上述のように同時ドープ法を適用した場合、ｎ型Ｇｅ層の厚さを約１００ｎｍ以下にすることが可能となる。これにより、ｉ型Ｇｅ層の厚さを約２００ｎｍ以上とすることが可能となる。この結果、ＰＤの素子容量を１／２以下にすることが可能となる。
このように、上述のような構成及び製造方法を採用することで、従来技術と同等の暗電流値を保持しながら、応答特性を約２倍以上に高めることが可能となる。
このように、上述のような構成及び製造方法を採用することで、従来技術と同等の暗電流値を保持しながら、応答特性を約２倍以上に高めることが可能となる。
ところで、例えば図８（Ａ）、図８（Ｂ）に示すように、メサ構造１０の下方に設けられたＳｉ層８（ここではＳｉ台座部８Ｘ）にＳｉ導波路コア層８Ｙ、８Ｚが光学的に接合されているものとしても良い。つまり、ｎ型及びｐ型の一方のＳｉ層８Ａに光学的に結合されたＳｉ導波路コア層８Ｙ、８Ｚを備えるものとしても良い。
例えば、ＳＯＩ基板１のＳＯＩ層８をパターニングして、ＰＩＮ型ＰＤ５を形成するためのＳｉ台座部８Ｘと、これに連なるＳｉ導波路コア層としてのＳｉテーパ部８Ｙ及びＳｉ細線部８Ｚとを形成し、ＰＩＮ型ＰＤ５にＳｉ導波路が接続されるようにすれば良い。これを導波路結合型ＰＩＮ型ＰＤ又は導波路結合型縦型ＰＩＮ型ＰＤともいう。
例えば、ＳＯＩ基板１のＳＯＩ層８をパターニングして、ＰＩＮ型ＰＤ５を形成するためのＳｉ台座部８Ｘと、これに連なるＳｉ導波路コア層としてのＳｉテーパ部８Ｙ及びＳｉ細線部８Ｚとを形成し、ＰＩＮ型ＰＤ５にＳｉ導波路が接続されるようにすれば良い。これを導波路結合型ＰＩＮ型ＰＤ又は導波路結合型縦型ＰＩＮ型ＰＤともいう。
なお、図８（Ｂ）では、分かり易くするために、絶縁膜９は図示を省略している。
以下、ＳＯＩウェハ上の導波路結合型のＰＩＮ型ＰＤ５の製造方法を例に挙げて、図２〜図８を参照しながら、具体的に説明する。
ここでは、ＳＯＩ基板１として、面方位が（００１）のＳｉ基板６に、厚さが約３．０μｍのＢＯＸ層７、厚さが約０．３μｍのＳＯＩ層８を備えるものを用いる（例えば図５（Ａ）参照）。
以下、ＳＯＩウェハ上の導波路結合型のＰＩＮ型ＰＤ５の製造方法を例に挙げて、図２〜図８を参照しながら、具体的に説明する。
ここでは、ＳＯＩ基板１として、面方位が（００１）のＳｉ基板６に、厚さが約３．０μｍのＢＯＸ層７、厚さが約０．３μｍのＳＯＩ層８を備えるものを用いる（例えば図５（Ａ）参照）。
まず、ＳＯＩ基板１上に、レジストを塗布し、ＥＢリソグラフィによって、露光及び現像を行なって、ＰＤの下地層となるＳｉ台座部８Ｘ及びこれに連なるＳｉ導波路コア層（ここではＳｉテーパ部８Ｙ及びＳｉ細線部８Ｚ）を形成するためのレジストパターンを形成する。
次に、図２に示すように、例えば誘導性結合プラズマ（ＩＣＰ）ドライエッチングによって、ＳＯＩ基板１のＳＯＩ層（Ｓｉ層）８をパターニングして、Ｇｅ成長用のＳｉ台座部８Ｘ及びＳｉ導波路コア層８Ｙ、８Ｚを形成する。
次に、図２に示すように、例えば誘導性結合プラズマ（ＩＣＰ）ドライエッチングによって、ＳＯＩ基板１のＳＯＩ層（Ｓｉ層）８をパターニングして、Ｇｅ成長用のＳｉ台座部８Ｘ及びＳｉ導波路コア層８Ｙ、８Ｚを形成する。
なお、Ｓｉ導波路コア層８Ｙ、８Ｚによって構成される導波路をＳｉパッシブ導波路又はＳｉ細線導波路という。
次に、Ｓｉ台座部８ＸのＰＩＮ型ＰＤ５が設けられる領域のＳｉ層８に、Ｂ（ボロン）のイオン注入を行なって、ｐ型Ｓｉ層８Ａを形成する。
なお、ここでは、ｐ型ドーパントとしてＢを用いているが、これに限られるものではなく、例えばＧａなどを用いても良い。
次に、Ｓｉ台座部８ＸのＰＩＮ型ＰＤ５が設けられる領域のＳｉ層８に、Ｂ（ボロン）のイオン注入を行なって、ｐ型Ｓｉ層８Ａを形成する。
なお、ここでは、ｐ型ドーパントとしてＢを用いているが、これに限られるものではなく、例えばＧａなどを用いても良い。
例えば、まず、Ｓｉ台座部８Ｘ上に約５０μｍ×約５０μｍの開口を有するレジストパターン（図示せず）を形成する。
次に、レジストパターンを用いて、原料に例えばＢ２Ｈ６（ジボラン）を用い、ドーズ量を例えば約１．０×１０１５ｃｍ−２とし、加速電圧を約３０ｋｅＶとして、Ｂのイオン注入を行なう。
次に、レジストパターンを用いて、原料に例えばＢ２Ｈ６（ジボラン）を用い、ドーズ量を例えば約１．０×１０１５ｃｍ−２とし、加速電圧を約３０ｋｅＶとして、Ｂのイオン注入を行なう。
次に、レジストを剥離し、例えば約１０００℃でアニールを行なって、注入したＢイオンを活性化させる。
このようなＢイオン注入、活性化アニール工程を経て、図３に示すように、Ｓｉ台座部８ＸのＰＩＮ型ＰＤ５が設けられる領域に、ドーピング量が均一なｐ型Ｓｉ層８Ａ、即ち、約１．０×１０１９ｃｍ−３のキャリア濃度のｐ型Ｓｉ層８Ａを形成する。なお、ｐ型Ｓｉ層８Ａが形成されている領域は、Ｂがイオン注入されている領域である。
このようなＢイオン注入、活性化アニール工程を経て、図３に示すように、Ｓｉ台座部８ＸのＰＩＮ型ＰＤ５が設けられる領域に、ドーピング量が均一なｐ型Ｓｉ層８Ａ、即ち、約１．０×１０１９ｃｍ−３のキャリア濃度のｐ型Ｓｉ層８Ａを形成する。なお、ｐ型Ｓｉ層８Ａが形成されている領域は、Ｂがイオン注入されている領域である。
次に、Ｓｉ台座部８Ｘのメサ構造１０の外周部が設けられる領域に形成されたｐ型Ｓｉ層８Ａに、Ｐ（リン）のイオン注入を行なって、ｉ型Ｓｉ層８Ｂを形成する。
なお、ここでは、ｎ型ドーパントとしてＰを用いているが、これに限られるものではなく、例えばＡｓなどを用いても良い。
例えば、まず、Ｓｉ台座部８ＸのＰＩＮ型ＰＤ５が設けられる領域に形成されたｐ型Ｓｉ層８Ａ上に内径が約２６μｍ×約６μｍ、外径が約３４μｍ×約１４μｍの矩形ドーナツ状の開口を有するレジストパターン（図示せず）を形成する。
なお、ここでは、ｎ型ドーパントとしてＰを用いているが、これに限られるものではなく、例えばＡｓなどを用いても良い。
例えば、まず、Ｓｉ台座部８ＸのＰＩＮ型ＰＤ５が設けられる領域に形成されたｐ型Ｓｉ層８Ａ上に内径が約２６μｍ×約６μｍ、外径が約３４μｍ×約１４μｍの矩形ドーナツ状の開口を有するレジストパターン（図示せず）を形成する。
次に、レジストパターンを用いて、原料に例えばＰＨ３（ホスフィン）を用い、ドーズ量を例えば約１．０×１０１５ｃｍ−２とし、加速電圧を約１０ｋｅＶとして、Ｐのイオン注入を行なう。
次に、レジストを剥離し、例えば約１０００℃でアニールを行なって、注入したＰイオンを活性化させる。
次に、レジストを剥離し、例えば約１０００℃でアニールを行なって、注入したＰイオンを活性化させる。
このようなＰイオン注入、活性化アニール工程を経て、図４に示すように、Ｓｉ台座部８ＸのＰＩＮ型ＰＤ５が設けられる領域に形成されたｐ型Ｓｉ層８Ａの内部に、矩形ドーナツ形状で、深さが約０．２μｍのｉ型Ｓｉ層８Ｂを形成する。
つまり、Ｓｉ台座部８Ｘを構成するＳｉ層８にＢ、Ｐの両方をイオン注入して矩形ドーナツ形状のｉ型Ｓｉ層８Ｂを形成する。なお、ｉ型Ｓｉ層８Ｂが形成されている領域は、Ｂ、Ｐの両方がイオン注入されている領域である。
つまり、Ｓｉ台座部８Ｘを構成するＳｉ層８にＢ、Ｐの両方をイオン注入して矩形ドーナツ形状のｉ型Ｓｉ層８Ｂを形成する。なお、ｉ型Ｓｉ層８Ｂが形成されている領域は、Ｂ、Ｐの両方がイオン注入されている領域である。
このように、Ｓｉ台座部８ＸのＰＩＮ型ＰＤ５が設けられる領域のＳｉ層８に、高ドーズかつ中エネルギーでＢをイオン注入し、Ｓｉ台座部８Ｘのメサ構造１０の外周部が設けられる領域に形成されたｐ型Ｓｉ層８Ａに、高ドーズかつ低エネルギーでＰをイオン注入することで、ＰＩＮ型ＰＤ５が設けられる領域にｐ型Ｓｉ層８Ａを形成し、メサ構造１０の外周部が設けられる領域に厚さ方向に部分的にｉ型Ｓｉ層８Ｂを形成する。
これにより、ｉ型Ｓｉ層８Ｂの下側のｐ型Ｓｉ層８Ａによって、メサ構造１０の中央部に接するｐ型Ｓｉ層８Ａとメサ構造１０が設けられる領域の外側のｐ側電極４Ａが接するｐ型Ｓｉ層８Ａとが電気的に導通することになる。
次に、図５（Ａ）、図５（Ｂ）に示すように、Ｓｉ台座部８ＸのＰＩＮ型ＰＤ５が設けられる領域上に、Ｇｅ選択成長用の絶縁膜（ＳｉＯ２膜；酸化膜）マスク９Ａをパターニングし、ｉ型Ｇｅ層２及びｎ型Ｇｅ層３を選択成長させて、メサ構造１０を形成する。
次に、図５（Ａ）、図５（Ｂ）に示すように、Ｓｉ台座部８ＸのＰＩＮ型ＰＤ５が設けられる領域上に、Ｇｅ選択成長用の絶縁膜（ＳｉＯ２膜；酸化膜）マスク９Ａをパターニングし、ｉ型Ｇｅ層２及びｎ型Ｇｅ層３を選択成長させて、メサ構造１０を形成する。
なお、図５（Ｂ）では、分かり易くするために、絶縁膜９は図示を省略している。
ここで、Ｇｅ選択成長エリア（Ｇｅエピタキシャル成長エリア）のサイズは、例えば約１０μｍ×約３０μｍとする。また、ｉ型Ｓｉ層８Ｂがドーナツ状に形成されている領域にメサ構造１０の周辺部が位置するように、開口を有する絶縁膜マスク９Ａをパターニングする。また、ｉ型Ｇｅ層２及びｎ型Ｇｅ層３の選択成長は、例えば減圧化学気層成長（ＬＰ−ＣＶＤ）法によって行なう。
ここで、Ｇｅ選択成長エリア（Ｇｅエピタキシャル成長エリア）のサイズは、例えば約１０μｍ×約３０μｍとする。また、ｉ型Ｓｉ層８Ｂがドーナツ状に形成されている領域にメサ構造１０の周辺部が位置するように、開口を有する絶縁膜マスク９Ａをパターニングする。また、ｉ型Ｇｅ層２及びｎ型Ｇｅ層３の選択成長は、例えば減圧化学気層成長（ＬＰ−ＣＶＤ）法によって行なう。
ここでは、まず、ｉ型Ｇｅ層２の選択成長を行なう。
ここで、Ｇｅの原料（原料ガス）としては例えばＧｅＨ４（ゲルマン）、キャリアガスとしては例えばＨ２（水素）を用いれば良い。ここでは、ｉ型Ｇｅ層２を例えば約２００ｎｍ成長させる。
次に、ｎ型Ｇｅ層３の選択成長を行なう。
ここで、Ｇｅの原料（原料ガス）としては例えばＧｅＨ４（ゲルマン）、キャリアガスとしては例えばＨ２（水素）を用いれば良い。ここでは、ｉ型Ｇｅ層２を例えば約２００ｎｍ成長させる。
次に、ｎ型Ｇｅ層３の選択成長を行なう。
ここで、Ｇｅの原料としては例えばＧｅＨ４（ゲルマン）、キャリアガスとしては例えばＨ２（水素）、ｎ型ドーパントであるＰ（リン）の原料（原料ガス）としては例えばＰＨ３（ホスフィン）を用いれば良い。ここでは、ドーピング濃度が約１．０×１０１９ｃｍ−３のｎ型Ｇｅ層２を約１００ｎｍ成長させる。
つまり、最初に、原料ガスはＧｅＨ４（ゲルマン）のみを供給して、ｉ型Ｇｅ層２を約２００ｎｍ形成し、続いて、ＧｅＨ４（ゲルマン）とＰＨ３（ホスフィン）を同時に供給する同時ドープによって、ドーピング濃度が約１．０×１０１９ｃｍ−３のｎ型Ｇｅ層３を約１００ｎｍ形成する。
つまり、最初に、原料ガスはＧｅＨ４（ゲルマン）のみを供給して、ｉ型Ｇｅ層２を約２００ｎｍ形成し、続いて、ＧｅＨ４（ゲルマン）とＰＨ３（ホスフィン）を同時に供給する同時ドープによって、ドーピング濃度が約１．０×１０１９ｃｍ−３のｎ型Ｇｅ層３を約１００ｎｍ形成する。
このようにして、ｉ型Ｇｅ層２とｎ型Ｇｅ層３とからなるメサ構造１０が形成される。
このように、同時ドープによってｎ型Ｇｅ層３を形成すると、ｎ型Ｇｅ層３はメサ構造１０の上部だけでなく側部を含む表面部分の全体を覆うように形成されることになる。この場合、ｎ型Ｇｅ層３はメサ構造１０の周辺部を取り囲むように形成されることになる。
また、ここでは、ドーナツ状に厚さ方向に部分的に形成されているｉ型Ｓｉ層８Ｂに周辺部が接するように、ｉ型Ｇｅ層２とｎ型Ｇｅ層３とからなるメサ構造１０が形成される。つまり、ｐ型Ｓｉ層８Ａとｎ型Ｇｅ層３との間にｉ型Ｓｉ層８Ｂが設けられるように、同時ドープによって、ｎ型Ｇｅ層３が形成されて、ｉ型Ｇｅ層２とｎ型Ｇｅ層３とからなるメサ構造１０が形成される。
このように、同時ドープによってｎ型Ｇｅ層３を形成すると、ｎ型Ｇｅ層３はメサ構造１０の上部だけでなく側部を含む表面部分の全体を覆うように形成されることになる。この場合、ｎ型Ｇｅ層３はメサ構造１０の周辺部を取り囲むように形成されることになる。
また、ここでは、ドーナツ状に厚さ方向に部分的に形成されているｉ型Ｓｉ層８Ｂに周辺部が接するように、ｉ型Ｇｅ層２とｎ型Ｇｅ層３とからなるメサ構造１０が形成される。つまり、ｐ型Ｓｉ層８Ａとｎ型Ｇｅ層３との間にｉ型Ｓｉ層８Ｂが設けられるように、同時ドープによって、ｎ型Ｇｅ層３が形成されて、ｉ型Ｇｅ層２とｎ型Ｇｅ層３とからなるメサ構造１０が形成される。
次に、図６に示すように、例えばプラズマＣＶＤ法によって、ＳｉＯ２膜（絶縁膜）９Ｂを約１μｍ形成する。これにより、ｎ型Ｇｅ層３及びＳｉ層８（ｐ型Ｓｉ層８Ａ及びｉ型Ｓｉ層８Ｂ）を覆うＳｉＯ２膜（絶縁膜）９が形成される。
次に、レジストを塗布し、メサ構造１０の直上にコンタクトホール用のレジストパターンを形成した後、図７（Ａ）、図７（Ｂ）に示すように、例えば誘導性結合プラズマ（ＩＣＰ）ドライエッチングによって、ＳｉＯ２膜９を約１μｍエッチングして、メサ構造１０の直上に例えば約５μｍ×約２５μｍのコンタクトホール１１を形成する。ここで、エッチングガスは、例えばＣＦ４系を用いれば良い。その後、レジストを剥離する。
次に、レジストを塗布し、メサ構造１０の直上にコンタクトホール用のレジストパターンを形成した後、図７（Ａ）、図７（Ｂ）に示すように、例えば誘導性結合プラズマ（ＩＣＰ）ドライエッチングによって、ＳｉＯ２膜９を約１μｍエッチングして、メサ構造１０の直上に例えば約５μｍ×約２５μｍのコンタクトホール１１を形成する。ここで、エッチングガスは、例えばＣＦ４系を用いれば良い。その後、レジストを剥離する。
次に、レジストを塗布し、Ｓｉ層８に形成されたｐ型Ｓｉ層８Ａへのコンタクトホール用のレジストパターンを形成した後、例えばＩＣＰドライエッチングによって、ＳｉＯ２膜９を約１μｍエッチングして、メサ構造１０の両側に例えば約３μｍ×約３４μｍのコンタクトホール１２を形成する。ここで、エッチングガスは、例えばＣＦ４系を用いれば良い。その後、レジストを剥離する。
次に、例えばスパッタリング法によって、第１金属電極としてのｐ側電極４Ａ及び第２金属電極としてのｎ側電極４Ｂを形成すべく、Ａｌ層を約０．５μｍの厚さになるように形成する。
次に、レジストを塗布し、パターニングし、図８（Ａ）、図８（Ｂ）に示すように、例えばＩＣＰドライエッチングによって、ｐ側電極４Ａ及びｎ側電極４ＢとしてのＡｌ電極を形成する。
次に、レジストを塗布し、パターニングし、図８（Ａ）、図８（Ｂ）に示すように、例えばＩＣＰドライエッチングによって、ｐ側電極４Ａ及びｎ側電極４ＢとしてのＡｌ電極を形成する。
このようにして、ＳＯＩウェハ上の導波路結合型のＰＩＮ型ＰＤ５を製造することができる。
この場合、イオン注入によってｎ型Ｇｅ層を形成する従来技術の場合と同等の暗電流値を保持しながら、応答特性を約２倍以上に高めることが可能となる。
ところで、図９（Ａ）、図９（Ｂ）に示すように、第２金属電極としてのｎ側電極４Ｂは、開口部４Ｘを備えるものとしても良い。例えば、メサ構造１０の上部に接する第２金属電極としてのｎ側電極４Ｂを、その中央部に開口部４Ｘを備えるものとし、面型ＰＩＮ型ＰＤ５としても良い。これを面型縦型ＰＩＮ型ＰＤともいう。この場合、第２金属電極としてのｎ側電極４Ｂは、メサ構造１０の上部の周辺部に沿ってリング状に設けられることになる。また、第２金属電極としてのｎ側電極４Ｂの開口部４Ｘを通して、メサ構造１０の上方からの光が入射することになる。
この場合、イオン注入によってｎ型Ｇｅ層を形成する従来技術の場合と同等の暗電流値を保持しながら、応答特性を約２倍以上に高めることが可能となる。
ところで、図９（Ａ）、図９（Ｂ）に示すように、第２金属電極としてのｎ側電極４Ｂは、開口部４Ｘを備えるものとしても良い。例えば、メサ構造１０の上部に接する第２金属電極としてのｎ側電極４Ｂを、その中央部に開口部４Ｘを備えるものとし、面型ＰＩＮ型ＰＤ５としても良い。これを面型縦型ＰＩＮ型ＰＤともいう。この場合、第２金属電極としてのｎ側電極４Ｂは、メサ構造１０の上部の周辺部に沿ってリング状に設けられることになる。また、第２金属電極としてのｎ側電極４Ｂの開口部４Ｘを通して、メサ構造１０の上方からの光が入射することになる。
また、図１０、図１１に示すように、絶縁膜９は、ｐ型Ｓｉ層８Ａとｎ型Ｇｅ層３との間にも設けられていても良い。この場合、ｐ型Ｓｉ層８Ａとｎ型Ｇｅ層３との間にｉ型Ｓｉ層８Ｂ及び絶縁膜９が設けられることになる。
なお、メサ構造１０を選択成長させる際に絶縁膜９［ここでは絶縁膜マスク９Ａ；例えば図５（Ａ）参照］上に少なくともｎ型Ｇｅ層３が乗り上げるようにした場合に、このような構成となる。
なお、メサ構造１０を選択成長させる際に絶縁膜９［ここでは絶縁膜マスク９Ａ；例えば図５（Ａ）参照］上に少なくともｎ型Ｇｅ層３が乗り上げるようにした場合に、このような構成となる。
このような構成にするには、例えば、上述の導波路結合型のＰＩＮ型ＰＤ５の製造方法において、Ｇｅの選択成長を、より高圧条件で行なうようにすれば良く、これにより、選択成長マスクである絶縁膜９Ａの周辺部にｎ型Ｇｅ層３のみあるいはｉ型Ｇｅ層２及びｎ型Ｇｅ層３が乗り上がった構造を有するものとなる。この場合、製造方法は、ｐ型Ｓｉ層８Ａとｎ型Ｇｅ層３との間に延びるように絶縁膜９（ここでは絶縁膜マスク９Ａ）を形成する工程を含むことになる。
このように、ｐ型Ｓｉ層８Ａとｎ型Ｇｅ層３（具体的にはｎ型Ｇｅ層３の底部）との間にｉ型Ｓｉ層８Ｂだけでなく絶縁膜９も挟まれるようにすることで、応答特性を約２倍以上に高めることを可能とするとともに、更なる電圧降下を生じさせ、更なる低暗電流化を図ることが可能となる。
なお、これに限られるものではなく、絶縁膜９は、ｎ型及びｐ型の一方のＳｉ層とｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層との間にも設けられていれば良い。この場合、ｎ型及びｐ型の一方のＳｉ層とｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層との間に、ｉ型Ｓｉ層及び絶縁膜が設けられることになる。また、製造方法は、ｎ型及びｐ型の一方のＳｉ層とｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層との間に延びるように絶縁膜を形成する工程を含むことになる。
なお、これに限られるものではなく、絶縁膜９は、ｎ型及びｐ型の一方のＳｉ層とｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層との間にも設けられていれば良い。この場合、ｎ型及びｐ型の一方のＳｉ層とｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層との間に、ｉ型Ｓｉ層及び絶縁膜が設けられることになる。また、製造方法は、ｎ型及びｐ型の一方のＳｉ層とｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層との間に延びるように絶縁膜を形成する工程を含むことになる。
また、上述のように構成されるＰＩＮ型受光器５は、光インターコネクトシステムを構成する光受信器に用いることができる。
つまり、光送信器と、光送信器に光伝送路（ここでは光ファイバ）を介して接続された光受信器とを備える光インターコネクトシステムにおいて、光受信器を、上述のように構成される半導体装置に備えられる半導体光素子としてのＰＩＮ型受光器５を備えるものとして構成することができる。この場合、光受信器を、受光器として、上述のように構成される半導体装置に備えられる半導体光素子としてのＰＩＮ型受光器５を備えるものとすれば良い。
つまり、光送信器と、光送信器に光伝送路（ここでは光ファイバ）を介して接続された光受信器とを備える光インターコネクトシステムにおいて、光受信器を、上述のように構成される半導体装置に備えられる半導体光素子としてのＰＩＮ型受光器５を備えるものとして構成することができる。この場合、光受信器を、受光器として、上述のように構成される半導体装置に備えられる半導体光素子としてのＰＩＮ型受光器５を備えるものとすれば良い。
例えば、図１２に示すように、光インターコネクトシステム２０を構成する光送信器を、Ｓｉ基板上に光素子を集積したＳｉ光素子集積基板（Ｔｘ）２１とし、光素子として、レーザ２２、リング型変調器２３及び合波器２４を集積したものとすれば良い。また、光インターコネクトシステム２０を構成する光受信器を、Ｓｉ基板上に光素子を集積したＳｉ光素子集積基板（Ｒｘ）２５とし、光素子として、上述の実施形態のＰＩＮ型受光器５（例えばＰＩＮ型Ｇｅ受光器；半導体受光素子）及び分波器２６とすれば良い。そして、これらのＳｉ光素子集積基板２１、２５を光ファイバ２７で接続して、光インターコネクトシステム２０を構成すれば良い。ここでは、レーザ２２、変調器２３、受光器５を、それぞれ、４つ備えるものを例に挙げて説明する。
この場合、一のＳｉ光素子集積基板２１に搭載された４つのレーザ２２を用いて異なる４波長の連続光を発生させる。異なる４波長の連続光は、それぞれ、Ｓｉ導波路を通過し、各Ｓｉ導波路に接合されたリング型変調器２３によって信号光に変換される。その後、例えばアレイ導波路（Array waveguide：ＡＷＧ）のような合波器２４によって１本の導波路に波長多重（ＷＤＭ）化される。多重化された４波長の信号光は光ファイバ２７を導波し、別のＳｉ光素子集積基板２５の導波路に結合される。その後、異なる４波長の信号光は、例えばＡＷＧのような分波器２６によって再び異なる４つの導波路に分波される。各導波路を進行してきた信号光は、上述の実施形態のＰＩＮ型受光器５によって電気信号に変換される。
したがって、本実施形態にかかる半導体装置及びその製造方法、光インターコネクトシステムによれば、例えばメサ構造１０の高さを低くした場合でも十分な応答特性が得られるようにしながら、暗電流を低減することができるという効果が得られる。
なお、本発明は、上述した実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
なお、本発明は、上述した実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
以下、上述の実施形態に関し、更に、付記を開示する。
（付記１）
基板の上方に設けられ、ｎ型及びｐ型の一方のＳｉ層と、
前記ｎ型及びｐ型の一方のＳｉ層上に設けられ、ｉ型のＧｅ又はＳｉＧｅ層と、前記ｉ型のＧｅ又はＳｉＧｅ層の表面全体を覆うｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層とからなるメサ構造と、
前記ｎ型及びｐ型の一方のＳｉ層と前記ｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層との間に設けられたｉ型のＳｉ層とを備えることを特徴とする半導体装置。
（付記１）
基板の上方に設けられ、ｎ型及びｐ型の一方のＳｉ層と、
前記ｎ型及びｐ型の一方のＳｉ層上に設けられ、ｉ型のＧｅ又はＳｉＧｅ層と、前記ｉ型のＧｅ又はＳｉＧｅ層の表面全体を覆うｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層とからなるメサ構造と、
前記ｎ型及びｐ型の一方のＳｉ層と前記ｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層との間に設けられたｉ型のＳｉ層とを備えることを特徴とする半導体装置。
（付記２）
前記ｎ型及びｐ型の一方のＳｉ層、及び、前記ｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層を覆う絶縁膜と、
前記絶縁膜を貫通し、前記ｎ型及びｐ型の一方のＳｉ層に接する第１金属電極と、
前記絶縁膜を貫通し、前記ｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層に接するように、前記メサ構造の上方に設けられた第２金属電極とを備えることを特徴とする、付記１に記載の半導体装置。
前記ｎ型及びｐ型の一方のＳｉ層、及び、前記ｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層を覆う絶縁膜と、
前記絶縁膜を貫通し、前記ｎ型及びｐ型の一方のＳｉ層に接する第１金属電極と、
前記絶縁膜を貫通し、前記ｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層に接するように、前記メサ構造の上方に設けられた第２金属電極とを備えることを特徴とする、付記１に記載の半導体装置。
（付記３）
前記第２金属電極は、開口部を備えることを特徴とする、付記２に記載の半導体装置。
（付記４）
前記絶縁膜は、前記ｎ型及びｐ型の一方のＳｉ層と前記ｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層との間にも設けられていることを特徴とする、付記２又は３に記載の半導体装置。
前記第２金属電極は、開口部を備えることを特徴とする、付記２に記載の半導体装置。
（付記４）
前記絶縁膜は、前記ｎ型及びｐ型の一方のＳｉ層と前記ｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層との間にも設けられていることを特徴とする、付記２又は３に記載の半導体装置。
（付記５）
前記ｎ型及びｐ型の一方のＳｉ層に光学的に結合されたＳｉ導波路コア層を備えることを特徴とする、付記１〜４のいずれか１項に記載の半導体装置。
（付記６）
光送信器と、
前記光送信器に光伝送路を介して接続された光受信器とを備え、
前記光受信器は、付記１〜５のいずれか１項に記載の半導体装置を備えることを特徴とする光インターコネクトシステム。
前記ｎ型及びｐ型の一方のＳｉ層に光学的に結合されたＳｉ導波路コア層を備えることを特徴とする、付記１〜４のいずれか１項に記載の半導体装置。
（付記６）
光送信器と、
前記光送信器に光伝送路を介して接続された光受信器とを備え、
前記光受信器は、付記１〜５のいずれか１項に記載の半導体装置を備えることを特徴とする光インターコネクトシステム。
（付記７）
基板の上方に設けられたＳｉ層にｎ型及びｐ型の一方のドーパントをイオン注入して、ｎ型及びｐ型の一方のＳｉ層を形成する工程と、
前記ｎ型及びｐ型の一方のＳｉ層のメサ構造の外周部が設けられる領域に、厚さ方向に部分的にｎ型及びｐ型の他方のドーパントをイオン注入して、ｉ型のＳｉ層を形成する工程と、
前記ｎ型及びｐ型の一方のＳｉ層上に、ｉ型のＧｅ又はＳｉＧｅ層と、前記ｉ型のＧｅ又はＳｉＧｅ層の表面全体を覆うｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層とからなるメサ構造を形成する工程とを含み、
前記メサ構造を形成する工程において、前記ｎ型及びｐ型の一方のＳｉ層と前記ｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層との間に前記ｉ型のＳｉ層が設けられるように、同時ドープによって、前記ｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層を形成することを特徴とする半導体装置の製造方法。
基板の上方に設けられたＳｉ層にｎ型及びｐ型の一方のドーパントをイオン注入して、ｎ型及びｐ型の一方のＳｉ層を形成する工程と、
前記ｎ型及びｐ型の一方のＳｉ層のメサ構造の外周部が設けられる領域に、厚さ方向に部分的にｎ型及びｐ型の他方のドーパントをイオン注入して、ｉ型のＳｉ層を形成する工程と、
前記ｎ型及びｐ型の一方のＳｉ層上に、ｉ型のＧｅ又はＳｉＧｅ層と、前記ｉ型のＧｅ又はＳｉＧｅ層の表面全体を覆うｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層とからなるメサ構造を形成する工程とを含み、
前記メサ構造を形成する工程において、前記ｎ型及びｐ型の一方のＳｉ層と前記ｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層との間に前記ｉ型のＳｉ層が設けられるように、同時ドープによって、前記ｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層を形成することを特徴とする半導体装置の製造方法。
（付記８）
前記ｎ型及びｐ型の一方のＳｉ層と前記ｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層との間に延びるように絶縁膜を形成する工程を含むことを特徴とする、付記７に記載の半導体装置の製造方法。
前記ｎ型及びｐ型の一方のＳｉ層と前記ｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層との間に延びるように絶縁膜を形成する工程を含むことを特徴とする、付記７に記載の半導体装置の製造方法。
１ ＳＯＩ基板
２ ｉ型Ｇｅ層
３ ｎ型Ｇｅ層
４Ａ 第１金属電極（ｐ側電極；Ａｌ電極）
４Ｂ 第２金属電極（ｎ側電極；Ａｌ電極）
５ ＰＩＮ型受光器（ＰＩＮ型ＰＤ；ＰＩＮ型Ｇｅ受光器）
６ Ｓｉ基板
７ ＢＯＸ層
８ ＳＯＩ層（Ｓｉ層）
８Ａ ｐ型Ｓｉ層
８Ｂ ｉ型Ｓｉ層
８Ｘ Ｓｉ台座部
８Ｙ Ｓｉテーパ部（Ｓｉ導波路コア層）
８Ｚ Ｓｉ細線部（Ｓｉ導波路コア層）
９、９Ａ、９Ｂ ＳｉＯ２膜
１０ メサ構造
１１ コンタクトホール
１２ コンタクトホール
２０ 光インターコネクトシステム
２１ Ｓｉ光素子集積基板（光送信器）
２２ レーザ
２３ リング型変調器
２４ 合波器
２５ Ｓｉ光素子集積基板（光受信器）
２６ 分波器
２７ 光ファイバ
２ ｉ型Ｇｅ層
３ ｎ型Ｇｅ層
４Ａ 第１金属電極（ｐ側電極；Ａｌ電極）
４Ｂ 第２金属電極（ｎ側電極；Ａｌ電極）
５ ＰＩＮ型受光器（ＰＩＮ型ＰＤ；ＰＩＮ型Ｇｅ受光器）
６ Ｓｉ基板
７ ＢＯＸ層
８ ＳＯＩ層（Ｓｉ層）
８Ａ ｐ型Ｓｉ層
８Ｂ ｉ型Ｓｉ層
８Ｘ Ｓｉ台座部
８Ｙ Ｓｉテーパ部（Ｓｉ導波路コア層）
８Ｚ Ｓｉ細線部（Ｓｉ導波路コア層）
９、９Ａ、９Ｂ ＳｉＯ２膜
１０ メサ構造
１１ コンタクトホール
１２ コンタクトホール
２０ 光インターコネクトシステム
２１ Ｓｉ光素子集積基板（光送信器）
２２ レーザ
２３ リング型変調器
２４ 合波器
２５ Ｓｉ光素子集積基板（光受信器）
２６ 分波器
２７ 光ファイバ
Claims (7)
- 基板の上方に設けられ、ｎ型及びｐ型の一方のＳｉ層と、
前記ｎ型及びｐ型の一方のＳｉ層上に設けられ、ｉ型のＧｅ又はＳｉＧｅ層と、前記ｉ型のＧｅ又はＳｉＧｅ層の表面全体を覆うｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層とからなるメサ構造と、
前記ｎ型及びｐ型の一方のＳｉ層と前記ｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層との間に設けられたｉ型のＳｉ層とを備え、
前記ｉ型のＳｉ層は、前記ｎ型及びｐ型の一方のＳｉ層の、前記メサ構造の外周部が設けられる領域に、厚さ方向に部分的に形成されていることを特徴とする半導体装置。 - 前記ｎ型及びｐ型の一方のＳｉ層、及び、前記ｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層を覆う絶縁膜と、
前記絶縁膜を貫通し、前記ｎ型及びｐ型の一方のＳｉ層に接する第１金属電極と、
前記絶縁膜を貫通し、前記ｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層に接するように、前記メサ構造の上方に設けられた第２金属電極とを備えることを特徴とする、請求項１に記載の半導体装置。 - 前記第２金属電極は、開口部を備えることを特徴とする、請求項２に記載の半導体装置。
- 前記絶縁膜は、前記ｎ型及びｐ型の一方のＳｉ層と前記ｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層との間にも設けられていることを特徴とする、請求項２又は３に記載の半導体装置。
- 前記ｎ型及びｐ型の一方のＳｉ層に光学的に結合されたＳｉ導波路コア層を備えることを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。
- 光送信器と、
前記光送信器に光伝送路を介して接続された光受信器とを備え、
前記光受信器は、請求項１〜５のいずれか１項に記載の半導体装置を備えることを特徴とする光インターコネクトシステム。 - 基板の上方に設けられたＳｉ層にｎ型及びｐ型の一方のドーパントをイオン注入して、ｎ型及びｐ型の一方のＳｉ層を形成する工程と、
前記ｎ型及びｐ型の一方のＳｉ層のメサ構造の外周部が設けられる領域に、厚さ方向に部分的にｎ型及びｐ型の他方のドーパントをイオン注入して、ｉ型のＳｉ層を形成する工程と、
前記ｎ型及びｐ型の一方のＳｉ層上に、ｉ型のＧｅ又はＳｉＧｅ層と、前記ｉ型のＧｅ又はＳｉＧｅ層の表面全体を覆うｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層とからなるメサ構造を形成する工程とを含み、
前記メサ構造を形成する工程において、前記ｎ型及びｐ型の一方のＳｉ層と前記ｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層との間に前記ｉ型のＳｉ層が設けられるように、同時ドープによって、前記ｎ型及びｐ型の他方のＧｅ又はＳｉＧｅ層を形成することを特徴とする半導体装置の製造方法。
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Applications Claiming Priority (1)
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Family Applications (1)
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