JP6726737B2 - スイッチング電力変換器のための短絡保護 - Google Patents

Description

本開示は、電子システムに関する。より詳細には、本開示は、スイッチング電力変換器（「ＳＰＣ」）のための短絡保護を提供するシステムおよび方法に関する。

（関連出願の相互参照）
本願は、参照により組み込まれる、２０１５年９月３日に出願された出願番号第６２／２１３，７２６号の米国特許出願の利益を主張する。

当業技術内で知られた多くのＳＰＣが存在する。ＳＰＣは一般に、制御パルスで周期的にオン、オフされる、少なくとも１つのスイッチ（例えば、電界効果トランジスタ（「ＦＥＴ」）のデューティサイクルを調節することにより出力電圧または電流を増大または減少させるように構成される。ＳＰＣの出力電圧端子間に亘って負荷が接続される。作動時に負荷は、異常に低い抵抗を生成することがあり、または、出力電圧端子間に亘って短絡が形成されることがあり、この短絡は、スイッチングが適切に制御されて過剰な出力電流が防止されなければＳＰＣに損傷を引き起こす可能性がある。

本開示は、特定のＳＰＣのための短絡保護を提供するシステムに関する。いくつかのシナリオでは、ＳＰＣは、スイッチ（例えば、トランジスタ）と、出力インダクタと、出力整流器（例えば、ダイオードまたは同期スイッチ）と、少なくとも１つの変流器とを含む。変流器は、磁心と、出力整流器と直列に接続された一次巻線とを含む。関連するＳＰＣは、変流器で出力電流を間接的に測定する。保護回路は、ＳＰＣの出力端子に異常に低い抵抗の負荷が掛けられた場合に安全作動を可能にする制御アルゴリズムに従う。

システムは、入力電流検出器と、出力電流検出器と、フィードバック制御装置と、電流モードパルス幅変調器とを備える。入力電流検出器は、ＳＰＣの入力電流を検出するように電気的に接続される。入力電流検出器は、検出された入力電流を表す入力電流ランプ信号Ｓ_ICRを生成するように構成される。出力電流検出器は、変流器を用いて少なくとも１つの整流器を通って流れるパルス電流を検出することによりＳＰＣの出力電流を検出するように電気的に接続される。出力電流検出器は、検出された出力電流を表す出力電流信号Ｓ_OCを生成するように構成される。フィードバック制御装置は、出力電流検出器に電気的に接続される。フィードバック制御装置は、電流設定点信号Ｓ_CSPを生成するように構成され、電流設定点信号Ｓ_CSPは、いくつかのシナリオでは、出力電流信号Ｓ_OCと基準信号との間の検出された差から導出される誤差信号の電圧の時間積分に基づく電圧を有する。フィードバック制御装置は、アナログまたはデジタル回路を用いて実装可能である。

電流モードパルス幅変調器は、フィードバック制御装置に電気的に接続される。電流モードパルス幅変調器は、ＳＰＣの少なくとも１つのスイッチ（例えば、電界効果トランジスタ）をオン状態とオフ状態の間で選択的に移行させるためにＳＰＣに供給される一連の制御パルスを生成するように構成される。通常作動時に、入力電流ランプ信号Ｓ_ICRは、各スイッチングサイクルの開始において電流設定点信号Ｓ_CSPより低い。制御パルスは、スイッチングサイクルの所定の開始時間に開始し、入力電流ランプ信号Ｓ_ICRが電流設定点信号Ｓ_CSPを超えるか、あるいは、制御パルス継続時間が所定の最大値に到達する時に、終了する。

電流モードパルス幅変調器はまた、入力電流ランプ信号Ｓ_ICRの第１の電圧レベルが、一連の制御パルスの次の制御パルスの開始時間の近くで電流設定点信号Ｓ_CSPの第２の電圧レベルを超える時に、一連の制御パルスの少なくとも１つの制御パルスの生成をスキップするように構成される。第１の電圧レベルは、異常に低い負荷抵抗がＳＰＣの作動時に電力変換器の出力端子間に接続される時に、第２の電圧レベルを超える。電流モードパルス幅変調器はさらに、少なくとも１つの変流器の磁心が飽和している間にＳＰＣの作動を防止するように所定の数の連続サイクルを超えてスキップされる場合にＳＰＣの作動を停止するように構成される。

いくつかのシナリオでは、不必要なパルススキップを防止するために、パルススキップは、出力電流信号Ｓ_OCが所定の閾値を超える時にのみ許容される。別の言い方をすれば、パルススキップは、ＳＰＣの出力電流が所定の閾値より低い時に止められる。

いくつかのシナリオでは、入力電流検出器は、ＳＰＣのスイッチと直列に電気的に接続された少なくとも１つの第１の変流器の二次巻線に結合された第１の検出器を備える。出力電流検出器は、出力整流器に電気的に接続された一次巻線を有する少なくとも１つの第２の変流器の二次巻線に電気的に接続された第２の検出器を備える。第２の検出器は、電流が出力電流検出器の出力から第２の変流器へと逆方向に流れるのを防止するように第２の変流器の二次巻線と直列に接続されたダイオードと、第２の変流器に亘る電圧の極性をＳＰＣの整流器ダイオードの導通期間の終了後に逆転させるダイオードと、および／または、逆極性電圧レベルを制限する電圧リミッタ（例えば、ツェナーダイオードまたは抵抗器）とを備える。

これらのまたは他のシナリオでは、フィードバック制御装置は、積分器と直列に接続された誤差増幅器を備える。誤差増幅器および積分器は、１つのアナログまたはデジタル回路へと組み合わせ可能である。電流モードパルス幅変調器は、入力電流ランプ信号Ｓ_ICRの第１の電圧レベルが電流設定点信号Ｓ_CSPの第２の電圧レベルを超える時を決定するために比較器を備える。ＳＰＣの出力電流が最小出力電流閾値より低い時に、制御パルススキップを阻止するための信号が生成される。

これらのまたは他のシナリオでは、電流モードパルス幅変調器は、クロック信号および比較器の出力信号がアサートされない時に、一連の制御パルスの制御パルスの生成、クロック信号および比較器の出力信号の少なくとも一方がアサートされかつＳＰＣの出力電流が最小出力電流閾値を超えない時に、一連の制御パルスの制御パルスの生成、および／または、クロック信号および比較器の出力信号の少なくとも一方がアサートされかつＳＰＣの出力電流が最小出力電流閾値を超えた時に、制御パルス生成のスキップ、を引き起こすようにプログラムされたスキップ制御装置を備える。クロック信号は、ＳＰＣの出力電流が最小出力電流閾値を超える時に、アサートされる。比較器は、入力電流ランプ電圧波形と電流設定点電圧波形の比較の結果に基づいてアサートされる。ＳＰＣは、スキップ限界に到達し、出力変流器の磁心内の磁束が飽和の方へ移動しつつある時に、停止される。

本解決は、図面全体を通して同様の参照符号が同様の項目を表している、以下の図面を参照して説明される。

例示的な電子保護回路の概略図。 図１に示す電力変換器および出力電流検出器のための例示的な構成の概略図。 通常作動時の図１〜図２の電力変換器の例示的な波形を示すグラフ。 スキップを伴う図１〜図２の電力変換器の例示的な波形を示すグラフ。 停止を伴う図１〜図２の電力変換器の例示的な波形を示すグラフ。 通常作動時の図１の電流モードパルス幅変調器の例示的な波形を示すグラフ。 スキップ時の図１の電流モードパルス幅変調器の例示的な波形を示すグラフ。 停止時の図１の電流モードパルス幅変調器の例示的な波形を示すグラフ。 図１に示すフィードバック制御装置のための例示的な構成の概略図。 図１に示すスキップ制御装置の作動を理解するために有用な例示的な方法の流れ図。 図１に示すスキップカウンタのための例示的な構成の概略図。

本開示は、順方向電力変換器などのＳＰＣのための短絡保護を提供するシステムおよび方法を実装することに向けられている。方法は、ＳＰＣの出力端子１８０、１８２が負荷に亘る低抵抗接続と共に短絡した場合にＳＰＣの安全な作動を可能にする制御アルゴリズムを実装する。この制御アルゴリズムは、ＳＰＣの入力電流および出力電流を測定することを含む。

順方向電力変換器などのいくつかのＳＰＣでは、直流（「ＤＣ」）出力電流を直接測定するために分流器を用いる代わりに変流器を用いて出力整流器内のパルス電流を検出することにより出力電流を間接的に測定するのが有利であるが、それというのも、変流器が、ＳＰＣの出力と制御回路との間の電気的絶縁を提供し、電気ノイズに対する高度の耐性を提供するからである。電流分流は、電気的絶縁を提供せず、電流分流が生成する小さな出力信号は、電気ノイズで損なわれがちである。いくつかのＳＰＣでは、制御パルスのデューティサイクルは、負荷抵抗が異常に低い時に過剰な出力電流を防止するのに十分に小さくなり得ず、そのため、いくつかのパルスは、出力電流が過剰になるのを防止するためにスキップ可能である。繰り返される連続したパルススキップによって、変流器を用いる出力電流検出器の中には、変流器の磁心の飽和に起因して誤作動するものが生じることがあり、それによって、パルススキップを用いるＳＰＣの中には、短絡負荷状態からの適切な保護を提供することが妨げられるものがある。本解決は、この問題に対処する。

ここで図１を参照すると、ＳＰＣ１１０のための保護回路を有する例示的なＳＰＣ１００の概略図が提供される。ＳＰＣ１１０は、任意の知られたまたは知られる電力変換器を含むことができ、電力変換器では、出力電流が、整流器ダイオードと直列に接続された変流器を通して間接的に測定可能である。例えば、いくつかのシナリオでは、ＳＰＣ１１０は、順方向電力変換器である。順方向電力変換器は、入力−出力接地絶縁、および逓減または逓増機能を提供する。この場合には、ＳＰＣ１１０は、電圧源（図示せず）から入力電圧Ｖ_inを受け取り、負荷に供給される増加／減少出力電圧Ｖ_OUTを出力する。ＳＰＣ１１０の例示的な出力電圧Ｖ_OUTを示すグラフが、図３Ａ、図３Ｂ、図３Ｃに提供される。

ＳＰＣ１１０のための例示的な構成の概略図が、図２に提供される。図２に示すように、ＳＰＣ１１０は、スイッチ２０２、２０４、変流器２０６、２０８、変圧器２１０、インダクタ２１４、ダイオード整流器２１６（ダイオード２１８〜２２４で形成される）、および入力電流検出器２２８（ダイオード２３０〜２３８で形成される）を備える。列挙したこれらの電子部品２０２〜２４２のそれぞれは、当業技術内でよく知られており、従って、本明細書では説明しない。それにもかかわらず、いくつかのシナリオ（図１に示すものなど）では、スイッチ２０２、２０４が、Ｎチャネル型のエンハンスメントモード金属酸化物半導体ＦＥＴ（「ＭＯＳＦＥＴ」）を備え、ダイオード整流器２１６が、全波ブリッジ整流器を備えることを、理解されたい。本解決は、この点に関して限定されない。

各ＭＯＳＦＥＴは、それぞれソース、ゲートおよびドレインと定義される３つの端子を有する。第１のＭＯＳＦＥＴ２０２に関して、ソース、ゲートおよびドレインはそれぞれ、参照符号２５０、２５２、２５４で特定される。第２のＭＯＳＦＥＴ２０４のソース、ゲートおよびドレイン端子はそれぞれ、参照符号２５６、２５８、２６０で特定される。各ＭＯＳＦＥＴ２０２、２０４のソースからドレインへと電気経路が提供される。この経路は一般に本明細書では、ソース−ドレイン経路と呼ぶ。

図２に示すように、各ＭＯＳＦＥＴ２０２、２０４のゲートは、外部装置（例えば、図１の電流モードパルス幅変調器１０２）から制御パルス１５０₁または１５０₂を受け取るように接続される。例示的な制御パルス１５０₁、１５０₂を示すグラフが、図３Ａ〜図３Ｃに提供される。制御パルス１５０₁、１５０₂は、ＭＯＳＦＥＴ２０２、２０４を「オン」状態と「オフ」状態の間で移行させる。ＭＯＳＦＥＴ２０２または２０４がその「オン」状態にある時に、そのドレイン２５４、２６０からそのソース２５０、２５６へと電流Ｉ_DSが流れる。

ＭＯＳＦＥＴ２０２のソース−ドレイン経路は、変流器２０６の一次巻線２０６_Aおよび変圧器２１０の一次巻線２１０_Aと直列に接続される。これらの電子部品２０２、２０６_A、２１０_Aは、入力ライン２７０、２７２に亘って接続される。同様に、ＭＯＳＦＥＴ２０４のソース−ドレイン経路は、変流器２０８の一次巻線２０８_Aおよび変圧器２１０の一次巻線２１０_Bと直列に接続される。これらの電子部品２０４、２０８、２１０_Bは、入力ライン２７０、２７２に亘って接続される。入力ライン２７０は、電圧源（図示せず）に電気的に結合され、電圧源からＶ_INが供給される。入力ライン２７２は、接地に電気的に結合される。

作動時に、ＭＯＳＦＥＴ２０２、２０４は、パルス電流２７４、２７６が変圧器２１０を流れるように、制御パルス１５０₁、１５０₂を介して選択的に「オン」、「オフ」される。パルス電流２７４、２７６は、変圧器２１０の二次巻線２１０_Cによって誘導二次電流を生成させる。誘導二次電流は、ダイオード整流器２１６を通って流れる。ダイオード整流器２１６は、整流されたパルス２９２、２９４を生成する。整流されたパルス２９２、２９４は、出力電流検出器１１６を通って流れ、出力電流検出器１１６は、それを監視して、出力端子１８０、１８２を通って負荷（図示せず）へと流れる出力電流を表す出力信号Ｓ_OCを生成する。

特にインダクタ２１４は、フィルタ出力フィルタインダクタである。整流器ダイオードの出力は、パルス電圧である。インダクタ２１４は、負荷に供給される電流を平滑化する。例示的なインダクタ電流を示すグラフが、図３Ａ〜図３Ｃに提供される。

ＳＰＣ１１０_A、１１０_Bの入力電流はまた、制御パルス１５０₁、１５０₂の継続時間を制御する目的でかつ低抵抗または短絡状態を検出するために監視される。この点に関して、ＳＰＣ１１０はまた、入力電流検出器２２８を備える。入力電流検出器２２８は、ダイオード２３０〜２３８を備えており、ＳＰＣ１１０の入力電流を検出しかつ変流器２０６、２０８の二次巻線２０６_B、２０８_Bを介して誘導二次電流を生成することができる。誘導二次電流は、ダイオード２３０、２３６へと流れる。ダイオード２３０、２３６の出力は、入力電流ランプ信号Ｓ_ICRと呼ばれる。例示的な入力電流ランプ信号Ｓ_ICRを示すグラフが、図３Ａ〜図３Ｃに提供される。

ダイオード２３０、２３６は、電流が方向２９８のみに流れ、反対方向に流れないことを確実にする。ダイオード２３２、２３８は、変流器２０６、２０８に亘る電圧の極性をスイッチング期間の終了後に逆転させる。変流器２０６、２０８の励磁電流が、散逸するまで、ダイオード２３２、２３８を通ってツェナーダイオード２３４へと流れる。これは、変流器２０６、２０８の磁心内の磁束をリセットする。ツェナーダイオード２３４は、電圧がどの程度負に進むかを制限する。典型的には、ツェナーダイオード２３４（例えば、６８ボルトダイオード）の降伏電圧は、１０〜１００ボルトの範囲にあるであろう。降伏電圧が増大すると、変流器２０６、２０８の磁心をリセットするのに必要な時間が減少する。

図１、図２を再び参照すると、パルス２９２、２９４（ＳＰＣ１１０からの出力される）は、出力電流検出器１１６へと流れる。出力電流検出器１１６は、変流器１２２、１２４および検出器１８４を備える。特にいくつかのシナリオでは、（例えば、電力変換器が単一の端部出力を有する時に）２つの変流器の代わりに単一の変流器が提供される。各変流器１２２、１２４は、その二次巻線１２２_B、１２４_B内にパルス電流を生成する。これらの電流は本明細書では、誘導二次電流１４０、１４２と呼ばれる。各誘導二次電流１４０、１４２は、それぞれの変流器の一次巻線内で測定される電流１３６、１３８に比例する。例示的な電流１３６、１３８を示すグラフが、図３Ａ〜図３Ｃに示される。誘導二次電流１４０、１４２は、検出器１８４によって測定するのに適している。

いくつかのシナリオでは、検出器１８４は、限定される訳ではないが、図２に示すように配置されたダイオード２４４〜２５２を含む。ダイオード２４４〜２５２は、誘導二次電流１４０、１４２の検出および検出された電流に比例する出力電流信号Ｓ_OCの生成を容易にする。例示的な出力電流信号Ｓ_OCは、図３Ａ〜図３Ｃに示される。より詳細には、ダイオード２４４、２４８は、電流が方向２９９に流れ、反対方向に流れないことを確実にする。ダイオード２４６、２５２は、出力変流器１２２、１２４に亘る電圧の極性を整流器ダイオード２２０、２２４の導通期間の終了後に逆転させる。変流器の励磁電流が、散逸するまで、ダイオード２４６、２５２を通ってツェナーダイオード２５０へと流れる。これは、変流器の磁心内の磁束をリセットする。ツェナーダイオード２５０は、電圧がどの程度負に進むかを制限する。典型的には、ツェナーダイオード２５０（例えば、６８ボルトダイオード）の降伏電圧は、１０〜１００ボルトの範囲にあるであろう。降伏電圧が増大すると、変流器１２２、１２４の磁心をリセットするのに必要な時間が減少する。図２は、正の電流２９９を生成するように構成された出力電流検出器１１６を示すが、いくつかのシナリオでは、負の出力電流２９９も望ましいことがある。そのようなシナリオでは、ダイオード２４４〜２５０の極性方向は、図２に示すものから逆転される。

図１に示すように、出力電流信号Ｓ_OCは、フィードバック制御装置１１４に送られる。出力電流信号Ｓ_OCは、整流器電流２９２、２９４の波形の合計を複製する、従って、変流器の一次−二次巻数比によって縮小された出力負荷電流の表現である、信号を備える。例示的な出力電流信号Ｓ_OCが、図３Ａ〜図３Ｃに提供される。

フィードバック制御装置１１４において、出力電流信号Ｓ_OCは、電流設定点信号Ｓ_CSPを生成するように処理される。フィードバック制御装置１１４は、後続の比較作動において使用するために電流設定点信号Ｓ_CSPを電流モードパルス幅変調器１０２に供給する。

フィードバック制御装置１１４のための例示的な構成の概略図が、図５に提供される。図５に示すように、フィードバック制御装置１１４は、誤差増幅器５０４および積分器５０８を備える。図５は、機能図であり、フィードバック制御装置１１４は、アナログまたはデジタル回路を備えることができる。誤差増幅器および積分器は、当業技術内でよく知られており、従って、本明細書では詳細に説明しない。それにもかかわらず、誤差増幅器５０４において、出力電流信号Ｓ_OCの電圧が、外部制御装置（図示せず）によって設定される出力電流設定点信号５０２の基準電圧と比較されることを、理解されたい。

基準電圧は、特定の用途に従って選択される。例えば、いくつかのシナリオでは、ＳＰＣ１１０は、所定の電流レベルを負荷に供給することが意図される。負荷は、限定される訳ではないが、アークジェットまたはホールスラスターを含むことができる。ＳＰＣ１００の外部制御装置は、時間内の特定の点において適切な電流レベルがどれくらいであるかを決定するために特定の基準を使用する。この基準は、用途に特有のものある。例えば、基準は、限定される訳ではないが、推力を制御するように負荷に供給される電圧または電力を調節することを含むことができる。

２つの信号Ｓ_OC、５０２の電圧間の任意の差が、誤差増幅器５０４の出力電圧を増大または減少させる。２つの信号Ｓ_OC、５０２の電圧間に差がない場合、誤差増幅器の出力電圧はゼロである。誤差増幅器５０４の出力は、補償電圧誤差信号５０６と呼ばれる。補償電圧誤差信号５０６は、積分器５０８へと流れる。

積分器５０８において、電流設定点信号Ｓ_CSPが、補償電圧誤差信号５０６に基づいて生成される。電流設定点信号Ｓ_CSPの電圧は、ほぼ補償電圧誤差信号５０６の電圧の時間積分である。いくつかのシナリオでは、フィードバック制御装置１１４は、積分器５０８なしで構成可能であり、誤差増幅器５０４によって提供される比例制御をもっぱら使用可能である。追加として、いくつかのシナリオでは、当業技術内で知られた追加の補償回路が、必要に応じて特定の状況について安定性を確保するためにフィードバック制御装置１１４に追加可能である。

図１を再び参照すると、電流モードパルス幅変調器１０２は一般に、（ａ）制御パルス１５０₁、１５０₂が生じるスイッチングサイクルの開始時間を決定するように、かつ（ｂ）制御パルス１５０₁、１５０₂の継続時間を決定するように、構成される。この点に関して、電流モードパルス幅変調器１０２は、クロック１０４、比較器１０８、およびスキップ制御装置１０６を備える。構成要素１０４〜１０８は、オンとオフの間で切り換わる方形波信号を生成するようにひとまとまりになって作動する。方形波信号は、制御パルス１５０₁、１５０₂の列を含む。制御パルスの例示的な列を示すグラフが、図３Ａ〜図３Ｃおよび図４Ａ〜図４Ｂに提供される。

クロック１０４は一般に、電流モードパルス幅変調器１０２およびスキップカウンタ１１２の作動を対応させるように提供される。従って、クロック１０４は、限定される訳ではないが、クロック発生器を含む。クロック発生器は、当業技術内でよく知られており、従って、本明細書では説明しない。任意の知られたまたは知られるクロック発生器が、本明細書では制限なしに使用可能である。

全てのシナリオでは、クロック発生器は、ハイ状態とロー状態の間で振動するクロック信号１５２、１５４を生成する。例示的なクロック信号１５２、１５を示すグラフが、図４Ａ〜図４Ｃに提供される。特に、図４Ａに示すものなどのようないくつかのシナリオでは、クロック信号１５２は、出力電流１３６、１３８が最小出力電流閾値を超えるまで、現れないが、それというのも、非常に低い出力電流レベルでは、クロック信号１５２がハイである時にハイである比較器１０８の発生は、スキップを発生させる必要があるという信頼性のある指標になり得ないからである。クロック信号１５２、１５４は、固定された一定の周波数を有する方形波を備えるが、いくつかのシナリオでは、周波数は、可変とすることができる。クロック信号１５２は、スキップ制御装置１０６に送られる。スキップ制御装置１０６は、図４Ｂに示すように、クロック信号１５２の立ち上がりでアクティブになる。クロック信号１５４は、スキップカウンタ１１２に送られる。スキップカウンタ１１２は、クロック信号１５４の立ち上がりでアクティブになり、スキップ信号１９０がアサートされる時にスキップされるサイクル数を計数する。

図４Ａにも示すように、制御パルス１５０₁または１５０₂がクロック信号１５４の立ち上がりで開始するのを例示するように、短い破線が提供される。制御パルス１５０₁または１５０₂が、比較器１０８の出力電圧Ｖ_COMの波形が「オン」である時に、終了するのを例示するように、長い破線が提供される。「オン」という用語は、本明細書では、ハイの代わりに使用されるが、それというのも、比較器出力電圧Ｖ_COMは、使用される比較器の種類に依存してまたは便宜上、入力電流ランプ電圧波形が電流設定点電圧波形を超える時にローまたはハイにアサート可能だからである。「オフ」という用語は、本明細書では、「オン」の反対語を示すように使用される。

図４Ｂに示すように、（ａ）比較器１０８の出力電圧Ｖ_COMおよびクロック信号１５２両方がアサートされる時にスキップが開始すること、および（ｂ）状態がもはや真でない時にスキップが停止されることを示すように、２つの破線が提供される。

特に、電流ランプ波形パルスの立ち上がりが、スイッチングノイズスパイクを有する。クロック信号１５４の幅は、ノイズスパイクが終了した後に終了する所定の期間において比較器１０８の出力電圧Ｖ_COMの波形が抑制されるように、設定される。これは、制御パルスのための最小パルス幅またはデューティサイクルが存在する１つの理由である。ノイズスパイクの影響を抑制する多くの知られた方法（または、「立ち上がり消去（Ｌｅａｄｉｎｇ−Ｅｄｇｅ−Ｂｌａｎｋｉｎｇ）（「ＬＥＢ」）」）がある。この詳細は、本明細書では提供しない。特定の実装が、ＬＥＢを実装するためにクロック信号１５４の幅以外の何らかのものに依存する。ＬＥＢの継続時間は、制御パルス１５０₁、１５０₂の最小継続時間を制限する。

スイッチング期間と比較した制御パルス１５０₁、１５０₂の継続時間の比は、デューティサイクルと呼ばれる。ＬＥＢの継続時間は、ＳＰＣ１１０のための最小のデューティサイクルを設定する。いくつかのシナリオでは、さらなる制約が、最小のデューティサイクルに加えられることができる。スイッチング期間内にインダクタ２１４の電流がゼロに落ちない時などのようないくつかのシナリオでは、ＳＰＣ１１０の出力電圧は、デューティサイクルに比例する。負荷抵抗が異常に低くなる時のいくつかのシナリオでは、最小デューティサイクルは、過剰な出力電流が出力端子１８０、１８２を通って流れるのを防止するのに十分に小さくなり得ない。これらのシナリオでは、１つまたは複数の制御パルス１５０₁、１５０₂が、出力電流を安全なレベルに制限するようにスキップ可能である。

制御パルス１５０₁、１５０₂のパルス幅を決定するのに加えて、比較器１０８は、入力電流ランプ信号Ｓ_ICRの電圧レベルが、一連の制御パルス１５０₁または１５０₂の次の制御パルスの開始時間の近くで電流設定点信号Ｓ_CSPを超える時に、一連の制御パルス１５０₁または１５０₂の少なくとも１つの制御パルスをスキップするのを容易にする。従って、比較器１０８は、反転入力端子１５５、非反転入力端子１５６、およびスイッチ出力端子１５８を有する増幅器を備える。電流設定点信号Ｓ_CSPは、フィードバック制御装置１１４から反転入力端子１５５に供給される。入力電流ランプ信号Ｓ_ICRは、ＳＰＣ１１０から反転入力端子１５６に供給される。

通常作動状態では、非反転入力端子１５６は、各スイッチングサイクルの開始において反転入力端子１５５より低い電圧（すなわち、Ｓ_ICR＜Ｓ_CSP）であり、そのため、出力端子１５８におけるＶ_COM信号は、オフである。スイッチ２０２または２０４がスイッチングサイクルの開始において制御パルスによってオンにされる時に、インダクタ２１４の電流が上がり始め、その結果、パルス一次電流２７４、２７６も上がり始め、Ｓ_ICRが、ランプ波形で上がる。非反転入力端子１５６が反転入力端子１５５よりわずかに高い電圧（すなわち、Ｓ_ICR＞Ｓ_CSP）になる時に、出力端子１５８におけるＶ_COM信号は、オンになり、導通されていたどのようなスイッチも、次のスイッチングサイクルの開始までオフになる。

ここで図１、図５を参照すると、負荷の抵抗が十分に低く、デューティサイクルが、出力電流設定点信号５０２によって命令される値に出力電流を保持するのに十分低くなり得ない時に、電流設定点信号Ｓ_CSPは、その典型的な値から減少することになり、いくつかのシナリオでは、逆の極性を有することができる。結局、反転入力端子１５５は、スイッチングサイクルの開始の近くでクロック１５２がハイである時に、非反転入力端子１５６より低い電圧（すなわち、Ｓ_CSP＜Ｓ_ICR）になることになり、スキップ制御装置１０６は、差し迫ったスイッチングサイクルをスキップすることになり、これは、制御パルス１５０₁、１５０₂がスイッチングサイクル中にオンにされないことを意味する。

スキップ制御装置１０６は、所定のスイッチングサイクルに基づいて選択された期間を有する制御パルス１５０₁、１５０₂を生成する。制御パルス１５０₁、１５０₂は、（最小のデューティサイクルを有し、従って、短絡に対処するためにパルススキップを必要とする）ＳＰＣ１１０内のすくなくとも１つのスイッチ２０２、２０４（例えば、ＭＯＳＦＥＴ）の状態を制御するための少なくとも最小継続時間を有する。制御パルス１５０₁、１５０₂は、スイッチングサイクルの所定の開始時間、スイッチングサイクルの期間、電流設定点信号Ｓ_CSP、および入力電流ランプ信号Ｓ_ICRに基づいて生成される。列挙された基準に基づいて制御パルスが生成される仕方は、図６の説明を通して以下にさらに明らかになる。

スキップ制御装置１０６は、入力電流ランプ信号Ｓ_ICRの電圧が制御パルス１５０₁、１５０₂の開始時間の直前に電流設定点信号Ｓ_CSPの電圧を超えるのを比較器１０８が検出する時に、制御パルス１５０₁、１５０₂をスキップする。入力電流ランプ信号の電圧が次の制御パルスの開始時間の直前に電流設定点信号の電圧を超える状態は、異常に低い負荷抵抗（短絡など）がＳＰＣ１１０の出力端子１８０、１８２間で接続される時に、生じる。この状態では、出力電流は、制御パルス１５０₁、１５０₂の最小継続時間に起因して設定点レベルより低く維持できない。

スキップ制御装置１０６は、スキップ信号１９０をスキップカウンタ１１２に提供する。例示的なスキップ信号を示すグラフが、図４Ａ〜図４Ｃに提供される。スキップ信号１９０は、スイッチングサイクルがスキップされたことを示す。パルススキップは、出力電流を安全なレベルに維持する。

変流器１２２、１２４の磁心は、多くのスイッチングサイクルがスキップされている最中に飽和する可能性がある。これは、出力インダクタ２１４内に貯蔵されたエネルギーが、スイッチングのない期間に電流を変流器１２２、１２４に通す時に、生じる可能性がある。変流器１２２、１２４の磁心は、通常のスイッチングの時には各サイクルでリセットされる。スイッチングが、十分に長いスキップ事象の後に生じる時に、出力電流検出器１１６は、変流器１２２、１２４の磁心が飽和しまたは飽和の方へ移動しつつある時に、不正確な出力電流信号を提供する可能性がある。不正確な出力電流信号は、フィードバック制御装置がＳＰＣ１１０の出力電流を安全なレベルに効果的に制限するのを妨げる可能性がある。その結果、ある数のスキップサイクルに到達した時に停止信号１４８を生成するスキップカウンタ１１２を通してある数のスキップサイクルを計数することにより、所定の数のスイッチングサイクルを超えてスキップされた時に、ＳＰＣを停止するのが望ましい。

いくつかのシナリオでは、スキップ制御装置１０６は、フィールド・プログラマブル・ゲート・アレイ（「ＦＰＧＡ」）、特定用途向け集積回路（「ＡＳＩＣ」）、汎用プロセッサ（「ＧＰＰ」）、またはアルゴリズムを用いてプログラムされるプログラマブル論理装置（「ＰＬＤ」）内で実装（例えば、デジタル方式で）される。ＦＰＧＡ、ＡＳＩＣ、ＧＰＰおよびＰＬＤは、当業技術内でよく知られており、従って、本明細書では説明しない。任意の知られたまたは知られるＦＰＧＡ、ＡＳＩＣ、ＧＰＰおよびＰＬＤが、本明細書では制限なしに使用可能である。例えば、ＦＰＧＡは、部品番号ＲＴＡＸ２５０Ｓ−ＣＱ２０８Ｖを有しており、カリフォルニア、Ａｌｉｓｏ Ｖｉｅｊｏに本社を有するＭｉｃｒｏｓｅｍｉ Ｃｏｒｐから入手できる。さらに、アルゴリズムを実装するために任意のプログラム言語が、本明細書では使用可能である。例えば、ＶＨＳＩＣハードウェア記述言語（「ＶＨＤＬ」）が、図６に示す流れ図に従ってＦＰＧＡをプログラムするのに使用される。本解決は、この実施例の詳細に限定されない。クロック１０４、スキップカウンタ１１２およびフィードバック制御装置１１４はまた、スキップ制御装置１０６を実装するのに使用される、同じＦＰＧＡ内に実装可能である。

図１に戻ると、スキップカウンタ１１２は、スイッチングサイクルを停止するように提供される。この点に関して、スキップカウンタ１１２は、停止信号１４８を生成し、それを電流モードパルス幅変調器１０２およびフィードバック制御装置１１４に提供する。例示的な停止信号を示すグラフが、図４Ｃに提供される。停止信号１４８は、制御ループをリセットできる。停止信号１４８は、（ａ）所定の数のスイッチングサイクルがスキップされた後、または（ｂ）所定の数のスイッチングサイクルを超えてスキップされていて所定の時間間隔が経過した場合に、提供される。スキップカウンタ１１２は、停止信号１４８が発生する前にスキップ信号１９０が除去される場合に、リセットされる。停止信号１４８は、スキップカウンタ１１２が、（ａ）ＳＰＣ１１０の出力インダクタ２１４内に貯蔵されるエネルギーが減衰した後で所定の時間間隔の後に、または（ｂ）外部信号により、リセットされるまで、ラッチされる。

ここで図６を参照すると、スキップ制御装置１０６により実装される方法６００の流れ図が提供される。図６に示すように、方法６００は、ステップ６０２で開始し、ステップ６０４を続け、そこでは、ＳＰＣ１１０をオンにし、停止信号１４８をオフに（例えば、ローまたはハイに設定）し、スキップカウンタ１１２をリセットする。次のステップ６０６では、制御パルス１５０₁または１５０₂の列の制御パルスを生成するために、パルス幅変調（「ＰＷＭ」）サイクルを開始する。ＰＷＭサイクルはまた、本明細書ではスイッチングサイクルと呼ばれる。ＰＷＭサイクルの継続時間は、クロック信号１５２のパルスの立ち上がりで開始し、電流モードパルス幅変調器１０２を、その後にステップ６０８でリセットする。

ステップ６０８の完了後、制御パルスを生成するか、あるいは、ＰＷＭサイクルをスキップする（または、別の言い方をすれば、制御パルスの生成をスキップする）ために、ステップ６１０〜６３２を実行する。この点に関して、制御パルスが、ＰＷＭサイクルの所定の開始時間、ＰＷＭサイクルの期間、電流設定点信号Ｓ_CSP、および入力電流ランプ信号Ｓ_ICRに基づいて生成されることに留意されたい。これは、説明が進むにつれより明らかになるであろう。それにもかかわらず、電流設定点信号Ｓ_CSPおよび入力電流ランプ信号Ｓ_ICRが比較器１０８を用いて考慮されることを、理解されたい。従って、比較器１０８の出力電圧Ｖ_COMが、上述した目的のために方法６００においてスキップ制御装置１０６によって使用される。

図６に示すように、クロック信号１５２および／または比較器１０８の出力信号Ｖ_COMがオンまたはアクティブ（例えば、ハイまたはローに設定されている）かを判断するために、判断ステップ６１０を実行する。例えば、図４Ｂに示すように、これらの信号の一方が、アサートされていない（例えば、ローである）場合［６１０： ＮＯ］、ステップ６１２〜６２２で制御パルス１５０₁または１５０₂を生成するＰＷＭサイクルを実行する。これとは対照的に、これらの信号の両方がアサートされている（例えば、ハイである）場合［６１０： ＹＥＳ］、スキップ制御装置１０６は、ステップ６２６〜６３２でスキップ作動を実行する。本解決は、この実施例の詳細に限定されない。代替として、これらの信号は、ハイに設定される代わりにローに設定される時に、オンまたはアクティブと見なすことができる。

図６を再び参照すると、方法６００は、信号１５２、Ｖ_COMの一方がオンまたはアサートされていないとの判断がされた時に［６１０： ＮＯ］、ステップ６１２〜６２２を続ける。ステップ６１２〜６２２は、スキップカウンタ１１２をリセットすること、クロック信号１５４の立ち上がりで制御パルスを開始すること、クロック信号１５４の立ち下がりまで待つこと、および、判断ステップ６１８に示すように、比較器１０８の出力電圧Ｖ_COMがオンか、および／または最大制御パルス継続時間に到達した時に制御パルス幅を終了させること、を含む。ＰＷＭサイクルの終了において、方法６００は、ステップ６０６に戻り、そこで、次のＰＷＭサイクルを開始する。

ＰＷＭサイクルをスキップする前に、もう１つクォリファイアに適合する必要がある、特にいくつかのシナリオでは、このクォリファイアは必要でない可能性がある。このクォリファイアは、出力電流Ｓ_OCに関連する。図６の判断ステップ６２６に示すように、出力電流Ｓ_OCが最小出力電流閾値を超えたかについての判断を行なう。出力電流Ｓ_OCが最小出力電流閾値を超えていない場合［６２６： ＮＯ］、方法６００は、制御パルスを生成するステップ６１２〜６２２を続ける。これらのステップ６１２〜６２２は上に説明している。

これとは対照的に、出力電流１３６、１３８が最小出力電流閾値を超えた場合［６２６： ＹＥＳ］、スキップカウンタ１１２をインクリメントするステップ６２８を実行する。次にステップ６３０では、スキップ限界に到達したかについての判断を行なう。本明細書で使用する「スキップ限界」という用語は、スキップ信号１９０がハイに設定（または代替として、ローに設定）された後にスキップする必要があるＰＷＭサイクルの最大の数のことを言う。例えば、図４Ｂに示すように、スキップ信号１９０は、第１の破線（すなわち、最も左側の垂直な破線）によって示される時間ｔにおいて、ハイに設定される。その後、次のＮ回のＰＷＭサイクルでは、制御パルス１５０₁、１５０₂は生成されず、ここで、Ｎは整数（例えば、１２などのスキップ限界として指定される所定の数より小さい任意の整数）である。Ｎ番目のＰＷＭサイクルの終了後に、スキップ信号１９０は、第２の破線（すなわち、最も右側の破線）によって示されるように、ローに設定（または代替として、ハイに設定）される。その後、制御パルス１５０₁、１５０₂は、再度生成可能である。従って、図６に示すように、方法６００は、スキップ限界（例えば、１２回のＰＷＭサイクル）に到達していず、インダクタ２１４が不正確な作動に向かっていない（すなわち、インダクタ２１４の電流が、ゼロに戻るように放電されているか、またはインダクタの磁心内の磁束が飽和の方へ移動しつつあるのでない）［６３０： ＮＯ］、いくつかのシナリオでは、ステップ６２２を続ける。

図４Ｃに示すものなどのような他の場合は、制御パルス１５０₁、１５０₂は、スキップ限界に到達した時に、出力変流器１２２、１２４が不正確な作動に向かっていない（すなわち、インダクタ２１４の電流が、ゼロに戻るように十分に放電されていず、それによって出力変流器１２２、１２４の磁心内の磁束が飽和の方へ移動しつつある）［６３０： ＹＥＳ］ので、生成されない。回路が、飽和が今にも起こりそうかを実際は知らず、それは、スキップ限界に到達した時に停止するに過ぎないことに留意されたい。回路の設計者は、飽和が起こり得た時の解析に基づいて許容されるスキップサイクルの数を設定する。従って、方法６００は、ＳＰＣ１００に対する損傷またはさらなる損傷を防止するようにＳＰＣを停止するステップ６３２を続ける。その後、方法６００を終了しまたは他の処理を実行するステップ６３４を実行する。

スキップカウンタ１１２のための例示的な構成の概略図が、図７に提供される。図７に示すように、スキップカウンタ１１２は、直列に配置された複数のフリップフロップ７０２₁、７０４₂、・・・、７０２_N-1、７０２_Nを備える。いくつかのシナリオでは、フリップフロップの全数は、スキップ限界値（例えば、１２）に基づいて選択される。例えば、スキップ限界値が１２の場合、１２のフリップフロップが提供される。第１のフリップフロップ７０２₁への入力は、スキップ信号１９０およびクロック信号１５４である。第１のフリップフロップ７０２₁の出力は、第２のフリップフロップ７０２₂の入力へと送られる等々である。全てのフリップフロップ７０２₁、７０４₂、・・・、７０２_N-1、７０２_Nは、リセット信号１９２を受け取るように接続される。本解決は、図７に示すスキップカウンタ構成に限定されない。

Claims (18)

1. スイッチング電力変換器（ＳＰＣ）のための短絡保護を提供するシステムであって、
   ＳＰＣの入力電流を検出するように電気的に接続されており、検出された入力電流を表す入力電流ランプ信号Ｓ_ICRを生成するように構成された、入力電流検出器と、
   少なくとも１つの変流器を用いてＳＰＣの出力整流器を通って流れるパルス電流を検出することによりＳＰＣの出力電流を検出するように電気的に接続されており、検出された出力電流を表す出力電流信号Ｓ_OCを生成するように構成された、出力電流検出器と、
   出力電流検出器に電気的に接続されており、電流設定点信号Ｓ_CSPを生成するように構成された、フィードバック制御装置であって、電流設定点信号Ｓ_CSPは、出力電流信号Ｓ_OCと基準信号との間の検出された差から導出される誤差信号に基づく電圧を有する、フィードバック制御装置と、
   フィードバック制御装置に電気的に接続された、電流モードパルス幅変調器と、
   を備えており、
   電流モードパルス幅変調器は、ＳＰＣの少なくとも１つのスイッチをオン状態とオフ状態の間で選択的に移行させるためにＳＰＣに供給される一連の制御パルスを生成するように構成されており、制御パルスの各パルスは、スイッチングサイクルの所定の開始時間に開始し、入力電流ランプ信号Ｓ_ICRが電流設定点信号Ｓ_CSPを超えるか、あるいは、パルスの継続時間が所定の最大値に到達する時に、終了し、
   電流モードパルス幅変調器は、入力電流ランプ信号Ｓ_ICRの第１の電圧レベルが、一連の制御パルスの次の制御パルスの開始時間の近くで電流設定点信号Ｓ_CSPの第２の電圧レベルを超える時に、一連の制御パルスの少なくとも１つの制御パルスの生成をスキップするように構成されており、第１の電圧レベルは、異常に低い負荷抵抗がＳＰＣの作動時にＳＰＣの出力端子間に接続される時に、第２の電圧レベルを超え、
   電流モードパルス幅変調器は、所定の数の連続スイッチングサイクルを超えてスキップされる場合にＳＰＣの作動を停止するように構成される、スイッチング電力変換器（ＳＰＣ）のための短絡保護を提供するシステム。
2. ＳＰＣの通常作動時に、入力電流ランプ信号Ｓ_ICRは、各スイッチングサイクルの開始において電流設定点信号Ｓ_CSPより低い、請求項１に記載のシステム。
3. パルススキップは、出力電流信号Ｓ_OCが所定の閾値を超える時にのみ許容される、請求項１に記載のシステム。
4. パルススキップは、ＳＰＣの出力電流が所定の閾値より低い時に止められる、請求項１に記載のシステム。
5. ＳＰＣの出力電流が最小出力電流閾値より低い時に、制御パルススキップを阻止するための信号が生成される、請求項１に記載のシステム。
6. 電流モードパルス幅変調器は、クロック信号および比較器の出力信号がアサートされない時に、一連の制御パルスの制御パルスの生成を引き起こすようにプログラムされたスキップ制御装置を備えており、クロック信号は、ＳＰＣの出力電流が最小出力電流閾値を超える時に、アサートされ、比較器は、入力電流ランプ電圧波形と電流設定点電圧波形の比較の結果に基づいてアサートされる、請求項１に記載のシステム。
7. 電流モードパルス幅変調器は、通常作動時に、（ａ）クロック信号および比較器の出力信号の少なくとも一方がアサートされ、かつ（ｂ）ＳＰＣの出力電流が最小出力電流閾値を超えない時に、一連の制御パルスの制御パルスの生成を引き起こすようにプログラムされたスキップ制御装置を備える、請求項１に記載のシステム。
8. 電流モードパルス幅変調器は、（ａ）クロック信号および比較器の出力信号の少なくとも一方がアサートされ、かつ（ｂ）ＳＰＣの出力電流が最小出力電流閾値を超えた時に、制御パルス生成のスキップを引き起こすようにプログラムされたスキップ制御装置を備える、請求項１に記載のシステム。
9. 短絡からの保護を提供する回路であって、
   電流モードパルス幅変調器と、
   電流モードパルス幅変調器のスキップ制御装置と、
   を備えており、
   電流モードパルス幅変調器は、
   電流モードパルス幅変調器が接続されている電力変換器から入力電流ランプ信号を受け取り、
   フィードバック制御装置から電流設定点信号を受け取り、
   一連の制御パルスを電力変換器に提供し、
   フィードバック制御装置は、出力電流検出器および電流モードパルス幅変調器に接続され、出力電流検出器は、電力変換器に接続されるとともに、少なくとも１つの変流器を備えており、出力電流検出器は、その少なくとも１つの変流器を用いて電力変換器の出力整流器を通って流れるパルス電流を検出することにより電力変換器の出力電流を検出するように構成され、
   制御パルスは、スイッチングサイクルの所定の開始時間、スイッチングサイクルの期間、入力電流ランプ信号および電流設定点信号に基づき、
   スキップ制御装置は、入力電流ランプ信号が、一連の制御パルスの次の制御パルスの開始時間の近くで電流設定点信号を超える時に、一連の制御パルスの制御パルスをスキップし、
   所定の数の制御パルスがスキップされたのに応答して停止信号をフィードバック制御装置に提供するカウンタをさらに備え、
   カウンタは、フィードバック制御装置および電流モードパルス幅変調器に接続される、短絡からの保護を提供する回路。
10. スイッチング電力変換器（ＳＰＣ）の入力電流を検出することと、
    検出された入力電流を表す入力電流ランプ信号Ｓ_ICRを生成することと、
    少なくとも１つの変流器を用いてＳＰＣの出力整流器を通って流れるパルス電流を検出することによりＳＰＣの出力電流を検出することと、
    検出された出力電流を表す出力電流信号Ｓ_OCを生成することと、
    出力電流信号Ｓ_OCと基準信号との間の検出された差から導出される誤差信号に基づく電圧を有する電流設定点信号Ｓ_CSPを生成することと、
    ＳＰＣの少なくとも１つのスイッチをオン状態とオフ状態の間で選択的に移行させるためにＳＰＣに供給される一連の制御パルスを生成することであって、制御パルスの各パルスが、スイッチングサイクルの所定の開始時間に開始し、入力電流ランプ信号Ｓ_ICRが電流設定点信号Ｓ_CSPを超えるか、あるいは、パルスの継続時間が所定の最大値に到達する時に、終了する、一連の制御パルスを生成することと、
    入力電流ランプ信号Ｓ_ICRの第１の電圧レベルが、一連の制御パルスの次の制御パルスの開始時間の近くで電流設定点信号Ｓ_CSPの第２の電圧レベルを超える時に、一連の制御パルスの少なくとも１つの制御パルスの生成をスキップすることであって、第１の電圧レベルが、異常に低い負荷抵抗がＳＰＣの作動時にＳＰＣの出力端子間に接続される時に、第２の電圧レベルを超える、スキップすることと、
    所定の数の連続スイッチングサイクルを超えてスキップされる場合にＳＰＣの作動を停止することと、
    を含む、方法。
11. ＳＰＣの通常作動時に、入力電流ランプ信号Ｓ_ICRは、各スイッチングサイクルの開始において電流設定点信号Ｓ_CSPより低い、請求項１０に記載の方法。
12. スキップすることは、出力電流信号Ｓ_OCが所定の閾値を超える時にのみ許容される、請求項１０に記載の方法。
13. スキップすることは、ＳＰＣの出力電流が所定の閾値より低い時に止められる、請求項１０に記載の方法。
14. ＳＰＣの出力電流が最小出力電流閾値より低い時に、制御パルススキップを阻止するための信号を生成することをさらに含む、請求項１０に記載の方法。
15. クロック信号および比較器の出力信号がアサートされない時に、一連の制御パルスの制御パルスが生成され、クロック信号は、ＳＰＣの出力電流が最小出力電流閾値を超える時に、アサートされ、比較器は、入力電流ランプ電圧波形と電流設定点電圧波形の比較の結果に基づいてアサートされる、請求項１０に記載の方法。
16. 通常作動時に、（ａ）クロック信号および比較器の出力信号の少なくとも一方がアサートされ、かつ（ｂ）ＳＰＣの出力電流が最小出力電流閾値を超えない時に、一連の制御パルスの制御パルスが生成される、請求項１０に記載の方法。
17. （ａ）クロック信号および比較器の出力信号の少なくとも一方がアサートされ、かつ（ｂ）ＳＰＣの出力電流が最小出力電流閾値を超えた時に、制御パルス生成がスキップされる、請求項１０に記載の方法。
18. 電流設定点信号Ｓ_CSPは、誤差信号の電圧の時間積分に基づく、請求項１に記載のシステム。

Images