WO2004023634A1

WO2004023634A1 - スイッチング電源装置

Info

Publication number: WO2004023634A1
Application number: PCT/JP2003/009578
Authority: WO
Inventors: Kengo Koike
Original assignee: Sanken Electric Co., Ltd.
Priority date: 2002-08-30
Filing date: 2003-07-29
Publication date: 2004-03-18
Also published as: CN100370685C; JP4085335B2; JPWO2004023634A1; US20050259448A1; US7035119B2; KR100665782B1; KR20050038643A; CN1679224A

Abstract

本発明によるスイッチング電源装置は、電流検出手段(9)の検出電圧ＶOCPが基準電圧ＶDTに達しないときに低い電圧(Ｌ)レベルの電流検出信号ＶCPを出力し、前記の検出電圧ＶOCPが基準電圧ＶDTを超えたときに高い電圧(Ｈ)レベルの電流検出信号ＶCPを出力する電流比較手段(27)と、ＭＯＳ-ＦＥＴ(3)のターンオフ時の駆動信号ＶGのエッジを検出するエッジ検出手段(28a)と、エッジ検出手段(28a)が駆動信号ＶGのエッジを検出したときに電流比較手段(27)から電流検出信号(VCP)を取り込んで出力信号(VLD)を発生する負荷判定手段(28b)とを有し、負荷判定手段(28b)の出力信号ＶLDが低い電圧(Ｌ)レベルのときに軽負荷状態と判断し、前記の出力信号ＶLDが高い電圧(Ｈ)レベルのときに軽負荷より重い状態と判断する。以上の構成により、スイッチング電源装置の２次側の負荷状態を１次側にて正確且つ確実に検出すると共に変換効率を向上できる。

Description

技術分野

本発明はスィツチング電源装置、特に 2次側の負荷の状態を 1次側にて正確且つ確実に検出すると共に変換効率を向上できるスイッチング電源装置に属する。

明

背景技術田

公知の技術であるリンギングチヨ一クコンバータ（R C C ) 等の自励式フライバック型スイッチング電源装置では、負荷が軽い状態になると、スイッチング素子のオン期間が短くなり、トランスの 2次卷線のフライバック電圧が発生する期間が短くなるため、スイッチング素子の発振周波数が増加する。スイッチング素子の発振周波数は、概ね最大負荷時に 3 0〜7 0 [kHz] , 最小負荷時に 2 0 0〜 4 0 0 [kHz]程度である。このため、負荷が軽くなるにつれて、スィツチング素子のスィツチング回数が増加してスイッチング損失が増加し、軽負荷時の変換効率が低下する問題点があった。したがって、例えば最大負荷時の変換効率が 8 5 %のスイッチング電源装置でも、最小負荷時は変換効率が 1 0 %以下に低下することも屡々である。

また、 P WM (パルス幅変調）方式のフライバック型スイッチング電源装置では、待機状態等の最小負荷時及び通常状態等の最大負荷時の何れも発振周波数が一定であるため、スイッチング素子のスイッチング損失は変化しない。しかしながら、軽負荷時においてはスイッチング損失以外の電力損失が減少するため、スィツチング損失が占める割合が大きくなり、変換効率は低下する。

上記の問題点を解決するため、例えば特開平 9一 1 4 0 1 2 8号公報に開示されるスイッチング電源装置では、図 2 6に示すように、 2次側に設置され且つ機器の動作状態を認識又は制御するマイクロコンピュー夕（108)と、マイクロコンピュー夕（108)からの制御信号を 1次側へ伝達する伝達回路（109)とを備え、動作待機モード時にマイクロコンピュータ（108)によりスィツチング電源装置の発振周波数を制御する。図 2 6において、（101)はトランス（106)の 1次巻線に流れる電流をオン ·オフし且つ制御端子（101 a)の電圧がスレッシュホルド電圧に達したときにオン状態となるスィツチ素子、（102)はスィツチ素子（101)をオン ·オフするスィツチ素子駆動回路、（103)はスィツチ素子（101)のオン時間を制御して 2次側出力電圧を安定させる 1次側スィツチ素子駆動制御回路、（104)はトランス（10 6)の 2次卷線に接続された 2次側整流平滑回路、（105)はトランス（106)の 1次側補助巻線に接続された 1次側整流平滑回路、（106)は 1次側と 2次側を絶縁し且つ電磁結合によって 1次側入力電圧を所望の 2次側出力電圧に変換するトランス、 (107)は 2次側整流平滑回路（104)より出力される 2次側出力電圧を検知する検知回路を示す。このスイッチング電源装置では、動作待機時、即ち軽負荷時のスィツチング損失が減少して変換効率が大幅に改善されるが、部品点数が大幅に増加して製造コストが高騰する問題点がある。また、マイクロコンピュータ等の大規摸な指令装置が必要であるため、携帯型電話器（P H S等）やノート型パーソナルコンピュータ等の小型電子機器用の A Cアダプタに適用することは極めて困難である。

ところで、 2次側の負荷の状態を検出する場合、 2次側で負荷電流を検出して 1次側に伝達するか又は上記のように 2次側に設けられたマイク口コンピュータ等からの指令信号により 1次側に伝達する方法が考えられるが、何れにしても部品点数が増加する欠点がある。よって、部品点数を最小限度に留めるには、 1次側で 2次側の負荷の状態を正確に検出する必要がある。 1次側で 2次側の負荷の状態を検出する方法としては、スイッチング素子に流れるスイッチング電流、 2 次側からの電圧帰還信号、又はトランスの巻線でのフライバック電圧の発生期間等を計測する方法がある。スィッチング素子に流れるスィッチング電流又はトランスの卷線電流を計測する方法は、一般的には過電流保護回路（O C P ： Over C urrent Pro t ec t or) として使用されることが多く、電流検出用の抵抗及びコンパレー夕（比較器）等により構成される。しかしながら、この方法ではスィッチング素子がターンオンすると、スィツチング素子の構造上で形成される寄生容量、ノイズ対策等でスィツチング素子の端子間に挿入されるスナパ回路（スナバコンデンサ等）又はノイズ対策及びスィツチング素子の保護のためにトランスの巻線間に挿入されるスナバ回路等により、図 2 7に示すようにスィツチング素子が夕ーンオンした瞬間に過大な容量性の短絡電流が流れる場合がある。この容量性の短絡電流は、軽負荷時及び重負荷時等の 2次側の負荷の状態のみでは決定されないため、特に軽負荷時は容量性の短絡電流による電流ピーク値が 2次側の負荷電流による電流ピ一ク値よりも大きくなることがあり、 2次側の負荷の状態を正確に検出することが困難であった。以上の理由により、前記の電流検出回路は、 2 次側の負荷の状態（軽負荷か又は軽負荷より重い状態か）を検出するためではなく、スイッチング素子が何らかの不具合（例えば、 2次側回路の破損による過負荷状態又は制御系の破損による無制御状態）の場合に、スイッチング電流が流れ過ぎないようにするための保護回路、即ち過電流保護回路として使用するのがー般的であった。したがって、最少の部品点数で 2次側の負荷の状態を 1次側にて正確に検出し、この検出結果に基づいて最適な発振動作に切り替えることにより、スィツチング電源装置の変換効率を向上することは極めて困難であつた。

そこで、本発明は 2次側の負荷の状態を 1次側にて正確且つ確実に検出すると共に変換効率を向上できるスィツチング電源装置を提供することを目的とする。発明の開示

本発明によるスイッチング電源装置は、直流電源（1)と、直流電源（1)に対して直列に接続されたトランス（2)の 1次巻線（2a)及びスィツチング素子（3)と、トランス（2)の 1次巻線（2a)又はスィツチング素子（3)に流れる電流（I_D)を検出する電流検出手段（9)と、トランス（2)の 2次巻線（2b)に接続され且つ直流出力電圧 (V_ou _τ)を発生する出力整流平滑回路（6)と、直流出力電圧 (V )が略一定となるようにスイッチング素子（3)のオン ·オフ期間を制御する駆動信号（ν^)を発生する制御回路（8)とを備えている。制御回路（8)は、電流検出手段（9)の検出信号 (V _P)の電圧レベルと基準電圧 (V_DT)のレベルとを比較して第 1の電圧 (L)レベル又は第 2の電圧 (H)レベルの電流検出信号（V_CP)を出力する電流比較手段（Π)と、スィッチング素子（3)のオンからオフへの切り替え時にスィツチング素子（3)の制御端子に付与される駆動信号 (V_G)のエッジを検出するエッジ検出手段（28a)と、エッジ検出手段（28a)が駆動信号 Cgのエッジを検出したときに電流比較手段（27)から電流検出信号 (V_CP)を取り込んで出力信号（VLD)を発生する負荷判定手段（28b)とを有し、負荷判定手段（28b)の出力信号が第 1の電圧 (L)レベルのときに軽負荷状態と判断し、負荷判定手段（28b)の出力信号が第 2の電圧 (H)レベルのときに軽負荷より重い状態と判断する。スイッチング素子（3)がオンからオフに切り替わるときに負荷判定手段（28b)から出力される信号 0 )の電圧レベルにより負荷状態の判断を行うため、スイッチング素子（3)の夕一ンオン時に発生するサージ電流等の容量性の短絡電流による誤検出がなく、卜ランス（2)の 2次側に接続される負荷の状態を 1次側にて正確且つ確実に検出することができる。また、負荷状態の判断をスィツチング素子（3)がオンからオフに切り替わるタイミングで行うため、誘導ノイズ等の外来ノイズによる影響を受けにくい利点がある。

本発明の第 1の実施の形態での制御回路（8)は、負荷判定手段（28b)の出力信号 (V_iD)が第 1の電圧 (L)レベルのときに駆動信号 (V_e)の発振周波数を低下させ、負荷判定手段（28b)の出力信号 (V )が第 2の電圧 (H)レベルのときに駆動信号 (VG)の発振周波数を増加させる発振制御手段（22)を有する。トランス（2)の 1次巻線（2 a)又はスィッチング素子（3)に流れる電流（I_D)が小さい軽負荷状態のときは、負荷判定手段（28b)の出力信号 ( )が第 1の電圧 (L)レベルとなるため、発振制御手段（22)によりスィツチング素子（3)の制御端子に付与される駆動信号の発振周波数が低下し、スイッチング素子（3)のスイッチング回数が減少する。これにより、軽負荷時でのスイッチング損失が低減され、広い負荷の範囲でスィッチング電源装置の変換効率を向上することができる。

本発明の第 2の実施の形態での制御回路（8)は、負荷判定手段（28b)の出力信号 (V_LD)の電圧レベルが切り替わるときに電流検出手段（9)の検出信号 (V_QCP)の電圧ピ一ク値が変動する方向と同一の方向に電流比較手段（27)の基準電圧 (V_DT)のレベルを変更するか又は電流検出手段（9)の検出信号 (V_QCP)の電圧ピーク値が変動する方向とは逆の方向に前記の検出信号（V_Q(;p)の電圧レベルを変更する電圧レベル変更手段（31)を有する。負荷が変動すると、駆動信号 (V_G)の発振周波数が変化し、

1次側に流れるスイッチング電流（I_D)の最大値が変動する。このとき、電圧レべル変更手段（31)により、電流検出手段（9)の検出信号 (V _P)の電圧ピーク値の変動方向と同一の方向に電流比較手段（27)の基準電圧 (V_DT)のレベルが変更されるか又は電流検出手段（9)の検出信号 (V_fleP)の電圧ピ一ク値の変動方向とは逆の方向に電流検出手段（9)の検出信号 (V_flep)の電圧レベルが変更されるので、負荷変動時のスイッチング素子（3)の発振動作の切り替えを安定に行うことができる。

本発明の第 3の実施の形態での制御回路（8)は、スィツチング素子（3)のオフ期間中にスィツチング素子（3)の両主端子間電圧 (V_DS)の最小電圧点を検出するポトム検出手段（41)と、負荷判定手段（28b)の出力信号が第 2の電圧 (H)レベルのときにボトム検出手段（41)により検出された最初の最小電圧点でスィツチング素子 (3)をターンオンさせ、負荷判定手段（28b)の出力信号 ( が第 1の電圧（L) レベルのときにボトム検出手段（41)により検出された 2回目以降の最小電圧点でスィツチング素子（3)をターンオンさせるボトムスキップ制御手段（42)とを有する。軽負荷状態で且つ負荷判定手段（28b)の出力信号 (VL_D)が第 1の電圧 (L)レべルのときは、ボトムスキップ制御手段（42)によりスィツチング素子（3)の両主端子間電圧（V_DS)の 2回目以降の最小電圧点でスィッチング素子（3)がターンオンするため、スイッチング素子（3)のオフ期間が延長され、スイッチング素子（3〉のスイッチング周波数が低下する。したがって、スイッチング素子（3)のスィッチング回数が減少するので、軽負荷時でのスイッチング損失を低減でき、広い負荷の範囲でスイッチング電源装置の変換効率を向上することが可能となる。即ち、軽負荷状態のときは、スィッチング素子（3)がォフした後にトランス（2)のフライバックエネルギが比較的短期間のうちに 2次巻線（2b)から整流平滑回路（6)を介して負荷に供給されるため、スイッチング素子（3)の両主端子間に自由振動分を含む狭幅の電圧パルスが発生する。このため、ボトム検出手段（41)が狭幅の電圧パルスの 2回目以降の最小電圧点を検出したとき、ポ卜ムスキップ制御手段（42)によりスィツチング素子（3)が夕一ンオンするので、スィツチング素子（3)のオフ期間が延長され、スイッチング素子（3)のスイッチング周波数が低下する。また、軽負荷より重い状態のときは、スィツチング素子（3)がオフした後にトランス（2) のフライバックエネルギが比較的長期間に亘り 2次卷線（2b)から整流平滑回路 (6)を介して負荷に供給されるため、スィツチング素子（3)の両主端子間に広幅の電圧パルスが発生する。このため、ボトム検出手段（41〉が広幅の電圧パルスの最初の最小電圧点を検出したとき、ボトムスキップ制御手段（42)によりスィッチング素子（3)がターンオンするので、トランス（2)のリセット期間の終了後のスィッチング素子（3)の両主端子間電圧 (V_DS)の最小電圧点（ボトム点）のときにスイツチング素子（3)をオフ状態からオン状態に切り換える擬似共振動作が行われる。また、図示の実施の形態でのボトム検出手段（41)は、スイッチング素子 (3)のォフ期間中にトランス（2)の駆動巻線（2c)に発生するリンギング電圧 (V_BM)をパルス列電圧 (V_BD)に変換する波形整形手段を有し、パルス列電圧 (V_BD)の立ち下がりェッジをスイッチング素子（3)の両主端子間電圧 (V_DS)の最小電圧点として検出する。本発明の第 4の実施の形態では、電流比較手段（27)、エッジ検出手段（28a)及び負荷判定手段（28b)が複数個設けられ、複数の電流比較手段（27, 62)はそれぞれ異なる基準電圧（V_DT1, V_DT2)のレベルで電流検出手段（9)の検出信号（V_MP)の電圧を比較し、複数の負荷判定手段（28b， 63)からそれぞれ出力される第 1の電圧 (L)レベルの出力信号（V V_LD2)により、駆動信号 (V_G)の発振周波数をそれぞれ異なる複数の周波数で低下させる。軽負荷時に、スイッチング素子（3)の制御端子に付与される駆動信号（V_e)の発振周波数が負荷の状態に応じてそれぞれ異なる複数の周波数で低下するので、軽負荷時におけるスィツチング素子（3)の駆動信号 (V_G) の発振周波数をより細密に制御してスイッチング電源装置の変換効率を更に向上することができる。

本発明の第 5の実施の形態での制御回路（8)は、負荷判定手段（28b)の出力信号 (VJが第 1の電圧（L)レベルのとき、駆動信号 (V (；)の発振周期よりも十分長い周期で一定期間（t_B)だけスイッチング素子（3)のオン ·オフ動作を停止させる間欠発振制御手段（71)を有する。トランス（2)の 1次巻線（2 a)又はスィツチング素子 (3)に流れる電流（I_D)が小さい軽負荷状態のときは、負荷判定手段（28b)の出力信号が第 1の電圧 (L)レベルとなるため、間欠発振制御手段（71)により駆動信号 (V_G)の発振周期よりも十分長い周期で一定期間（t_B)だけスィツチング素子（3) のオン■オフ動作が停止し、スィツチング素子（3)のスィツチング回数が極端に減少する。これにより、軽負荷時でのスイッチング損失が大幅に低減され、広い負荷の範囲でスィツチング電源装置の変換効率を向上することができる。

本発明の各実施の形態では、エッジ検出手段（28a)及び負荷判定手段（28b)が D フリップフロップ（28)で構成され、直流電源（1)に接続され且つ起動時に制御回路（8)へ駆動用電力を供給する起動手段（10)と、トランス（2)の 1次卷線（2a)及び 2次巻線（2b)と電磁的に結合する駆動巻線（2c)と、駆動巻線（2c)に接続され且つ前記制御回路（8)を駆動する直流電圧 (V_1N)を出力する補助整流平滑回路（13)とを備えている。また、直流電源（1)に接続され且つ制御回路（8)に駆動用電力を供給する駆動電源回路を備えたスィツチング電源装置にも本発明を実施できる。更に、トランス（2)の 1次巻線（2a)側の閉回路に流れる電流（I_D)を分流する分流手段（9 2)を有するスィツチング素子（91)を使用し、分流手段（92)により分流した電流を電流検出手段（9)により検出してもよい。図面の簡単な説明

図 1は、本発明によるスイッチング電源装置の基本概念を示すブロック回路図図 2は、本発明によるスィツチング電源装置を他励式フライバック型 D C— D

Cコンバ一夕に適用した第 1の実施形態を示す電気回路図

図 3は、図 2の回路でのスイッチング電流に対する Dフリップフ口ップの入力信号及び出力信号の波形を示すタイミングチャート

図 4は、図 2の回路の各部の電流及び電圧を示すタイミングチャート

図 5は、本発明の第 2の実施形態を示す電気回路図

図 6は、図 5の電圧レベル変更回路の内部構成を示す電気回路図

図 7は、図 5の電圧レベル変更回路の他の実施形態を示す電気回路図

図 8は、図 5の回路の各部の電流及び電圧を示すタイミングチャート

図 9は、本発明の第 3の実施形態の制御回路を示す電気回路図

図 1 0は、図 9のボトム検出回路の内部構成を示す電気回路図

図 1 1は、軽負荷時の M O S - F E Tのドレイン—ソース端子間電圧に対する図 1 0のボトム検出回路の各部の信号の波形図

図 1 2は、図 9のボトム検出回路の他の実施形態を示す電気回路図

図 1 3は、軽負荷時の M O S - F E Tのドレイン一ソース端子間電圧に対する図 1 2のボトム検出回路の各部の信号の波形図

図 1 4は、図 9の回路の各部の電流及び電圧を示すタイミングチヤ一ト図 1 5は、図 9の負荷の割合に対する発振動作状態のヒステリシス特性を示すグラフ

図 1 6は、本発明の第 4の実施形態の制御回路を示す電気回路図

図 1 7は、図 1 6の回路の各部の電流及び電圧を示す夕イミングチヤ一卜図 1 8は、本発明の第 5の実施形態を示す電気回路図

図 1 9は、図 1 8の回路の各部の電流及び電圧を示すタイミングチヤ一卜図 2 0は、図 2の回路でのスイッチング電流を正電圧として検出する場合の実施の形態を示す電気回路図

図 2 1は、図 2 0の回路の各部の電流及び電圧を示すタイミングチャート図 2 2は、 2次側の直流出力電圧を駆動巻線側で検出する場合の実施の形態を示す電気回路図

図 2 3は、センス M O S - F E Tを使用した場合の実施の形態を示す電気回路図

図 2 4は、図 1 6の回路にボトムスキップ制御回路を付加した場合の実施の形態を示す電気回路図

図 2 5は、図 2 4の回路の各部の電流及び電圧を示すタイミングチャート図 2 6は、従来のスイッチング電源装置を示す電気回路図

図 2 7は、従来のスイッチング電源装置の重負荷時及び軽負荷時でのスィッチング電流を示す波形図発明の実施するための最良の形態

以下、本発明によるスイッチング電源装置の各実施の形態を図 1〜図 2 5に基づいて説明する。

本発明の各実施の形態でのスィツチング電源装置の基本概念を示したブロック回路図を図 1に示す。図 1に示すスイッチング電源装置は、直流電源（1)と、直流電源（1)に対して直列に接続されたトランス（2)の 1次巻線（2a)及びスィッチング素子としての M O S - F E T (M O S型電界効果トランジスタ）（3)と、トランス（2)の 2次卷線（2b)に接続された出力整流ダイォード（4)及び出力平滑コンデンサ（5)から成り且つ直流出力電圧 V_OUTを発生する出力整流平滑回路（6)と、直流出力電圧 V_OUTを検出する電圧検出手段（出力電圧検出回路）（7)と、電圧検出手段（7)からの検出信号 V_FBを受信し且つ直流出力電圧 V _OUTのレベルが略一定となるように M〇 S - F E T (3)のオン ·オフ期間を制御する駆動信号 V_eを発生するオン ·オフ信号発生手段（25)を有する制御回路（8)と、トランス（2)の 1次巻線（2 a)又は M〇 S - F E T (3)に流れる電流 I _Dを電圧として検出する電流検出手段 (電流検出用抵抗）（9)とを備えている。制御回路（8)は、電流検出手段（9)の検出信号 ν_οαρの電圧が基準電圧 V_DTのレベルに達しないときに低い電圧（L)レべルの電流検出信号 V_CPを出力し、電流検出手段（9)の検出信号 V_Qa>の電圧が基準電圧 V_DTのレベルを超えたときに高い電圧（H)レベルの電流検出信号 V_CPを出力する電流比較手段（電流検出用コンパレータ）（27)と、 M O S - F E T (3)のオンからオフへの切り替え時に M O S - F E T (3)のゲート端子（制御端子）に付与される駆動信号 V_Gの立ち下がりエッジを検出するエッジ検出手段（28a)と、エッジ検出手段（28a)が駆動信号 V_Gの立ち下がりエッジを検出したときに電流比較手段 (27)から電流検出信号 V_CPを取り込み出力信号を発生する負荷判定手段（28 b)とを有する。図 1に示すスイッチング電源装置では、負荷判定手段（28b)の出力信号 V L_Dが低い電圧（L )レベルのときに軽負荷状態と判断し、負荷判定手段（2 8b)の出力信号が高い電圧（H)レベルのときに軽負荷より重い状態、即ち重負荷〜通常負荷状態と判断する。なお、図 2以降に示す各実施の形態ではエッジ検出手段（28a)及び負荷判定手段（28b)が Dフリップフロップ（28)で構成される。本発明によるスィッチング電源装置を他励式フライバック型 D C— D Cコンパ一夕に適用した実施の形態を図 2に示す。図 2に示す実施の形態の他励式フライバック型 D C— D Cコンバー夕は、交流電源（l a)に入力フィル夕回路（lb)を介して接続された整流プリッジ回路（l c)及び入力平滑コンデンサ（I d)で構成された直流電源（1)と、直流電源（1)に対して直列に接続されたトランス（2)の 1次巻線（2 a)及び M O S - F E T (3)と、トランス（2)の 2次巻線（2b)に接続された出力整流ダイォード（4)及び出力平滑コンデンサ（5)から成り且つ直流出力電圧 V_OUTを発生する出力整流平滑回路（6)と、直流出力電圧 V_OUTを検出する電圧検出手段としての出力電圧検出回路（7)と、出力電圧検出回路（7)からの検出信号 V_FBを受信し且つ出力整流平滑回路（6)の直流出力電圧 V_OUTが略一定となるように M O S - F E T (3)のオン ·オフ期間を制御する制御回路（8)と、トランス（2)の 1次巻線（2 a)又は MO S- F E T (3)に流れる電流 I _Dを負電圧として検出する電流検出手段としての電流検出用抵抗（9)と、直流電源（1)を構成する整流プリッジ回路（lc)に接続され且つ起動時に制御回路（8)へ駆動用電力を供給する起動手段としての起動抵抗（10)と、トランス（2)の 1次巻線（2a)及び 2次卷線（2b)と電磁的に結合する駆動巻線（2c)と、駆動巻線（2c)に接続された整流ダイォード（11)及び駆動用平滑コンデンサ（12)から成り且つ制御回路（8)を駆動する直流電圧 V_INを出力する補助整流平滑回路（13)とを備えている。出力電圧検出回路（7)の検出出力は、フォトカブラ（14)を構成する発光素子（14a)及び受光素子（14b)を介してトランス

(2)の 1次側に伝達され、受光素子（14b)及び抵抗（15)の接続点に発生する電圧 V _FBが出力電圧検出回路（7)からの検出信号として制御回路（8)に入力される。

制御回路（8)は、トランス（2)の 1次巻線（2 a)又は MO S - F E T (3)に流れる最大電流値を規定する基準電圧 V_RCを発生する基準電圧発生手段としての基準電源 (16)と、電流検出用抵抗（9)により検出された負電圧のレベルを変換するレベルシフト用抵抗（17, 18)と、レベルシフトされた電流検出用抵抗（9)の検出信号 V_oc Pの電圧レベルが基準電源（16)の基準電圧 V_RCのレベルに達したときに MO S - F ET (3)をオフ状態にする高い電圧（H)レベルの信号を出力する過電流制限用コンパレータ（19)と、レベルシフ卜された電流検出用抵抗（9)の検出信号 V_OCPの電圧レベルが出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルに達したときに高い電圧（H)レベルの信号 V₂を出力する電流モード制御用コンパレータ（2 0)と、過電流制限用コンパレータ（19)の出力信号と電流モード制御用コンパレー夕（20)の出力信号 V₂との論理和信号 V₃を出力する ORゲート（21)と、 MO S - FET (3)がオフしてから一定の時間が経過する毎にパルス信号 V₄を出力するパルス発生器（22)と、パルス発生器（22)のパルス信号 V₄によりセット状態となり MO S-F E T (3)のゲ一ト端子に高い電圧（H)レベルの駆動信号 V_Gを出力し、 ORゲ一ト（21)の論理和信号 V₃によりリセット状態となり MOS- FET

(3)のゲート端子に低い電圧（L)レベルの駆動信号 V_Gを出力する R-Sフリップフロップ (23)と、起動抵抗（10)又は補助整流平滑回路（13)からの直流電圧 V _INが駆動電圧に達したときに制御回路（8)を構成する各素子（16〜28)に駆動用直流電力を供給し且つ直流電圧 V_INが停止電圧まで低下したときに前記の各素子（16〜2 8)への駆動用直流電力の供給を停止する制御電源回路（24)と、図示しない負荷の状態を判定するための電圧レベルを規定する基準電圧 V_DTを発生する基準電源（2 6)と、レベルシフトされた電流検出用抵抗（9)の検出信号 V_OCPの電圧レベルが基準電源（26)の基準電圧 V_DTのレベルに達しないときに低い電圧（L)レベルの電流検出信号 V_CPを出力し、検出信号 V_OCPの電圧レベルが基準電源（26)の基準電圧 V_DTのレベルを超えたときに高い電圧（H)レベルの電流検出信号 V_CPを出力する電流比較手段としての電流検出用コンパレータ（27)と、 MO S- F ET (3)のオンからオフへの切り替え時にゲ一ト端子に付与される駆動信号 V_Eの立ち下がりェッジがク口ック入力端子（CLK)に入力されたとき、電流検出用コンパレ一タ（27) から出力された電流検出信号 V_CPを信号入力端子 (D)を介して取り込み、電流検出信号 V_CPの電圧レベルと略同一の電圧レベルの出力信号 VL_Dを信号出力端子 (Q)から発生すると共に、駆動信号 V_Gの立ち下がりエツジがク口ック入力端子 (C LK)に入力されてから再び入力されるまでの間、出力信号の電圧レベルを保持する Dフリップフロップ（28)とを有する。図 2に示す電流モード制御用コンパレー夕（20)、 ORゲート（21)、パルス発生器（22)及び R-Sフリップフロップ（2 3)は、図 1に示すオン ·オフ信号発生手段（25)を構成する。パルス発生器（22)は、 Dフリップフロップ（28)の出力信号 V_LDが低い電圧（L)レベルのときにパルス信号 V₄の発生周期を長くすることにより、： - Sフリップフロップ（23)から MO S - F ET (3)のゲ一ト端子に付与される駆動信号 V_Gのオフ時間を延長して駆動信号 V_Gの発振周波数を低下させ、 Dフリップフロップ（28)の出力信号 VLDが高い電圧（H)レベルのときにパルス信号 V₄の発生周期を短くすることにより、 R - S フリップフロップ（23)から MO S - F E T (3)のゲート端子に付与される駆動信号 V_Gのオフ時間を短縮して駆動信号 V_Gの発振周波数を増加させる発振制御手段を有する。駆動信号 V_Gのオフ時間、即ち低い電圧（L)レベルとなる期間は、例えば 1 0 [ is]〜5 0 [ S]程度の範囲で設定される。また、レベルシフトされた電流検出用抵抗（9)の検出信号 ν_οαρの電圧レベル、即ちレベルシフト用抵抗（17， 1 8)の接続点電圧 V_OCPのレベルは、例えば起動前の状態で 0 [V]、起動後で MO S-F ET (3)に流れる電流 I _Dがゼロのときに 1. 5 [V]となるように各抵抗（17, 18)の抵抗値を適宜選択することにより設定される。図 3 (A)〜（E)は、重負荷〜通常負荷状態から軽負荷状態に移行する際の MO S - F E T (3)のゲート端子に付与される駆動信号 V_G、 MO S - F E T (3)のドレイン電流 I_D、レベルシフト用抵抗（17, 18)の接続点の電圧 V_OCP、電流検出用コンパレ一夕（27)の電流検出信号 V_CP及び Dフリップフ口ップ（28)の出力信号 V_LD の各波形をそれぞれ示したものである。即ち、重負荷〜通常負荷状態において、図 3 (A)に示すように時刻 t。にて MOS- FET(3)のゲート端子に付与される駆動信号 V_eの電圧レベルが低い電圧（L)レベルから高い電圧（H)レベルとなり、 MOS-F ET(3)が夕一ンオンすると、容量性の短絡電流が MO S- F E T (3)に瞬間的に流れ、図 3 (B)に示すようにドレイン電流 I_Dが急激に増加する。これに伴って、図 3 (C)に示すようにレベルシフト用抵抗（17， 18)の接続点の電圧 V。 _cpが基準電源（26)の基準電圧 V_DTのレベル以下まで低下するため、図 3 (D)に示すように電流検出用コンパレー夕（27)から高い電圧（H)レベルの電流検出信号 V OPが出力される。その後、時刻 t iにてレベルシフト用抵抗（17, 18)の接続点の電圧 V_OCPが基準電源（26)の基準電圧 V_DTのレベルより高くなると、電流検出信号 V_CPの電圧レベルが高い電圧（H)レベルから低い電圧（L)レベルとなる。

MOS-FET (3)がオン状態になると、図 3 (B)に示すようにドレイン電流 I _Dが直線的に増加すると共に、図 3 (C)に示すようにレベルシフト用抵抗（17， 18) の接続点の電圧 V_QCPが直線的に低下する。レベルシフト用抵抗（17, 18)の接続点の電圧 ν_οαρが時刻 t ₂にて基準電源（26)の基準電圧 V_DTのレベル以下になると、図 3 (D)に示すように電流検出用コンパレータ（27)の電流検出信号 V_CPの電圧レベルが低い電圧（L)レベルから高い電圧（H)レベルに切り替えられる。図 3 (A) に示すように、 MO S- F E T (3)のゲート端子に付与される駆動信号 V_Gの電圧レベルが時刻 t ₃にて高い電圧（H)レベルから低い電圧（L)レベルになると、 M OS- FET(3)がオン状態からオフ状態に切り替えられる。このとき、電流検出用コンパレー夕（27)の電流検出信号 V_CPの電圧レベルは図 3 (D)に示すように高い電圧（H)レベルであるから、時刻 t。以前の負荷の状態が軽負荷状態であった場合は図 3 (E)の実線部に示すように Dフリツプフ口ップ（28)の信号出力端子 (Q)から出力される信号 V の電圧レベルが低い電圧（L)レベルから高い電圧 (H)レベルに切り替えられ、時刻 t o以前の負荷の状態が重負荷〜通常負荷状態であつた場合は図 3 (E)の破線部に示すように Dフリツプフ口ップ（28)の信号出力端子（Q)から出力される信号 V_LDの電圧レベルが高い電圧（H)レベルに保持される。したがって、 Dフリップフロップ（28)の信号出力端子（Q)から高い電圧 (H)レベルの出力信号 V_tDが出力されたときは重負荷〜通常負荷状態と判断し、パルス発生器（22)から短い周期のパルス信号 V₄が発生する。

MOS-F ET(3)がオフ状態になると、 M〇S- FET(3)自身の応答遅れ又は MOS-FET (3)の浮遊容量によるミラー効果等により図 3 (B)に示すようにドレイン電流 I_Dが緩やかに減少すると共に、図 3 (C)に示すようにレベルシフト用抵抗（Π, 18)の接続点の電圧 ν_οαΡが緩やかに上昇する。レベルシフト用抵抗（1 7, 18)の接続点の電圧 Vocpが時刻 t ₄にて基準電源（26)の基準電圧 V_DTのレベルより高くなると、図 3 (D)に示すように電流検出用コンパレー夕（27)の電流検出信号 V_CPの電圧レベルが高い電圧（H)レベルから低い電圧（L)レベルに切り替えられ、時刻 t ₅にて図 3 (B)に示すようにドレイン電流 I！^が略ゼロとなる。

重負荷〜通常負荷状態から軽負荷状態に移行するとき、図 3 (A)に示すように時刻 t ₆にて MOS- FET(3)のゲート端子に付与される駆動信号の電圧レべルが低い電圧（L)レベルから高い電圧（H)レベルとなり、 MOS- FET(3)が夕ーンオンすると、前述の時刻 t。〜 t iのときと同様に容量性の短絡電流が MOS F E T (3)に瞬間的に流れ、図 3 (B)に示すようにドレイン電流 I _Dが急激に増加する。これに伴って、図 3 (C)に示すようにレベルシフト用抵抗（Π, 18)の接続点の電圧 V_OCPが基準電源（26)の基準電圧 V_DTのレベル以下まで低下するので、図 3 (D)に示すように電流検出用コンパレータ（27)から高い電圧（H)レベルの電流検出信号 V_CPが出力される。その後、時刻 t ₇にてレベルシフト用抵抗（17， 18) の接続点の電圧 V。_CPが基準電源（26)の基準電圧 V_DTのレベルより高くなると、電流検出信号 V_CPの電圧レベルが高い電圧（H)レベルから低い電圧（L)レベルとなる。 MOS- FET(3)がオン状態になると、図 3 (B)に示すようにドレイン電流 I_Dが直線的に増加すると共に、図 3 (C)に示すようにレベルシフト用抵抗（17, 18)の接続点の電圧 V_OCPが直線的に低下する。軽負荷時は、 MOS- FET(3)のオン時間が重負荷〜通常負荷時のオン時間 t。〜 t ₃よりも短くなるため、図 3 (A)に示すように比較的早い時刻 t ₈で駆動信号 V_Gの電圧レベルが高い電圧（H) レベルから低い電圧（L)レベルとなり、 M〇S- FET (3)がオン状態からオフ状態に切り替えられる。このため、図 3 (C)に示すようにレベルシフト用抵抗（Π, 18)の接続点の電圧 V_OCPが基準電源（26)の基準電圧 V_DTのレベルに到達せず、電流検出用コンパレ一夕（27)の電流検出信号 V_CPは図 3 (D)に示すように低い電圧 (L)レベルを保持する。これにより、 Dフリップフロップ（28)の信号出力端子 (Q)から出力される信号の電圧レベルが図 3 (E)に示すように時刻 t ₈にて高い電圧（H)レベルから低い電圧（L)レベルに切り替えられる。したがって、 Dフリップフロップ（28)の信号出力端子（Q)から低い電圧（L)レベルの出力信号 V_LD が出力されたときは軽負荷状態と判断し、パルス発生器（22)から長い周期のパルス信号 V ₄が発生する。

次に、図 2に示す他励式フライバック型 DC— DCコンパ一夕の動作を説明する。起動時に、直流電源（1)から起動抵抗（10)を介して補助整流平滑回路（13)の駆動用平滑コンデンサ（12)に充電電流が流れ、駆動用平滑コンデンサ（12)の充電電圧 V_INが駆動電圧に達すると、制御回路（8)内の制御電源回路（24)が駆動され、制御回路（8)を構成する各素子（16〜28)に駆動用直流電力が供給される。これにより、パルス発生器（22)が駆動され、パルス発生器（22)からのパルス信号 V₄が R - Sフリップフロップ（23)のセット端子（S)に入力されると、 R- Sフリップフロップ（23)がセット状態となるので、 R- Sフリップフロップ（23)から MOS - F ET(3)のゲート端子に高い電圧（H)レベルの駆動信号 V_Gが付与され、 MO S- FET(3)がオン状態となる。このとき、 MOS- FET(3)に流れるドレイン電流 I_Dが直線的に増加すると共に、電流検出用抵抗（9)の検出信号のレベルシフト用抵抗（17， 18)の接続点での電圧 Vocpが直線的に低下する。レベルシフト用抵抗 (17, 18)の接続点の電圧 V。_CPが基準電源（16)の基準電圧 V_RCのレベルに達すると、過電流制限用コンパレータ（19)から高い電圧（H)レベルの信号が出力される。一方、起動時の出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルは略ゼロであるから、電流モ一ド制御用コンパレー夕（20)から低い電圧（L )レベルの信号 V₂が出力される。これにより、 ORゲート（21)から高い電圧（H)レベルの論理和信号 V₃が出力され、 R- Sフリップフロップ（23)のリセット端子 (R)に入力されてリセッ卜状態となるので、 R-Sフリップフロップ（23)から MOS- FET (3)のゲート端子に低い電圧（L)レベルの駆動信号 V_Gが付与されて MOS- FE T (3)がオフ状態となり、 M 0 S - F E T (3)に流れるドレイン電流 I _Dが略ゼ口となる。 MOS- FET(3)がオフしてから一定時間が経過すると、パルス発生器（2 2)のパルス信号 V ₄が再び R - Sフリップフロップ（23)のセット端子（S)に入力されてセット状態となり、 R- Sフリップフロップ（23)から MOS- FET(3)のゲ ―ト端子に高い電圧（H)レベルの駆動信号 V_Gが付与されて MO S- F E T (3)が再びオン状態となる。以上の MOS- FET(3)のオン ·オフ動作の繰り返しにより、 2次側の出力整流平滑回路（6)の直流出力電圧 V_OUTが直線的に上昇し、これに伴って駆動用平滑コンデンサ（12)の充電電圧 V_INは直線的に低下するが、トランス（2)の 2次巻線（2b)の電圧に比例する電圧が駆動巻線（2c)に発生するため、直流出力電圧 ν_ουτの上昇に伴って補助整流平滑回路（13)からの直流電圧 V _ΙΝが直線的に上昇する。このため、制御回路（8)内の制御電源回路（24)に印加される直流電圧 V_INは停止電圧付近まで低下した後、再び直線的に上昇する。したがつて、起動時以降は補助整流平滑回路（13)からの直流電圧 V _INにより制御回路（8) 内の制御電源回路（24)が駆動される。 2次側の出力整流平滑回路（6)の直流出力電圧 VCKJTの上昇に伴って、出力電圧検出回路（7)からの検出信号 V_FBの電圧も 0 [V]から直線的に上昇する。

出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルが基準電源（16)の基準電圧 V_RCのレベルよりも高くなり、レベルシフト用抵抗（17, 18)の接続点の電圧 Vocpが出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルに達すると、電流乇一ド制御用コンパレ一夕（20)から高い電圧（H)レベルの信号 V₂が出力される。一方、過電流制限用コンパレータ（19)からは低い電圧（L)レベルの信号 V，が出力されるので、 ORゲ一ト（21)から高い電圧（H)レベルの論理和信号 V₃が出力され、 R-Sフリップフロップ（23)のリセット端子（R)に入力されてリセット状態となる。これにより、 R- Sフリップフロップ（23)から MOS- FET(3)のゲ一ト端子に低い電圧（L)レベルの駆動信号 V_Gが付与されて MOS-FET(3)がォフ状態となるため、 MO S- F E T (3)に流れるドレイン電流 I _Dが略ゼロとなる。このとき、トランス（2)の 2次巻線（2b)から出力整流平滑回路（6)を介して図示しない負荷に出力電流 Ι _ουτが流れ、直線的に増加して行く。そして、 2次側の出力整流平滑回路（6)の直流出力電圧 V。_UTが出力電圧検出回路（7)を構成する各素子の諸定数で決定される検出電圧（例えば、出力端子間の分圧抵抗の分圧比を R

ツエナダイォ一ドのツエナ電圧を V_Z[V]、 NPNトランジスタのべ一ス ·ェミッタ間の電圧を V_BE(0. 6〜0. 7程度） [V]とすると、 {(1^ + R₂)/R₂}X(V_Z+V_BE) [V]) に達したとき、起動状態から通常動作状態に移行し、補助整流平滑回路（13)からの直流電圧 V_INが略一定になると共に、 2次側の出力整流平滑回路（6)の直流出力電圧 V_OUT及び負荷へ流れる出力電流 I _ουτが略一定となる。

通常の負荷状態において、 R- Sフリップフロップ（23)から MOS- FET(3) のゲ一ト端子に図 4 (B)に示す高い電圧（H)レベルの駆動信号 V_Gが付与され、 MOS- FET(3)がオン状態になると、図 4 (A)に示すように MOS_FET(3) に流れるドレイン電流 I _Dが直線的に増加すると共に、レベルシフト用抵抗（Π, 1 8)の接続点の電圧 V_OCPが図 4 (D)に示すように直線的に低下する。ここで、図 4 (D)に示すように通常負荷時の出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルは基準電源（26)の基準電圧 V_DTのレベルより低いため、レベルシフト用抵抗（17, 18)の接続点の電圧 V。_ePは基準電源（26)の基準電圧 V_DTのレベルを超えて出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルまで低下する。このため、電流検出用コンパレータ（Π)から高い電圧（H)レベルの電流検出信号 V_CPが出力される。そして、図 4 (D こ示すようにレベルシフト用抵抗（Π, 18)の接続点の電圧 V。_CPが出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルに達すると、電流モード制御用コンパレ一夕（20)から高い電圧（H)レベルの信号 V₂が出力される。一方、過電流制限用コンパレー夕（19)からは低い電圧（L)レベルの信号が出力されるため、 ORゲート（21)から高い電圧（H)レベルの論理和信号 V₃が出力され、 R-Sフリップフロップ（23)のリセット端子 (R)に入力されてリセット状態となる。これにより、図 4 (B)に示すように R-Sフリップフロップ (23)から MOS- F ET(3)のゲート端子に付与される駆動信号 V_Gの電圧レベルが高い電圧（H)レベルから低い電圧（L)レベルとなり、 MOS- FET(3)がオン状態からオフ状態に切り替わるため、図 4 (A)に示すように M〇 S - F E T (3)に流れるドレイン電流 I _Dが略ゼロとなる。このとき、 Dフリップフロップ（28)のク口ック入力端子（CLK)に図 4 (B)に示す駆動信号 V_Gの立ち下がりエッジ（矢印）が入力されると共に、信号入力端子 (D)に電流検出用コンパレータ（27)からの高い電圧（H)レベルの電流検出信号 V_CPが入力されるので、信号出力端子（Q) から出力される信号 V_LDの電圧レベルが図 4 (C)に示すように高い電圧（H)レべルに保持される。したがって、パルス発生器（22)から出力されるパルス信号 V₄ の周期が短くなるので、 MOS-FET(3)のオフ期間が短縮され、発振周波数が増加する。

図示しない負荷が軽くなると、 2次側の出力整流平滑回路（6)の直流出力電圧 V_OUTが上昇すると共に、図 4 (D)に示すように出力電圧検出回路（7)からの検出信号 V_FBの電圧が直線的に上昇して基準電源（26)の基準電圧 V_DTのレベルより高くなる。軽負荷状態において、 R-Sフリップフロップ（23)から M OS- FET (3)のゲ一ト端子に図 4 (B)に示す高い電圧（H)レベルの駆動信号 V_Gが付与され、 MO S-F ET (3)がオン状態になると、図 4 (A)に示すように MO S- F E T (3) に流れるドレイン電流 I_Dが直線的に増加すると共に、レベルフト用抵抗（17, 1 8)の接続点の電圧 V_OCPが図 4 (D)に示すように出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルまで直線的に低下する。ここで、図 4 (D)に示すように軽負荷時の出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルは基準電源（26) の基準電圧 V_DTのレベルより高いため、レベルシフト用抵抗（17, 18)の接続点の電圧 V。_CPは基準電源（26)の基準電圧 V_DTのレベルに到達しない。このため、電流検出用コンパレータ（27)から低い電圧（L)レベルの電流検出信号 V_CPが出力される。図 4 (D)に示すように、レベルシフト用抵抗（Π， 18)の接続点の電圧 V_OCP が出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルに達すると、電流モード制御用コンパレータ（20)から高い電圧（H)レベルの信号 V₂が出力される。一方、過電流制限用コンパレー夕（19)からは低い電圧（L )レベルの信号 V Lが出力されるため、 ORゲート（21)から高い電圧（H)レベルの論理和信号 V₃が出力され、 R- Sフリップフロップ（23)のリセット端子（R)に入力されてリセット状態となる。これにより、図 4(B)に示すように R-Sフリップフロップ（23)から MO S- F ET (3)のゲ一ト端子に付与される駆動信号 V_Gの電圧レベルが高い電圧 (H)レベルから低い電圧（L)レベルとなり、 MOS- FET(3)がオン状態からォフ状態に切り替わるため、図 4 (A)に示すように MOS- FET(3)に流れるドレイン電流 I_Dが略ゼロとなる。このとき、 Dフリップフロップ（28)のクロック入力端子 (CLK)に図 4 (B)に示す駆動信号 V_Gの立ち下がりエッジ（矢印）が入力されると共に、信号入力端子 (D)に電流検出用コンパレ一夕（27)からの低い電圧 (L)レベルの電流検出信号 V_CPが入力されるので、信号出力端子 (Q)から出力される信号 V_LDの電圧レベルが図 4 (C)に示すように高い電圧（H)レベルから低い電圧（L)レベルとなる。したがって、パルス発生器（22)から出力されるパルス信号 V₄の周期が長くなるので、 MOS-F ET(3)のオフ期間が延長され、発振周波数が低下する。

本実施の形態では、 M O S - F E T (3)がオン状態からオフ状態に切り替わるときに Dフリップフロップ（28)から出力される信号の電圧レベルにより負荷状態の判断を行うため、 MOS-FET (3)のターンオン時に発生するサージ電流等の容量性の短絡電流による誤検出がなく、トランス（2)の 2次側に接続される負荷の状態を 1次側にて正確且つ確実に検出することができる。また、負荷状態の判断を M O S - F E T (3)がオン状態からオフ状態に切り替わるタイミングで行うため、誘導ノイズ等の外来ノイズによる影響を受けにくい利点がある。更に、トランス（2)の 1次巻線（2a)又は MOS- F ET(3)に流れる電流 I _Dが小さい軽負荷状態のときは、 Dフリップフロップ（28)の出力信号 VL_Dの電圧レベルが低い電圧 (L)レベルとなり、パルス発生器（22)から出力されるパルス信号 V₄の発生周期が延長される。このため、 MOS- FET(3)のオフ期間が長くなり、 M〇S - F ET(3)のゲート端子に付与される駆動信号 VCJの周波数が低下するので、 MO S -FET (3)のスイッチング回数が減少する。これにより、軽負荷時でのスィッチング損失が低減され、広い負荷の範囲でスィツチング電源装置の変換効率を向上することができる。

上記の実施の形態は変更が可能である。例えば、図 5に示す実施の形態の他励式フライバック型 DC— DCコンバ一夕では、 Dフリップフロップ（28)の出力信号 V の電圧レベルが切り替わるときにレベルシフト用抵抗（17, 18)の接続点電圧 V_OCPのピーク値が変動する方向と同一の方向に基準電源（26)の基準電圧 V_DT のレベルを変更する電圧レベル変更手段としての電圧レベル変更回路（31)を図 2 W

19 に示す制御回路（8)内に設けている。電圧レベル変更回路（31)は、図 6に示すように、一端が基準電源（16)の正（+)側に接続された分圧抵抗（32)と、分圧抵抗（3 2)の他端と基準電源（16)の負（-)側との間に直列に接続された分圧抵抗（33)及び N P Nトランジスタ（34)と、 Dフリップフロップ（28)の信号出力端子（Q)と N P Nトランジスタ（34)のベース端子との間に接続された反転器（35)とから構成される。このため、図 8 (C)に示す Dフリップフロップ（28)の出力信号 V_LDの電圧レベルが高い電圧（H)レベルのときは、 NPNトランジスタ（34)がオフ状態であるから、分圧抵抗（32, 33)の分圧点から図 8 (D)に示す高い値の基準電圧 V_DTHを発生する。図 8 (C)に示す Dフリップフロップ（28)の出力信号 V_LDの電圧レベルが高い電圧（H)レベルから低い電圧（L)レベルに切り替わったときは、 NPNトランジス夕（34)がオン状態となるので、分圧抵抗（32, 33)の分圧点から図 8 (D)に示す低い値の基準電圧 V_DT]Lを発生する。負荷が軽くなり、図 8 (C)に示すように Dフリップフ口ップ（28)の出力信号 V_LDの電圧レベルが高い電圧（H)レベルから低い電圧（L)レベルに切り替わると、図 8 (B)に示すように駆動信号 V_Gの低い電圧（L)レベルの期間が延長されて発振周波数が低下するため、図 8 (A)に示すように MO S- F E T (3)に流れる電流 I _Dの最大値が若干高くなる。これに伴つて、図 8 (D)に示すようにレベルシフト用抵抗（17, 18)の接続点電圧 V_OCPのピ —ク値が若干下方へ移動する。このとき、電圧レベル変更回路（31)の NP Nトランジス夕（34)がオン状態となり、分圧抵抗（32, 33)の分圧点の電圧が図 8 (D)に示すように高い値の基準電圧 V_DTHカゝら低い値の基準電圧 V_DTLに切り替わるので、切替後の Dフリップフ口ップ（28)の出力信号 VJLDの電圧レベルが安定し、負荷変動時の MO S-FET (3)の発振動作の切り替えを安定に行うことができる。

図 7は、 Dフリップフロップ（28)の出力信号 V_LDの電圧レベルが切り替わるときにレベルシフト用抵抗（17， 18)の接続点電圧 V_OCPのピーク値が変動する方向とは逆の方向に同電圧 V_OCPのレベルを変更する場合の電圧レベル変更回路（31)の実施の形態を示す。図 7に示す電圧レベル変更回路（31)は、一方のレベルシフト用抵抗（17)の両端に直列に接続された PNPトランジスタ（36)及び抵抗（37)から構成され、 Dフリップフロップ（28)から PNPトランジスタ（36)のベース端子に低い電圧（L)レベルの出力信号 VLDが付与されたときにレベルシフト用抵抗（Π, 18)の接続点電圧 V_OCPのレベルを上昇させる。即ち、負荷が軽くなり、図 8 (C) に示すように Dフリップフ口ップ（28)の出力信号 V_LDの電圧レベルが高い電圧 (H)レベルから低い電圧（L)レベルに切り替わると、 PNPトランジスタ（36)がオン状態となり、一方のレベルシフト用抵抗（17)と並列に抵抗（37)が接続された状態となるため、レベルシフト用抵抗（17， 18)の接続点電圧 V_OCPのレベルが上昇する。したがって、図 6の場合と同様に、切替後の Dフリップフロップ（28)の出力信号 VL_Dの電圧レベルが安定し、負荷変動時の MOS- F ET(3)の発振動作の切り替えを安定に行うことができる。

図 9は、 MOS_FET(3)のォフ期間中にMOS-FET(3)のドレィンーソース端子間電圧 V_DSの最小電圧点を検出するポトム検出手段としてのボトム検出回路（41)と、 Dフリップフロップ（28)の出力信号が高い電圧（H)レベルのときにボトム検出回路（41)により検出された最初の最小電圧点で M O S - F E T (3)をターンオンさせ、 Dフリップフロップ（28)の出力信号 V _LDが低い電圧（ L )レベルのときにボトム検出回路（41)により検出された 2回目の最小電圧点で M O S-F ET (3)をターンオンさせるボトムスキップ制御手段としてのボトムスキップ制御回路（42)とを図 5に示す他励式フライバック型 DC— DCコンパ一夕の制御回路（8)に設けた実施の形態を示す。ボトム検出回路（41)は、図 10に示すように、トランス（2)の駆動巻線（2c)の両端に直列に接続されたダイォード（43)及び分圧抵抗（44, 45)と、一方の分圧抵抗（45)と並列に接続されたコンデンサ（46)と、閾値電圧 V_THを発生する基準電源（47)と、コンデンサ（46)の充電電圧 V_BMが基準電源（47)の閾値電圧 V_THのレベルより低いときに低い（L)レベルの出力電圧 V_BDを発生し、コンデンサ（46)の充電電圧 V_BMが基準電源（47)の閾値電圧 V_THのレベルより高いときに高い（H)レベルの出力電圧 V_BDを発生するコンパレータ（48)とから構成される。即ち、図 10に示すボトム検出回路（41)は、 MOS- FET(3)のオフ期間中にトランス（2)の駆動巻線（2c)に発生する MO S -F E T (3)のドレイン—ソース端子間電圧 V_DS (図 1 1 (A)に図示）と相似なリンギング電圧をダイオード（43)、分圧抵抗（44, 45)及びコンデンサ（46)により図 1 1 (C)に示すように波形整形し、図 1 1 (C)に示すコンデンサ（46)の充電電圧 V_BMと基準電源（47) の閾値電圧 V_THとをコンパレー夕（48)で比較することにより図 1 1 (D)に示すパルス列電圧 V_BDに変換する波形整形手段を構成する。このため、図 1 1 (A)〜 (D )に示すように、コンパレ一夕（48)から出力されるパルス列電圧 V _BDの立ち下がりエッジを MO S- F E T (3)のドレイン一ソ一ス端子間電圧 V_DSの最小電圧点として検出することができる。

また、ボトム検出回路（41)は図 12に示すように構成することもできる。図 1 2に示すポ卜ム検出回路（41)は、トランス（2)の駆動巻線（2c)の両端に接続された分圧抵抗（44, 45)と、閾値電圧 V_THを発生する基準電源（47)と、分圧抵抗（44, 4 5)の分圧点の電圧 V_BMが基準電源（47)の閾値電圧 V_THのレベルより低いときに低レ（L)レベルの出力電圧 V_BDを発生し、分圧抵抗（44, 45)の分圧点の電圧 V_BMが基準電源（47)の閾値電 J£ V_THのレベルより高いときに高い（H)レベルの出力電圧 V_BDを発生するコンパレータ（48)と、コンパレー夕（48)の出力から形成されるパルス列電圧 V_BDを一定時間 t_Dだけ遅延させる遅延回路（49)とから構成される。即ち、図 12に示すボトム検出回路（41)は、 MOS- FET(3)のオフ期間中にトランス（2)の駆動巻線（2c)に発生する MOS- FET (3)のドレインーソース端子間電圧 V_DS (図 13 (A)に図示）と相似なリンギング電圧を分圧抵抗（44, 45)により分圧し、図 1 3 (C)に示す分圧抵抗（44, 45)の分圧点の電圧 V_BMと基準電源 (47)の閾値電圧 V_THとをコンパレー夕（48)で比較することにより図 13 (D)に示すパルス列電圧 V_BDに変換し、コンパレータ（48)からのパルス列電圧 V_BDを遅延回路（49)にて一定時間 t_Dだけ遅延させることにより、図 13 (A)〜（D)に示すようにコンパレ一夕（48)から出力されるパルス列電圧 V_BDの立ち下がりエッジを MOS-F E T (3)のドレイン—ソ一ス端子間電圧 V_DSの最小電圧点に一致させる。これにより、図 12に示すボトム検出回路（41)でもコンパレータ（48)から出力されるパルス列電圧 V_BDの立ち下がりエッジを MOS- FET(3)のドレインーソ一ス端子間電圧 V_DSの最小電圧点として検出することができる。

ボトムスキップ制御回路（42)は、図 9に示すように、 MOS- FET(3)の駆動信号 V _eの立ち上がりによってリセットされるリセット端子 (R)を有する第 1及び第 2の Dフリップフロップ（50， 51)を有する。ボトム検出回路（41)の出力信号 V_B _Dは第 1及び第 2の Dフリップフロップ（50, 51)のクロック入力端子（CLK)に入力され、第 1の Dフリップフロップ（50)の信号入力端子（D)は高い電圧（H)レベル (REG) に保持され、第 2の Dフリップフロップ（51)の信号入力端子 (D)は第 1の Dフリップフロップ（50)の信号出力端子（Q)に接続され、 ORゲ一ト（53)の各入力端子は第 2の Dフリップフロップ (51)の信号出力端子 (Q)とパルス発生器 (22)及び ANDゲ一ト（52)の各出力端子に接続されている。 ANDゲート（52)の一方の入力端子は第 1の Dフリップフロップ（50)の信号出力端子（Q)に接続され、他方の入力端子は Dフリップフ口ップ（28)の信号出力端子（Q)に接続されている。 O Rゲート（53)の出力端子は R - Sフリップフロップ（23)のセット端子（S)に接続されている。クロック入力端子（CLK)に入力されるポトム検出回路（41)の 1回目の出力信号 V_BDの立ち下がりエッジに同期して第 1の Dフリップフ口ップ（50)の出力信号 V_DF1の出力レベルが高い電圧（H)レベルとなる。クロック入力端子（CL K)に入力されるボトム検出回路（41)の 2回目の出力信号 V_BDの立ち下がりエッジに同期して第 2の Dフリップフロップ（51 )の出力信号 V_DF2の出力レベルが高い電圧（H)レベルとなる。図 9に示すボトムスキップ制御回路（42)は、重負荷〜通常負荷時は Dフリップフ口ップ（28)の出力信号が高い電圧（H)レベルであり、クロック入力端子（CLK)に入力されるボトム検出回路（41)の 1回目の出力信号 V_B _Dの立ち下がりエッジに同期して出力される第 1の Dフリップフロップ（50)の出力信号 V_DF1が高い電圧（H)レベルであるから、 ANDゲート（52)の出力信号 V_A _Dは高い電圧（H)レベルとなる。 ANDゲ一ト（52)の出力信号は ORゲート (53)を介して R-Sフリップフロップ（23)のセッ卜端子（S)に入力され、 MO S- FET(3)のゲート端子に付与される駆動信号 V_Gが高い電圧（H)レベルとなる。これにより、重負荷〜通常負荷時はボトム検出回路（41)により検出された最初の最小電圧点で MOS-FET (3)をターンオンさせることができる。また、軽負荷時は Dフリップフ口ップ（28)の出力信号 V_LDが低い電圧（L)レベルであるから、 ANDゲート（52)の出力信号は低い電圧（L)レベルとなり、 R- Sフリップフロップ（23)をセット状態にすることができない。一方、クロック入力端子（CL )に入力されるボトム検出回路（41)の 2回目の出力信号 V_BDの立ち下がりエッジに同期して第 2の Dフリップフ口ップ（51)の出力信号 V_DF2の出力レベルが高い電圧（H)レベルとなるため、 ORゲート（53)を介して R- Sフリップフロップ（2 3)のセット端子（S)に入力され、 MOS- FET(3)のゲート端子に付与される駆動信号 V_Gが高い電圧（H)レベルとなる。これにより、軽負荷時はボトム検出回路（41)により検出された 2回目の最小電圧点で MOS-FET (3)をターンオンさせることができる。

図 9に示す構成の制御回路（8)を有する他励式フライバック型 D C— D Cコンバー夕の動作は以下の通りである。重負荷〜通常負荷状態のときは、図 14 (D) に示すように Dフリップフロップ（28)の出力信号 V_LDが高い電圧（H)レベルであると共に、図 14 (C)に示すボトム検出回路（41)の出力信号 V_BDの 1回目の立ち下がりエッジに同期してボトムスキップ制御回路（42)の第 1の Dフリップフ口ップ（50)の信号出力端子 (Q)から単発パルス状の信号 V_DF1が出力される。このため、ボトム検出回路（41)の出力信号 V_BDの 1回目の立ち下がりエッジに同期して高い電圧（H)レベルまで上昇する単発パルス状の論理積信号が ANDゲート（52) から出力される。また、ボトムスキップ制御回路（42)の第 2の Dフリップフロップ（51)の信号出力端子（Q)からは低い電圧（L)レベルの信号 V_DF2が出力されるため、 ORゲート（53)からはボトム検出回路（41)の出力信号 V_BDの 1回目の立ち下がりエッジに同期して高い電圧（H)レベルまで上昇する単発パルス状の論理和信号 V_ORが出力され、 R-Sフリップフロップ（23)がセット状態となる。これにより、図 14 (C)及び（B)に示すようにボトム検出回路（41)の出力信号 V_BDの 1回目の立ち下がりエッジに同期して R-Sフリップフロップ（23)から MOS- FET (3)のゲ一ト端子に付与される駆動信号が低い電圧（L)レベルから高い電圧 (H)レベルに切り替えられ、 M〇S- FET(3)がターンオンする。このとき、図 14 (八）に示すょぅに 03- £丁（3)に流れるドレイン電流 I_Dが直線的に増加すると共に、図 14 (E)に示すようにレベルシフ卜用抵抗（17, 18)の接続点の電圧 V。_CPが高い値の基準電圧 V_DTHのレベルを越えて直線的に低下する。レベルシフト用抵抗（17, 18)の接続点の電圧 V_OCPが出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルに達すると、電流モ一ド制御用コンパレータ（20)から高い電圧（H)レベルの信号 V₂が出力され、 R-Sフリップフロップ（23)がリセット状態となる。これにより、図 14 (B)に示すように R-Sフリップフロップ（23)から MOS-FET(3)のゲ一ト端子に付与される駆動信号 V_Gが高い電圧（H)レベルから低い電圧（L)レベルに切り替えられ、 MOS- FET(3)がオン状態からオフ状態となる。したがって、重負荷〜通常負荷時はトランス（2)のフライバックェネルギの放出が終了して MO S - F E T (3)のドレインーソース端子間電圧 V_DSの最小電圧点（ボトム点）に達すると同時に MOS- FET (3)がターンオン'する擬似共振動作となる。

負荷が軽くなり、図 1 4 (D)に示すように Dフリップフロップ（28)の出力信号の電圧レベルが高い電圧（H)レベルから低い電圧（L)レベルに切り替わると、図 1 4 (A)に示すように M〇S- F ET(3)に流れるドレイン電流 I _Dの最大値が若干高くなると共に、図 1 4 (E)に示すようにレベルシフト用抵抗（17, 18)の接続点電圧 ν_οα>のピーク値が若干下方へ移動する。このとき、電流検出用コンパレー夕（27)の非反転入力端子（+)に入力される基準電圧が電圧レベル変更回路（3

1)により図 1 4 (Ε)に示すように高い値の基準電圧 V_DTHから低い値の基準電圧 V_DTLに切り替えられる。これと共に、図 1 4 (C)に示すボトム検出回路（41)の出力信号 V_BDの 2回目の立ち下がりエッジに同期してボトムスキップ制御回路（4

2)の第 2の Dフリップフ口ップ（51)の信号出力端子（Q)から単発パルス状の信号 V_DF2が出力される。また、 ANDゲート（52)からは低い電圧（L)レベルの信号が出力されるため、 ORゲート（53)からはボトム検出回路（41)の出力信号 V _BDの 2回目の立ち下がりエッジに同期して高い電圧（H)レベルまで上昇する単発パルス状の論理和信号 V_ORが出力され、 R- Sフリップフロップ（23)がセット状態となる。これにより、図 1 4 (C)及び（B)に示すようにボトム検出回路（41)の出力信号 V_BDの 2回目の立ち下がりエッジに同期して R-Sフリップフロップ（2

3)から：^03-? £丁（3)のゲ一ト端子に付与される駆動信号¥₍；が低ぃ電圧（）レベルから高い電圧（H)レベルに切り替えられ、 MOS- F ET(3)がターンオンする。これにより、図 1 4 (A)に示すように MO S- FET (3)に流れるドレイン電流 I _Dが直線的に増加すると共に、図 1 4 (E)に示すようにレベルシフト用抵抗（17, 18)の接続点の電圧 V_OCPが直線的に低下する。このとき、図 1 4 (E)に示すように出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルが低い値の基準電圧 ν_ϋΊ のレベルよりも高いため、レベルシフト用抵抗（17， 18)の接続点の電圧 VOCPは低い値の基準電圧 V_DT のレベルには到達しない。レベルシフト用抵抗（1 7, 18)の接続点の電圧 V。_CPが出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルに達すると、電流モード制御用コンパレータ（20)から高い電圧（H)レベルの信号 V₂が出力され、 R-Sフリップフロップ（23)がリセット状態となる。これにより、図 14 (B)に示すように R-Sフリップフロップ（23)から MOS-FET (3)のゲ一ト端子に付与される駆動信号 V_Gが高い電圧（H)レベルから低い電圧 (L)レベルに切り替えられ、 MOS- FET (3)がオン状態からオフ状態となる。したがって、軽負荷時は MOS- FET(3)のオフ期間中に発生するドレインーソース端子間電圧 V_DSの 2回目の最小電圧点で MOS- FET(3)がターンオンするポ卜ムスキップ動作となる。 '

図 9に示す制御回路（8)を有する他励式フライバック型 D C— D Cコンバータの負荷の割合に対する発振動作状態の遷移図を図 15に示す。ここで、負荷の割合とはコンバータが負荷に出力できる電力に対して負荷で消費される電力の割合を示す。負荷の割合が 50〜100 [%]のときは通常負荷〜重負荷状態であることを示し、擬似共振動作が行われる。また、負荷の割合が 0〜70 [%]のときは通常負荷〜軽負荷状態であることを示し、ボトムスキップ動作が行われる。負荷が軽くなり、負荷の割合が 100 [%]から 50 [%]に低下すると、擬似共振動作からボトムスキップ動作に移行し、負荷待機時等の無負荷状態、即ち負荷の割合が 0 [%]となるまでボトムスキップ動作が行われる。負荷待機時等の無負荷状態から負荷が重くなり、負荷の割合が 0 [%]から 70 [%]まで増加すると、ボトムスキップ動作から擬似共振動作に移行し、重負荷状態、即ち負荷の割合が 100 [%]となるまで擬似共振動作が行われる。したがって、上記の発振動作状態の遷移の軌跡をグラフで表すと図 1 5に示すようにヒステリシス特性を描く。なお、図 1 5に示すボトムスキップ動作をスィッチング周波数低減動作に置き換えれば、図 5に示す他励式フラィバック型 D C— D Cコンバータの発振動作状態の遷移図となる。

図 9に示す実施の形態では、軽負荷状態のとき、ボトムスキップ制御回路（42) により MO S- F E T (3)のドレインーソース端子間電圧 V_DSの 2回目の最小電圧点で M 0 S - F E T (3)がターンオンするため、 M〇 S - F E T (3)のオフ期間が延長され、 M〇S- FET(3)のスイッチング周波数が低下する。したがって、 MO S - FET (3)のスイッチング回数が減少するので、軽負荷時でのスィツチング損失を低減でき、広い負荷の範囲でスイッチング電源装置の変換効率を向上することが可能となる。即ち、軽負荷状態のときは、 M〇S- FET(3)がオフした後にトランス（2)のフライバックエネルギが比較的短期間のうちに 2次巻線（2b)から整流平滑回路（6)を介して図示しない負荷に供給されるため、図 11 (A)又は図 13 (A)に示すように M OS -FET (3)のドレイン一ソ一ス端子間に自由振動分を含む狭幅の電圧パルス V_DSが発生する。このため、軽負荷時は、ボトム検出回路（41)が狭幅の電圧パルス V_DSの 2回目の最小電圧点を検出したときにポトムスキップ制御回路（42)により M 0 S -F E T (3)が夕一ンオンするボトムスキップ動作が行われるので、 MOS- FET (3)のオフ期間が延長され、発振周波数が低下する。また、重負荷〜通常負荷状態のときは、 MOS- FET(3)がオフした後にトランス（2)のフライバックエネルギが比較的長期間に亘り 2次巻線（2b)から整流平滑回路（6)を介して図示しない負荷に供給されるため、 MOS- FET(3)のドレイン—ソース端子間に広幅の電圧パルス V_DSが発生する。このため、ボトム検出回路（41)が広幅の電圧パルス V_DSの最初の最小電圧点を検出したとき、ポトムスキップ制御回路（42)により MO S - F E T (3)がターンオンするので、トランソース端子間電圧 V_DSの最小電圧点（ボトム点）に達した時点で M〇S- FET (3)をオフ状態からオン状態に切り替える通常の擬似共振動作が行われる。

図 16は、図 2に示す制御回路（8)を構成する基準電源（26)、電流検出用コンパレ一夕（27)及び Dフリップフロップ（28)に並行してもう一組の基準電源（61)、電流検出用コンパレー夕（62)及び Dフリップフロップ（63)を設け、 2つの電流検出用コンパレータ（27, 62)によりレベルシフト用抵抗（Π, 18)の接続点の電圧 V_oc _Pをそれぞれ異なる基準電源（26, 61)の基準電圧 V_DT1, V_DT2のレベルで比較し、軽負荷時又は極軽負荷時に 2つの Dフリップフロップ（28, 63)からそれぞれ出力される低い電圧（L)レベルの出力信号 V_Lm， V_LD2でパルス発生器（22)のパルス信号 V₄の発生周期を可変することにより、 R- Sフリップフロップ（23)から出力される駆動信号 V_eの発振周波数をそれぞれ異なる 2つの周波数で低下させる他励式フライバック型 D C— D Cコンバ一夕の制御回路（8)の実施の形態を示す。ここで、他方の基準電源（61)の基準電圧 V_DT2は一方の基準電源（26)の基準電圧 V_DT1よりも高い値に設定される。図 1 6に示す実施の形態の他励式フライバック型 D C— D Cコンバータでは、重負荷〜通常負荷状態のときは、図 1 7 (E)に示すように出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルが一方の基準電源（26)の基準電圧 V_DT1よりも低いため、レベルシフト用抵抗（17, 18)の接続点の電圧 V。_CPは 2つの基準電源（26, 61)の基準電圧 V_{DT 1}, V_DT2のレベルを超えて出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルまで直線的に低下する。このため、 2つの電流検出用コンパレータ（27， 62)からそれぞれ高い電圧（H)レベルの電流検出信号 V_CP1， V_CP2が出力される。そして、図 1 7 (E )に示すようにレベルシフト用抵抗（17, 18)の接続点の電圧 V_OCPが出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルに達すると、図 1 7 (B )に示すように R- Sフリップフロップ（23)から M 0 S - F E T (3)のゲ一ト端子に付与される駆動信号 V _Gの電圧レベルが高い電圧（H)レベルから低い電圧（L )レベルとなり、 M〇S - F E T (3)がオン状態からオフ状態に切り替わるため、図 1 7 (A)に示すように M O S - F E T (3)に流れるドレイン電流 I _Dが略ゼロとなる。このとき、 2つの Dフリップフロップ（28, 63)のクロック入力端子（CLK)に図 1 7 (B )に示す駆動信号 V _eの立ち下がりエッジ（矢印) が入力されると同時に、それぞれの信号入力端子 (D)に各電流検出用コンパレ一夕（27， 62)からの高い電圧（H)レベルの電流検出信号 V_{CP 1}, V_CP2が入力されるので、それぞれの信号出力端子（Q)から出力される信号 V_Lm, V_LD2の電圧レベルが図 1 7 (C )及び（D)に示すように高い電圧（H)レベルに保持される。したがって、重負荷〜通常負荷時はパルス発生器（22)から出力されるパルス信号 V₄の周期が短くなるので、 M O S - F E T (3)のオフ期間が短縮され、発振周波数が増加する。

負荷が軽くなり、軽負荷状態になると、図 1 7 (E)に示すように出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルが一方の基準電源（26)の基準電圧 V_DT1 のレベルよりも高く且つ他方の基準電源（61)の基準電圧 V_DT2のレベルよりも低くなるため、レベルシフト用抵抗（17, 18)の接続点の電圧 V_OCPは他方の基準電源 (61)の基準電圧 V_DT2のレベルを超えて直線的に低下するが、一方の基準電源（2 6)の基準電圧 V_DT1のレベルには到達しない。このため、一方の電流検出用コンパレー夕（27)から低い電圧（L )レベルの電流検出信号 V_{CP 1}が出力されると共に、他方の電流検出用コンパレ一夕（61)から高い電圧（H)レベルの電流検出信号 V_CP ₂が出力される。図 1 7 (D )に示すように、レベルシフト用抵抗（17, 18)の接続点の電圧 V_oc:Pが出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルに達すると、図 1 7 (B )に示すように駆動信号 V_eの電圧レベルが高い電圧（H)レベルから低い電圧（ L )レベルとなり、 M 0 S - F E T (3)がオン状態からオフ状態に切り替わるため、図 1 7 (A)に示すように M O S - F E T (3)に流れるドレイン電流 I _Dが略ゼロとなる。このとき、 2つの Dフリップフロップ（28， 63)のクロック入力端子 (CLK)に図 1 7 (B )に示す駆動信号 V _Gの立ち下がりエッジ（矢印）が入力されると同時に、一方の Dフリップフ口ップ（28)の信号入力端子 (D)に一方の電流検出用コンパレ一夕（27)からの低い電圧（L )レベルの電流検出信号 V_CP1が入力され、他方の Dフリップフ口ップ（61)の信号入力端子（D)に他方の電流検出用コンパレ一タ（62)からの高い電圧（H)レベルの電流検出信号 V_CP2が入力されるので、一方の Dフリップフロップ（28)の信号出力端子 (Q)から出力される信号 V_LD1の電圧レベルが図 1 7 ( C)に示すように高い電圧（H)レベルから低い電圧（L )レベルに切り替えられると共に、他方の Dフリップフ口ップ（63)の信号出力端子（Q)から出力される信号 V_LD2の電圧レベルが図 1 7 (D)に示すように高い電圧（H)レベルに保持される。したがって、軽負荷時はパルス発生器（22)から出力されるパルス信号 V ₄の周期が長くなるので、 M〇 S - F E T (3)のオフ期間が延長され、発振周波数が低下する。

軽負荷状態よりも更に負荷が軽くなり、極軽負荷状態になると、図 1 7 (E)に示すように出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルが他方の基準電源（61)の基準電圧 V_DT2のレベルよりも高くなるため、レベルシフト用抵抗（17, 18)の接続点の電圧

に到達しない。このため、 2つの電流検出用コンパレータ（27, 62)からそれぞれ低い電圧（L )レベルの電流検出信号 V_CP1, V_CP2が出力される。図 1 7 (D)に示すように、レベルシフト用抵抗（17, 18)の接続点の電圧 V _OCPが出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルに達すると、図 1 7 (B )に示すように駆動信号 V _eの電圧レベルが高い電圧（H)レベルから低い電圧（L )レベルとなり、 M O S - F E T (3)がオン状態からオフ状態に切り替わるため、図 1 7 (A)に示すように M OS-FET(3)に流れるドレイン電流 I_Dが略ゼロとなる。このとき、 2つの D フリップフロップ（28, 63)のクロック入力端子（CLK)に図 1 Ί (B)に示す駆動信号 V_eの立ち下がりエッジ（矢印）が入力されると同時に、それぞれの信号入力端子 (D)に各電流検出用コンパレ一夕（27, 62)からの低い電圧（L)レベルの電流検出信号 V_cpi, V_CP2が入力されるので、一方の Dフリップフロップ（28)の信号出力端子（Q)から出力される信号 V_Lmの電圧レベルが図 1 7 (C)に示すように低い電圧（L)レベルに保持されると共に、他方の Dフリップフロップ（63)の信号出力端子 (Q)から出力される信号 V_LD2の電圧レベルが図 1 7 (D)に示すように高い電圧 (H)レベルから低い電圧（L)レベルに切り替えられる。したがって、極軽負荷時はパルス発生器（22)から出力されるパルス信号 V₄の周期が軽負荷時よりも長くなるの.で、 MOS-FET(3)のオフ期間が更に延長されて発振周波数が軽負荷時よりも更に低下する。

図 1 6に示す実施の形態では、軽負荷時及び極軽負荷時において MOS- FE T (3)のゲート端子に付与される駆動信号 V_Gの発振周波数がそれぞれ異なる 2つの周波数で低下するので、 MO S- F ET (3)の駆動信号 V_Gの発振周波数をより細密に制御してスィツチング電源装置の変換効率を更に向上することができる。図 1 8は、 Dフリップフロップ（28)の出力信号 V_LDが低い電圧（L)レベルのとき、駆動信号の発振周期よりも十分長い周期で一定期間 t _Bだけ MO S - F E T(3)のオン ·オフ動作を停止させる間欠発振制御手段としての間欠発振制御回路（71)を図 2に示す制御回路（8)に設けた他励式フライバック型 D C— D Cコンバ一夕の実施の形態を示す。なお、図 1 8に示す実施の形態では、セット端子 (S)及びリセット端子（R)の双方に高い電圧（Η)レベルの信号が同時に入力されたとき、リセット端子（R)の入力を優先して出力するリセット優先型 R- Sフリップフロップ（72)が使用される。間欠発振制御回路（71)は、図 1 9 (C)及び（D)に示すように Dフリップフ口ップ（28)から低い電圧（L)レベルの出力信号 V_LDが入力されたときに、駆動信号 V_Gの発振周期（例えば 1 0〜50.[ S]程度）よりも十分長い周期（例えば 1〜 1 00 [ms]程度）で一定期間 t_Bだけ高い電圧（H)レべルの出力信号 V₅を ORゲート（21)に出力する。このため、間欠発振制御回路（7 1)から高い電圧（H)レベルの出力信号 V₅を発生している期間 t _Bは ORゲート（2 1)から出力される信号 V₃が高い電圧（H)レベルとなるので、リセット優先型 R - Sフリップフロップ（72)がリセット状態となり、 MOS- FET(3)のゲ一ト端子に一定期間 t _Bだけ低い電圧（L)レベルの駆動信号 V_Gが付与される。これにより、軽負荷時は駆動信号 V_eの発振周期よりも十分長い周期で一定期間 t Bだけ MO S - F E T (3)がオフ状態となる間欠発振動作に切り替えることができる。

図 1 8に示す実施の形態の他励式フライバック型 D C— D Cコンバ一夕では、重負荷〜通常負荷状態のときは、パルス発生器（22)のパルス信号 V₄がリセット優先型 R- Sフリップフロップ（72)のセット端子（S)に入力されたときに図 1 9 ( B )に示す駆動信号 V Gが高い電圧（H )レベルとなるので、 M O S - F E T (3)がオン状態となり、図 19 (八）及び）に示すょぅに?^03-?£丁（3)に流れるドレイン電流 I _Dが直線的に増加すると共にレベルシフ卜用抵抗（17, 18)の接続点の電圧

（26)の基準電圧 V_DTのレベルを超えて直線的に低下する。このため、電流検出用コンパレ一夕（27)から高い電圧（H)レベルの電流検出信号 V_CPが出力される。そして、図 19 (E)に示すようにレベルシフト用抵抗（17, 1 8)の

からの検出信号 V_FBの電圧レベルに達すると、図 19 (B)に示すように駆動信号 V_Gが高い電圧（H)レベルから低い電圧（ L )レベルとなり、 M 0 S - F E T (3)がオン状態からオフ状態に切り替えられるため、図 19 (A)に示すように MOS- FET(3)に流れるドレイン電流 I _Dが略ゼロとなる。このとき、 Dフリップフロップ（28)のクロック入力端子（CLK) に図 1 9 (B)に示す駆動信号 V_Gの立ち下がりエッジ（矢印）が入力されると同時に、信号入力端子 (D)に電流検出用コンパレータ（27)からの高い電圧（H)レべルの電流検出信号 V_CPが入力されるので、信号出力端子（Q)から出力される信号

19 (C)に示すように高い電圧（H)レベルに保持される。したがって、重負荷〜通常負荷時は、間欠発振制御回路（71)が作動せず、図 1 9 (D)に示すように低い電圧（L)レベルの出力信号 V₅を発生するので、通常の発振動作が連続的に行われる。

負荷が軽くなり、軽負荷状態になると、図 1 9 (E)に示すように出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルが基準電源（26)の基準電圧 V_DTのレべルより高くなるため、レベルシフト用抵抗（.17， 18)の接続点の電圧 V_OCPは基準電源（26)の基準電圧 V_DTのレベルに到達せず、電流検出用コンパレータ（27)から低い電圧（L)レベルの電流検出信号 V_CPが出力される。図 19 (E)に示すように、レベルシフト用抵抗（Π, 18)の接続点の電圧 V_OCPが出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルに達すると、図 1 9 (B)に示すように駆動信号 V_Gの電圧レベルが高い電圧（H)レベルから低い電圧（L)レベルとなり、 MO S- F E T (3)がオンからオフに切り替わるため、図 1 9 (A)に示すように MOS- FET (3)に流れるドレイン電流 I_Dが略ゼロとなる。このとき、 Dフリップフロップ（2 8)のクロック入力端子（CLK)に図 1 9 (B)に示す駆動信号 V_Gの立ち下がりエッジ

(矢印）が入力されると同時に、 Dフリップフロップ（28)の信号入力端子 (D)に電流検出用コンパレー夕（27)からの低い電圧（L)レベルの電流検出信号 V_CPが入力されるので、 Dフリップフロップ（28)の信号出力端子（Q)から出力される信号の電圧レベルが図 1 9 (C)に示すように高い電圧（H)レベルから低い電圧 (L)レベルに切り替えられ、間欠発振制御回路（71)が駆動される。これにより、図 19 (D)に示すように駆動信号 V_Gの発振周期よりも十分長い周期で一定期間 t_Bだけ高い電圧（H)レベルの信号 V₅が間欠発振制御回路（71)から出力され、 O Rゲート（21)から出力される信号 V₃が一定期間 t_Bだけ高い電圧（H)レベルとなるので、リセット優先型 R- Sフリップフロップ（72)から MOS- FET(3)のゲ —ト端子に一定期間 t_Bだけ低い電圧（L)レベルの駆動信号 V_eが付与される。したがって、軽負荷時は駆動信号の発振周期よりも十分長い周期で一定期間 t_B だけ MOS- FET (3)のオン ·オフ動作が停止する間欠発振動作となる。

図 18に示す実施の形態では、 MO S- F E T (3)に流れるドレイン電流 I _Dが小さい軽負荷状態のときは、 Dフリップフ口ップ（28)の出力信号 V_LDが低い電圧 (L)レベルとなり、間欠発振制御回路（71)により駆動信号の発振周期よりも十分長い周期で一定期間 t _Bだけ MO S- F E T (3)のオン ·オフ動作が停止する間欠発振動作に切り替わるので、 M〇S_FET(3)のスィツチング回数が極端に減少する。これにより、軽負荷時でのスイッチング損失が大幅に低減され、広い負荷の範囲でスィツチング電源装置の変換効率を向上することができる。

図 2〜図 18に示す各実施の形態の他励式フライバック型 DC— DCコンパ一夕では、トランス（2)の 1次卷線（2a)又は MO S-FET(3)に流れる電流 I _Dを電 , 流検出用抵抗（9)により負電圧として検出し、レベルシフト用抵抗（17, 18)の接続点の電圧 V_OGPを過電流制限用コンパレー夕（19)、電流モード制御用コンパレー夕（20)及び電流検出用コンパレ一夕（27)の反転入力端子 (-)に入力する形態を示したが、図 20に示すようにトランス（2)の 1次巻線（2a)又は MOS- FET(3) に流れる電流 I_Dを電流検出用抵抗（9)により正電圧として検出し、この検出電圧 V_OCTを過電流制限用コンパレ一夕（19)、電流モード制御用コンパレ一夕（20)及び電流検出用コンパレータ（27)の非反転入力端子（+)に直接入力してもよい。図 20に示す実施の形態の他励式フライバック型 DC— DCコンバータでは、図 2 1 (B)に示すように MO S - F E T (3)のゲ一ト端子に付与される駆動信号 V_Gが低い電圧（L)レベルから高い電圧（H)レベルとなり、 MOS- FET(3)がオン状態になると、図 21 (A)及び（D)に示すように MOS- F ET (3)に流れるドレイン電流 I Dが直線的に増加すると共に電流検出用抵抗（9)の検出電圧 V。_CPも直線的に上昇する。重負荷〜通常負荷状態のときは、図 21 (D)に示すように出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルが基準電源（26)の基準電圧 V_DT のレベルよりも高いため、電流検出用抵抗（9)の検出電圧 Voceが基準電源（26)の基準電圧 V_DTのレベルを超えて直線的に上昇する。このため、電流検出用コンパレー夕（27)から高い電圧（H)レベルの電流検出信号 V_CPが出力される。そして、図 21 (D)に示すように電流検出用抵抗（9)の検出電圧 V。_CPが出力電圧検出回路 (7)からの検出信号 V_FBの電圧レベルに達すると、図 21 (B)に示すように MO S - F E T (3)のゲ一ト端子に付与される駆動信号 V_Gが高い電圧（H)レベルから低い電圧（ L )レベルとなり、 M〇 S - F E T (3)がオン状態からオフ状態に切り替えられるため、図 21 (A)に示すように MOS- FET (3)に流れるドレイン電流 I_Dが略ゼロとなる。このとき、 Dフリップフロップ（28)のクロック入力端子（CL K)に図 21 (B)に示す駆動信号 V_Gの立ち下がりエッジ（矢印）が入力されると同時に、信号入力端子 (D)に電流検出用コンパレー夕（27)からの高い電圧（H)レベルの電流検出信号 V_CPが入力されるので、信号出力端子 (Q)から出力される信号 V_LDの電圧レベルが図 2 1 (C)に示すように高い電圧（H)レベルに保持される。したがって、重負荷〜通常負荷時はパルス発生器（Π)から出力されるパルス信号 ν_Λの周期が短くなるので、 MOS- FET(3)のオフ期間が短縮され、発振周波数が増加する。

また、軽負荷状態のときは、図 2 1 (D)に示すように出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルが基準電源（26)の基準電圧 V_DTのレベルより低くなるため、電流検出用抵抗（9)の検出電圧 V。_CPは基準電源（26)の基準電圧 V_DTのレベルには到達しない。このため、電流検出用コンパレ一夕（27)からは低い電圧 (L)レベルの電流検出信号 V_CPが出力される。図 2 1 (D)に示すように、電流検出用抵抗（9)の検出電圧 V。_CPが出力電圧検出回路（7)からの検出信号 V_FBの電圧レベルに達すると、図 2 1 (B)に示すように駆動信号 V_Gの電圧レベルが高い電圧（H)レベルから低い電圧（L)レベルとなり、 MOS- FET(3)がオン状態からオフ状態に切り替わるため、図 2 1 (A)に示すように MOS- FET(3)に流れるドレイン電流 I Dが略ゼロとなる。このとき、 Dフリップフロップ（28)のクロック入力端子（CLK)に図 2 1 (B)に示す駆動信号 V_Gの立ち下がりエッジ（矢印）が入力されると同時に、 Dフリップフロップ（28)の信号入力端子（D)に電流検出用コンパレー夕（27)からの低い電圧（L)レベルの電流検出信号 V_CPが入力されるので、 Dフリップフロップ（28)の信号出力端子（Q)から出力される信号 V_LDの電圧レベルが図 21 (C)に示すように高い電圧（H)レベルから低い電圧（L)レベルに切り替えられる。したがって、軽負荷時はパルス発生器（22)から出力されるパルス信号 V₄の周期が長くなるので、 MOS-FET(3)のオフ期間が延長され、発振周波数が低下する。

図 20に示す実施の形態では、図 2〜図 18の各実施の形態で示したレベルシフト用抵抗（Π, 18)が不要となるので、図 2〜図 18に示す各実施の形態に比較して制御回路（8)の構成を簡略化できる利点がある。なお、スイッチング電流を検出する手段としてはマイナス検出（図 2〜図 18) とプラス検出（図 20) があり、マイナス検出とプラス検出はスイッチング電源として一長一短がそれぞれにあるが、本発明の本質的なところではなく、マイナス検出及びプラス検出の双方に本発明を適用することが可能である。

本発明の実施態様は前記の各実施の形態に限定されず、以下のように更に種々の変更が可能である。

[1] 前記の各実施の形態では、出力整流平滑回路（6)の直流出力電圧 V_OUTの検出信号 V_FBを 2次側の出力電圧検出回路（7)からフォト力ブラ（14)の発光素子（14 a)及び受光素子（Ub)を介して 1次側に伝達する形態を示したが、図 22に示すように出力電圧検出回路（7)及びフォトカブラ（14)を省略し、フォト力ブラ Q4) を構成する受光素子（14b)の代わりに制御回路（8)の駆動電圧以上のツエナ電圧を有するツエナダイォ一ド（81)を接続してトランス（2)の駆動巻線（2c)側で出力整流平滑回路（6)の直流出力電圧 V_OUTの検出信号 V_FBとして検出してもよい。即ち、図 22に示す実施の形態では、トランス（2)の 2次巻線（2b)の電圧に比例する電圧が駆動巻線（2c)に発生するため、駆動巻線（2c)側に発生する直流電圧 V_INは 2 次卷線（2b)側に発生する直流出力電圧 V_OUTに比例する。したがって、 2次卷線 (2b)側の直流出力電圧 V_QUTの変化分を駆動巻線（2c)側で検出できるので、出力電圧検出回路（7)及びフォトカブラ（14)が不要となり、 2次側の回路構成を簡略化することが可能となる。

[2] 前記の各実施の形態では、トランス（2)の 1次巻線（2a)又は M OS- FET (3)と直列に電流検出用抵抗（9)を接続してトランス（2)の 1次巻線（2a)又は MO S-F ET(3)に流れる電流 I _Dを負電圧又は正電圧として検出する形態を示したが、図 23に示すようにトランス（2)の 1次巻線（2a)側の閉回路に流れる電流 I_D を分流する分流手段としての電流検出端子（92)を有するセンス MO S-F E T (9 1)をスィツチング素子として使用し、電流検出端子（92)に流れる電流を電流検出' 用抵抗（9)により電圧に変換して検出してもよい。

[3] 図 9に示す実施の形態では、 Dフリップフロップ（50， 51)を 2段直列に接続し、軽負荷時に MOS-FET (3)のドレイン一ソース端子間電圧 V_DSの 2回目の最小電圧点で M 0 S - F E T (3)をターンオンさせる形態を示したが、 Dフリツプフ口ップ（50)を 3段以上直列に接続し、軽負荷時に MO S - F E T (3)のドレイン—ソース端子間電圧 V_DSの 3回目以降の最小電圧点で M〇 S- F E T (3)を夕一ンオンさせてもよい。この場合は、軽負荷時に MOS- FET(3)のゲート端子に付与される駆動信号 V_eの発振周波数が更に低下するので、軽負荷時でのスィッチング損失を更に低減することが可能となる。

[4] また、図 1 6に示す実施の形態についても同様に、基準電源（26)、電流検出用コンパレー夕 ΪΊ)及び Dフリップフ口ップ（28)を並行して 3組以上設け、軽負荷時に MO S- F ET (3)のゲート端子に付与される駆動信号 V_Gの発振周波数を負荷の状態に応じて更に細密に制御してもよい。

[5] 更に、図 24に示すように、図 1 6に示す実施形態の他励式フライバック型 D C— D Cコンバ一夕に図 9に示す実施の形態のボトム検出回路（41)とボトムスキップ制御回路（42)を設けてもよい。即ち、図 24に示す実施の形態の他励式フライバック型 DC— DCコンバータは、 MOS- FET(3)のオフ期間中にトランス（2)の駆動巻線（2c)に発生するリンギング電圧により MOS- FET(3)のドレインーソース端子間電圧 V_DSの最小電圧点を検出するポトム検出回路（41)と、双方の Dフリップフロップ（28, 63)の各出力信号 V_LD1, V_LD2 (図 2 5 (D)及び (E)に図示）が共に高い電圧（H)レベルのときにボトム検出回路（41)により検出された最初の最小電圧点で MO S- F E T (3)を夕一ンオンさせ、一方及び他方の Dフリップフロップ（28, 63)の各出力信号 V_LD1， V_LD2がそれぞれ低い電圧（L)レベル、高い電圧（H)レベルのときにボトム検出回路（41)により検出された 2回目の最小電圧点で M OS- FET (3)をターンオンさせ、双方の Dフリップフロップ (28, 63)の各出力信号 VL_D1, VL_D2が共に低い電圧（L)レベルのときにボトム検出回路（41)により検出された 3回目の最小電圧点で MO S- F ET (3)をターンオンさせるボトムスキップ制御回路（42)とを図 1 6に示す実施の形態の制御回路（8) 内に設けたものである。図 24に示すボトムスキップ制御回路（42)は、直列に接続された第 1〜第 3の Dフリップフロップ（50, 51, 54)と、第 1の Dフリップフ口ップ（50)の出力信号 V _DF1と一方の Dフリップフロップ（28)の出力信号 V _LD1との論理積信号を出力する第 1の ANDゲート（52)と、第 2の Dフリップフロップ（51 )の出力信号 V _DF2と他方の Dフリップフロップ（63)の出力信号 V _LD2との論理積信号を出力する第 2の ANDゲート（55)と、パルス発生器（22)のパルス信号 V₄と第 3の Dフリップフ口ップ（54)の出力信号 V_DF3と第 1及び第 2の ANDゲ一ト（52， 55)の論理積信号

との論理和信号 V_ORを出力する◦ Rゲート（53)とから構成される。即ち、図 24に示すボトムスキップ制御回路（4 2)は、重負荷〜通常負荷時は、図 2 5 (D)及び（E)に示すように双方の Dフリツプフロップ（28, 63)から高い電圧（H)レベルの出力信号 V_LD1, V_LD2が出力されるので、第 1及び第 2の ANDゲート（52, 55)から出力される論理積信号 Υ_Λ _D2はそれぞれ第 1及び第 2の Dフリップフロップ（50, 51)の各出力信号 V_DF1, V_D _F2と同一となる。一方、第 1の Dフリップフロップ（50)からは図 25 (C)に示すボトム検出回路（41)の出力信号 V_BDの最初の立ち下がりエッジに同期して高い電圧（H)レベルまで上昇する単発パルス状の出力信号 V_DF1が発生するので、第 2 及び第 3の Dフリップフロップ（51, 54)の出力信号 V_DF2, V_DF3は低い電圧（L)レベルを保持する。したがって、 ORゲ一ト（53)から高い電圧（H)レベルの単発パルス状の論理和信号 V_ORがボトム検出回路（41)の出力信号 V_BDの最初の立ち下がりエッジに同期して出力されるので、重負荷〜通常負荷時はボトム検出回路（41) により検出された最初の最小電圧点で MOS-FET (3)をターンオンさせることができる。また、軽負荷時は、図 2 5 (D)及び（E)に示すように一方及び他方の Dフリップフロップ（28, 63)からそれぞれ低い電圧（L)レベル、高い電圧（H)レベルの出力信号 Vu^, V_LD2が出力されるので、第 1の ANDゲート（52)から出力される論理積信号は低い電圧（L)レベルとなる。一方、第 2の Dフリツプフ口ップ（51)からは図 2 5 (C)に示すボトム検出回路（41)の出力信号 V_BDの 2 回目の立ち下がりエッジに同期して高い電圧（H)レベルまで上昇する単発パルス状の出力信号 V_DF2が発生し、第 2の ANDゲート（55)の論理積信号 VAD2が出力信号 V_DF2と同一となるので、 ORゲート（53)から高い電圧（H)レベルの単発パルス状の論理和信号 VCJ_Rがボトム検出回路（41)の出力信号 V_BDの 2回目の立ち下がりエッジに同期して出力される。これにより、軽負荷時はボトム検出回路（41) により検出された 2回目の最小電圧点で MO S-F ET (3)をターンオンさせることができる。更に、極軽負荷時は、図 2 5 (D)及び（E)に示すように双方の Dフリップフロップ（28, 63)から低い電圧（L)レベルの出力信号 V_LM， V_LD2が出力されるので、第 1及び第 2の ANDゲ一ト（52, 55)から出力される論理積信号

VAD₂は共に低い電圧（L)レベルとなる。一方、第 3の Dフリップフロップ（54) からは図 2 5 (C)に示すボトム検出回路（41)の出力信号 V_BDの 3回目の立ち下がりエッジに同期して高い電圧（H)レベルまで上昇する単発パルス状の出力信号 V D_F3が発生するので、 ORゲート（53)から高い電圧（H)レベルの単発パルス状の論理和信号 V_ORがポトム検出回路（41)の出力信号 V_BDの 3回目の立ち下がりエツジに同期して出力される。これにより、極軽負荷時はボトム検出回路（41)により検出された 3回目の最小電圧点で MO S-FET (3)を夕一ンオンさせることができる。したがって、図 24に示す実施の形態でも図 16に示す実施の形態と同様に、軽負荷時及び極軽負荷時において図 25 (B)に示すように MOS- FET(3) のゲート端子に付与される駆動信号 V_Gの発振周波数がそれぞれ異なる 2つの周波数で低下するので、 MO S- F E T (3)の駆動信号 V_Gの発振周波数をより細密に制御してスイッチング電源装置の変換効率を更に向上することができる。勿論、基準電源（26)、電流検出用コンパレータ（27)及び Dフリップフロップ（28)を並行して 3組以上設けると共に、 Dフリップフロップ（50)を 4段以上直列に接続して、駆動信号 V_eの発振周波数を軽負荷の程度に応じてそれぞれ異なる 3種類以上の周波数で低下させることも可能である。

[6] 前記の各実施の形態では、 MOS- FET(3)のオン期間とオフ期間を個別に制御する制御方式及びトランス（2)のフライバックエネルギの放出が完了した時点で MOS- FET(3)をオンする擬似共振制御方式（RCC方式）に本発明を適用した形態を示したが、オン ·デューティを制御する一般的な PWM (パルス幅変調）制御方式でも構わない。

[7] 更に、他励式フライバック型 DC— DCコンバータに限定されず、直流電源に接続され且つ制御回路に駆動用電力を供給する駆動電源回路を備えた他励式のフォワード型 DC— DCコンパ一夕や共振型 D C— D Cコンバ一タ等の他のスィツチング電源装置にも本発明を適用できる。

本発明によれば、スィッチング素子がオンからオフに切り替わる時点で 2次側に接続される負荷の状態の判定を行うので、誘導ノイズ等の外来ノイズの影響を受けにくく、最少の部品点数で 2次側の負荷の状態を 1次側にて正確且つ確実に検出することができる。したがって、その検出出力に基づいて最適な発振動作に切り替えることにより、スィツチング電源装置の変換効率を向上することが可能となる。産業上の利用可能性

本発明は、マイクロコンピュータ等の大規模な指令装置を備えた携帯型電話器 (PHS等）やノート型パーソナルコンピュータ等の小型電子機器用の ACァダプ夕に適用できる。

Claims

請求の範囲

1 . 直流電源と、該直流電源に対して直列に接続されたトランスの 1次巻線及びスィツチング素子と、前記トランスの 1次卷線又は前記スィツチング素子に流れる電流を検出する電流検出手段と、前記トランスの 2次巻線に接続され且つ直流出力電圧を発生する出力整流平滑回路と、前記直流出力電圧が略一定となるように前記スイッチング素子のオン ·オフ期間を制御する駆動信号を発生する制御回路とを備えたスィツチング電源装置において、

前記制御回路は、前記電流検出手段の検出信号の電圧レベルと基準電圧のレべルとを比較して第 1の電圧レベル又は第 2の電圧レベルの電流検出信号を出力する電流比較手段と、前記スィツチング素子のオンからオフへの切り替え時に前記スィツチング素子の制御端子に付与される前記駆動信号のエッジを検出するエツジ検出手段と、該エッジ検出手段が前記駆動信号のエッジを検出したときに前記電流比較手段から前記電流検出信号を取り込んで出力信号を発生する負荷判定手段とを有し、該負荷判定手段の出力信号が前記第 1の電圧レベルのときに軽負荷状態と判断し、前記負荷判定手段の出力信号が前記第 2の電圧レベルのときに軽負荷より重い状態と判断することを特徴とするスイッチング電源装置。

2 . 前記制御回路は、前記負荷判定手段の出力信号が前記第 1の電圧レベルのときに前記駆動信号の発振周波数を低下させ、前記負荷判定手段の出力信号が前記第 2の電圧レベルのときに前記駆動信号の発振周波数を増加させる発振制御手段を有する請求項 1に記載のスィツチング電源装置。

3 . 前記制御回路は、前記負荷判定手段の出力信号の電圧レベルが切り替わるときに前記電流検出手段の検出信号の電圧ピーク値が変動する方向と同一の方向に前記電流比較手段の基準電圧のレベルを変更するか又は前記電流検出手段の検出信号の電圧ピーク値が変動する方向とは逆の方向に前記検出信号の電圧レべルを変更する電圧レベル変更手段を有する請求項 1又は 2に記載のスィツチング

4 . 前記制御回路は、前記スイッチング素子のオフ期間中に前記スィッチング素子の両主端子間電圧の最小電圧点を検出するボトム検出手段と、前記負荷判定手段の出力信号が前記第 2の電圧レベルのときに前記ポトム検出手段により検出された最初の前記最小電圧点で前記スィツチング素子を夕一ンオンさせ、前記負荷判定手段の出力信号が前記第 1の電圧レベルのときに前記ボトム検出手段により検出された 2回目以降の前記最小電圧点で前記スィツチング素子をターンォ

°制御手段とを有する請求項 1〜 3の何れか 1項に記載の

5 . 前記ボトム検出手段は、前記スイッチング素子のオフ期間中に前記トランスの駆動巻線に発生するリンギング電圧をパルス列電圧に変換する波形整形手段を有し、前記パルス列電圧の立ち下がりエッジを前記スィツチング素子の両主端子間電圧の最小電圧点として検出する請求項 4に記載のスイッチング電源装置

6 . 前記電流比較手段、前記ェッジ検出手段及び前記負荷判定手段が複数個設けられ、複数の前記電流比較手段はそれぞれ異なる基準電圧のレベルで前記電流検出手段の検出信号の電圧を比較し、複数の前記負荷判定手段からそれぞれ出力される前記第 1の電圧レベルの出力信号により、前記駆動信号の発振周波数をそれぞれ異なる複数の周波数で低下させる請求項 1〜 5の何れか 1項に記載のス

7 . 前記制御回路は、前記負荷判定手段の出力信号が前記第 1の電圧レベルのとき、前記駆動信号の発振周期よりも十分長い周期で一定期間だけ前記スイツチング素子のオン ·オフ動作を停止させる間欠発振制御手段を有する請求項 1又は 3に記載のスィツチング電源装置。

8 . 前記エツジ検出手段及び前記負荷判定手段を Dフリップフ口ップで構成した請求項 1〜 7の何れか 1項に記載のスィツチング電源装置。

9 . 前記直流電源に接続され且つ起動時に前記制御回路へ駆動用電力を供給する起動手段と、前記トランスの 1次巻線及び 2次巻線と電磁的に結合する駆動巻線と、該駆動巻線に接続され且つ前記制御回路を駆動する直流電圧を出力する補助整流平滑回路とを備えた請求項 1〜 8の何れか 1項に記載のスィツチング電

1 0 . 前記直流電源に接続され且つ前記制御回路に駆動用電力を供給する駆動電源回路を備えた請求項 1〜 8の何れか 1項に記載のスィツチング電源装置。

1 1 . 前記スイッチング素子は、前記卜ランスの 1次巻線側の閉回路に流れる電流を分流する分流手段を有し、該分流手段により分流した電流を電流検出手段により検出する請求項 1〜 1 0の何れか 1項に記載のスィツチング電源装置。