WO2011122314A1 - 擬似共振スイッチング電源装置 - Google Patents

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WO2011122314A1
WO2011122314A1 PCT/JP2011/055878 JP2011055878W WO2011122314A1 WO 2011122314 A1 WO2011122314 A1 WO 2011122314A1 JP 2011055878 W JP2011055878 W JP 2011055878W WO 2011122314 A1 WO2011122314 A1 WO 2011122314A1
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width
circuit
signal
voltage
switching
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PCT/JP2011/055878
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English (en)
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建 陳
孝二 園部
宏志 丸山
Original Assignee
富士電機システムズ株式会社
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
    • H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
    • H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
    • H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
    • H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/33507—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of the output voltage or current, e.g. flyback converters
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a quasi-resonant switching power supply, and more particularly to a quasi-resonant switching power supply that performs bottom skip control in accordance with a load state.
  • the switching frequency increases as the load becomes lighter. For this reason, the switching loss of the power device increases at the time of a light load and the conversion efficiency is lowered, and particularly when the load is 50% or less of the rated load, the conversion efficiency is significantly reduced. Moreover, the increase in the switching loss causes excessive heat generation of the power device.
  • Patent Document 1 proposes a technique for suppressing a monotonous increase in operating frequency at light load.
  • bottom skip control is executed by detecting the peak value of the switching current flowing through the switching element.
  • the light load of the load is detected based on the peak value of the switching current, and when the load is heavy, the switching element is turned on at the timing of the first bottom in the resonance waveform, and at the light load, not the first bottom but a later time
  • the switching element is turned on at the bottom timing (bottom skip).
  • the number of bottom skips in this bottom skip control is set to be larger as the load is lighter, thereby suppressing an increase in frequency at light load.
  • Patent Document 2 a technique for determining the weight of a load by comparing the ON width of the switching element with a reference time and controlling the switching frequency of the switching element to a frequency suitable for the state of the load based on the determination result is disclosed in Patent Document 2, for example. Has been proposed by.
  • the switching power supply device described in Patent Document 1 requires a switching current detection circuit, so that the configuration is complicated, and it is difficult to accurately detect the peak value of the switching current. It has the problem of becoming. Further, since the technique described in Patent Document 2 changes the switching frequency by controlling a VCO (voltage controlled oscillator), the technique is applied to a quasi-resonant switching power supply device in which the switching frequency cannot be directly controlled by a VCO or the like. Has the problem of being unable to.
  • VCO voltage controlled oscillator
  • the present invention provides a quasi-resonant switching power supply device that can detect a load state with high accuracy on the primary side without providing a switching current detection circuit and can realize appropriate bottom skip control. It is intended to provide.
  • the present invention relates to a quasi-resonant switching power supply device that turns on a switching element at a timing when a resonance voltage exhibits a bottom, using an inductance of a primary winding of a transformer and a resonance phenomenon of a resonance capacitor.
  • An on-width detection circuit that detects a width; and a bottom generation frequency determination circuit that determines the number of times the bottom of the resonance voltage is generated based on the on-width, at a timing when the determined number of bottoms occurs.
  • a quasi-resonant switching power supply device is provided, wherein the switching element is turned on.
  • the on-width detection circuit may be configured to detect a generation period of a driving signal for the switching element as the on-width.
  • the bottom generation frequency determination circuit determines the number of bottom generations up to N by providing means for comparing the ON width with N to 2N ⁇ 2 (N is an integer of 2 or more) predetermined reference times. Can do.
  • N is an integer of 2 or more predetermined reference times. Can do.
  • the number of the reference times is used only to determine one of the two types of specific bottom occurrence times as necessary, or the specific number of bottom times M It is set to be used for the determination of any of (M + 1) and the determination of either M or (M ⁇ 1).
  • the on-width detection circuit is configured to convert the on-width into a corresponding voltage and output the voltage, and the bottom occurrence count determination circuit is performed once during an on period including a timing at which the switching element is turned on or turned off.
  • An up / down counter that performs a count operation and outputs the count value as the number of occurrences of the bottom, and a reference voltage corresponding to the N to 2N ⁇ 2 reference times based on the count value of the up / down counter
  • a reference voltage selector that selects and outputs a first reference voltage serving as a determination reference for decreasing the number of bottom occurrences and a second reference voltage serving as a determination reference for increasing the number of bottom generations; Based on the comparison between the voltage corresponding to the ON width and the first and second reference voltages, the number of bottom occurrences is reduced.
  • the up / down counter includes a circuit for detecting a switching period and a circuit for lowering the upper limit of the count value so that the switching period does not exceed a predetermined minimum switching period, if necessary.
  • the present invention also provides a quasi-resonant switching power supply apparatus that turns on a switching element at a timing when a resonance voltage exhibits a bottom, using an inductance of a primary winding of a transformer and a resonance phenomenon of a resonance capacitor.
  • An on / off width detecting circuit for detecting the on / off width of the power source, and a bottom generation frequency determination circuit for determining the frequency of occurrence of the bottom of the resonance voltage based on the on / off width, wherein the determined number of bottoms has occurred.
  • a quasi-resonant switching power supply device is provided, wherein the switching element is turned on at a timing.
  • the on / off width detection circuit may be configured to detect a period from the time when the drive signal of the switching element is generated to the time when the resonance voltage exhibits the first bottom as the on / off width.
  • the bottom generation frequency determination circuit determines the number of bottom generations up to N by providing means for comparing the on / off width with N to 2N ⁇ 2 (N is an integer of 2 or more) predetermined reference times. it can. In this case, the number of the reference times is used only to determine one of the two types of specific bottom occurrence times as necessary, or the specific number of bottom times M The number is set so as to be used for any determination of (M + 1) and any of M and (M ⁇ 1). Furthermore, it is possible to provide means for forcibly turning on the switching element when the resonance voltage does not exhibit the second bottom within a predetermined time from the time when the resonance voltage exhibits the first bottom.
  • the on-width detection circuit is configured to convert the on-width into a corresponding voltage and output the voltage, and the bottom occurrence count determination circuit is performed once during an on period including a timing at which the switching element is turned on or turned off.
  • An up / down counter that performs a count operation and outputs the count value as the number of occurrences of the bottom, and a reference voltage corresponding to the N to 2N ⁇ 2 reference times based on the count value of the up / down counter
  • a reference voltage selector that selects and outputs a first reference voltage serving as a determination reference for decreasing the number of bottom occurrences and a second reference voltage serving as a determination reference for increasing the number of bottom generations; Based on the comparison between the voltage corresponding to the ON width and the first and second reference voltages, the number of bottom occurrences is reduced.
  • the up / down counter includes a circuit for detecting a switching period and a circuit for lowering the upper limit of the count value so that the switching period does not exceed a predetermined minimum switching period, if necessary.
  • the present invention it is possible to detect the load state with high accuracy on the primary side without providing a switching current detection circuit, and to realize appropriate bottom skip control, thereby reducing cost and reliability. Can be improved.
  • FIG. 1 is a circuit diagram showing an embodiment of a current mode quasi-resonant switching power supply device according to the present invention.
  • FIG. It is a circuit diagram which shows the structural example of a switching width bottom control circuit. It is a block diagram which shows the structural example of a switching width generation circuit. It is a block diagram which shows the other structural example of a switching width generation circuit. It is a time chart explaining operation
  • FIG. 14 is a circuit diagram illustrating a specific configuration example of a first counter block illustrated in FIG. 13.
  • FIG. 14 is a circuit diagram illustrating a specific configuration example of a second counter block illustrated in FIG. 13.
  • FIG. 14 is a circuit diagram illustrating a specific configuration example of a second counter block illustrated in FIG. 13.
  • FIG. 14 is a circuit diagram illustrating a specific configuration example of a reference voltage selector illustrated in FIG. 13. It is explanatory drawing which illustrated the relationship between the number of bottom skips when an output electric power (load level) falls and increases, and an on-off width.
  • 6 is a graph illustrating the relationship between output power and switching frequency when the resonance period is set to 2 ⁇ s. 6 is a graph illustrating the relationship between output power and on / off width when the resonance period is set to 2 ⁇ s. 6 is a graph illustrating the relationship between output power and switching frequency when the resonance period is set to 3.5 ⁇ s. 6 is a graph illustrating the relationship between output power and on / off width when the resonance period is set to 3.5 ⁇ s. It is a circuit diagram which illustrated the composition of the minimum frequency limiting circuit.
  • FIG. 1 is a circuit diagram showing an embodiment of a current mode quasi-resonant switching power supply device according to the present invention.
  • the transformer T1 has a primary winding P1, a secondary winding S1, and an auxiliary winding P2.
  • the primary winding P1 has one end connected to the input terminal Ti and the other end connected to the drain of the MOSFET that is the switching element Qa.
  • the secondary winding S1 has one end connected to the output terminal To via the diode D1, and the other end connected to the ground point.
  • One end of the auxiliary winding P2 is connected to a ZCD terminal which is an input terminal for zero current detection in the switching control circuit 1 described later, and the other end is connected to a ground point.
  • a smoothing capacitor Ci is provided between the input terminal Ti and the ground point, a smoothing capacitor Co is provided between the output terminal To and the ground point, and a resonance capacitor Cr is provided between the drain of the switching element Qa and the ground point.
  • Each is connected.
  • a voltage dividing circuit composed of resistors Ro1 and Ro2 is connected between the output terminal To and the ground point, and a resistor Rs is connected between the source of the switching element Qa and the ground point.
  • the switching control circuit 1 includes a bottom detection circuit 3, a switching width bottom control circuit 5, an OR circuit 7, a one-shot circuit 9, a restart circuit 11, a flip-flop 13, a drive circuit 15, and a comparison circuit 17.
  • the switching control circuit 1 is configured as a semiconductor integrated circuit.
  • the bottom detection circuit 3 generates a bot signal when detecting the bottom (minimum state) based on the output voltage of the auxiliary winding P2 applied to the ZCD terminal, and outputs the bot signal to the switching width bottom control circuit 5.
  • the switching width bottom control circuit 5 has a configuration illustrated in FIG.
  • the switching width generation circuit 51 provided in the switching width bottom control circuit 5 has a configuration illustrated in FIG. 3 or FIG.
  • the switching width generation circuit 51 shown in FIG. 3 receives the drv signal and outputs the drv signal as a ts signal.
  • the switching width generation circuit 51 includes a reference on width generation circuit 511.
  • the reference on-width generating circuit 511 is configured to generate a ts ⁇ ref1 signal and a ts ⁇ ref2 signal having a predetermined time width synchronized with the set signal.
  • the switching width generation circuit 51 shown in FIG. 4 includes a flip-flop 513 and a reference on / off width generation circuit 515.
  • the flip-flop 513 inputs the set signal and the bot signal to the set terminal and the reset terminal, respectively, and outputs the ts signal from the output terminal Q.
  • the reference on / off width generation circuit 515 is configured to generate a ts ⁇ ref1 signal and a ts ⁇ ref2 signal synchronized with the set signal, similarly to the reference on width generation circuit 511 shown in FIG. 3. As will be described later, the ts ⁇ ref1 signal and the ts ⁇ ref2 signal are used as a comparison reference with respect to the time width of the ts signal.
  • FIG. 5 shows a time chart for explaining the operation of the switching power supply according to the present embodiment. This time chart is obtained when the switching width generation circuit 51 shown in FIG. 3 is applied.
  • the OR circuit 7 outputs a bot - out signal from the switching width bottom control circuit 5 or a restart signal from the restart circuit 11.
  • the one-shot circuit 9 is triggered by the front edge of any of the above signals to form a set signal, for example, a pulse signal having a pulse width of 300 ns, and the set priority flip-flop 13 is set by the set signal.
  • the drive circuit 15 outputs a drive signal based on the drv signal from the output terminal OUT, and turns on the switching element Qa.
  • the primary winding P1 of the transformer T1 which is an inductor, starts to store energy.
  • the voltage across the resistor Rs connected in series to the switching element Qa that is, the voltage corresponding to the current flowing through the switching element Qa is input to one input terminal of the comparison circuit 17 via the IS terminal
  • the output voltage of the voltage dividing circuit composed of the resistors Ro1 and Ro2, that is, the voltage divided by the voltage Vo at the output terminal To is input to the feedback circuit 19.
  • the feedback circuit 19 amplifies the difference between the divided voltage Vo and a reference voltage (not shown) to generate a feedback signal corresponding to the error signal, and this feedback signal is connected to the other input terminal of the comparison circuit 17 via the FB terminal. Is input.
  • the flip-flop 13 When the voltage across the resistor Rs exceeds the voltage value of the feedback signal output from the feedback circuit 19, the flip-flop 13 is reset by the reset signal output from the comparison circuit 17.
  • the drv signal When the flip-flop 13 is reset, the drv signal is turned off (becomes L (Low) level) and the switching element Qa is turned off, so that the energy accumulated in the primary winding P1 of the transformer T1 is the secondary winding. It will be emitted to the line S1 side. During this energy release period, a constant voltage is applied to the switching element Qa.
  • the resonance circuit including the resonance capacitor Cr and the primary winding P1 of the transformer T1 starts a resonance operation.
  • the auxiliary winding P2 of the transformer T1 generates a voltage corresponding to the resonance voltage of the resonance circuit and applies this voltage to the ZCD terminal.
  • the bottom detection circuit 3 includes a comparison circuit that compares the voltage applied to the ZCD terminal with a reference voltage close to 0 V, and when the applied voltage becomes lower than the reference voltage, the applied voltage shows the first bottom.
  • the first pulse signal (bot signal) having a pulse width of 200 ns is output to the switching width bottom control circuit 5 by determining that it is shown.
  • Switching width bottom control circuit 5 based on the first one of the bot signal bot - whether to output the out signal or bot based on subsequent bot signal - to determine outputs an out signal. That is, the switching width generation circuit 51 shown in FIG. 3 used as the switching width generation circuit of the switching width bottom control circuit 5 outputs the drv signal as the ts signal, and the reference on / off width generation circuit 511 synchronizes with the set signal. A ts ⁇ ref1 signal and a ts ⁇ ref2 signal are generated.
  • a period in which the ts signal is at the H level indicates the ON width ts of the switching element Qa.
  • the ON width ts of the switching element Qa represents the size of the load, and increases as the load is heavier (the output power increases) (see “On width control” described later). In “about”, Ton is used as a code representing the ON width instead of ts.)
  • the ts ⁇ ref1 signal and the ts ⁇ ref2 signal are used as a reference for comparing the on width ts, and are used for determining the magnitude of the load.
  • operation modes 1 to 4 are selected.
  • ts ⁇ ref1 is set larger than ts ⁇ ref2.
  • the ts signal is inverted by the inverter 52.
  • the tsb signal output from the inverter 52 is input to one input terminal of the AND circuit 53 and the NOR circuit 55, respectively.
  • the ts ⁇ ref2 signal is input to the other input terminal of the AND circuit 53
  • the ts ⁇ ref1 signal is input to the other input terminal of the NOR circuit 55, respectively.
  • FIG. 6 is a graph illustrating the relationship between the reference values ts - ref1 and ts - ref2 of the switching width, the operation mode, and the load Po.
  • the operation mode 1 is when the relationship of ts> ts ⁇ ref1 is established, that is, when the relationship of load of Po> Pa is established.
  • a reset - rsff signal is output from the circuit 55 and applied to the reset terminal of the reset priority RS flip-flop 57 to reset the reset priority RS flip-flop 57.
  • the loads Pa, Pb, Pc, and Pd shown in FIG. 6 are set to 60%, 50%, 40%, and 30% of the rated load, respectively.
  • Operation mode 2 is when the flip-flop 57 is reset and the relationship of ts ⁇ ts - ref1, ts> ts - ref2 is established, that is, the load relationship of Pa>Po> Pc is established.
  • the AND circuit 53 and the NOR circuit 55 do not output signals. That is, those output terminals are in the L level.
  • the operation mode 3 is when the relationship of ts ⁇ ts - ref2 is established, that is, when the relationship of load of Po ⁇ Pd is established.
  • the set - rsff signal is output from the AND circuit 53 shown in FIG. And applied to the set terminal of the flip-flop 57.
  • Operation mode 4 is when the flip-flop 57 is set and the relationship of ts ⁇ ts - ref1, ts> ts - ref2 is established, that is, the load relationship of Pb>Po> Pd is established.
  • the output terminals of the AND circuit 53 and the NOR circuit 55 are in the L level.
  • FIG. 7 summarizes the above operations in a table, and shows the switching-on width conditions, the number of bottoms, and the load region corresponding to each operation mode.
  • the bot - sel signal output from the flip-flop 57 becomes H level during the period shown in FIG.
  • the bot - sel signal is a signal for selecting the number of bottoms of the voltage (corresponding to the drain voltage of the switching element Qa at the time of resonance) output from the auxiliary winding P2 of the transformer T1. 1 is selected, and the bottom count 2 is selected at the H level.
  • the bot-sel signal is input to one input terminal of the AND circuit 61 via the inverter 59.
  • the bot signal is input to the delay circuit 63 and the set signal is input to the delay circuit 65.
  • the delay times of the delay circuits 63 and 65 are both set to 100 ns (1/2 of the pulse width of the bot signal).
  • the bot - dly signal output from the delay circuit 63 is input to the other input terminal of the AND circuit 61, the clock input terminal CLK of the D flip-flop 67, and one input terminal of the AND circuit 69, and the delay circuit 65.
  • the set ⁇ dly signal output from is input to the reset terminal R of the D flip-flop 67.
  • the output terminal of the AND circuit 61 is connected to one input terminal of the OR circuit 71, and the output terminal of the AND circuit 69 is connected to the other input terminal of the OR circuit 71.
  • a bot - out signal is output from the output terminal of the OR circuit 71.
  • the bot - out signal is at the H level.
  • the bot - out signal since the input to the one-shot circuit 9 via the OR circuit 7 shown in FIG. 1, the one-shot circuit 9 is triggered to output the set signal. As a result, the flip-flop 13 is set and the drv signal becomes H level, so that the switching element Qa is turned on.
  • t1 shows the first bottom generation time point of the drain voltage of the switching element Qa during resonance.
  • the drv signal becomes the H level at the time point t1
  • the switching element Qa is turned on.
  • the flip-flop 13 is reset by a reset signal from the comparison circuit 17 shown in FIG. With this reset, the switching element Qa is turned off.
  • the output terminal of the AND circuit 61 is fixed at the L level.
  • the D flip-flop 67 is supplied to the data input terminal D by the rear edge (falling edge) of the first bot - dly signal (the voltage Vdd (which is the power supply voltage of the switching control circuit 1 and indicates the H level). .)
  • Vdd which is the power supply voltage of the switching control circuit 1 and indicates the H level.
  • the one-shot circuit 9 shown in FIG. 1 is triggered to output the set signal. Accordingly, the flip-flop 13 is set and the switching element Qa is turned on. Thus, the switching element Qa is turned on at time t2 in FIG. 8 (time when the resonance voltage exhibits the second bottom). Thus, bottom skip control is performed at light load.
  • the D flip-flop 67 is reset by the front edge (rising edge) of the set - dly signal based on the set signal. With this reset, the Q ⁇ diff signal and the bot ⁇ out signal change from the H level to the L level.
  • the restart circuit 11 outputs a restart signal when the next set signal does not appear within a predetermined time (for example, 30 ⁇ s) after the set signal is output. Since this restart signal is input as a trigger signal to the one-shot circuit 9 via the OR circuit 7, the next set signal is output from the one-shot circuit 9. As a result, the flip-flop 13 is set, and the switching element Qa is forcibly turned on.
  • FIG. 9 shows a time chart for explaining the operation of the switching power supply device at this time.
  • the tsb signal, the ts ⁇ ref1 signal, and the ts ⁇ ref2 signal illustrated in FIG. 9 are output from the inverter 52 and the switching width generation circuit 51 illustrated in FIG. 2, respectively.
  • the tsb signal is a signal having a time width from the time when the set signal is generated to the time when the bot signal is generated, that is, the on / off width of the switching element Qa (see FIG. 8), and the ts ⁇ ref1 signal,
  • the ts ⁇ ref2 signal has a width as a determination reference signal with respect to its on / off width (see FIG. 6). Accordingly, in the operation mode 3, the set - rsff signal shown in FIG.
  • the ON width shown in FIG. 8 is too sensitive to changes in the input voltage (because it changes greatly when the input voltage changes), when the ON width control shown in FIG. As a result, even if the load does not need to be bottom skipped, there is a risk of bottom skipping. In this case, the efficiency may deteriorate.
  • the on / off width is less sensitive to changes in the input voltage than the on width. Therefore, the control of the on / off width shown in FIG. 9 has an advantage that it can easily cope with the above problem.
  • the reduction of the switching frequency is effective when the switching loss is more important than the conduction loss.
  • a control method whose input voltage dependency is somewhat weaker than the on-width control is also required.
  • the on / off width control is another important bottom skip control method that does not depend on the current detection resistor because the input voltage dependency is weaker than the on width control.
  • the on-time ratio D is calculated from a current value obtained by multiplying the current value increased from 0 on the primary side by N during the period when the switching element Qa is on (on width) and the switching element Qa is switched from on to off. Assuming that the current values of the currents flowing on the secondary side immediately after the change are equal, they are expressed as follows. Here, the time from when the switching element Qa switches from on to off until the secondary current becomes zero is defined as the off width.
  • Vo an output voltage
  • Vf a voltage drop of the diode D1.
  • the on-time ratio D is a constant from the equation (2), and the output power Po is proportional to the switching on width Ton from the equation (1). This is the basis for determining the magnitude of the load by detecting the ON width.
  • FIG. 11 shows a configuration example of a switching width bottom control circuit when using ts ⁇ ref1 to ts ⁇ ref3.
  • the switching width bottom control circuit 5 has a configuration according to the switching width bottom control circuit 5 shown in FIG.
  • the switching width generation circuit 51 ′ outputs the ts signal and the ts ⁇ ref1 to ts ⁇ ref3 signals.
  • the ts signal is inverted by the inverter 73.
  • the tsb signal output from the inverter 73 is input to one input terminal of each of the AND circuit 75, the NOR circuit 77, the AND circuit 79, and the NOR circuit 81.
  • the ts ⁇ ref1 signal is input to the other input terminal of the NOR circuit 77
  • the ts ⁇ ref2 signal is input to the other input terminal of the AND circuit 75 and the NOR circuit 81
  • the ts ⁇ ref3 signal is input to the other input terminal of the AND circuit 79.
  • the output terminal of the AND circuit 75 and the output terminal of the NOR circuit 77 are connected to the set terminal and the reset terminal of the flip-flop 83, respectively, and the output terminal of the AND circuit 79 and the output terminal of the NOR circuit 81 are the set terminal of the flip-flop 85. And a reset terminal.
  • the flip-flop 83 outputs the bot-sel12 signal that defines the transition from the bottom 1 in FIG. 10 (“i” in the bottom i in FIG. 10 means the bottom number i) to the bottom 2.
  • the flip-flop 85 outputs a bot-sel23 signal that defines the transition from the bottom 2 to the bottom 3 in FIG.
  • the bot-sel 12 signal is input to one input terminal of the AND circuit 91, inverted by the inverter 89, and then input to one input terminal of the AND circuit 93.
  • the bot-sel 23 signal is inverted by the inverter 87 and then input to the other input terminal of the AND circuit 91.
  • the output terminal of the AND circuit 91 is connected to one input terminal of the AND circuit 97.
  • the bot signal is delayed by the delay circuit 99 and input to the clock input terminal CLK of the D flip-flop 103 and the D flip-flop 105, and the other input terminal of the AND circuit 93 and one input of the AND circuit 95.
  • the signal is input to one input terminal of the terminal and AND circuit 107.
  • the output terminal Q of the D flip-flop 103 is connected to the other input terminal of the AND circuit 95 and the data input terminal D of the D flip-flop 105, and the output terminal Q of the D flip-flop 105 is connected to the other input terminal of the AND circuit 107. It is connected to the.
  • the output terminal of the AND circuit 93, the output terminal of the AND circuit 97, and the output terminal of the AND circuit 107 are connected to the first, second, and third input terminals of the OR circuit 109, respectively.
  • the set signal is delayed by the delay circuit 101 and input to the reset terminal R of the D flip-flops 103 and 105.
  • the switching width bottom control circuit 5 performs an operation according to the switching width bottom control circuit 5 shown in FIG. 2, a detailed description of the operation is omitted.
  • the switching width bottom control circuit 5 when the bot-sel12 signal is output from the flip-flop 83, the transition from the bottom 1 to the bottom 2 is executed, and the bot-sel23 signal is output from the flip-flop 85. When done, a transition from bottom 2 to bottom 3 is performed.
  • the above signals are not output from the flip-flops 83 and 85, the above transition is not performed, or the transition from the bottom 3 to the bottom 2 or the transition from the bottom 2 to the bottom 1 is performed.
  • the switching width generation circuit 51 ′ can also have a configuration similar to the configuration shown in FIGS.
  • the reference value ts ⁇ ref2 is shared for switching between the bottom times 1 and 2 and switching between the bottom times 2 and 3.
  • the four reference values ts ⁇ ref1 to ts ⁇ ref4 as shown in the graph of FIG. 12 showing another example of the relationship between the reference value of the switching width and the number of bottoms, the above-described sharing is avoided. It is also possible to do. When the load is further reduced, it is necessary to increase the number of bottoms in order to suppress the operating frequency.
  • the number of the reference values may be N to 2N ⁇ 2 in consideration of some sharing.
  • the maximum value of the number of reference values is that the two reference values when shifting from one bottom count to the next bottom count and when shifting to the next bottom count are the references for other bottom counts. Since there is no reference value when shifting from the bottom occurrence count 1 to 0 and no reference value when shifting from the bottom occurrence count N to (N + 1), there is a value (2N ⁇ 2). It becomes.
  • the number of reference values when executing control up to the bottom count 4 is 4-6.
  • the number of reference values when performing control up to the bottom count 5 is 5-8.
  • Whether the reference value is in the range of N to 2N-2 depends on whether each reference value is used only to determine one of the two specific types of bottom occurrences, or a specific value It is determined depending on whether the number of times of bottom M is used for both determination of M and (M + 1) and determination of either M or (M ⁇ 1). Note that the maximum reference value is used only for determination of transition from bottom 2 to bottom 1 (determination of either bottom occurrence count 2 or 1), and the minimum reference value is from bottom (N-1) to bottom N. Used only for transition determination (determination of bottom occurrence count (N-1) or N).
  • FIG. 13 shows still another configuration example of the switching width bottom control circuit 5.
  • the switching width bottom control circuit 5 can set a large number of bottoms without complicating the configuration.
  • the bot signal is input to the clock input terminal CK of the D flip-flop 110, one input terminal of the AND circuit 111, and the clock input terminal CK of the second counter block 119 (hereinafter also simply referred to as a counter block). Is done.
  • the drv signal is input to the reset terminal R of the D flip-flop 110 and the reset terminal R of the counter block 119, and the clock of the first counter block (hereinafter also simply referred to as counter block) 118 via the inverter 112. Input to the input terminal CK.
  • the data input terminal D of the D flip-flop 110 is connected to a power supply terminal Vdd (the voltage is also represented by Vdd).
  • Vdd the voltage is also represented by Vdd.
  • the initial reset signal i-reset generated when the power is turned on is input to the reset terminals R of the D flip-flops 116 and 117 and to the reset terminal R of the counter block 118.
  • the constant current source 113 is connected in series to the capacitor C1, and a switching element Qb made of a MOSFET is connected in parallel to the capacitor C1.
  • the comparator 114 has one input terminal (non-inverting input terminal) connected to the output terminal OUT2 of the reference voltage selector 120, and the other input terminal (inverting input terminal) connected to the series connection point of the constant current source 113 and the capacitor C1. It is connected.
  • the comparator 115 has one input terminal (non-inverting input terminal) connected to the series connection point of the constant current source 113 and the capacitor C1, and the other input terminal (inverting input terminal) output terminal OUT1 of the reference voltage selector 120. It is connected to the.
  • the data input terminal D is connected to the output terminal of the comparator 114, and the clock input terminal CK is connected to the output terminal Q of the D flip-flop 110.
  • the D flip-flop 117 has a data input terminal D connected to the output terminal of the comparator 115 and a clock input terminal CK connected to the output terminal Q of the D flip-flop 110.
  • the first counter block 118 has an up input terminal up connected to the output terminal Q of the D flip-flop 116 and a down input terminal down connected to the output terminal Q of the D flip-flop 117.
  • the second counter block 119 has input terminals D1, D2, and D3 connected to the output terminals Q1, Q2, and Q3 of the counter block 118, respectively, and an output terminal OUT connected to the other input terminal of the AND circuit 111.
  • input terminals D1, D2, and D3 are connected to output terminals Q1, Q2, and Q3 of the counter block 118, respectively, and reference voltages Vref1 to Vref8 are input to input terminals L1 to L8, respectively.
  • FIG. 14 shows a specific configuration example of the first counter block 118.
  • the up input terminal “up” is connected to one input terminal of the AND circuit 123 via the inverter 121
  • the down input terminal “down” is connected to one input terminal of the AND circuit 124 via the inverter 122.
  • the counter unit 125 has a function as an up / down counter having a 3-bit configuration.
  • the counter unit 125 has an up input terminal up connected to the output terminal of the AND circuit 123 and a down input terminal down connected to the output terminal of the AND circuit 124.
  • the output terminals QB1, QB2, and QB3 are connected to the first, second, and third input terminals of the AND circuit 126, respectively, and the output terminals Q1, QB2, and Q3 are respectively the first, second, and second of the AND circuit 127. 3 input terminals.
  • the output terminal of the AND circuit 126 is connected to the other input terminal of the AND circuit 124, and the output terminal of the AND circuit 127 is connected to the other input terminal of the AND circuit 123.
  • FIG. 15 shows a specific configuration example of the second counter block 119.
  • the counter block 119 includes a 3-bit binary counter composed of T flip-flops 131 to 133.
  • the bot signal is input to the clock input terminal CK of the flip-flop 131 via the inverter 130 and also input to one input terminal of the AND circuit 139.
  • the drv signal is input to the reset terminals R of the flip-flops 131 to 133 and the reset terminal R of the RS flip-flop.
  • the exclusive OR circuit 134 In the exclusive OR circuit 134, one input terminal is connected to the output terminal Q of the T flip-flop 133, and the other input terminal is connected to the input terminal D3.
  • the exclusive OR circuit 136 has one input terminal connected to the output terminal Q of the T flip-flop 131 and the other input terminal connected to the input terminal D1.
  • the output terminals of the exclusive OR circuits 134, 135, and 136 are connected to the first, second, and third input terminals of the AND circuit 137, respectively.
  • the output terminal of the AND circuit 137 is connected to the other input terminal of the AND circuit 139 via the inverter 138.
  • the output terminal of the AND circuit 139 is connected to the set terminal S of the RS flip-flop.
  • FIG. 16 shows a specific configuration example of the reference voltage selector 120.
  • switch elements Q00, Q10, and Q20 are connected in series between the Vdd terminal to which the power supply voltage Vdd is applied and the output terminal OUT1, and the switch element is connected between the L1 terminal and the output terminal OUT1.
  • Q01, Q11, and Q21 are connected in series.
  • the switch elements Q02 and Q12 are connected in series between the L2 terminal and the series connection point of the switch elements Q11 and Q21, and the switch element Q03 is connected between the L3 terminal and the series connection point of the switch elements Q02 and Q12. It is connected.
  • the switch elements Q04, Q13, and Q22 are connected in series between the L4 terminal and the output terminal OUT1, and the switch element Q05 is connected between the L5 terminal and the series connection point of the switch elements Q04 and Q13.
  • the switch elements Q06, Q14, and Q23 are connected in series between the L6 terminal and the output terminal OUT2, and the switch element Q07 is connected between the L7 terminal and the series connection point of the switch elements Q06 and Q14.
  • the switch elements Q08, Q15, and Q24 are connected in series between the L8 terminal and the output terminal OUT2, and the switch element Q09 is connected between the GND terminal and the series connection point of the switch elements Q08 and Q15. ing.
  • the input terminal D1 is directly connected to the gates of the switch elements Q00, Q01, Q03, Q05, Q07, and Q09, and is connected to the gates of the switch elements Q02, Q04, Q06, and Q08 via the inverter 141.
  • the input terminal D2 is directly connected to the gates of the switch elements Q10, Q12, and Q14, and is connected to the gates of the switch elements Q11, Q13, and Q15 via the inverter 142.
  • the input terminal D3 is directly connected to the gates of the switch elements Q20, Q22, Q24, and is connected to the gates of the switch elements Q21, Q23 via the inverter 143.
  • P-channel type MOSFETs are used as the switch elements Q00, Q10, and Q20, and N-channel type MOSFETs are used as the other switch elements Q01 to Q09, Q11 to Q15, and Q21 to Q24. ing.
  • the D flip-flops 116 and 117 and the counter block 118 are reset by the initial reset signal i-reset. Thereafter, when the set signal from the one-shot circuit 9 shown in FIG. 1 becomes the H level, an ontrg signal based on the set signal (for example, a pulse signal having a short time width of about 300 ns and generated simultaneously with the set signal)
  • the switch element Qb shown in FIG. 13 is turned on and the capacitor C1 is discharged (reset). Then, charging of the capacitor C1 by the constant current source 113 is started at the timing immediately after that (timing when the ontrg signal becomes L level).
  • the D flip-flop 110 reads the H level voltage Vdd input to the data input terminal D by the first bot signal (bottom detection signal) output when the on / off width shown in FIG.
  • the output of the terminal Q is switched from the L level signal to the H level signal.
  • the output signal of the D flip-flop 110 is input to the clock input terminal CK of the D flip-flops 116 and 117. Therefore, these D flip-flops 116 and 117 respectively read the comparison results of the comparators 114 and 115 at the timing when the bot signal is output, and output them to the up terminal and the down terminal of the counter block 118.
  • the comparator 114 compares the charging voltage Vcon of the capacitor C1 with the reference voltage Vlow (switching threshold voltage that increases the number of bottom skips) given from the reference voltage selector 120, and outputs an H level signal when Vcon ⁇ Vlow. To do.
  • the comparator 115 compares the charging voltage Vcon of the capacitor C1 with the reference voltage Vhigh (switching threshold voltage that reduces the number of bottom skips) given from the reference voltage selector 120, and outputs an H level signal when Vcon> Vhigh. To do.
  • the magnitude relationship between Vlow and Vhigh is Vhigh> Vlow.
  • the comparison results of the comparators 114 and 115 are read into the D flip-flops 116 and 117, respectively, at the timing when the bot signal is output, as described above.
  • a period from the time when the charging of the capacitor C1 is started (almost when the switching element Qa is turned on) to the time when the first bot signal is output corresponds to the on / off width shown in FIG. Therefore, the comparators 114 and 115 compare the charging voltage of the capacitor C1 corresponding to the on / off width with the reference voltages Vlow and Vhigh, respectively.
  • the output of the AND circuit 126 is H when the output terminals QB1, QB2, and QB3 are all at the H level (when the output terminals Q1, Q2, and Q3 are all at the L level). Become a level. Accordingly, the AND circuit 124 can pass the down signal when the count value of the counter unit 125 is not zero. The output of the AND circuit 127 is at the H level when the output terminals Q1, QB2, and Q3 are all at the H level. Accordingly, the AND circuit 123 can pass the up signal when the count value of the counter unit 125 is not 5. As a result, the counter block 118 is limited in the change range of the count value to 0-5.
  • the counter block 118 operates at the timing when the drv signal becomes L level (timing at which the switching element Qa in FIG. 1 is turned off). This means that the counter block 118 operates according to the comparison result of the comparators 114 and 115 based on the charging voltage Vcon of the capacitor C1 in the previous switching cycle.
  • the counter block 118 counts down and up when Vcon> Vhigh and Vcon ⁇ Vlow, respectively, and holds the count value when Vhigh? HVcon? Vlow.
  • the 3-bit binary counter unit composed of T flip-flops 131 to 133 and the RS flip-flop 140 are reset by the drv signal. Then, after the drv signal becomes L level and reset is released and the switching element Qa is turned off, the binary counter section counts the bot signal, and the signal from the output terminal Q of each bit is output from the exclusive OR circuit 134.
  • Each input is input to one input terminal 136.
  • the other input terminals of the exclusive OR circuits 134 to 136 have signals from the input terminals D1 to D3, that is, the output terminals Q1 to Q3 of the counter block 118 shown in FIG. 13 (the output terminals of the counter unit 125 shown in FIG. 14). The signals from Q1 to Q3) are respectively input.
  • the AND circuit 137 When the count value of the counter unit composed of the T flip-flops 131 to 133 coincides with the count value of the counter unit 125 of the counter block 118, the AND circuit 137 outputs an H level signal indicating the coincidence. Is input to one input terminal of the AND circuit 139. Therefore, when the bot signal input to the other input terminal of the AND circuit 139 becomes L level, the AND circuit 139 outputs an H level set signal at that timing. Since this set signal sets the RS flip-flop 140, an H level bon signal is output from the output terminal Q of the RS flip-flop 140. This bon signal is input to the AND circuit 111 shown in FIG.
  • the bot signal is output from the AND circuit 111 as the bot - out signal at the next timing when the bot signal becomes the H level (at the timing when the next bottom in the resonance waveform is detected).
  • the bottom skip number n indicated by the output terminals Q1 to Q3 of the counter block 118 shown in FIG. 13 (the output terminals Q1 to Q3 of the counter unit 125 shown in FIG. 14) is H at the (n + 1) th bottom.
  • a level bot - out signal is output from the AND circuit 111.
  • n 0, an H-level bot - out signal is output at the first bottom in the resonance waveform, that is, the first bottom.
  • signals output from the T flip-flops 131 to 133 often have whisker-like switching noise at the edges.
  • the set signal is output from the AND circuit 139 at the timing when the bot signal becomes L level as described above, the set signal is output at a timing shifted from the time when the switching noise occurs. A malfunction of the RS flip-flop 140 due to the switching noise is prevented.
  • bot signal is masked until the count value of the counter unit composed of the T flip-flops 131 to 133 matches the count value of the counter unit 125 of the counter block 118, and both the count values are When they match, the bot signal is output as the bot - out signal.
  • bot - out signal to output a set signal from the one-shot circuit 9 shown in FIG. 1, the set signal to output a drv signal from the flip-flop 13. Therefore, bot - out signal defines the timing to result in turning on the switching elements Qa.
  • the counter block 118 shown in FIG. it is conceivable that the counter block 118 shown in FIG. However, if this is done, the counter block 118 and the counter block 119 operate at the same timing, which may cause the following inconvenience. That is, in the counter block 119, as described above, the count value of the counter unit including the T flip-flops 131 to 133 is compared with the count value of the counter unit 125 of the counter block 118. At this time, an error occurs in the comparison of the count values due to the delay in the operation of the counter block 118, which may reduce the reliability of the bot - out signal. However, according to the configuration shown in FIG.
  • the comparison results of the comparators 114 and 115 in the previous switching cycle are read into the D flip-flops 116 and 117, and the count operation of the counter block 118 based on the comparison results indicates that the drv signal is L Since the counter block 118 and the counter block 119 are prevented from operating at the same timing, the bot - out signal with high reliability can be obtained. Note that it is only necessary to prevent the counter block 118 and the counter block 119 from operating at the same timing. Therefore, if this condition is satisfied, the counting operation of the counter block 118 may be performed at a timing different from the above. That is, the operation of the counter block 119 is performed during the period when the signal drv is at the L level, that is, the period when the switching element Qa is off. Therefore, the counter block 118 may perform the counting operation outside this period. . Accordingly, the counter block 118 may perform the count operation once during the ON period of the switching element Qa including the timing at which the switching element Qa is turned on or turned off.
  • reference voltages Vref1 to Vref8 are input to the input terminals L1 to L8 of the reference voltage selector 120, respectively.
  • Each of the reference voltages Vref1 to Vref8 is set to a charging voltage Vcon (hereinafter referred to as Vcon at X ⁇ s) when charging the capacitor C1 is continued for a predetermined time X ⁇ s. That is, for example, the reference voltage Vref1 is set to a voltage corresponding to the charging voltage Vcon when charging the capacitor C1 is continued for 13.5 ⁇ s.
  • Vcon at X ⁇ s The correspondence relationship between the reference voltages Vref1 to Vref8 and (Vcon at X ⁇ s) is shown below.
  • Vref1 (Vcon at 13.5 ⁇ s)
  • Vref2 (Vcon at 12.0 ⁇ s)
  • Vref3 (Vcon at 11.0 ⁇ s)
  • Vref4 (Vcon at 10.0 ⁇ s)
  • Vref5 (Vcon at 9.0 ⁇ s)
  • Vref6 (Vcon at 8.0 ⁇ s)
  • Vref7 (Vcon at 7.0 ⁇ s)
  • Vref8 (Vcon at 6.0 ⁇ s)
  • the reference voltage selector 120 outputs the voltages Vhigh and Vlow shown in the following table from the output terminals OUT1 and OUT2 in response to the signals input to the input terminals D1, D2, and D3, respectively.
  • Table 1 a reference voltage selection route formed in accordance with signals input to the input terminals D1, D2, and D3 is shown using the reference numerals of switch elements interposed in the route.
  • the D flip-flops 116 and 117 shown in FIG. 13 read the comparison results of the comparators 114 and 115 into the D flip-flops 116 and 117, respectively, and the charging voltage (integration time) of the capacitor C1 at the time of the reading.
  • the on / off width shown in FIG. The on / off width represents the magnitude of the load, and the on / off width increases as the load increases.
  • the skip control is executed such that the bottom skip number is increased as the load (charge voltage of the capacitor C1) is smaller, and conversely, the bottom skip number is decreased as the load is larger.
  • the relationship between the specified reference voltages Vhigh and Vlow is set as shown in Table 2 below.
  • FIG. 17 illustrates the contents of Table 2 above.
  • the downward arrow indicates the change form of the number of bottom skips (0 to 5) when the output power (load level) decreases, and the upward arrow indicates that the output power increases.
  • a change form of the number of bottom skips (5 times ⁇ 0 times) is shown.
  • bottom skip control when the switching width bottom control circuit 5 shown in FIG. 13 is applied will be described in detail.
  • the logical values of the input signals to the terminals D1, D2, and D3 of the reference voltage selector 120 are 1, 1, 0, that is, if the count value of the counter block 118 is 3, Vhigh, Vlow Vref3 and Vref7 are selected respectively.
  • the number of bottom skips is set to 3. That is, the number of masks of the bot signal by the counter block 119 is 3.
  • Vlow is determined in the switching cycle according to the bottom skip number 2
  • the counter block 118 maintains the count value 2, so the bottom skip number is also maintained at 2. Further, when the relationship of Vcon> Vhigh is determined again in the switching cycle according to the bottom skip number 2, the counter block 118 further counts down by one and the count value becomes 1. In this case, since the logical values of the terminals D1, D2, and D3 of the reference voltage selector 120 are 1, 0, and 0, the bottom skip number is set to 1, and Vref1 and Vref5 are selected as Vhigh and Vlow, respectively. It will be.
  • the counter block 118 When the relationship of Vhigh? Vcon? Vlow is determined in the switching period according to the bottom skip number 4, the counter block 118 maintains the count value 4, so the bottom skip number is also maintained at 4. If the relationship Vcon ⁇ Vlow is determined again in the switching period according to the number of bottom skips 2, the counter block 118 further counts up by one and the count value becomes 5. In this case, since the logic values of the terminals D1, D2, and D3 of the reference voltage selector 120 are 1, 0, and 1, the number of bottom skips is set to 5, and Vref5 and the ground potential GND are selected as Vhigh and Vlow, respectively. Will be.
  • FIG. 18 is a graph illustrating a mode in which the switching frequency changes according to the output power (load level) Po.
  • FIG. 19 is a graph illustrating a form in which the on / off width changes according to the output power Po.
  • the relationship shown in these figures is obtained under the condition that the resonance period is 2 ⁇ s and the condition that the minimum switching frequency at light load is 50 kHz or more.
  • a solid line a indicates a change in switching frequency or on / off width when the output power Po increases
  • a dotted line b indicates a change in switching frequency or on / off width when the output power Po decreases. ing.
  • the switching frequency is lowered due to frequent bottom skip, and the switching loss is reduced.
  • the former bottom skip The number is equal to or greater than the latter bottom skip number. If the number of bottom skips is large, the period in which power is consumed on the output side without supplying power from the input side in the switching cycle becomes relatively long. The width becomes longer. Therefore, as shown in the figure, even when the same resonance frequency and the same output power Po are used, the ON / OFF width tends to be longer when the output power Po increases.
  • the switching frequency changes in the manner illustrated in FIG. 20, and the on / off width changes in the manner illustrated in FIG. As shown in FIG. 20, when the resonance period is 3.5 ⁇ s, the minimum switching frequency is lowered to 40 KHz or less. Therefore, when a switching power supply that can operate at such a minimum switching frequency is used as a power supply for LCD-TV, the switching noise may adversely affect the carrier wave (38 kHz, etc.) of the infrared remote controller. . Such inconvenience can be avoided, for example, by replacing the AND circuit 127 in the counter block 118 shown in FIG. 14 with the minimum frequency limiting circuit shown in FIG. Hereinafter, the configuration and operation of the minimum frequency limiting circuit will be described.
  • the D flip-flop 147 is reset by the initial reset signal i-reset.
  • the 3-bit down counter configured by the T flip-flops 149 to 151 is preset to the maximum bottom skip setting number by the initial reset signal i-reset.
  • the maximum bottom skip setting number here is set to 5 which is the maximum count number (maximum bottom skip number) of the counter block 118 of FIG. Therefore, in the 3-bit down counter unit, the reset signal i-reset is input to the set terminal S of the T flip-flops 149 and 151, and the reset signal i-reset is input to the reset terminal R of the T flip-flop 150. It is configured.
  • the ontrg signal is a pulse signal having a short time width of about 300 ns generated when the switching element Qa is turned on based on the set signal shown in FIG. 1, or the set signal itself.
  • Capacitor C2 is charged with a constant current in a period from when the ontrg signal becomes L level to H level (this period is substantially equal to the switching period), and therefore the charging voltage in that period corresponds to the switching period. It will be. As described above, the capacitor C2 has a function as a timer for checking the switching period.
  • the comparator 146 compares the charging voltage of the capacitor C2 with the reference voltage Vref10 corresponding to the longest switching period to be secured (for example, the period corresponding to the switching frequency 45 KHz).
  • the D flip-flop 147 reads the output of the comparator 146 at the timing when the ontrg signal becomes H level, that is, at the timing when the charging voltage of the capacitor C2 reaches a value corresponding to the switching cycle.
  • the NAND circuit 148 has one input terminal connected to the output terminal Q of the D flip-flop 147, the output terminal connected to the clock input terminal CK of the T flip-flop 149, and the other input terminal connected to the drv signal.
  • the drvb signal which is a signal obtained by inverting the signal is input.
  • the clock input terminal CK of the T flip-flop 149 is timing when the drv signal becomes L level, that is, when the switching element Qa shown in FIG. Becomes H level, and the counter section composed of the T flip-flops 149 to 151 counts down.
  • the exclusive OR circuit 152 has one input terminal connected to the output terminal QB of the T flip-flop 151 and the other input terminal connected to the output terminal Q3 of the counter unit 125 shown in FIG.
  • the exclusive OR circuit 153 has one input terminal connected to the output terminal QB of the T flip-flop 150 and the other input terminal connected to the output terminal Q2 of the counter unit 125.
  • the exclusive OR circuit 154 has one input terminal connected to the output terminal QB of the T flip-flop 149 and the other input terminal connected to the output terminal Q1 of the counter unit 125.
  • the AND circuit 155 outputs an H level bmax signal indicating the match.
  • the bmax signal is input to the AND circuit 123 instead of the output signal of the AND circuit 127 shown in FIG. 14, and as a result, the up-counting operation of the counter unit 125 is stopped.
  • the upper limit of the count value of the counter unit 125 (which defines the number of bottom skips) is defined by the count value of the counter unit composed of the T flip-flops 149 to 151. Therefore, when the count value of the counter unit composed of the T flip-flops 131 to 133 is in the preset value 5, the upper limit of the count value of the counter unit 125 is 5. In addition, when the switching period becomes longer than the predetermined longest switching period and the counter unit including the T flip-flops 149 to 151 counts down, the upper limit (maximum number of bottom skips) of the counter unit 125 is reduced. The count value of the counter unit is counted down.
  • the minimum frequency limiting circuit initially sets the maximum bottom skip number to 5 and sets the maximum bottom skip according to the situation where the switching period is larger than the longest switching period (the switching frequency is lower than the minimum switching frequency). Operates to monotonically decrease the number of skips. The reduced maximum bottom skip number does not return to 5 until the initial reset signal i-reset is input.
  • the upper limit of the number of bottom skips is controlled so that the switching frequency does not fall below the set minimum switching frequency (45 kHz in the present embodiment). Inconveniences such as adversely affecting the carrier wave can be avoided.
  • the pottom skip is limited to four times.
  • the magnitude of the load is detected based on the on / off width shown in FIG. 8, but the magnitude of the load may be detected based on the on width.
  • the D flip-flops 116 and 117 (FIG. 13) are operated so as to read the outputs of the comparators 114 and 115 at the timing when the drv signal changes to the L level, that is, the timing when the switching element Qa is turned off ( For example, the output terminal of the inverter 112 is connected to the clock input terminal CK of the D flip-flops 116 and 117.) Further, it is necessary to set the reference voltages Vref1 to Vref8 to values suitable for the determination of the ON width. There is.
  • the magnitude of the load can also be detected based on the off width shown in FIG. This is because the off-width is the time for releasing the energy stored in the transformer T1, and the heavier the load, the larger the energy stored in the transformer T1 and the longer the time for releasing it.
  • the switching width generation circuit 51 shown in FIG. 4 when the load magnitude is detected based on the off width, the switching width generation circuit 51 shown in FIG. 4 is applied, and the flip-flop 513 is connected to the drv signal. May be set at the timing when becomes L level.
  • the reference values ts - ref1 and ts - ref2 generated in the reference on / off width generation circuit 515 are also set to be suitable for determining the magnitude of the off width.
  • the drv signal is input to the switch element Qb instead of ontrg, and the bot signal is
  • the D flip-flops 116 and 117 are read and operated at the timing of changing to the H level.
  • the reference voltages Vref1 to Vref8 are also set to values suitable for the determination of the off width.

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Abstract

　一次側で高精度に負荷状態を検出して、適正なボトムスキップ制御を実現することができる擬似共振スイッチング電源装置を提供する。　トランス（Ｔ１）の一次巻線（Ｐ１）のインダクタンスと共振用キャパシタ（Ｃｒ）の共振現象を利用して、共振電圧がボトムを呈するタイミングでスイッチング素子（Ｑ１０）をターンオンさせる擬似共振スイッチング電源装置である。スイッチング素子（Ｑ１０）のオン幅もしくはオンオフ幅（ｔｓ）を検出するオン幅検出回路もしくはオンオフ幅検出回路（５１，５１'）と、検出されたオン幅もしくはオンオフ幅（ｔｓ）に基づいて、共振電圧のボトムの発生回数を判定するボトム発生回数判定回路（５）とを備え、判定された回数のボトムが発生したタイミングでスイッチング素子（Ｑ１０）をターンオンさせる。

Description

擬似共振スイッチング電源装置
　本発明は、擬似共振スイッチング電源装置、特に負荷状態に応じてボトムスキップ制御を実行する擬似共振スイッチング電源装置に関するものである。
　擬似共振スイッチング電源装置では、負荷が軽くなるにつれてスイッチング周波数が増加する。このため、軽負荷時にパワーデバイスのスイッチング損失が増大して変換効率が低下し、特に負荷が定格負荷の５０％以下の場合、変換効率の低下が著しくなる。また、上記スイッチング損失の増大は、パワーデバイスの過剰な発熱をもたらす。
　そこで、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワーデバイス（以下、スイッチング素子という）のドレイン端子の共振波形を利用する、いわゆるボトムスキップという方法を適用して軽負荷時の動作周波数の単調増加を抑える技術が例えば特許文献１によって提案されている。
　この特許文献１に記載のスイッチング電源装置では、スイッチング素子に流れるスイッチング電流のピーク値を検出することによってボトムスキップ制御を実行する。
　すなわち、負荷の軽重をスイッチング電流のピーク値に基づいて検出し、重負荷時には上記共振波形における最初のボトムのタイミングでスイッチング素子をターンオンさせ、軽負荷時には最初のボトムではなくてそれよりも後のボトムのタイミングでスイッチング素子をターンオンさせる（ボトムスキップ）。
　このボトムスキップ制御におけるボトムスキップ数は、負荷が軽いほど大きく設定され、これによって、軽負荷時の周波数上昇が抑制される。
　一方、スイッチング素子のオン幅を基準時間と比較することによって負荷の軽重を判定し、その判定結果に基づいてスイッチング素子のスイッチング周波数を負荷の状態に適した周波数に制御する技術が例えば特許文献２によって提案されている。
国際公開第２００４／０２３６３４号パンフレット 特開２００２－１７１７６１号公報
　しかし、特許文献１に記載のスイッチング電源装置は、スイッチング電流の検出回路が必要であるため構成が複雑になり、かつ、スイッチング電流のピーク値を精度よく検出することが難しいことから、ヒステリシスが大きくなるという問題点を有する。
　また、特許文献２に記載の技術は、ＶＣＯ（電圧制御発振器）を制御してスイッチング周波数を変更するものであるので、スイッチング周波数をＶＣＯなどにより直接制御できない疑似共振スイッチング電源装置には適用することができないという問題点を有する。
　本発明は、このような状況に鑑み、スイッチング電流の検出回路を設けることなく一次側で高精度に負荷状態を検出して、適正なボトムスキップ制御を実現することができる擬似共振スイッチング電源装置を提供することを目的としている。
　本発明は、トランスの一次巻線のインダクタンスと共振用キャパシタの共振現象を利用して、共振電圧がボトムを呈するタイミングでスイッチング素子をターンオンさせる擬似共振スイッチング電源装置であって、前記スイッチング素子のオン幅を検出するオン幅検出回路と、前記オン幅に基づいて、前記共振電圧のボトムの発生回数を判定するボトム発生回数判定回路と、を備え、前記判定された回数のボトムが発生したタイミングで前記スイッチング素子をターンオンさせることを特徴とする擬似共振スイッチング電源装置を提供する。
　前記オン幅検出回路は、前記スイッチング素子の駆動信号の発生期間を前記オン幅として検出するように構成することができる。
　前記ボトム発生回数判定回路は、前記オン幅をＮ～２Ｎ－２（Ｎは２以上の整数）個の所定の基準時間と比較する手段を備えることによりＮまでのボトムの発生回数を判定することができる。この場合、前記基準時間の個数は、それぞれの前記基準時間が、必要に応じて特定の２種のボトム発生回数のいずれかを判定するためにのみに使用される、もしくは特定のボトム回数Ｍと（Ｍ＋１）のいずれかの判定及びＭと（Ｍ－１）のいずかの判定に使用されるように設定される。
　さらに、前記共振電圧が１回目のボトムを呈した時点から所定の時間内に２回目のボトムを呈しない場合に前記スイッチング素子を強制的にターンオンさせる手段を備えることができる。
　前記オン幅検出回路は、前記オン幅を対応する電圧に変換して出力するように構成され、前記ボトム発生回数判定回路は、前記スイッチング素子がターンオンもしくはターンオフするタイミングを含むオン期間中に1回カウント動作を行い、そのカウント値を前記ボトムの発生回数として出力するアップダウンカウンタと、前記アップダウンカウンタのカウント値に基づき、前記Ｎ～２Ｎ－２個の基準時間に対応する基準電圧の中から、前記ボトム発生回数を減少させるための判定基準となる第１の基準電圧と、前記ボトム発生回数を増加させるための判定基準となる第２の基準電圧とを選択して出力する基準電圧セレクターと、前記オン幅に対応する電圧と前記第１、第２の基準電圧との比較に基づいて、前記ボトム発生回数を減少させるべきか増加させるべきかの判断を行い、減少させるべきと判断した場合に前記アップダウンカウンタにダウン動作を指示するとともに、増加させるべきと判断した場合に前記アップダウンカウンタにアップ動作を指示する動作指示回路と、を備えることができる。
　前記アップダウンカウンタは、必要に応じて、スイッチング周期を検出する回路と、該スイッチング周期が所定の最低スイッチング周期以上にならないようにカウント値の上限を低下させる回路とが備えられる。
　また、本発明は、トランスの一次巻線のインダクタンスと共振用キャパシタの共振現象を利用して、共振電圧がボトムを呈するタイミングでスイッチング素子をターンオンさせる擬似共振スイッチング電源装置であって、前記スイッチング素子のオンオフ幅を検出するオンオフ幅検出回路と、前記オンオフ幅に基づいて、前記共振電圧のボトムの発生回数を判定するボトム発生回数判定回路と、を備え、前記判定された回数のボトムが発生したタイミングで前記スイッチング素子をターンオンさせることを特徴とする擬似共振スイッチング電源装置を提供する。
　前記オンオフ幅検出回路は、前記スイッチング素子の駆動信号の発生時点から前記共振電圧が１回目のボトムを呈する時点に至る期間を前記オンオフ幅として検出するように構成することができる。
　前記ボトム発生回数判定回路は、前記オンオフ幅をＮ～２Ｎ－２（Ｎは２以上の整数）個の所定の基準時間と比較する手段を備えることによりＮまでのボトムの発生回数を判定することできる。この場合、前記基準時間の個数は、それぞれの前記基準時間が、必要に応じて特定の２種のボトム発生回数のいずれかを判定するためにのみに使用される、もしくは特定のボトム回数Ｍと（Ｍ＋１）のいずれかの判定及びＭと（Ｍ－１）のいずれかの判定に使用されるようにその個数が設定される。
　さらに、前記共振電圧が１回目のボトムを呈した時点から所定の時間内に２回目のボトムを呈しない場合に前記スイッチング素子を強制的にターンオンさせる手段を備えることができる。
　前記オン幅検出回路は、前記オン幅を対応する電圧に変換して出力するように構成され、前記ボトム発生回数判定回路は、前記スイッチング素子がターンオンもしくはターンオフするタイミングを含むオン期間中に1回カウント動作を行い、そのカウント値を前記ボトムの発生回数として出力するアップダウンカウンタと、前記アップダウンカウンタのカウント値に基づき、前記Ｎ～２Ｎ－２個の基準時間に対応する基準電圧の中から、前記ボトム発生回数を減少させるための判定基準となる第１の基準電圧と、前記ボトム発生回数を増加させるための判定基準となる第２の基準電圧とを選択して出力する基準電圧セレクターと、前記オン幅に対応する電圧と前記第１、第２の基準電圧との比較に基づいて、前記ボトム発生回数を減少させるべきか増加させるべきかの判断を行い、減少させるべきと判断した場合に前記アップダウンカウンタにダウン動作を指示するとともに、増加させるべきと判断した場合に前記アップダウンカウンタにアップ動作を指示する動作指示回路と、を備えることができる。
　前記アップダウンカウンタは、必要に応じて、スイッチング周期を検出する回路と、該スイッチング周期が所定の最低スイッチング周期以上にならないようにカウント値の上限を低下させる回路とが備えられる。
　本発明によれば、スイッチング電流の検出回路を設けることなく一次側で高精度に負荷状態を検出して、適正なボトムスキップ制御を実現することが可能であるので、コストの低減と、信頼性の向上を図ることできる。
本発明に係る電流モードの擬似共振スイッチング電源装置の実施形態を示す回路図である。 スイッチング幅ボトム制御回路の構成例を示す回路図である。 スイッチング幅生成回路の構成例を示すブロック図である。 スイッチング幅生成回路の他の構成例を示すブロック図である。 図１のスイッチング電源装置の動作を説明するタイムチャートである。 スイッチング幅の基準値、動作モード及び負荷との関係を例示したグラフである。 各動作モードに対応するスイッチングオン幅の条件、ボトム回数及び負荷領域を示した表である。 スイッチング素子のドレイン電圧の変化形態を例示した波形図である。 図４のスイッチング幅生成回路を適用した場合の動作を説明するタイムチャートである。 スイッチング幅の基準値とボトム回数との関係を例示したグラフである。 スイッチング幅ボトム制御回路の他の構成例を示す回路図である。 スイッチング幅の基準値とボトム回数との関係の他の例を示したグラフである。 スイッチング幅ボトム制御回路の更に別の構成例を示す回路図である。 図１３に記載の第１のカウンタブロックの具体的な構成例を示す回路図である。 図１３に記載の第２のカウンタブロックの具体的な構成例を示す回路図である。 図１３に記載の基準電圧セレクターの具体的な構成例を示す回路図である。 出力電力（負荷レベル）が低下していく場合と増加していく場合のボトムスキップ数とオンオフ幅の関係を例示した説明図である。 共振周期が２μｓに設定されている場合の出力電力とスイッチング周波数の関係を例示したグラフである。 共振周期が２μｓに設定されている場合の出力電力とオンオフ幅の関係を例示したグラフである。 共振周期が３．５μｓに設定されている場合の出力電力とスイッチング周波数の関係を例示したグラフである。 共振周期が３．５μｓに設定されている場合の出力電力とオンオフ幅の関係を例示したグラフである。 最低周波数制限回路の構成を例示した回路図である。
　図１は、本発明に係る電流モードの擬似共振スイッチング電源装置の一実施形態を示す回路図である。
　このスイッチング電源装置において、トランスＴ１は一次巻線Ｐ１、二次巻線Ｓ１及び補助巻線Ｐ２を有する。一次巻線Ｐ１は、一端が入力端子Ｔｉに接続され、他端がスイッチング素子ＱａであるＭＯＳＦＥＴのドレインに接続されている。また、二次巻線Ｓ１は、一端がダイオードＤ１を介して出力端子Ｔｏに接続され、他端が接地点に接続されている。補助巻線Ｐ２は、一端が後述のスイッチング制御回路１におけるゼロ電流検出（Zero Current Detection）用の入力端子であるＺＣＤ端子に接続され、他端が接地点に接続されている。
　入力端子Ｔｉと接地点間には平滑用キャパシタＣｉが、また、出力端子Ｔｏと接地点間には平滑用キャパシタＣｏが、さらに、スイッチング素子Ｑａのドレインと接地点間には共振用キャパシタＣｒがそれぞれ接続されている。出力端子Ｔｏと接地点間には抵抗Ｒｏ１、Ｒｏ２からなる分圧回路が接続され、スイッチング素子Ｑａのソースと接地点間には抵抗Ｒｓが接続されている。
　スイッチング制御回路１は、ボトム検出回路３、スイッチング幅ボトム制御回路５、オア回路７、ワンショット回路９、リスタート回路１１、フリップフロップ１３、ドライブ回路１５及び比較回路１７を備えている。なお、このスイッチング制御回路１は半導体集積回路として構成されている。
　ボトム検出回路３は、ＺＣＤ端子に印加される上記補助巻線Ｐ２の出力電圧に基づいてそのボトム（極小状態）を検出するとｂｏｔ信号を発生し、このｂｏｔ信号をスイッチング幅ボトム制御回路５に出力する。
　スイッチング幅ボトム制御回路５は、図２に例示するような構成を有する。そして、このスイッチング幅ボトム制御回路５に設けられたスイッチング幅生成回路５１は、図３もしくは図４に例示するような構成を有する。
　図３に示すスイッチング幅生成回路５１は、ｄｒｖ信号を入力し、このｄｒｖ信号をｔｓ信号として出力する。また、このスイッチング幅生成回路５１は、基準オン幅生成回路５１１を備えている。この基準オン幅生成回路５１１は、ｓｅｔ信号に同期する所定時間幅のｔｓ－ｒｅｆ１信号及びｔｓ－ｒｅｆ２信号を生成するように構成されている。
　一方、図４に示すスイッチング幅生成回路５１は、フリップフロップ５１３と基準オンオフ幅生成回路５１５とを備えている。フリップフロップ５１３は、ｓｅｔ信号、ｂｏｔ信号をセット端子、リセット端子にそれぞれ入力し、出力端子Ｑからｔｓ信号を出力する。基準オンオフ幅生成回路５１５は、図３に示す基準オン幅生成回路５１１と同等に、ｓｅｔ信号に同期するｔｓ－ｒｅｆ１信号及びｔｓ－ｒｅｆ２信号を生成するように構成されている。後述するように、上記ｔｓ－ｒｅｆ１信号及びｔｓ－ｒｅｆ２信号は、ｔｓ信号の時間幅に対する比較基準として使用される。
　図５に本実施形態に係るスイッチング電源装置の動作を説明するタイムチャートを示す。このタイムチャートは、図３に示すスイッチング幅生成回路５１を適用した場合のものである。
　図１において、オア回路７からは、スイッチング幅ボトム制御回路５からのｂｏｔ－ｏｕｔ信号あるいはリスタート回路１１からのリスタート信号が出力される。ワンショット回路９は、上記いずれかの信号のフロントエッジによってトリガされて、例えばパルス幅３００ｎｓのパルス信号であるｓｅｔ信号を形成し、このｓｅｔ信号によってセット優先のフリップフロップ１３をセットする。
　これに伴い、フリップフロップ１３よりＨ（Ｈｉｇｈ）レベルのｄｒｖ信号が出力されるので、ドライブ回路１５がこのｄｒｖ信号に基づく駆動信号を出力端子ＯＵＴから出力して、スイッチング素子Ｑａをターンオンさせる。その結果、インダクタであるトランスＴ１の一次巻線Ｐ１がエネルギの蓄積を開始する。
　このとき、スイッチング素子Ｑａに直列接続された抵抗Ｒｓの両端の電圧、つまり、スイッチング素子Ｑａを流れる電流に対応する電圧がＩＳ端子を介して比較回路１７の一方の入力端子に入力され、また、抵抗Ｒｏ１、Ｒｏ２からなる分圧回路の出力電圧、すなわち出力端子Ｔｏの電圧Ｖｏの分圧が帰還回路１９に入力される。帰還回路１９では、電圧Ｖｏの分圧と図示しない基準電圧との差を増幅して誤差信号に相当するフィードバック信号を生成し、このフィードバック信号がＦＢ端子を介して比較回路１７の他方の入力端子に入力される。
　そして、抵抗Ｒｓの両端の電圧が帰還回路１９から出力されるフィードバック信号の電圧値を超えると、比較回路１７から出力されるリセット信号によりフリップフロップ１３がリセットされる。フリップフロップ１３がリセットされると、ｄｒｖ信号がオフして（Ｌ（Ｌｏｗ）レベルとなって）スイッチング素子Ｑａがターンオフされるので、トランスＴ１の一次巻線Ｐ１に蓄積されたエネルギが二次巻線Ｓ１側に放出されることになる。このエネルギの放出期間においては、スイッチング素子Ｑａに定電圧が印加される。そして、一次巻線Ｐ１に蓄積されたエネルギの放出が終了すると、共振用キャパシタＣｒとトランスＴ１の一次巻線Ｐ１とからなる共振回路が共振動作を開始する。
　トランスＴ１の補助巻線Ｐ２は、上記共振回路の共振電圧に対応する電圧を発生し、この電圧をＺＣＤ端子に印加する。ボトム検出回路３は、ＺＣＤ端子に印加された電圧を０Ｖに近い基準電圧と比較する比較回路を備え、該印加電圧が基準電圧以下になった際に、この印加電圧が一つ目のボトムを示したものと判定して、パルス幅が２００ｎｓの１つ目のパルス信号（ｂｏｔ信号）をスイッチング幅ボトム制御回路５に出力する。
　スイッチング幅ボトム制御回路５は、一つ目のｂｏｔ信号に基づいてｂｏｔ－ｏｕｔ信号を出力するか、もしくはそれ以降のｂｏｔ信号に基づいてｂｏｔ－ｏｕｔ信号を出力するかを判断する。
　すなわち、スイッチング幅ボトム制御回路５のスイッチング幅生成回路として使用した図３に示すスイッチング幅生成回路５１は、ｄｒｖ信号をｔｓ信号として出力し、かつ、基準オンオフ幅生成回路５１１がｓｅｔ信号に同期するｔｓ－ｒｅｆ１信号とｔｓ－ｒｅｆ２信号を生成する。
　ｔｓ信号がＨレベルである期間（後述のｔｓｂ信号がＬレベルである期間）は、スイッチング素子Ｑａのオン幅ｔｓを示す。そして、このスイッチング素子Ｑａのオン幅ｔｓは、負荷の大きさを表し、負荷が重いほど（出力電力が大きいほど）大きくなる（後述の「オン幅制御について」を参照。なお、「オン幅制御について」では、ｔｓに替えて、オン幅を表す符号としてＴｏｎを用いている。）。上記ｔｓ－ｒｅｆ１信号及びｔｓ－ｒｅｆ２信号は、オン幅ｔｓの比較基準として使用されるものであり、上記負荷の大きさの判定に使用される。すなわち、本実施形態では、ｔｓ－ｒｅｆ１信号、ｔｓ－ｒｅｆ２信号によって与えられるオン幅の基準値ｔｓ－ｒｅｆ１、ｔｓ－ｒｅｆ２と負荷（図６のＰｏ）の大きさを示す上記オン幅ｔｓとの比較に基づいて動作モード１～４が選択される。なお、ｔｓ－ｒｅｆ１はｔｓ－ｒｅｆ２よりも大きく設定される。
　図２において、ｔｓ信号はインバータ５２によって反転される。そして、インバータ５２から出力されるｔｓｂ信号は、アンド回路５３及びノア回路５５の一方の入力端子にそれぞれ入力される。また、ｔｓ－ｒｅｆ２信号はアンド回路５３の他方の入力端子に、また、ｔｓ－ｒｅｆ１信号はノア回路５５の他方の入力端子にそれぞれ入力される。
　図６は、スイッチング幅の基準値ｔｓ－ｒｅｆ１、ｔｓ－ｒｅｆ２、動作モード及び負荷Ｐｏとの関係を例示したグラフである。この図６と図５のタイムチャートに示すように、動作モード１はｔｓ＞ｔｓ－ｒｅｆ１という関係が成立するとき、つまり、Ｐｏ＞Ｐａという負荷の関係が成立するときであり、この場合、ノア回路５５からｒｅｓｅｔ－ｒｓｆｆ信号が出力されてリセット優先ＲＳフリップフロップ５７のリセット端子に加えられ、リセット優先ＲＳフリップフロップ５７をリセットする。
　なお、図６に示す負荷Ｐａ、Ｐｂ、Ｐｃ、Ｐｄは、それぞれ定格負荷の６０％、５０％、４０％、３０％に設定されている。
　動作モード２は、フリップフロップ５７がリセットされていて、ｔｓ＜ｔｓ－ｒｅｆ１、ｔｓ＞ｔｓ－ｒｅｆ２という関係が共に成立するとき、つまり、Ｐａ＞Ｐｏ＞Ｐｃという負荷の関係が成立するときであり、この場合、アンド回路５３及びノア回路５５は信号を出力しない。すなわち、それらの出力端子はＬレベルの状態にある。
　動作モード３は、ｔｓ＜ｔｓ－ｒｅｆ２という関係が成立するとき、つまり、Ｐｏ＜Ｐｄという負荷の関係が成立するときであり、この場合、図２に示すアンド回路５３からｓｅｔ－ｒｓｆｆ信号が出力されてフリップフロップ５７のセット端子に加えられる。
　動作モード４は、フリップフロップ５７がセットされていて、ｔｓ＜ｔｓ－ｒｅｆ１、ｔｓ＞ｔｓ－ｒｅｆ２という関係が共に成立するとき、つまり、Ｐｂ＞Ｐｏ＞Ｐｄという負荷の関係が成立するときであり、この場合、アンド回路５３及びノア回路５５の出力端子はＬレベルの状態におかれる。
　図７は、以上の動作を表にまとめたものであり、各動作モードに対応するスイッチングオン幅の条件、ボトム回数及び負荷領域を示している。以上のような動作の結果、フリップフロップ５７から出力されるｂｏｔ－ｓｅｌ信号は、図５に示す期間においてＨレベルになる。ｂｏｔ－ｓｅｌ信号は、トランスＴ１の補助巻線Ｐ２から出力される電圧（共振時のスイッチング素子Ｑａのドレイの電圧に対応)のボトムの回数を選択する信号であり、Ｌレベルのときにボトム回数１を選択し、Ｈレベルのときにボトム回数２を選択する。
　このｂｏｔ－ｓｅｌ信号は、インバータ５９を介してアンド回路６１の一方の入力端子に入力される。
　一方、スイッチング幅ボトム制御回路５においては、前記ｂｏｔ信号が遅延回路６３に入力されるとともに、前記ｓｅｔ信号が遅延回路６５に入力される。本実施形態では、遅延回路６３、６５の遅延時間が共に１００ｎｓ（ｂｏｔ信号のパルス幅の１／２）に設定されている。
　遅延回路６３から出力されるｂｏｔ－ｄｌｙ信号は、アンド回路６１の他方の入力端子、Ｄフリップフロップ６７のクロック入力端子ＣＬＫ及びアンド回路６９の一方の入力端子にそれぞれ入力され、また、遅延回路６５から出力されるｓｅｔ－ｄｌｙ信号は、Ｄフリップフロップ６７のリセット端子Ｒに入力される。アンド回路６１の出力端子はオア回路７１の一方の入力端子に接続され、アンド回路６９の出力端子はオア回路７１の他方の入力端子に接続されている。オア回路７１の出力端子からはｂｏｔ－ｏｕｔ信号が出力される。
　したがって、ｂｏｔ－ｓｅｌ信号がＬレベル（通常負荷を示す）でかつｂｏｔ－ｄｌｙ信号がＨレベルのときにｂｏｔ－ｏｕｔ信号がＨレベルになる。このｂｏｔ－ｏｕｔ信号は、図１に示すオア回路7を介してワンショット回路９に入力されるので、このワンショット回路９がトリガされてｓｅｔ信号を出力する。これにより、フリップフロップ１３がセットされてｄｒｖ信号がＨレベルになるので、スイッチング素子Ｑａがターンオンされる。
　スイッチング素子Ｑａのドレイン電圧の変化を示す図８において、ｔ１は共振中におけるスイッチング素子Ｑａのドレイン電圧の第１回目のボトム発生時点を示す。ｂｏｔ－ｓｅｌ信号がＬレベルのときには、上記の時点ｔ１で上記ｄｒｖ信号がＨレベルになって、スイッチング素子Ｑａがターンオンすることになる。
　なお、フリップフロップ１３は、図１に示す比較回路１７からのｒｅｓｅｔ信号によってリセットされる。そして、このリセットに伴って、スイッチング素子Ｑａがターンオフする。
　一方、ｂｏｔ－ｓｅｌ信号がＨレベル(軽負荷を示す)のときには、アンド回路６１の出力端子がＬレベルに固定される。そして、１つ目のｂｏｔ－ｄｌｙ信号のリアエッジ（立下りエッジ）によってＤフリップフロップ６７がそのデータ入力端子Ｄに入力されている電圧Ｖｄｄ（スイッチング制御回路１の電源電圧であり、Ｈレベルを示す。）を読み込むと、このＤフリップフロップ６７からＨレベルのＱ-ｄｆｆ信号が出力されて、アンド回路６９の他方の入力端子に加えられる。そこで、２つ目のｂｏｔ－ｄｌｙ信号がアンド回路６９の一方の端子に入力されると、このアンド回路６９の出力端子がＨレベルになり、それに伴ってｂｏｔ－ｏｕｔ信号もＨレベルになる。
　ｂｏｔ－ｏｕｔ信号がＨレベルに変化すると、図１に示すワンショット回路９がトリガされてｓｅｔ信号を出力する。したがって、フリップフロップ１３がセットされてスイッチング素子Ｑａがターンオンする。かくしてスイッチング素子Ｑａは、図８におけるｔ２時点（共振電圧が２つ目のボトムを呈する時点）でターンオンすることになる。このように、軽負荷時にはボトムスキップ制御がなされる。
　Ｄフリップフロップ６７は、上記ｓｅｔ信号に基づくｓｅｔ－ｄｌｙ信号のフロントエッジ（立ち上がりエッジ）によってリセットされる。そして、このリセットに伴ってＱ-ｄｆｆ信号及びｂｏｔ－ｏｕｔ信号がＨレベルからＬレベルに変化する。
　なお、リスタート回路１１は、ｓｅｔ信号が出力されてから所定時間（たとえば３０μｓ）以内に次のｓｅｔ信号が現れない場合にリスタート信号を出力する。このリスタート信号は、オア回路７を介してワンショット回路９にトリガ信号として入力されるので、該ワンショット回路９から次のｓｅｔ信号が出力される。その結果、フリップフロップ１３がセットされて、スイッチング素子Ｑａが強制的にターンオンされる。
　本実施形態によれば、一次側で高精度に負荷状態を検出して、適正なボトムスキップ制御を実現することが可能であるので、コストの低減と、信頼性の向上を図ることできる。
　次に、図４に示すスイッチング幅生成回路５１を適用した場合について説明する。この場合、オン幅ではなく、オンオフ幅によって負荷の大きさを判断する形態となる。負荷が重いほど（出力電力が大きいほど）オンオフ幅が大きくなる（後述の「オンオフ幅制御について」を参照。）ので、オン幅と同様に、オンオフ幅で負荷の大きさを判断することができる。このときのスイッチング電源装置の動作を説明するタイムチャートを図９に示す。
　図４に示すスイッチング幅生成回路５１を使用した場合、図２に示すインバータ５２及びスイッチング幅生成回路５１からそれぞれ図９に示すｔｓｂ信号及びｔｓ－ｒｅｆ１信号、ｔｓ－ｒｅｆ２信号が出力される。ｔｓｂ信号がＬレベルの期間がｓｅｔ信号の発生時点からｂｏｔ信号の発生時点に至る時間幅、つまり、スイッチング素子Ｑａのオンオフ幅（図８参照）を有する信号であり、また、ｔｓ－ｒｅｆ１信号、ｔｓ－ｒｅｆ２信号は、そのオンオフ幅に対する判定基準信号としての幅を有している（図６参照）。
　したがって、動作モード３においてアンド回路５３から図９に示すｓｅｔ－ｒｓｆｆ信号が出力されるとともに、動作モード１においてノア回路５５から同図に示すｒｅｓｅｔ－ｒｓｆｆ信号が出力される。この結果、同図に示すｂｏｔ－ｓｅｌ信号が形成されて、図５に示すｂｏｔ－ｏｕｔ信号と同等なｂｏｔ－ｏｕｔ信号が形成されることになる。
　ところで、図８に示すオン幅は入力電圧の変化に対する感度が高すぎるため（入力電圧が変わると、大きく変化するため）、図５に示したオン幅の制御を実行した場合、入力電圧の高さによってボトムスキップする必要のない負荷であってもボトムスキップしてしまう恐れがあり、その場合、却って効率が悪化することがある。
　これに対して、オンオフ幅はオン幅より入力電圧の変化に対する感度が低い。したがって、図９に示したオンオフ幅の制御は、上記問題に対処し易いという利点をもつ。
　すなわち、入力電圧が高い場合には、定格負荷であってもスイッチング周波数の低減を行うことは必ずしも良いとは言えない。そもそも、スイッチング周波数の低減は導通損失よりもスイッチング損失の方がメーンになる場合に有効である。しかし、電源仕様と負荷状態にもよるが、導通損失がメーンになる場合、周波数低減による変換効率の低減の可能性もある。したがって、入力電圧依存性がオン幅の制御よりもある程度弱い制御方式も必要である。オンオフ幅の制御は、オン幅の制御より入力電圧依存性が弱いため、電流検出抵抗に依存しないもうひとつの重要なボトムスキップ制御方式である。
　以下、オン幅の制御とオンオフ幅の制御についてさらに説明する。
「オン幅制御について」
　入力電圧が１００Ｖ系から２００Ｖ系に変った場合、以下のようにオン幅が約４割になる。
　擬似共振の出力電力の計算式は、以下のとおりである。
　Ｐｏ＝1／２＊η＊Ｖｉ＊Ｖｉ＊Ｄ＊Ｔｏｎ/Ｌｐ　　　(１)
　ここで、ηは変換効率、Ｖｉは入力電圧、Ｄはスイッチングのオン時比率（デューティ比：オン幅／（オン幅＋オフ幅））、Ｔｏｎはスイッチングのオン幅、ＬｐはトランスＴ１の一次巻線Ｐ１のインダクタンスを示す。
　オン時比率Ｄの計算式は、スイッチング素子Ｑａがオンしている期間（オン幅）に１次側で０から増加した電流値をＮ倍した電流値と、スイッチング素子Ｑａがオンからオフに切り換わった直後に２次側に流れる電流の電流値が等しいとして、以下のように表される。なお、ここでは、スイッチング素子Ｑａがオンからオフに切り換わってから２次側の電流が０になるまでの時間をオフ幅としている。
　　Ｄ＝Ｎ＊（Ｖｏ＋Ｖｆ）／（Ｖｉ＋Ｎ＊(Ｖｏ＋Ｖｆ)）　 (２)
　　ここで、Ｎはトランスの一次巻線Ｐ１と二次巻線Ｓ１の巻線比（＝一次巻線数／二次巻線数）、Ｖｏは出力電圧、ＶｆはダイオードＤ１の電圧ドロップを示す。
　式（１）と（２）を利用して、仕様（Ｐｏ＝１００Ｗ，η＝０．９，Ｎ＝６，Ｌｐ＝３６０μＨ，Ｖｏ＝１９Ｖ，Ｖｆ＝０．７Ｖ）に対してオン幅を計算すると、Ｖｉ＝１４０Ｖのときのスイッチングのオン幅Ｔｏｎ＿１４０＝８．９μｓが、Ｖｉ＝２８０ＶのときにＴｏｎ＿２８０＝３．４μｓになる。
　なお、入力電圧Ｖｉと出力電圧Ｖｏが一定の定常状態では式（２）よりオン時比率Ｄは定数となり、式（１）より出力電力Ｐｏはスイッチングのオン幅Ｔｏｎに比例する。これが、オン幅を検出すれば負荷の大きさを判定できる根拠である。
「オンオフ幅制御について」
　入力電圧を１００Ｖ系から２００Ｖ系に変えた場合、以下のようにオンオフ幅Ｔｓが約6割になる。
　式（１）を変形して、
　　Ｐｏ＝１／２＊η＊Ｖｉ＊Ｖｉ＊Ｄ＊Ｄ＊Ｔｓ／Ｌ           (3）
になる。
　式(３)と(２)を利用して、仕様（Ｐｏ＝１００Ｗ，η＝０．９，Ｎ＝６，Ｌｐ＝３６０μＨ，Ｖｏ＝１９Ｖ，Ｖｆ＝０．７Ｖ）に対してオンオフ幅を計算すると、Ｖｉ＝１４０Ｖのときのスイッチングのオンオフ幅がＴｓ＿１４０＝１９．５μｓであるのに対して、Ｖｉ＝２８０ＶのときにはＴｓ＿２８０＝１１．６μｓになる。
　なお、簡単化のために、以上の計算はトランスＴ１の一次巻線Ｐ１のインダクタンスがエネルギを放出し終わった後の共振時間は無視している。
　上述した実施形態では、２つの負荷判定基準値ｔｓ－ｒｅｆ１、ｔｓ－ｒｅｆ２を使用しているが、図１０のスイッチング幅の基準値とボトム回数との関係を例示したグラフに示すように、３つの負荷判定基準値ｔｓ－ｒｅｆ１、ｔｓ－ｒｅｆ２、ｔｓ－ｒｅｆ３（ｔｓ－ｒｅｆ１＞ｔｓ－ｒｅｆ２＞ｔｓ－ｒｅｆ３）を使用してもよい。
　図１１は、ｔｓ－ｒｅｆ１～ｔｓ－ｒｅｆ３を使用する場合のスイッチング幅ボトム制御回路の構成例を示す。このスイッチング幅ボトム制御回路５は、図２に示したスイッチング幅ボトム制御回路５に準じた構成を有している。
　すなわち、スイッチング幅生成回路５１’は、ｔｓ信号及びｔｓ－ｒｅｆ１～ｔｓ－ｒｅｆ３信号を出力する。ｔｓ信号はインバータ７３によって反転される。そして、インバータ７３から出力されるｔｓｂ信号は、アンド回路７５、ノア回路７７、アンド回路７９、ノア回路８１の一方の入力端子にそれぞれ入力される。そして、ｔｓ－ｒｅｆ１信号はノア回路７７の他方の入力端子に、ｔｓ－ｒｅｆ２信号はアンド回路７５及びノア回路８１の他方の入力端子に、ｔｓ－ｒｅｆ３信号はアンド回路７９の他方の入力端子にそれぞれ入力される。
　アンド回路７５の出力端子及びノア回路７７の出力端子はフリップフロップ８３のセット端子及びリセット端子にそれぞれ接続され、また、アンド回路７９の出力端子及びノア回路８１の出力端子はフリップフロップ８５のセット端子及びリセット端子にそれぞれ接続されている。この結果、フリップフロップ８３からは、図１０のボトム１（図１０におけるボトムｉの“ｉ”はボトム回数ｉを意味している。）からボトム２への移行を規定するｂｏｔ－ｓｅｌ１２信号が出力され、また、フリップフロップ８５からは、同図のボトム２からボトム３への移行を規定するｂｏｔ－ｓｅｌ２３信号が出力される。
　ｂｏｔ－ｓｅｌ１２信号は、アンド回路９１の一方の入力端子に入力されると共に、インバータ８９で反転された後、アンド回路９３の一方の入力端子に入力される。また、ｂｏｔ－ｓｅｌ２３信号は、インバータ８７で反転された後、アンド回路９１の他方の入力端子に入力される。
　そして、アンド回路９１の出力端子は、アンド回路９７の一方の入力端子に接続されている。
　一方、前記ｂｏｔ信号は、遅延回路９９で遅延されてＤフリップフロップ１０３及びＤフリップフロップ１０５のクロック入力端子ＣＬＫに入力されるとともに、アンド回路９３の他方の入力端子、アンド回路９５の一方の入力端子及びアンド回路１０７の一方の入力端子にそれぞれ入力される。
　Ｄフリップフロップ１０３の出力端子Ｑは、アンド回路９５の他方の入力端子及びＤフリップフロップ１０５のデータ入力端子Ｄに接続され、Ｄフリップフロップ１０５の出力端子Ｑは、アンド回路１０７の他方の入力端子に接続されている。
　そして、アンド回路９３の出力端子、アンド回路９７の出力端子及びアンド回路１０７の出力端子は、オア回路１０９の第１、第２及び第３の入力端子にそれぞれ接続されている。
　ｓｅｔ信号は、遅延回路１０１で遅延されてＤフリップフロップ１０３、１０５のリセット端子Ｒに入力される。
　このスイッチング幅ボトム制御回路５は、図２に示したスイッチング幅ボトム制御回路５に準じた動作を行うので、その動作についての詳細な説明を省略する。このスイッチング幅ボトム制御回路５によれば、フリップフロップ８３からｂｏｔ－ｓｅｌ１２信号が出力されるときに、ボトム１からボトム２への移行が実行され、また、フリップフロップ８５からｂｏｔ－ｓｅｌ２３信号が出力されるときに、ボトム２からボトム３への移行が実行される。そして、フリップフロップ８３、８５から上記信号が出力されないときには、上記の移行が実行されない、もしくはボトム３からボトム２への移行やボトム２からボトム１への移行が実行されることになる。
　なお、上記スイッチング幅生成回路５１’も、図３、図４に示す構成に準じた構成を持たせることができる。
　ところで、図１０に示す例では、基準値ｔｓ－ｒｅｆ２をボトム回数１、２間の切替と、ボトム回数２、３間の切替とに共用している。しかし、スイッチング幅の基準値とボトム回数との関係の他の例を示した図１２のグラフのように、４つの基準値ｔｓ－ｒｅｆ１～ｔｓ－ｒｅｆ４を用いて、上記のような共用を回避することも可能である。
　なお、負荷がさらに小さくなる場合には、動作周波数を抑えるため、ボトム回数を増やす必要がある。
　ボトム回数の最大値が任意数Ｎ（２以上の整数）の場合における上記基準値の数は、一部の共用を考慮してＮ～２Ｎ－２にすればよい。ここで、基準値の数の最大値は、各ボトム回数から１つ下のボトム回数に移行するときと１つ上のボトム回数に移行するときの２つの基準値が、他のボトム回数に対する基準値とは独立に存在するときであるが、ボトム発生回数１から０へ移行するときの基準値とボトム発生回数Ｎから（Ｎ＋１）へ移行するときの基準値がないので、（２Ｎ－２）となる。例えば、ボトム回数４までの制御を実行するときの基準値の数は、４～６になる。また、ボトム回数５までの制御を実行するときの基準値の数は、５～８になる。
　基準値がＮ～２Ｎ－２の範囲のどの値になるかは、それぞれの基準値が、特定の２種のボトム発生回数のいずれかを判定するためにのみに使用されるか、もしくは特定のボトム回数Ｍと（Ｍ＋１）のいずれかの判定及びＭと（Ｍ－１）のいずれかの判定の両方に使用されるかで決定される。なお、最大の基準値はボトム２からボトム１への移行判断（ボトム発生回数２と１のいずれかの判定）にのみ使われ、最小の基準値はボトム（Ｎ－１）からボトムＮへの移行判断（ボトム発生回数（Ｎ－１）とＮのいずれかの判定）にのみ使われる。
　図１３に、スイッチング幅ボトム制御回路５の更に別の構成例を示す。このスイッチング幅ボトム制御回路５は、構成を複雑にすることなくボトム回数を多く設定することが可能である。
　図１３において、ｂｏｔ信号は、Ｄフリップフロップ１１０のクロック入力端子ＣＫ、アンド回路１１１の一方の入力端子及び第２のカウンタブロック１１９（以下、単にカウンタブロックともいう）のクロック入力端子ＣＫにそれぞれ入力される。また、ｄｒｖ信号は、Ｄフリップフロップ１１０のリセット端子Ｒ及びカウンタブロック１１９のリセット端子Ｒに入力されるとともに、インバータ１１２を介して第１のカウンタブロック（以下、単にカウンタブロックともいう）１１８のクロック入力端子ＣＫに入力される。Ｄフリップフロップ１１０のデータ入力端子Ｄには電源端子Ｖｄｄ（その電圧もＶｄｄで表す）が接続されている。また、電源投入時に発生する初期リセット信号ｉ－ｒｅｓｅｔは、Ｄフリップフロップ１１６，１１７のリセット端子Ｒに入力されるとともに、カウンタブロック１１８のリセット端子Ｒに入力される。
　定電流源１１３は、キャパシタＣ１に直列接続され、このキャパシタＣ１にＭＯＳＦＥＴからなるスイッチ素子Ｑｂが並列接続されている。コンパレータ１１４は、一方の入力端子（非反転入力端子）が基準電圧セレクター１２０の出力端子ＯＵＴ２に接続され、他方の入力端子（反転入力端子）が上記定電流源１１３とキャパシタＣ１の直列接続点に接続されている。また、コンパレータ１１５は、一方の入力端子（非反転入力端子）が定電流源１１３とキャパシタＣ１の直列接続点に接続され、他方の入力端子（反転入力端子）が基準電圧セレクター１２０の出力端子ＯＵＴ１に接続されている。
　Ｄフリップフロップ１１６は、データ入力端子Ｄがコンパレータ１１４の出力端子に接続され、クロック入力端子ＣＫがＤフリップフロップ１１０の出力端子Ｑに接続されている。Ｄフリップフロップ１１７は、データ入力端子Ｄがコンパレータ１１５の出力端子に接続され、クロック入力端子ＣＫがＤフリップフロップ１１０の出力端子Ｑに接続されている。
　第１のカウンタブロック１１８は、アップ入力端子ｕｐがＤフリップフロップ１１６の出力端子Ｑに接続され、ダウン入力端子ｄｏｗｎがＤフリップフロップ１１７の出力端子Ｑに接続されている。第２のカウンタブロック１１９は、入力端子Ｄ１、Ｄ２、Ｄ３がそれぞれカウンタブロック１１８の出力端子Ｑ１、Ｑ２、Ｑ３に接続され、出力端子ＯＵＴがアンド回路１１１の他方の入力端子に接続されている。
　基準電圧セレクター１２０は、入力端子Ｄ１、Ｄ２、Ｄ３がそれぞれカウンタブロック１１８の出力端子Ｑ１、Ｑ２、Ｑ３に接続され、また、入力端子Ｌ１～Ｌ８にそれぞれ基準電圧Ｖｒｅｆ１～Ｖｒｅｆ８が入力される。
　図１４に第１のカウンタブロック１１８の具体的な構成例を示す。この図１４において、アップ入力端子ｕｐは、インバータ１２１を介してアンド回路１２３の一方の入力端子に接続され、ダウン入力端子ｄｏｗｎはインバータ１２２を介してアンド回路１２４の一方の入力端子に接続されている。
　カウンタ部１２５は、３ビット構成のアップダウンカウンタとしての機能を有する。このカウンタ部１２５は、アップ入力端子ｕｐがアンド回路１２３の出力端子に接続され、ダウン入力端子ｄｏｗｎがアンド回路１２４の出力端子に接続されている。また、出力端子ＱＢ１、ＱＢ２及びＱＢ３がそれぞれアンド回路１２６の第１、第２及び第３の入力端子に接続され、出力端子Ｑ１、ＱＢ２及びＱ３がそれぞれアンド回路１２７の第１、第２及び第３の入力端子に接続されている。アンド回路１２６の出力端子はアンド回路１２４の他方の入力端子に接続され、アンド回路１２７の出力端子はアンド回路１２３他方の入力端子に接続されている。
　図１５に第２のカウンタブロック１１９の具体的な構成例を示す。このカウンタブロック１１９は、Ｔフリップフロップ１３１～１３３からなる３ビットのバイナリーカウンタを備えている。前記ｂｏｔ信号は、インバータ１３０を介してフリップフロップ１３１のクロック入力端子ＣＫに入力されるとともに、アンド回路１３９の一方の入力端子に入力される。また、前記ｄｒｖ信号は、フリップフロップ１３１～１３３の各リセット端子ＲとＲＳフリップフロップのリセット端子Ｒに入力される。
　排他的オア回路１３４は、一方の入力端子がＴフリップフロップ１３３の出力端子Ｑに接続され、他方の入力端子が入力端子Ｄ３に接続されている。排他的オア回路１３５は、一方の入力端子がＴフリップフロップ１３２の出力端子Ｑに接続され、他方の入力端子が入力端子Ｄ２に接続されている。また、排他的オア回路１３６は、一方の入力端子がＴフリップフロップ１３１の出力端子Ｑに接続され、他方の入力端子が入力端子Ｄ１に接続されている。
　排他的オア回路１３４、１３５、１３６の各出力端子は、それぞれアンド回路１３７の第１、第２、第３の入力端子に接続されている。アンド回路１３７の出力端子は、インバータ１３８を介してアンド回路１３９の他方の入力端子に接続されている。そして、アンド回路１３９の出力端子は、ＲＳフリップフロップのセット端子Ｓに接続されている。
　図１６に基準電圧セレクター１２０の具体的な構成例を示す。この図１６において、電源電圧Ｖｄｄが印加されるＶｄｄ端子と出力端子ＯＵＴ１との間には、スイッチ素子Ｑ００、Ｑ１０、Ｑ２０が直列接続され、Ｌ１端子と出力端子ＯＵＴ１との間には、スイッチ素子Ｑ０１、Ｑ１１、Ｑ２１が直列接続されている。
　Ｌ２端子とスイッチ素子Ｑ１１、Ｑ２１の直列接続点との間には、スイッチ素子Ｑ０２、Ｑ１２が直列接続され、Ｌ３端子とスイッチ素子Ｑ０２、Ｑ１２の直列接続点との間には、スイッチ素子Ｑ０３が接続されている。Ｌ４端子と出力端子ＯＵＴ１との間には、スイッチ素子Ｑ０４、Ｑ１３、Ｑ２２が直列接続され、Ｌ５端子とスイッチ素子Ｑ０４、Ｑ１３の直列接続点との間には、スイッチ素子Ｑ０５が接続されている。
　Ｌ６端子と出力端子ＯＵＴ２との間には、スイッチ素子Ｑ０６、Ｑ１４、Ｑ２３が直列接続され、Ｌ７端子とスイッチ素子Ｑ０６、Ｑ１４の直列接続点との間には、スイッチ素子Ｑ０７が接続されている。また、Ｌ８端子と出力端子ＯＵＴ２との間には、スイッチ素子Ｑ０８、Ｑ１５、Ｑ２４が直列接続され、ＧＮＤ端子とスイッチ素子Ｑ０８、Ｑ１５の直列接続点との間には、スイッチ素子Ｑ０９が接続されている。
　一方、入力端子Ｄ１は、スイッチ素子Ｑ００、Ｑ０１、Ｑ０３、Ｑ０５、Ｑ０７、Ｑ０９のゲートに直接接続されるとともに、インバータ１４１を介してスイッチ素子Ｑ０２、Ｑ０４、Ｑ０６、Ｑ０８のゲートに接続されている。また、入力端子Ｄ２は、スイッチ素子Ｑ１０、Ｑ１２、Ｑ１４のゲートに直接接続されるとともに、インバータ１４２を介してスイッチ素子Ｑ１１、Ｑ１３、Ｑ１５のゲートに接続されている。さらに、入力端子Ｄ３は、スイッチ素子Ｑ２０、Ｑ２２、Ｑ２４のゲートに直接接続されるとともに、インバータ１４３を介してスイッチ素子Ｑ２１、Ｑ２３のゲートに接続されている。
　なお、この基準電圧セレクター１２０では、スイッチ素子Ｑ００、Ｑ１０、Ｑ２０としてＰチャンネル型のＭＯＳＦＥＴが使用され、その他のスイッチ素子Ｑ０１～Ｑ０９、Ｑ１１～Ｑ１５、Ｑ２１～Ｑ２４としてＮチャンネル型のＭＯＳＦＥＴが使用されている。
　次に、上記のスイッチング幅ボトム制御回路５の動作について説明する。図１３において、Ｄフリップフロップ１１６，１１７およびカウンタブロック１１８は、前記初期リセット信号ｉ－ｒｅｓｅｔによってリセットされる。その後、図１に示すワンショット回路９からのｓｅｔ信号がＨレベルになると、該ｓｅｔ信号に基づくｏｎｔｒｇ信号（例えば、３００ｎｓ程度の短い時間幅を有するパルス信号であって、ｓｅｔ信号と同時に発生する。ｓｅｔ信号そのものであってもよい。）によって図１３に示すスイッチ素子Ｑｂがターンオンされて、キャパシタＣ１が放電（リセット）される。そして、その直後のタイミング（ｏｎｔｒｇ信号がＬレベルになるタイミング）で定電流源１１３によるキャパシタＣ１の充電が開始される。
　一方、上記ｓｅｔ信号がＨレベルになると、図１に示すフリップフロップ１３からＨレベルのｄｒｖ信号が出力されてスイッチング素子Ｑａがターンオンされる。従って、上記キャパシタＣ１の充電は、スイッチング素子Ｑａのターンオンとほぼ同時に開始されることになる。
　また、上記ｄｒｖ信号がＨレベルになると、Ｄフリップフロップ１１０及びカウンタブロック１１９がリセットされる。
　Ｄフリップフロップ１１０は、図８に示すオンオフ幅が終了するときに出力される最初のｂｏｔ信号（ボトム検出信号）によりそのデータ入力端子Ｄに入力されているＨレベルの電圧Ｖｄｄを読み込み、その出力端子Ｑの出力をＬレベルの信号からＨレベルの信号に切り替える。このＤフリップフロップ１１０の出力信号は、Ｄフリップフロップ１１６、１１７のクロック入力端子ＣＫに入力される。従って、これらのＤフリップフロップ１１６、１１７は、ｂｏｔ信号が出力されたタイミングでコンパレータ１１４、１１５の比較結果をそれぞれ読み込んで、カウンタブロック１１８のｕｐ端子、ｄｏｗｎ端子に出力する。
　コンパレータ１１４は、キャパシタＣ１の充電電圧Ｖｃｏｎと、基準電圧セレクター１２０から与えられる基準電圧Ｖｌｏｗ（ボトムスキップ数を増やす切り替えスレシュホールド電圧）と比較し、Ｖｃｏｎ＜Ｖｌｏｗのときに、Ｈレベルの信号を出力する。一方、コンパレータ１１５は、キャパシタＣ１の充電電圧Ｖｃｏｎを基準電圧セレクター１２０から与えられる基準電圧Ｖｈｉｇｈ（ボトムスキップ数を減らす切り替えスレシュホールド電圧）と比較し、Ｖｃｏｎ＞ＶｈｉｇｈのときにＨレベルの信号を出力する。なお、Ｖｌｏｗ、Ｖｈｉｇｈの大小関係は、Ｖｈｉｇｈ＞Ｖｌｏｗである。
　上記コンパレータ１１４、１１５の比較結果は、上記したように、ｂｏｔ信号が出力されたタイミングでＤフリップフロップ１１６、１１７にそれぞれ読み込まれる。上記キャパシタＣ１の充電が開始された時点（ほぼ、スイッチング素子Ｑａのターンオン時点）から最初のｂｏｔ信号が出力される時点に至る期間は、図８に示すオンオフ幅に相当する。従って、コンパレータ１１４、１１５は、上記オンオフ幅に対応するキャパシタＣ１の充電電圧をそれぞれ基準電圧Ｖｌｏｗ、Ｖｈｉｇｈと比較することになる。
　上記Ｄフリップフロップ１１６、１１７の読み込み動作によって、Ｖｃｏｎ＞Ｖｈｉｇｈの時には、カウンタブロック１１８のｕｐ端子、ｄｏｗｎ端子がそれぞれＬレベル、Ｈレベルとなり、また、Ｖｃｏｎ＜Ｖｌｏｗの時には、上記ｕｐ端子、ｄｏｗｎ端子がそれぞれＨレベル、Ｌレベルとなる。そして、Ｖｈｉｇｈ?Ｖｃｏｎ?Ｖｌｏｗの時には、上記ｕｐ端子、ｄｏｗｎ端子が共にＬレベルとなる。
　カウンタブロック１１８の構成を示す図１４において、アンド回路１２６の出力は、出力端子ＱＢ１、ＱＢ２及びＱＢ３が共にＨレベルであるとき（出力端子Ｑ１、Ｑ２及びＱ３が共にＬレベルであるとき）にＨレベルとなる。従って、アンド回路１２４は、カウンタ部１２５のカウント値が０でないときにｄｏｗｎ信号を通過し得る状態となる。
　また、アンド回路１２７の出力は、出力端子Ｑ１、ＱＢ２及びＱ３が共にＨレベルであるときにＨレベルとなる。従って、アンド回路１２３は、カウンタ部１２５のカウント値が５でないときにｕｐ信号を通過し得る状態となる。
　この結果、カウンタブロック１１８は、カウント値の変化範囲が０～５に限定されることになる。
　カウンタブロック１１８は、ｄｒｖ信号がＬレベルになるタイミング（図１のスイッチング素子Ｑａがオフするタイミング）で動作する。これは、カウンタブロック１１８が前回のスイッチング周期におけるキャパシタＣ１の充電電圧Ｖｃｏｎに基づくコンパレータ１１４、１１５の比較結果によって動作することを意味している。そして、カウンタブロック１１８は、Ｖｃｏｎ＞Ｖｈｉｇｈ、Ｖｃｏｎ＜Ｖｌｏｗの時にそれぞれダウンカウント、アップカウントし、Ｖｈｉｇｈ? Ｖｃｏｎ?Ｖｌｏｗの時にカウント値を保持する。
　一方、図１５に示すカウンタブロック１１９において、Ｔフリップフロップ１３１～１３３からなる３ビットのバイナリーカウンタ部およびＲＳフリップフロップ１４０は、それぞれｄｒｖ信号によってリセットされる。
　そして、ｄｒｖ信号がＬレベルになってリセットが外れるとともにスイッチング素子Ｑａがターンオフした後、上記バイナリーカウンタ部はｂｏｔ信号をカウントし、その各ビットの出力端子Ｑからの信号を排他的オア回路１３４～１３６の一方の入力端子にそれぞれ入力する。排他的オア回路１３４～１３６の他方の入力端子には、入力端子Ｄ１～Ｄ３からの信号、つまり、図１３に示すカウンタブロック１１８の出力端子Ｑ１～Ｑ３（図１４に示すカウンタ部１２５の出力端子Ｑ１～Ｑ３）からの信号がそれぞれ入力される。
　Ｔフリップフロップ１３１～１３３からなるカウンタ部のカウント値がカウンタブロック１１８のカウンタ部１２５のカウント値と一致すると、アンド回路１３７からその一致を示すＨレベルの信号が出力され、この信号は、インバータ１３８によって反転された後、アンド回路１３９の一方の入力端子に入力される。そこで、アンド回路１３９の他方の入力端子に入力されているｂｏｔ信号がＬレベルになると、そのタイミングで該アンド回路１３９からＨレベルのセット信号が出力される。このセット信号は、ＲＳフリップフロップ１４０をセットするので、このＲＳフリップフロップ１４０の出力端子ＱからＨレベルのｂｏｎ信号が出力される。このｂｏｎ信号は、図１３に示すアンド回路１１１に入力される。その結果、次にｂｏｔ信号がＨレベルになるタイミングで（共振波形における次回のボトムが検出されたタイミングで）ｂｏｔ信号がｂｏｔ－ｏｕｔ信号として該アンド回路１１１から出力される。これにより、図１３に示すカウンタブロック１１８の出力端子Ｑ１～Ｑ３（図１４に示すカウンタ部１２５の出力端子Ｑ１～Ｑ３）によって指示されるボトムスキップ数ｎに対し、（ｎ＋１）番目のボトムでＨレベルのｂｏｔ－ｏｕｔ信号がアンド回路１１１から出力されることになる。なお、ｎ＝０の場合は、共振波形における１番目のボトム、すなわち最初のボトムでＨレベルのｂｏｔ－ｏｕｔ信号が出力される。
　なお、Ｔフリップフロップ１３１～１３３から出力される信号は、そのエッジ部分にひげ状のスイッチングノイズを伴っていることが多い。しかし、上記のようにｂｏｔ信号がＬレベルになるタイミングでアンド回路１３９からセット信号を出力させれば、上記スイッチングノイズの発生時点から時間的にずれたタイミングで上記セット信号が出力されるので、上記スイッチングノイズに起因するＲＳフリップフロップ１４０の誤動作が防止される。
　以上から明らかなように、Ｔフリップフロップ１３１～１３３からなるカウンタ部のカウント値がカウンタブロック１１８のカウンタ部１２５のカウント値と一致するまでの間においてはｂｏｔ信号がマスクされ、上記両カウント値が一致した時点でｂｏｔ信号がｂｏｔ－ｏｕｔ信号として出力される。
　ｂｏｔ－ｏｕｔ信号は、図１に示すワンショット回路９からｓｅｔ信号を出力させ、該ｓｅｔ信号はフリップフロップ１３からｄｒｖ信号を出力させる。したがって、ｂｏｔ－ｏｕｔ信号は結果的にスイッチング素子Ｑａをターンオンさせるタイミングを規定する。
　ところで、図１３に示すカウンタブロック１１８をｂｏｔ信号の発生タイミングでカウント動作させることも考えられる。しかし、そのようにすると、このカウンタブロック１１８とカウンタブロック１１９が同じタイミングで動作することになるため、次のような不都合を生じる恐れがある。
　すなわち、カウンタブロック１１９では、前記したように、Ｔフリップフロップ１３１～１３３からなるカウンタ部のカウント値がカウンタブロック１１８のカウンタ部１２５のカウント値と比較される。そのさい、カウンタブロック１１８の動作遅延のために上記カウント値の比較にエラーを生じ、このため、上記ｂｏｔ－ｏｕｔ信号の信頼性が低下する恐れがある。
　しかし、図１３に示す構成によれば、前回のスイッチング周期におけるコンパレータ１１４、１１５の比較結果がＤフリップフロップ１１６、１１７に読み込まれ、その比較結果に基づくカウンタブロック１１８のカウント動作がｄｒｖ信号がＬレベルに変化するタイミングで実行されるので、カウンタブロック１１８とカウンタブロック１１９が同じタイミングで動作することが回避され、その結果、信頼性の高いｂｏｔ－ｏｕｔ信号が得られる。
　なお、カウンタブロック１１８とカウンタブロック１１９が同じタイミングで動作することを防止できればよいので、この条件が満たされればカウンタブロック１１８のカウント動作を上記とは別のタイミングで行ってもよい。すなわち、カウンタブロック１１９の動作は信号ｄｒｖがＬレベルである期間、すなわちスイッチング素子Ｑａがオフしている期間に行われるので、この期間を外してカウンタブロック１１８のカウント動作をするようにすればよい。従い、スイッチング素子Ｑａがターンオンもしくはターンオフするタイミングを含むスイッチング素子Ｑａのオン期間中に１回、カウンタブロック１１８がカウント動作するようにすればよい。
　次に、基準電圧セレクター１２０について説明する。図１３に示すように、この基準電圧セレクター１２０の入力端子Ｌ１～Ｌ８には、基準電圧Ｖｒｅｆ１～Ｖｒｅｆ８がそれぞれ入力される。
　各基準電圧Ｖｒｅｆ１～Ｖｒｅｆ８は、キャパシタＣ１への充電を所定時間Ｘμｓ続けたときの充電電圧Ｖｃｏｎ（以下、Ｖｃｏｎ　ａｔ　Ｘμｓと表す）に設定される。つまり、例えば、基準電圧Ｖｒｅｆ１は、キャパシタＣ１への充電を１３．５μｓ続けたときの充電電圧Ｖｃｏｎに相当する電圧に設定される。以下に、各基準電圧Ｖｒｅｆ１～Ｖｒｅｆ８と（Ｖｃｏｎ　ａｔ　Ｘμｓ）との対応関係を示す。
　　　　Ｖｒｅｆ１：（Ｖｃｏｎ　ａｔ　１３．５μｓ）
　　　　Ｖｒｅｆ２：（Ｖｃｏｎ　ａｔ　１２．０μｓ）
　　　　Ｖｒｅｆ３：（Ｖｃｏｎ　ａｔ　１１．０μｓ）
　　　　Ｖｒｅｆ４：（Ｖｃｏｎ　ａｔ　１０．０μｓ）
　　　　Ｖｒｅｆ５：（Ｖｃｏｎ　ａｔ　９．０μｓ）
　　　　Ｖｒｅｆ６：（Ｖｃｏｎ　ａｔ　８．０μｓ）
　　　　Ｖｒｅｆ７：（Ｖｃｏｎ　ａｔ　７．０μｓ）
　　　　Ｖｒｅｆ８：（Ｖｃｏｎ　ａｔ　６．０μｓ）
　上記基準電圧セレクター１２０は、その入力端子Ｄ１、Ｄ２、Ｄ３に入力される信号に対して下記表に示す電圧Ｖｈｉｇｈ、Ｖｌｏｗを出力端子ＯＵＴ１、ＯＵＴ２からそれぞれ出力する。なお、この表1には、入力端子Ｄ１、Ｄ２、Ｄ３に入力される信号に応じて形成される基準電圧選択ルートがそのルート中に介在するスイッチ素子の符号を用いて示されている。
Figure JPOXMLDOC01-appb-T000001
　上記表1に示すように、端子Ｄ１，Ｄ２，Ｄ３に入力される信号の論理値が０，０，０（０はＬ（Ｌｏｗ）レベルに対応）のときには、つまり、図１４に示すカウンタ部１２５のカウント値が０のときには、Ｖｈｉｇｈとして電源電圧Ｖｄｄが選択され、また、端子Ｄ１，Ｄ２，Ｄ３に入力される信号の論理値が１，０，１（１はＨ（Ｈｉｇｈ）レベルに対応）のときには、つまり、図１４に示すカウンタ部１２５のカウント値が５のときには、Ｖｌｏｗとして接地電位（ＧＮＤ）が選択される。
　更に、端子Ｄ１，Ｄ２，Ｄ３に入力される信号の論理値が０，１，１及び１，１，１のときには、つまり、図１４に示すカウンタ部１２５のカウント値が６及び７のときには、Ｖｈｉｇｈ、ＶｌｏｗとしてＨｉ‐Ｚ（ハイインピーダンス）が選択される。
　前記したように、図１３に示すＤフリップフロップ１１６、１１７は、コンパレータ１１４、１１５の比較結果をＤフリップフロップ１１６、１１７にそれぞれ読み込むが、その読み込み時点でのキャパシタＣ１の充電電圧（積分時間）は、図８に示すオンオフ幅に相当する。そして、上記オンオフ幅は負荷の大きさを表し、負荷が大きいほどこのオンオフ幅が大きくなる。
　本実施例においては、負荷（キャパシタＣ１の充電電圧）が小さいほどボトムスキップ数を増やし、逆に、負荷が大きいほどボトムスキップ数を減らすようなスキップ制御を実行するため、ボトムスキップ数とそれを規定する基準電圧Ｖｈｉｇｈ、Ｖｌｏｗとの関係を下記表２に示すように設定している
Figure JPOXMLDOC01-appb-T000002
　図１７は、上記表２の内容を図式化して示したものである。同図において、下向き矢印は出力電力（負荷レベル）が低下していく場合のボトムスキップ数の変化形態（０回→５回）を示し、また、上向き矢印は出力電力が増加していく場合のボトムスキップ数の変化形態（５回→０回）を示している。
　以下、図１３に示すスイッチング幅ボトム制御回路５を適用した場合のボトムスキップ制御を具体的に説明する。
　例えば、上記基準電圧セレクター１２０の端子Ｄ１、Ｄ２、Ｄ３への入力信号の論理値が１，１，０であるとすると、つまり、カウンタブロック１１８のカウント値が３であるとすると、Ｖｈｉｇｈ、ＶｌｏｗとしてそれぞれＶｒｅｆ３、Ｖｒｅｆ７が選択されている。この状態では、表２に示すように、ボトムスキップ数が３に設定される。つまり、カウンタブロック１１９によるｂｏｔ信号のマスク数が３となる。
　上記の状態から負荷が重くなると（図８に示すオンオフ幅が大きくなると）、キャパシタＣ１の充電電圧（積分時間）Ｖｃｏｎが増大するため、Ｖｃｏｎ＞Ｖｈｉｇｈの状態になる。この場合、カウンタブロック１１８にｄｏｗｎ信号が入力されるので、該カウンタブロック１１８がダウンカウントする。
　カウンタブロック１１８が１つだけダウンカウントしてそのカウント値が２になると、基準電圧セレクター１２０の端子Ｄ１、Ｄ２、Ｄ３の論理値が０，１，０となるので、ボトムスキップ数が２に設定されるとともに、Ｖｈｉｇｈ、ＶｌｏｗとしてそれぞれＶｒｅｆ２、Ｖｒｅｆ６が選択されることになる。
　ボトムスキップ数２に従ったスイッチング周期において、Ｖｈｉｇｈ? Ｖｃｏｎ?Ｖｌｏｗの関係が判定された場合には、カウンタブロック１１８がカウント値２を維持するため、ボトムスキップ数も２に維持される。
　また、ボトムスキップ数２に従ったスイッチング周期において、Ｖｃｏｎ＞Ｖｈｉｇｈの関係が再度判定された場合には、カウンタブロック１１８が更に１つだけダウンカウントしてそのカウント値が１になる。この場合、基準電圧セレクター１２０の端子Ｄ１、Ｄ２、Ｄ３の論理値が１，０，０となるので、ボトムスキップ数が１に設定されるとともに、Ｖｈｉｇｈ、ＶｌｏｗとしてそれぞれＶｒｅｆ１、Ｖｒｅｆ５が選択されることになる。
　一方、カウンタブロック１１８のカウント値が３である前記の状態から負荷が軽くなると（図８に示すオンオフ幅が小さくなると）、キャパシタＣ１の充電電圧が減少するため、Ｖｃｏｎ＜Ｖｌｏｗの状態になる。この場合、カウンタブロック１１８にｕｐ信号が入力されるので、該カウンタブロック１１８がアップカウントする。
　カウンタブロック１１８が１つだけアップカウントしてそのカウント値が４になると、基準電圧セレクター１２０の端子Ｄ１、Ｄ２、Ｄ３の論理値が０，０，１となるので、ボトムスキップ数が４に設定されるとともに、Ｖｈｉｇｈ、ＶｌｏｗとしてそれぞれＶｒｅｆ４、Ｖｒｅｆ８が選択されことになる。
　ボトムスキップ数４に従ったスイッチング周期において、Ｖｈｉｇｈ? Ｖｃｏｎ?Ｖｌｏｗの関係が判定された場合には、カウンタブロック１１８がカウント値４を維持するため、ボトムスキップ数も４に維持される。
　また、ボトムスキップ数２に従ったスイッチング周期において、Ｖｃｏｎ＜Ｖｌｏｗの関係が再度判定された場合には、カウンタブロック１１８が更に１つだけアップカウントしてそのカウント値が５になる。この場合、基準電圧セレクター１２０の端子Ｄ１、Ｄ２、Ｄ３の論理値が１，０，１となるので、ボトムスキップ数が５に設定されるとともに、Ｖｈｉｇｈ、ＶｌｏｗとしてそれぞれＶｒｅｆ５、接地電位ＧＮＤが選択されことになる。
　図１８は、出力電力（負荷レベル）Ｐｏに応じてスイッチング周波数が変化する形態を例示したグラフである。また、図１９は、出力電力Ｐｏに応じてオンオフ幅が変化する形態を例示したグラフである。なお、これらの図に示す関係は、共振周期２μｓという条件と、軽負荷時の最低スイッチング周波数が５０ｋＨｚ以上となるようにするという条件の下で得たものである。また、これらの図において、実線ａは出力電力Ｐｏが増加する場合のスイッチング周波数あるいはオンオフ幅の変化を、また、点線ｂは出力電力Ｐｏが減少する場合のスイッチング周波数あるいはオンオフ幅の変化をそれぞれ示している。
　図１８から明らかなように、軽負荷時には回数の多いボトムスキップによりスイッチング周波数が低下されて、スイッチング損失が低減されることになる。
　一方、図１９から明らかなように、出力電力Ｐｏが増加するときのボトムスキップ数と、該出力電力Ｐｏが減少するときのボトムスキップ数とを同じ出力電力Ｐｏについて比較した場合、前者のボトムスキップ数は後者のボトムスキップ数以上となる。
　ボトムスキップ数が多いと、スイッチング周期において、入力側から電力を供給せずに出力側で電力を消費するという状態の期間が相対的に長くなるので、それをリカバーするために次の周期のオン幅が長くなる。従って、図示のように、同じ共振周波数・同じ出力電力Ｐｏという条件下でも、出力電力Ｐｏが増加する場合のオンオフ幅の方が長くなる傾向を示す。
　共振周期を２μｓから３．５μｓに変更した場合には、スイッチング周波数が図２０に例示した態様で変化し、また、オンオフ幅が図２１に例示した態様で変化する。
　図２０に示すように、共振周期が３．５μｓの場合には、最低スイッチング周波数が４０ＫＨｚ以下まで低下する。従って、そのような最低スイッチング周波数で動作する可能性のあるスイッチング電源をＬＣＤ－ＴＶ用の電源として使用した場合には、スイッチングノイズが赤外線リモコンの搬送波（３８ｋＨｚなど）に悪影響を与える可能性がある。
　このような不都合は、例えば、図１４に示すカウンタブロック１１８におけるアンド回路１２７を図２２に示した最低周波数制限回路に置き換えることで回避することができる。以下、この最低周波数制限回路の構成及び動作について説明する。
　図２２において、Ｄフリップフロップ１４７は、前記初期リセット信号ｉ－ｒｅｓｅｔによってリセットされる。また、Ｔフリップフロップ１４９～１５１によって構成された３ビットのダウンカウンタ部は、上記初期リセット信号ｉ－ｒｅｓｅｔによって最大ボトムスキップ設定数にプリセットされる。
　ここでの最大ボトムスキップ設定数は、図１４のカウンタブロック１１８の最大カウント数（最大ボトムスキップ数）である５に合わせるようにしている。したがって、上記３ビットのダウンカウンタ部は、Ｔフリップフロップ１４９、１５１のセット端子Ｓにリセット信号ｉ－ｒｅｓｅｔが入力され、Ｔフリップフロップ１５０のリセット端子Ｒにリセット信号ｉ－ｒｅｓｅｔが入力されるように構成されている。
　上記のダウンカウンタ部のプリセット後、前記ｏｎｔｒｇ信号によってスイッチ素子Ｑｃがターンオンされると、キャパシタＣ１が放電（リセット）され、その直後のタイミング（ｏｎｔｒｇ信号がＬレベルになるタイミング）で定電流源１４５によるキャパシタＣ２の充電が開始される。
　なお、ｏｎｔｒｇ信号は、前記したように、図１に示すｓｅｔ信号に基づいてスイッチング素子Ｑａのターンオン時に発生される３００ｎｓ程度の短い時間幅を有するパルス信号、もしくはｓｅｔ信号そのものである。
　キャパシタＣ２は、ｏｎｔｒｇ信号がＬレベルになってからＨレベルになるまでの期間（この期間はスイッチング周期にほぼ等しい）において定電流充電されるので、その期間での充電電圧がスイッチング周期に対応することになる。このように、キャパシタＣ２は、スイッチング周期をチェックするタイマーとしての機能を有する。
　コンパレータ１４６は、キャパシタＣ２の充電電圧と、確保したい最長スイッチング周期（例えば、スイッチング周波数４５ＫＨｚに対応する周期）に対応する基準電圧Ｖｒｅｆ1０とを比較する。そして、Ｄフリップフロップ１４７は、ｏｎｔｒｇ信号がＨレベルになるタイミングで、つまり、キャパシタＣ２の充電電圧がスイッチング周期に対応する値に達するタイミングでコンパレータ１４６の出力を読み込む。
　なお、Ｄフリップフロップ１４７が読み込み動作するタイミング（ｏｎｔｒｇ信号がＨレベルになるタイミング）においては、キャパシタＣ２の放電が開始されるが、コンパレータ１４６内の信号遅延により前スイッチング周期での比較結果を支障なくＤフリップフロップ１４７に読み込むことが可能である。
　Ｄフリップフロップ１４７に読み込まれたコンパレータ１４６の出力がＨレベルである場合には、つまり、スイッチング周期が上記最低スイッチング周波数に相当する最長スイッチング周期より大きい場合には、該Ｄフリップフロップ１４７の出力端子ＱがＨレベルになる。
　ナンド回路１４８は、一方の入力端子がＤフリップフロップ１４７の出力端子Ｑに接続されるとともに、出力端子がＴフリップフロップ１４９のクロック入力端子ＣＫに接続され、また、他方の入力端子に前記ｄｒｖ信号を反転した信号であるｄｒｖｂ信号が入力される。
　したがって、Ｄフリップフロップ１４７の出力端子ＱがＨレベルになると、前記ｄｒｖ信号がＬレベルになるタイミングで、つまり、図１に示すスイッチング素子ＱａがオフするタイミングでＴフリップフロップ１４９のクロック入力端子ＣＫがＨレベルになり、これによって、Ｔフリップフロップ１４９～１５１からなるカウンタ部がダウンカウントする。
　排他的オア回路１５２は、一方の入力端子がＴフリップフロップ１５１の出力端子ＱＢに接続されるとともに、他方の入力端子が図１４に示すカウンタ部１２５の出力端子Ｑ３に接続されている。排他的オア回路１５３は、一方の入力端子がＴフリップフロップ１５０の出力端子ＱＢに接続されるとともに、他方の入力端子が上記カウンタ部１２５の出力端子Ｑ２に接続されている。また、排他的オア回路１５４は、一方の入力端子がＴフリップフロップ１４９の出力端子ＱＢに接続されるとともに、他方の入力端子が上記カウンタ部１２５の出力端子Ｑ１に接続されている。
　従って、Ｔフリップフロップ１４９～１５１からなるカウンタ部のカウント値と上記カウンタ部１２５のカウント値が一致すると、アンド回路１５５からその一致を示すＨレベルのｂｍａｘ信号が出力される。
　このｂｍａｘ信号は、図１４に示すアンド回路１２７の出力信号に代えて、アンド回路１２３に入力され、その結果、カウンタ部１２５のアップカウント動作が停止される。
　結局、上記カウンタ部１２５のカウント値（ボトムスキップ数を規定する）の上限は、Ｔフリップフロップ１４９～１５１からなるカウンタ部のカウント値によって規定されることになる。したがって、Ｔフリップフロップ１３１～１３３からなるカウンタ部のカウント値がプリセット値５の状態にあるときには、カウンタ部１２５のカウント値の上限が５となる。また、スイッチング周期が所定の最長スイッチング周期よりも大きくなってＴフリップフロップ１４９～１５１からなるカウンタ部がダウンカウントした場合には、カウンタ部１２５のカウント値の上限（最大ボトムスキップ数）がこのダウンカウントしたカウンタ部のカウント値まで低下されることになる。
　このように、上記最低周波数制限回路は、最大ボトムスキップ数を５に初期設定し、スイッチング周期が最長スイッチング周期よりも大きくなる（スイッチング周波数が最低スイッチング周波数より低くなる）状況に応じてその最大ボトムスキップ数を単調減少させるように動作する。なお、減少された最大ボトムスキップ数は、初期リセット信号ｉ－ｒｅｓｅｔが入力されるまで５に戻らない。
　上記の最低周波数制限回路を適用すれば、スイッチング周波数が設定した最低スイッチング周波数（本実施例では、４５ｋＨｚ）より下がらないようにボトムスキップ数の上限が制御され、これによって、スイッチングノイズが赤外線リモコンの搬送波に悪影響を与える等の不都合を回避することができる。なお、本実施例では、最低スイッチング周波数を４５ｋＨｚとした場合にポトムスキップが４回までに制限される。
　上記のボトムスキップ制御では、負荷の大きさを図８に示すオンオフ幅に基づいて検出しているが、負荷の大きさをオン幅に基づいて検出するようにしても良い。ただし、その場合には、ｄｒｖ信号がＬレベルに変化するタイミング、つまり、スイッチング素子ＱａがターンオフするタイミングでＤフリップフロップ１１６、１１７（図１３）がコンパレータ１１４，１１５の出力を読み込むよう動作させ（例えば、Ｄフリップフロップ１１６、１１７のクロック入力端子ＣＫにインバータ１１２の出力端子を接続する構成とする。）、また、前記基準電圧Ｖｒｅｆ１～Ｖｒｅｆ８を上記オン幅の判定に適合する値に設定する必要がある。
　なお、負荷の大きさは、図８に示すオフ幅に基づいて検出することも可能である。オフ幅はトランスＴ１に蓄えられたエネルギを放出する時間であり、重負荷であるほどトランスＴ１に蓄えられたエネルギが大きくなり放出する時間が長くなるからである。図２及び図１１に示すスイッチング幅ボトム制御回路５において、負荷の大きさをオフ幅に基づいて検出する場合には、図４に示すスイッチング幅生成回路５１を適用し、フリップフロップ５１３をｄｒｖ信号がＬレベルになるタイミングでセットさせれば良い。もちろん、この場合、基準オンオフ幅生成回路５１５において生成される基準値ｔｓ－ｒｅｆ１、ｔｓ－ｒｅｆ２も上記オフ幅の大きさを判断するのに適したものに設定される。
　一方、図１３に示すスイッチング幅ボトム制御回路５におけるボトムスキップ数の制御を上記オフ幅に基づいて実行する場合には、ｏｎｔｒｇに代えてｄｒｖ信号をスイッチ素子Ｑｂに入力し、また、ｂｏｔ信号がＨレベルに変化するタイミングでＤフリップフロップ１１６、１１７（図１３参照）を読み込み動作させる。そして、基準電圧Ｖｒｅｆ１～Ｖｒｅｆ８もオフ幅の判定に適合する値に設定する。
　Ｔ１　トランス
　Ｐ１　一次巻線
　Ｓ１　二次巻線
　Ｐ２　補助巻線
　Ｑａ　スイッチング素子
　Ｑｂ，Ｑｃ　スイッチ素子
　Ｑ００～Ｑ１５，Ｑ２０～Ｑ２４　スイッチ素子
　Ｃｉ，Ｃｏ　平滑用キャパシタ
　Ｃｒ　共振用キャパシタ
　Ｃ１、Ｃ２　キャパシタ
　Ｄ１　ダイオード
　Ｔｉ　入力端子
　Ｔｏ　出力端子
　Ｒｏ１，Ｒｏ２，Ｒｓ　抵抗
　１　スイッチング制御回路
　３　ボトム検出回路
　５　スイッチング幅ボトム制御回路
　７　オア回路
　９　ワンショット回路
　１１　リスタート回路
　１３　フリップフロップ
　１５　ドライブ回路
　１７　比較回路
　１９　帰還回路
　５１，５１’　スイッチング幅生成回路
　５１１　基準オン幅生成回路
　５１３　フリップフロップ
　５１５　基準オンオフ幅生成回路
　５２，５９　インバータ
　５３，６１，６９　アンド回路
　５５　ノア回路
　５７　フリップフロップ
　６３，６５　遅延回路
　６７　Ｄフリップフロップ
　７１，１０９　オア回路
　７３，８７，８９　インバータ
　７５，７９，９１，９３，９５，９７，１０７　アンド回路
　７７，８１　ノア回路
　８３，８５　フリップフロップ
　９９，１０１　遅延回路
　１０３，１０５　Ｄフリップフロップ
　１１０　Ｄフリップフロップ
　１１１　アンド回路
　１１２　インバータ
　１１３　定電流源
　１１４，１１５　コンパレータ
　１１６，１１７　Ｄフリップフロップ
　１１８　第１のカウンタブロック
　１１９　第２のカウンタブロック
　１２０　基準電圧セレクター
　１２１,１２２　インバータ
　１２３，１２４，１２６，１２７　アンド回路
　１２５　カウンタ部
　１３０，１３８　インバータ
　１３１，１３２，１３３　Ｔフリップフロップ
　１３４，１３５，１３６　排他的オア回路
　１３７，１３９　アンド回路
　１４０　ＲＳフリップフロップ
　１４１，１４２，１４３　インバータ
　１４５　定電流源
　１４６　コンパレータ
　１４７　Ｄフリップフロップ
　１４８　ナンド回路
　１４９，１５０，１５１　Ｔフリップフロップ
　１５２，１５３，１５４　排他的オア回路
　１５５　アンド回路

Claims (14)

  1. 　トランスの一次巻線のインダクタンスと共振用キャパシタの共振現象を利用して、共振電圧がボトムを呈するタイミングでスイッチング素子をターンオンさせる擬似共振スイッチング電源装置であって、
    　前記スイッチング素子のオン幅を検出するオン幅検出回路と、
    　前記オン幅に基づいて、前記共振電圧のボトムの発生回数を判定するボトム発生回数判定回路と、を備え、
    　前記判定された回数のボトムが発生したタイミングで前記スイッチング素子をターンオンさせることを特徴とする擬似共振スイッチング電源装置。
  2. 　前記オン幅検出回路は、前記スイッチング素子の駆動信号の発生期間を前記オン幅として検出するように構成されていることを特徴とする請求項１に記載の擬似共振スイッチング電源装置。
  3. 　前記ボトム発生回数判定回路は、前記オン幅をＮ～２Ｎ－２（Ｎは２以上の整数）個の所定の基準時間と比較する手段を備えることによりＮまでのボトムの発生回数を判定することを特徴とする請求項１に記載の擬似共振スイッチング電源装置。
  4. 　前記基準時間の個数は、それぞれの前記基準時間が、特定の２種のボトム発生回数のいずれかを判定するためにのみに使用される、もしくは特定のボトム回数Ｍと（Ｍ＋１）のいずれかの判定及びＭと（Ｍ－１）のいずれかの判定に使用されるように設定されることを特徴とする請求項３に記載の擬似共振スイッチング電源装置。
  5. 　前記共振電圧が１回目のボトムを呈した時点から所定の時間内に２回目のボトムを呈しない場合に、前記スイッチング素子を強制的にターンオンさせる手段をさらに備えることを特徴とする請求項１に記載の擬似共振スイッチング電源装置。
  6. 　前記オン幅検出回路は、前記オン幅を対応する電圧に変換して出力するように構成され、
    　前記ボトム発生回数判定回路は、
    　前記スイッチング素子がターンオンもしくはターンオフするタイミングを含むオン期間中に１回カウント動作を行い、そのカウント値を前記ボトムの発生回数として出力するアップダウンカウンタと、
    　前記アップダウンカウンタのカウント値に基づき、前記Ｎ～２Ｎ－２個の基準時間に対応する基準電圧の中から、前記ボトム発生回数を減少させるための判定基準となる第１の基準電圧と、前記ボトム発生回数を増加させるための判定基準となる第２の基準電圧とを選択して出力する基準電圧セレクターと、
    　前記オン幅に対応する電圧と前記第１、第２の基準電圧との比較に基づいて、前記ボトム発生回数を減少させるべきか増加させるべきかの判断を行い、減少させるべきと判断した場合に前記アップダウンカウンタにダウン動作を指示するとともに、増加させるべきと判断した場合に前記アップダウンカウンタにアップ動作を指示する動作指示回路と、
    を備えることを特徴とする請求項３に記載の擬似共振スイッチング電源装置。
  7. 　前記アップダウンカウンタは、スイッチング周期を検出する回路と、該スイッチング周期が所定の最低スイッチング周期以上にならないようにカウント値の上限を低下させる回路とを備えることを特徴とする請求項６に記載の擬似共振スイッチング電源装置。
  8. 　トランスの一次巻線のインダクタンスと共振用キャパシタの共振現象を利用して、共振電圧がボトムを呈するタイミングでスイッチング素子をターンオンさせる擬似共振スイッチング電源装置であって、
    　前記スイッチング素子のオンオフ幅を検出するオンオフ幅検出回路と、
    　前記オンオフ幅に基づいて、前記共振電圧のボトムの発生回数を判定するボトム発生回数判定回路と、を備え、
    　前記判定された回数のボトムが発生したタイミングで前記スイッチング素子をターンオンさせることを特徴とする擬似共振スイッチング電源装置。
  9. 　前記オンオフ幅検出回路は、前記スイッチング素子の駆動信号の発生時点から前記共振電圧が１回目のボトムを呈する時点に至る期間を前記オンオフ幅として検出するように構成されていることを特徴とする請求項８に記載の擬似共振スイッチング電源装置。
  10. 　前記ボトム発生回数判定回路は、前記オンオフ幅をＮ～２Ｎ－２（Ｎは２以上の整数）個の所定の基準時間と比較する手段を備えることによりＮまでのボトムの発生回数を判定することを特徴とする請求項８に記載の擬似共振スイッチング電源装置。
  11. 　前記基準時間の個数は、それぞれの前記基準時間が、特定の２種のボトム発生回数のいずれかを判定するためにのみに使用される、もしくは特定のボトム回数Ｍと（Ｍ＋１）のいずれかの判定及びＭと（Ｍ－１）のいずかの判定に使用されるように設定されることを特徴とする請求項１０に記載の擬似共振スイッチング電源装置。
  12. 　前記共振電圧が１回目のボトムを呈した時点から所定の時間内に２回目のボトムを呈しない場合に、前記スイッチング素子を強制的にターンオンさせる手段をさらに備えることを特徴とする請求項８に記載の擬似共振スイッチング電源装置。
  13. 　前記オンオフ幅検出回路は、前記オンオフ幅を対応する電圧に変換して出力するように構成され、
    　前記ボトム発生回数判定回路は、
    　前記スイッチング素子がターンオンもしくはターンオフするタイミングを含むオン期間中に１回カウント動作を行い、そのカウント値を前記ボトムの発生回数として出力するアップダウンカウンタと、
    　前記アップダウンカウンタのカウント値に基づき、前記Ｎ～２Ｎ－２個の基準時間に対応する基準電圧の中から、前記ボトム発生回数を減少させるための判定基準となる第１の基準電圧と、前記ボトム発生回数を増加させるための判定基準となる第２の基準電圧とを選択して出力する基準電圧セレクターと、
    　前記オン幅に対応する電圧と前記第１、第２の基準電圧との比較に基づいて、前記ボトム発生回数を減少させるべきか増加させるべきかの判断を行い、減少させるべきと判断した場合に前記アップダウンカウンタにダウン動作を指示するとともに、増加させるべきと判断した場合に前記アップダウンカウンタにアップ動作を指示する動作指示回路と、
    を備えることを特徴とする請求項１０に記載の擬似共振スイッチング電源装置。
  14. 　前記アップダウンカウンタは、スイッチング周期を検出する回路と、該スイッチング周期が所定の最低スイッチング周期以上にならないようにカウント値の上限を低下させる回路とを備えることを特徴とする請求項１３に記載の擬似共振スイッチング電源装置。
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