JP6720963B2 - 薄膜トランジスタアレイ、画像表示装置および薄膜トランジスタアレイの製造方法 - Google Patents

薄膜トランジスタアレイ、画像表示装置および薄膜トランジスタアレイの製造方法 Download PDF

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Description

本発明は、薄膜トランジスタアレイ、画像表示装置およびその製造方法に関する。
薄膜トランジスタアレイが開発され、これを用いた液晶表示装置や電気泳動表示装置が開発されている。従来、薄膜トランジスタアレイの電極のパターニングには、フォトリソグラフィが用いられてきた。
近年、より安価な薄膜トランジスタアレイとして、あるいは低温プロセスが可能でプラスチック基板に適した薄膜トランジスタアレイとして、印刷による薄膜トランジスタアレイが注目されている（特許文献１）。
しかし、印刷ではフォトリソグラフィよりもパターニングの歩留まりが小さいので、ゲート配線とキャパシタ配線との間で短絡が起きることがある。
特開２００８−２３５８６１号公報
ゲート配線・キャパシタ配線間に短絡があると、ゲートドライバに大電流が流れて、ゲートドライバや電源が壊れてしまうという問題があった。この問題は、フォトリソグラフィで電極を形成していた時には起こらなかった、印刷による薄膜トランジスタアレイ製造特有の課題である。
本発明の目的は、ゲート配線・キャパシタ配線間に短絡があっても、ゲートドライバや電源を壊すことのない、薄膜トランジスタアレイおよびその製造方法を提供することにある。
上述の課題を解決するための本発明の一局面は、絶縁基板と、ゲート絶縁膜と、複数のゲート電極、ゲート電極に接続された複数のゲート配線、複数のキャパシタ電極、及びキャパシタ電極に接続された複数のキャパシタ配線と、これらとの間にゲート絶縁膜を挟む、複数のソース電極、ソース電極に接続された複数のソース配線、複数のドレイン電極、及びドレイン電極に接続された複数の画素電極とを備え、画素電極がゲート絶縁膜を介してキャパシタ電極と重なって蓄積容量を有し、ソース電極とドレイン電極とがゲート絶縁膜を介してゲート電極と重なっており、ソース電極とドレイン電極との間に半導体層を有し、複数のキャパシタ配線は１本になって電源に接続されており、複数のキャパシタ配線が集まって１本になっている部分に抵抗が設けられる、薄膜トランジスタアレイである。
なお、ゲート電極、ゲート電極に接続されたゲート配線、キャパシタ電極、及びキャパシタ電極に接続されたキャパシタ配線は、ソース電極とドレイン電極よりも下部（絶縁基板側）に形成しても良いし（ボトムゲート型）、上部に形成しても良い（トップゲート型）。
また、少なくともゲート電極と、ゲート配線と、キャパシタ電極と、キャパシタ配線とが、同一材料で形成されていてもよい。
また、抵抗の電気抵抗値が、フレーム時間を、キャパシタ配線に接続された全蓄積容量で割った値より小さくてもよい。
また、抵抗の電気抵抗値が、ゲート配線とキャパシタ配線との間の電圧の絶対値を、ゲートドライバの最大許容出力電流で割った値より大きくてもよい。
また、抵抗が、キャパシタ配線の途中に形成された長配線部であってもよい。
また、抵抗が、キャパシタ配線の途中に挿入された別部品であってもよい。
また、本発明の他の局面は、上述の薄膜トランジスタアレイの製造方法であって、絶縁基板上に、複数のゲート電極、ゲート電極に接続された複数のゲート配線、複数のキャパシタ電極、及びキャパシタ電極に接続され、集まって一本になって電源に接続された複数のキャパシタ配線とを印刷法により形成する工程と、ゲート絶縁膜を形成する工程と、ゲート絶縁膜を挟んで複数のソース電極、ソース電極に接続された複数のソース配線、複数のドレイン電極、及びドレイン電極に接続された複数の画素電極とを形成する工程と、ソース電極、及びドレイン電極の間に半導体層を形成する工程とを含み、複数の前記キャパシタ配線が集まって１本になっている部分に抵抗を形成する工程を設けた薄膜トランジスタアレイの製造方法である。
なお、ゲート電極、ゲート電極に接続されたゲート配線、キャパシタ電極、及びキャパシタ電極に接続されたキャパシタ配線は、ソース電極とドレイン電極よりも下部（絶縁基板側）に形成しても良いし（ボトムゲート型）、上部に形成しても良い（トップゲート型）。
また、抵抗を形成する工程は、抵抗となる長配線部の形成を、キャパシタ配線を形成する工程と同時に行ってもよい。
また、抵抗を形成する工程は、キャパシタ配線を形成する工程の後に抵抗となる別部品を挿入することにより行ってもよい。
本発明によれば、印刷法を用いることで安価で低温なプロセスを実現しながら、ゲート配線とキャパシタ配線との短絡によるゲートドライバや電源の破壊を防止することができる。これにより、ゲートドライバや電源の流用が可能となる薄膜トランジスタアレイを提供することができる。
図１は、本発明の一実施形態に係る薄膜トランジスタアレイを示す配線図である。 図２Ａは、本発明の一実施形態に係る薄膜トランジスタアレイを示す配線図である。 図２Ｂは、本発明の一実施形態に係る薄膜トランジスタアレイを示す配線図である。 図３Ａは、本発明の一実施形態に係る薄膜トランジスタアレイの製造方法を示す模式図である。 図３Ｂは、本発明の一実施形態に係る薄膜トランジスタアレイの製造方法を示す模式図である。 図３Ｃは、本発明の一実施形態に係る薄膜トランジスタアレイの製造方法を示す模式図である。 図３Ｄは、本発明の一実施形態に係る薄膜トランジスタアレイの製造方法を示す模式図である。 図３Ｅは、本発明の一実施形態に係る薄膜トランジスタアレイの製造方法を示す模式図である。 図３Ｆは、本発明の一実施形態に係る薄膜トランジスタアレイの製造方法を示す模式図である。 図３Ｇは、本発明の一実施形態に係る薄膜トランジスタアレイの製造方法を示す模式図である。 図４は、本発明の一実施形態に係る薄膜トランジスタアレイを示す配線図である。 図５Ａは、本発明の一実施形態に係る薄膜トランジスタアレイの製造方法を示す模式図である。 図５Ｂは、本発明の一実施形態に係る薄膜トランジスタアレイの製造方法を示す模式図である。 図５Ｃは、本発明の一実施形態に係る薄膜トランジスタアレイの製造方法を示す模式図である。 図５Ｄは、本発明の一実施形態に係る薄膜トランジスタアレイの製造方法を示す模式図である。 図５Ｅは、本発明の一実施形態に係る薄膜トランジスタアレイの製造方法を示す模式図である。 図５Ｆは、本発明の一実施形態に係る薄膜トランジスタアレイの製造方法を示す模式図である。 図５Ｇは、本発明の一実施形態に係る薄膜トランジスタアレイの製造方法を示す模式図である。 図５Ｈは、本発明の一実施形態に係る薄膜トランジスタアレイの製造方法を示す模式図である。 図６Ａは、本発明の一実施形態に係る薄膜トランジスタアレイの製造方法を示す模式図である。 図６Ｂは、本発明の一実施形態に係る薄膜トランジスタアレイの製造方法を示す模式図である。 図６Ｃは、本発明の一実施形態に係る薄膜トランジスタアレイの製造方法を示す模式図である。 図６Ｄは、本発明の一実施形態に係る薄膜トランジスタアレイの製造方法を示す模式図である。 図６Ｅは、本発明の一実施形態に係る薄膜トランジスタアレイの製造方法を示す模式図である。 図６Ｆは、本発明の一実施形態に係る薄膜トランジスタアレイの製造方法を示す模式図である。 図６Ｇは、本発明の一実施形態に係る薄膜トランジスタアレイの製造方法を示す模式図である。 図７は、従来技術に係る薄膜トランジスタアレイを示す配線図である。
本発明の一実施形態について、以下に図面を参照して詳細に説明する。なお、以下に使用する図面では、説明を判り易くするために縮尺は正確には描かれていない。
（第１の実施形態）
図１に、第１の実施形態に係る薄膜トランジスタアレイ１００を示す。薄膜トランジスタアレイ１００は、絶縁基板１と、絶縁基板１上に形成された、複数のゲート電極２、ゲート電極２に接続された複数のゲート配線２’、複数のキャパシタ電極１０、及びキャパシタ電極１０に接続された複数のキャパシタ配線１０’と、絶縁基板１、ゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ電極１０上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成された複数のソース電極４、ソース電極４に接続された複数のソース配線４’、複数のドレイン電極５、及びドレイン電極５に接続された複数の画素電極７とを有し、画素電極７はゲート絶縁膜３を介してキャパシタ電極１０と重なっていて蓄積容量を有し、ソース電極４とドレイン電極５とがゲート絶縁膜３を介してゲート電極２と重なっており、ソース電極４とドレイン電極５との間に半導体層６を有し、キャパシタ配線１０’の途中には抵抗１２を備える。ただし図１では、わかりやすいように配線図の形で記載している。
通常、ゲート配線２’はゲートドライバの個々の出力に接続され、ゲートドライバにはゲート電源が接続されている。ソース配線４’はソースドライバの個々の出力に接続され、ソースドライバにはソース電源が接続されている。対向電極３１はコモン電源１１ａに接続されている。キャパシタ配線１０’は全ての蓄積容量に接続された配線が１つになってキャパシタ電源１１に接続されている。ただし、キャパシタ電源１１をコモン電源１１ａが兼ねる場合や、キャパシタ電源１１なしで直接接地電位（ＧＮＤ）に接続される場合もある。また一般に、所望の電圧が正確に印加されるよう、配線抵抗は小さい方が望ましいと考えられている。
図７は従来の薄膜トランジスタアレイ５００におけるゲート配線２’及びキャパシタ配線１０’を示す配線図である。従来の薄膜トランジスタアレイ５００では、ゲート配線２’とキャパシタ配線１０’との間に短絡２０がある場合、あるいは後天的に短絡２０が発生した場合、ゲート電源→ゲートドライバ→ゲート配線２’→キャパシタ配線１０’→キャパシタ電源１１に大電流が流れて、ゲート電源、ゲートドライバ、またはキャパシタ電源１１が壊れる。キャパシタ電源１１をコモン電源１１ａが兼ねている場合、ゲート電源、ゲートドライバ、またはコモン電源１１ａが壊れる。キャパシタ電源１１が接地（ＧＮＤ）の場合、ゲート電源またはゲートドライバが壊れる。
しかし、薄膜トランジスタアレイ１００では、キャパシタ配線１０’の途中に抵抗１２を有することにより、ゲート配線２’とキャパシタ配線１０’との間に短絡２０があっても、ゲートドライバに流れる電流を制限することができ、ゲート電源、ゲートドライバ、キャパシタ電源１１の破壊を防止できる。キャパシタ配線１０’の途中の抵抗１２は、複数のキャパシタ配線１０’が集まって１本になっている部分に設けるのが望ましい。そうすれば、１個の抵抗１２で全てのゲートドライバを保護できる。
ゲート配線２’とキャパシタ配線１０’との間の短絡２０は、ゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’を、一括で印刷した場合に、生じることがある。これは、フォトリソグラフィに比べて印刷法の歩留まりが悪いためであり、フォトリソグラフィでは通常起こりえないことである。しかし、フォトリソグラフィが、成膜→レジスト塗布→プリベーク→露光→現像→ポストベーク→エッチング→レジスト剥離という多くの工程が必要なのに対し、印刷法では、印刷→ベークという単純な工程で済むため、安価であり、低温プロセスを実現でき、プラスチック基板を用いたフレキシブル薄膜トランジスタアレイが可能である。即ち印刷法を用いて製造された薄膜トランジスタアレイは、フォトリソグラフィを用いて製造された薄膜トランジスタアレイとは異なる利点を有している。そして本発明は、このような印刷を用いた薄膜トランジスタアレイの場合に特有かつ有効な技術である。しかしながら、本発明をフォトリソグラフィによる薄膜トランジスタアレイに適用してもよい。
抵抗１２の電気抵抗値Ｒは、フレーム時間を、キャパシタ配線１０’に接続された全ての蓄積容量Ｃｓの和で割った値より小さいことが求められる。フレーム時間Ｔｆ、１画素の蓄積容量Ｃｓ、１行の画素数Ｍ、走査線数Ｎとすると、Ｒ＜Ｔｆ／（ＭＮＣｓ）となる。これは、ゲート配線２’やキャパシタ配線１０’の抵抗を無視した場合に、１行の蓄積容量を充電する時定数ＲＭＣｓが、選択時間Ｔｆ／Ｎより小さいことによる。
また、抵抗１２の電気抵抗値Ｒとしては、ゲート配線とキャパシタ配線との間の電圧の絶対値を、ゲートドライバの最大許容出力電流で割った値より大きいことが求められる。ゲート・キャパシタ間電圧Ｖｇｃ、ゲートドライバの最大許容出力電流Ｉｇ（ｍａｘ）とすると、Ｒ＞｜Ｖｇｃ｜／Ｉｇ（ｍａｘ）となる。
薄膜トランジスタアレイ１００の具体的な形態の例は、図２Ａ、図２Ｂに模式的に示すように、キャパシタ配線１０’の途中に抵抗１２を挿入したものである。図２Ａでは、基板１上のキャパシタ配線１０’の途中に実装部を設け、別部品であるチップ抵抗１２をＡｇペーストを用いて接続している。図２Ｂでは、基板１上のキャパシタ配線１０’に接続されたフレキシブルプリント基板１３のキャパシタ配線の途中に、別部品であるチップ抵抗１２を半田実装している。
薄膜トランジスタアレイ１００の製造方法一例を、図３Ａ〜図３Ｇに示す。左が薄膜トランジスタアレイ１００全体の配線図、中央が薄膜トランジスタアレイ１００を構成する薄膜トランジスタ単体に対応する１画素の平面図、右が１画素をＡ−Ｂ線で切断した断面図である。ただし全体の配線図では、ゲート配線２’、キャパシタ配線１０’、抵抗１２を記載しているが、ゲート電極２、キャパシタ電極１０、ゲート絶縁膜３、ソース電極４、ソース配線４’、ドレイン電極５、画素電極７、半導体層６、保護層６’の記載を省略している。
はじめに、絶縁基板１上に、ゲート電極２、ゲート電極２に接続されたゲート配線２’、キャパシタ電極１０、キャパシタ電極１０に接続され、抵抗１２の実装部を有するキャパシタ配線１０’を、印刷法によって形成した（図３Ａ）。絶縁基板１の材料としては、ガラス等の無機物や、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）等の有機物を用いることができる。ゲート電極２、ゲート配線２’、キャパシタ電極１０、キャパシタ配線１０’の材料としては、Ａｇ、Ｃｕ、Ａｕ、Ｐｔ等の金属が好適であるが、カーボンやＩＴＯ等を使用することもできる。印刷法としては、オフセット印刷、凸版印刷、凹版印刷、スクリーン印刷、インクジェット印刷等が使用可能であるが、オフセット印刷が好適であり、特に反転オフセット印刷やグラビアオフセット印刷が好適である。
次に、絶縁基板１、ゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’上にゲート絶縁膜３を形成する（図３Ｂ）。ゲート絶縁膜３は、ほぼ全面に形成するが、ゲート接続部やキャパシタ接続部上には形成しない。ゲート絶縁膜３の材料としては、ＳｉＯ２、ＳｉＮ等の無機絶縁膜や、ポリビニルフェノール、エポキシ等の有機絶縁膜を用いることができる。その形成は、スパッタや、液剤の塗布および焼成で行うことができる。
次に、ゲート絶縁膜３上にソース電極４、ソース電極４に接続されたソース配線４’、ドレイン電極５、ドレイン電極５に接続された画素電極７を印刷法により形成する（図３Ｃ）。ソース電極４およびドレイン電極５は、ゲート絶縁膜３を介して、ゲート電極２と重なっている。また、画素電極７は、ゲート絶縁膜３を介して、キャパシタ電極１０と重なっている。ソース電極４、ソース配線４’、ドレイン電極５、画素電極７の材料としては、Ａｇ、Ｃｕ、Ａｕ、Ｐｔ等の金属が好適であるが、カーボンやＩＴＯ等を使用することもできる。印刷法としては、オフセット印刷、凸版印刷、凹版印刷、スクリーン印刷、インクジェット印刷等が使用可能であるが、オフセット印刷が好適であり、特に反転オフセット印刷やグラビアオフセット印刷が好適である。
次に、ゲート絶縁膜３、ソース電極４及びドレイン電極５上であってソース電極４及びドレイン電極５間を含む領域に、半導体層６を形成し（図３Ｄ）、さらに、半導体層６を覆うように保護層６’を形成する（図３Ｅ）。半導体層６の材料としては、シリコン半導体、酸化物半導体、有機半導体等を用いることができる。その形成は、ＣＶＤやスパッタ、または印刷法で行うことができる。保護層６’の材料としては、ＳｉＯ２やＳｉＮ、またはフッ素系樹脂を用いることができる。その形成は、ＣＶＤやスパッタ、または印刷法を用いることができる。図３Ｅに示すように保護層６’がソース電極４およびソース配線４’を完全に覆う場合、層間絶縁膜８および上部画素電極９は、なくてもよい。この場合、画素電極７が、表示を行う有効領域となる。
次に、キャパシタ配線１０’の途中に、抵抗１２を実装する（図３Ｆ）。抵抗１２の実装は、Ａｇペースト等を用いることで容易に行うことができる。
次に、こうして作製した薄膜トランジスタアレイ１００と、別途作製した対向基板３０上の対向電極３１との間に表示媒体３２を挟み込み、画像表示装置（パネル）とする（図３Ｇ）。表示媒体３２の材料としては、液晶、電気泳動体、エレクトロクロミック材料等を用いることができる。液晶の場合は、通常、偏光板と組合わせて光の制御を行う。ポリマー分散液晶、電気泳動体、エレクトロクロミック材料の場合、偏光板は不要である。
（第２の実施形態）
図４に、第２の実施形態に係る薄膜トランジスタアレイ２００を示す。薄膜トランジスタアレイ２００は、絶縁基板１と、絶縁基板１上に形成された、複数のゲート電極２、ゲート電極２に接続された複数のゲート配線２’、複数のキャパシタ電極１０、及びキャパシタ電極１０に接続された複数のキャパシタ配線１０’と、絶縁基板１、ゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ電極１０上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成された複数のソース電極４、ソース電極４に接続された複数のソース配線４’、複数のドレイン電極５、及びドレイン電極５に接続された複数の画素電極７とを有し、画素電極７はゲート絶縁膜３を介してキャパシタ電極１０と重なっていて蓄積容量を有し、ソース電極４とドレイン電極５とがゲート絶縁膜３を介してゲート電極２と重なっており、ソース電極４とドレイン電極５との間に半導体層６を有し、キャパシタ配線１０’の途中には抵抗１２を備え、抵抗１２は、ゲート電極２、ゲート配線２’、キャパシタ電極１０、キャパシタ配線１０’と同時に印刷で形成される。なお、薄膜トランジスタアレイ２００と薄膜トランジスタアレイ１００とは、抵抗１２の形成方法及び構造が異なり、その他の構造については同様であるため、図４では、ゲート配線２’、キャパシタ配線１０’、抵抗１２のみを示して、それ以外の構成の記載を省略する。
薄膜トランジスタアレイ２００は、抵抗１２が、ゲート電極２、ゲート配線２’、キャパシタ電極１０、キャパシタ配線１０’と同一材料・同一プロセスで形成できるため、工程を増やすことなく、ゲート電源、ゲートドライバ、キャパシタ電源１１を保護することができる。
抵抗１２の電気抵抗値Ｒが、フレーム時間を、キャパシタ配線１０’に接続された全ての蓄積容量Ｃｓの和で割った値より小さいことや、ゲート・キャパシタ間電圧の絶対値を、ゲートドライバの最大許容出力電流で割った値より大きいことは、第１の実施形態と同様である。
薄膜トランジスタアレイ２００の製造方法を、図５Ａ〜図５Ｈに示す。左が薄膜トランジスタアレイ２００全体の配線図、中央が薄膜トランジスタアレイ２００を構成する薄膜トランジスタ単体に対応する１画素の平面図、右が１画素をＡ−Ｂ線で切断した断面図である。ただし全体の配線図では、ゲート配線２’、キャパシタ配線１０’、抵抗１２を記載しているが、ゲート電極２、キャパシタ電極１０、ゲート絶縁膜３、ソース電極４、ソース配線４’、ドレイン電極５、画素電極７、半導体層６、保護層６’の記載を省略している。
はじめに、絶縁基板１上に、ゲート電極２、ゲート電極２に接続されたゲート配線２’、キャパシタ電極１０、キャパシタ電極１０に接続されたキャパシタ配線１０’、抵抗１２を、印刷法によって形成した（図５Ａ）。抵抗１２は、複数のキャパシタ配線１０’が集まって１本になってからのキャパシタ配線１０’を蛇行配線させてその長さを調整した長配線部を形成することで、電気抵抗値Ｒを満たすようにしたものである。ただし、蛇行配線に限定するものではなく、抵抗値が所定の値であれば蛇行していなくてもよい。なお、抵抗１２部分の幅をキャパシタ配線１０’の幅よりも細くすることも可能であるが、細くしすぎると、電流によって焼き切れてしまう恐れがあるので注意が必要である。
絶縁基板１の材料としては、ガラス等の無機物や、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）等の有機物を用いることができる。ゲート電極２、ゲート配線２’、キャパシタ電極１０、キャパシタ配線１０’、抵抗１２の材料としては、Ａｇ、Ｃｕ、Ａｕ、Ｐｔ等の金属が好適であるが、カーボンやＩＴＯ等を使用することもできる。印刷法としては、オフセット印刷、凸版印刷、凹版印刷、スクリーン印刷、インクジェット印刷等が使用可能であるが、オフセット印刷が好適であり、特に反転オフセット印刷やグラビアオフセット印刷が好適である。
次に、絶縁基板１、ゲート電極２、ゲート配線２’、キャパシタ電極１０、及びキャパシタ配線１０’上にゲート絶縁膜３を形成する（図５Ｂ）。ゲート絶縁膜３は、ほぼ全面に形成するが、ゲート接続部やキャパシタ接続部上には形成しない。ゲート絶縁膜３の材料としては、ＳｉＯ２、ＳｉＮ等の無機絶縁膜や、ポリビニルフェノール、エポキシ等の有機絶縁膜を用いることができる。その形成は、スパッタや、液剤の塗布および焼成で行うことができる。
次に、ゲート絶縁膜３上にソース電極４、ソース電極４に接続されたソース配線４’、ドレイン電極５、ドレイン電極５に接続された画素電極７を印刷法により形成する（図５Ｃ）。ソース電極４およびドレイン電極５は、ゲート絶縁膜３を介して、ゲート電極２と重なっている。また、画素電極７は、ゲート絶縁膜３を介して、キャパシタ電極１０と重なっている。ソース電極４、ソース配線４’、ドレイン電極５、画素電極７の材料としては、Ａｇ、Ｃｕ、Ａｕ、Ｐｔ等の金属が好適であるが、カーボンやＩＴＯ等を使用することもできる。印刷法としては、オフセット印刷、凸版印刷、凹版印刷、スクリーン印刷、インクジェット印刷等が使用可能であるが、オフセット印刷が好適であり、特に反転オフセット印刷やグラビアオフセット印刷が好適である。
次に、ゲート絶縁膜３、ソース電極４及びドレイン電極５上であってソース電極４及びドレイン電極５間を含む領域に、半導体層６を形成し（図５Ｄ）、さらに、半導体層６を覆うように保護層６’を形成する（図５Ｅ）。半導体層６の材料としては、シリコン半導体、酸化物半導体、有機半導体等を用いることができる。その形成は、ＣＶＤやスパッタ、または印刷法で行うことができる。保護層６’の材料としては、ＳｉＯ２やＳｉＮ、またはフッ素系樹脂を用いることができる。その形成は、ＣＶＤやスパッタ、または印刷法を用いることができる。
次に、画素電極７上に開口を有する層間絶縁膜８を形成する（図５Ｆ）。保護層６’がソース電極４およびソース配線４’を完全には覆っていない場合、その部分を層間絶縁膜８が覆うことが好ましい。層間絶縁膜８の材料としては、エポキシ等の有機絶縁膜が好適である。層間絶縁膜８は、スクリーン印刷等の印刷法で形成できる。
次に、層間絶縁膜８上に上部画素電極９を形成する（図５Ｇ）。上部画素電極９は、層間絶縁膜８の開口を介して画素電極７に接続されている。上部画素電極９の材料としては、Ａｇペーストやカーボンペースト等が好適である。上部画素電極９は、スクリーン印刷等の印刷法で形成できる。
薄膜トランジスタアレイ２００が上部画素電極９を有する場合、上部画素電極９が、有効な表示領域となる。なお、層間絶縁膜８まで形成し、上部画素電極９を形成しない場合、層間絶縁膜８の開口が、有効な表示領域となる。
次に、こうして作製した薄膜トランジスタアレイ２００と、別途作製した対向基板３０上の対向電極３１との間に表示媒体３２を挟み込み、画像表示装置（パネル）とする（図５Ｈ）。表示媒体３２の材料としては、液晶、電気泳動体、エレクトロクロミック材料等を用いることができる。液晶の場合は、通常、偏光板と組合わせて光の制御を行う。ポリマー分散液晶、電気泳動体、エレクトロクロミック材料の場合、偏光板は不要である。
なお、薄膜トランジスタアレイ１００、２００およびその製造方法は、ゲート電極２がソース電極４・ドレイン電極５よりも基板１側にあるボトムゲート構造に限定されるものではなく、ソース電極４・ドレイン電極５がゲート電極２よりも基板１側にあるトップゲート構造にも適用できる。また、ソース電極４・ドレイン電極５の上に半導体層６を形成するボトムコンタクト構造に限定されるものではなく、半導体層６の上にソース電極４・ドレイン電極５を形成するトップコンタクト構造にも適用できる。
薄膜トランジスタアレイ２００がトップゲートの場合の製造方法の一例を、図６Ａ〜図６Ｇに示す。左が薄膜トランジスタアレイ２００全体の配線図、中央が薄膜トランジスタアレイ２００を構成する薄膜トランジスタ単体に対応する１画素の平面図、右が１画素をＡ−Ｂ線で切断した断面図である。ただし全体の配線図では、ゲート配線２’、キャパシタ配線１０’、抵抗１２を記載しているが、ゲート電極２、キャパシタ電極１０、ゲート絶縁膜３、ソース電極４、ソース配線４’、ドレイン電極５、画素電極７、半導体層６、保護層６’の記載を省略している。
はじめに、絶縁基板１上に、ソース電極４、ソース電極４に接続されたソース配線４’、ドレイン電極５、ドレイン電極５に接続された画素配線７を、印刷法によって形成した（図６Ａ）。
絶縁基板１の材料としては、ガラス等の無機物や、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）等の有機物を用いることができる。ソース電極４、ソース配線４’、ドレイン電極５、画素電極７の材料としては、Ａｇ、Ｃｕ、Ａｕ、Ｐｔ等の金属が好適であるが、カーボンやＩＴＯ等を使用することもできる。印刷法としては、オフセット印刷、凸版印刷、凹版印刷、スクリーン印刷、インクジェット印刷等が使用可能であるが、オフセット印刷が好適であり、特に反転オフセット印刷やグラビアオフセット印刷が好適である。
次に、ソース電極４及びドレイン電極５間を含む領域に、半導体層６を形成する（図６Ｂ）。半導体層６の材料としては、シリコン半導体、酸化物半導体、有機半導体等を用いることができる。その形成は、ＣＶＤやスパッタ、または印刷法で行うことができる。
次に、絶縁基板１、ソース電極４、ソース配線４’、ドレイン電極５、画素電極７、及び半導体６上にゲート絶縁膜３を形成する（図６Ｃ）。ただし、ゲート絶縁膜３は、画素電極７上に開口を有する。また、ゲート接続部やキャパシタ接続部上には形成しない。ゲート絶縁膜３の材料としては、ＳｉＯ２、ＳｉＮ等の無機絶縁膜や、ポリビニルフェノール、エポキシ等の有機絶縁膜を用いることができる。その形成は、スパッタや、液剤の塗布および焼成で行うことができる。この膜に、フォトリソグラフィを用いて開口を設けることで、ゲート絶縁膜３を形成する。あるいは、感光性樹脂を塗布・露光・現像して、ゲート絶縁膜３として用いてもよい。
次に、ゲート絶縁膜３上にゲート電極２、ゲート電極２に接続されたゲート配線２’、キャパシタ電極１０、キャパシタ電極１０に接続されたキャパシタ配線１０’、抵抗１２を印刷法により形成する（図６Ｄ）。ゲート電極２は、ゲート絶縁膜３を介して、ソース電極４、ドレイン電極５と重なっている。また、キャパシタ電極１０は、ゲート絶縁膜３を介して、画素電極７と重なっている。抵抗１２は、複数のキャパシタ配線１０’が集まって１本になってからのキャパシタ配線１０’を蛇行配線させてその長さを調整した長配線部を形成することで、電気抵抗値Ｒを満たすようにしたものである。ただし、蛇行配線に限定するものではなく、抵抗値が所定の値であれば蛇行していなくてもよい。なお、抵抗１２部分の幅をキャパシタ配線１０’の幅よりも細くすることも可能であるが、細くしすぎると、電流によって焼き切れてしまう恐れがあるので注意が必要である。
ゲート電極２、ゲート配線２’、キャパシタ電極１０、キャパシタ配線１０’、抵抗１２の材料としては、Ａｇ、Ｃｕ、Ａｕ、Ｐｔ等の金属が好適であるが、カーボンやＩＴＯ等を使用することもできる。印刷法としては、オフセット印刷、凸版印刷、凹版印刷、スクリーン印刷、インクジェット印刷等が使用可能であるが、オフセット印刷が好適であり、特に反転オフセット印刷やグラビアオフセット印刷が好適である。
次に、画素電極７上に開口を有する層間絶縁膜８を形成する（図６Ｅ）。層間絶縁膜８の開口は、ゲート絶縁膜３の開口と重なるように設ける。層間絶縁膜８の材料としては、エポキシ等の有機絶縁膜が好適である。層間絶縁膜８は、スクリーン印刷等の印刷法で形成できる。
次に、層間絶縁膜８上に上部画素電極９を形成する（図６Ｆ）。上部画素電極９は、層間絶縁膜８の開口およびゲート絶縁膜３の開口を介して画素電極７に接続されている。上部画素電極９の材料としては、Ａｇペーストやカーボンペースト等が好適である。上部画素電極９は、スクリーン印刷等の印刷法で形成できる。
薄膜トランジスタアレイ２００が上部画素電極９を有する場合、上部画素電極９が、有効な表示領域となる。
次に、こうして作製した薄膜トランジスタアレイ２００と、別途作製した対向基板３０上の対向電極３１との間に表示媒体３２を挟み込み、画像表示装置（パネル）とする（図６Ｇ）。表示媒体３２の材料としては、液晶、電気泳動体、エレクトロクロミック材料等を用いることができる。液晶の場合は、通常、偏光板と組合わせて光の制御を行う。ポリマー分散液晶、電気泳動体、エレクトロクロミック材料の場合、偏光板は不要である。
（実施例１）
具体的な実施例について説明する。実施例１として、図２Ａに示す薄膜トランジスタアレイ１００を、図３Ａ〜図３Ｇに示す工程で作製した。まず、絶縁基板１としてガラス基板を用意し、Ａｇインキをオフセット印刷・焼成して、ゲート電極２、ゲート配線２’、キャパシタ電極１０、キャパシタ配線１０’を形成した（図３Ａ）。
次に、ポリビニルフェノール溶液をダイコート・焼成して、ゲート絶縁膜３を形成した（図３Ｂ）。
次に、Ａｇインキをオフセット印刷・焼成して、ソース電極４、ソース配線４’、ドレイン電極５、画素電極７を形成した（図３Ｃ）。次に、ポリチオフェン系の有機半導体溶液をフレキソ印刷・焼成して、半導体層６を形成した（図３Ｄ）。次に、フッ素系樹脂溶液をスクリーン印刷・焼成して、保護層６’を形成した（図３Ｅ）。
次に、キャパシタ配線１０’の実装部に、１０ｋΩのチップ抵抗１２を、Ａｇペーストを用いて実装した（図３Ｆ）。
別途、対向基板３０としてＰＥＮ基板を用意し、ＩＴＯをスパッタして対向電極３１を形成した。次に、対向基板３０の対向電極３１側と、薄膜トランジスタアレイ部との間に、表示媒体３２としてポリマー分散液晶材料を挟み込み、紫外線硬化させた（図３Ｇ）。
同様の工程にて複数のパネルを作製し、フレーム時間１６．７ｍｓで駆動を行った。なお、画素数は６４０×４８０、蓄積容量は１画素当り１ｐＦ、ゲート電圧は＋１０Ｖ（非選択時）または−１０Ｖ（選択時）、キャパシタ電圧は対向電圧と同じく＋３Ｖとした。ゲートドライバの最大許容電流は５ｍＡ程度であった。ゲート配線２’・キャパシタ配線１０’間に短絡がないパネルでは、正常な表示が得られた。一部のパネルにおいては、ゲート配線２’・キャパシタ配線１０’間の短絡２０があったため、表示品質は悪かった。しかし、ゲート電源、ゲートドライバ、キャパシタ電源１１が壊れることはなく、別の正常なパネルへの流用が可能であった。
（実施例２）
実施例２として、図４に示す薄膜トランジスタアレイ２００を、図５Ａ〜図５Ｈに示す工程で作製した。まず、絶縁基板１としてＰＥＮ基板を用意し、Ａｇインキをオフセット印刷・焼成して、ゲート電極２、ゲート配線２’、キャパシタ電極１０、キャパシタ配線１０’、抵抗１２を形成した（図５Ａ）。抵抗１２の値は１０ｋΩであった。
次に、ポリビニルフェノール溶液をダイコート・焼成して、ゲート絶縁膜３を形成した（図５Ｂ）。
次に、Ａｇインキをオフセット印刷・焼成して、ソース電極４、ソース配線４’、ドレイン電極５、画素電極７を形成した（図５Ｃ）。次に、ポリチオフェン系の有機半導体溶液をフレキソ印刷・焼成して、半導体層６を形成した（図５Ｄ）。さらに、フッ素系樹脂溶液をスクリーン印刷・焼成して、保護層６’を形成した（図５Ｅ）。
次に、エポキシ溶液をスクリーン印刷・焼成して、層間絶縁膜８を形成した（図５Ｆ））。次に、Ａｇペーストをスクリーン印刷・焼成して、上部画素電極９を形成し（図５Ｇ）、薄膜トランジスタアレイ２００とした。
別途、対向基板３０としてＰＥＮ基板を用意し、ＩＴＯをスパッタして対向電極３１を形成した。次に、対向基板３０の対向電極３１側と、薄膜トランジスタアレイ部との間に、表示媒体３２としてポリマー分散液晶材料を挟み込み、紫外線硬化させた（図５Ｈ）。
同様の工程にて複数のパネルを作製し、フレーム時間１６．７ｍｓで駆動を行った。なお、画素数は６４０×４８０、蓄積容量は１画素当り１ｐＦ、ゲート電圧は＋１０Ｖ（非選択時）または−１０Ｖ（選択時）、キャパシタ電圧は対向電圧と同じく＋３Ｖとした。ゲートドライバの最大許容電流は５ｍＡ程度であった。ゲート配線２’・キャパシタ配線１０’間に短絡がないパネルでは、正常な表示が得られた。一部のパネルにおいては、ゲート配線２’・キャパシタ配線１０’間の短絡２０があったため、表示品質は悪かった。しかし、ゲート電源、ゲートドライバ、キャパシタ電源１１が壊れることはなく、別の正常なパネルへの流用が可能であった。
（実施例３）
実施例３として、図４に示す薄膜トランジスタアレイ２００を、図６Ａ〜図６Ｇに示す工程で作製した。まず、絶縁基板１としてＰＥＮ基板を用意し、Ａｇインキをオフセット印刷・焼成して、ソース電極４、ソース配線４’、ドレイン電極５、画素電極７を形成した（図６Ａ）。
次に、ポリチオフェン系の有機半導体溶液をフレキソ印刷・焼成して、半導体層６を形成した（図６Ｂ）。
次に、フォトレジストをスピンコート・露光・現像・焼成して、ゲート絶縁膜３を形成した（図６Ｃ）。
次に、Ａｇインキをオフセット印刷・焼成して、ゲート電極２、ゲート配線２’、キャパシタ電極１０、キャパシタ配線１０’、抵抗１２を形成した（図６Ｄ）。抵抗１２の値は１０ｋΩであった。
次に、エポキシ溶液をスクリーン印刷・焼成して、層間絶縁膜８を形成した（図６Ｅ）。次に、Ａｇペーストをスクリーン印刷・焼成して、上部画素電極９を形成し（図６Ｆ）、薄膜トランジスタアレイ２００とした。
別途、対向基板３０としてＰＥＮ基板を用意し、ＩＴＯをスパッタして対向電極３１を形成した。次に、対向基板３０の対向電極３１側と、薄膜トランジスタアレイ部との間に、表示媒体３２としてポリマー分散液晶材料を挟み込み、紫外線硬化させた（図６Ｇ）。
同様の工程にて複数のパネルを作製し、フレーム時間１６．７ｍｓで駆動を行った。なお、画素数は６４０×４８０、蓄積容量は１画素当り１ｐＦ、ゲート電圧は＋１０Ｖ（非選択時）または−１０Ｖ（選択時）、キャパシタ電圧は対向電圧と同じく＋３Ｖとした。ゲートドライバの最大許容電流は５ｍＡ程度であった。ゲート配線２’・キャパシタ配線１０’間に短絡がないパネルでは、正常な表示が得られた。一部のパネルにおいては、ゲート配線２’・キャパシタ配線１０’間の短絡２０があったため、表示品質は悪かった。しかし、ゲート電源、ゲートドライバ、キャパシタ電源１１が壊れることはなく、別の正常なパネルへの流用が可能であった。
（比較例１）
抵抗１２を挿入しなかったこと以外は、実施例１と同様の工程にて、薄膜トランジスタアレイを作製した。キャパシタ配線１０’を１本にまとめた部分からキャパシタ給電部１０ｓまでのキャパシタ配線１０’の抵抗値をテスターで測ると、５０Ωであった。
同様の工程にて複数のパネルを作製し、同様の駆動を行った。ゲート配線２’・キャパシタ配線１０’間に短絡がないパネルでは、正常な表示が得られた。しかし、一部のパネルにおいては、ゲート配線２’・キャパシタ配線１０’間の短絡２０があったため、ゲート電源、ゲートドライバ、またはキャパシタ電源１１が壊れてしまった。
（比較例２）
抵抗１２の値が１００ｋΩであったこと以外は、実施例１と同様の工程にて、薄膜トランジスタアレイを作製した。
同様の工程にて複数のパネルを作製し、同様の駆動を行った。ゲート配線２’・キャパシタ配線１０’間の短絡２０があったパネルでも、ゲート電源、ゲートドライバ、キャパシタ電源１１が壊れることはなかった。しかし、ゲート配線２’・キャパシタ配線１０’間に短絡がないパネルでも、正常な表示が得られなかった。
以上説明したように、本発明によれば、印刷法を用いることで安価で低温なプロセスを実現しながら、ゲート配線とキャパシタ配線との短絡によるゲートドライバや電源の故障を防止することでゲートドライバや電源の流用が可能な薄膜トランジスタアレイおよびその製造方法を提供することができる。
本発明は、薄膜トランジスタアレイ等に有用である。
１ 絶縁基板
２ ゲート電極
２’ ゲート配線
３ ゲート絶縁膜
４ ソース電極
４’ ソース配線
５ ドレイン電極
６ 半導体層
６’ 保護層
７ 画素電極
８ 層間絶縁膜
９ 上部画素電極
１０ キャパシタ電極
１０’ キャパシタ配線
１０ｓ キャパシタ給電部
１１ キャパシタ電源
１１ａ コモン電源
１２ 抵抗
１３ フレキシブルプリント基板
１４ ゲートドライバ
２０ 短絡部
３０ 対向基板
３１ 対向電極
３２ 表示媒体
１００、２００、５００ 薄膜トランジスタアレイ

Claims (13)

  1. 絶縁基板と、
    ゲート絶縁膜と、
    複数のゲート電極、前記ゲート電極に接続された複数のゲート配線、複数のキャパシタ電極、前記キャパシタ電極に接続された複数のキャパシタ配線と、これらとの間に前記ゲート絶縁膜を挟む、複数のソース電極、前記ソース電極に接続された複数のソース配線、複数のドレイン電極、前記ドレイン電極に接続された複数の画素電極とを備え、
    前記画素電極は前記ゲート絶縁膜を介して前記キャパシタ電極と重なっていて蓄積容量を有し、
    前記ソース電極と前記ドレイン電極とが前記ゲート絶縁膜を介して前記ゲート電極と重なっており、
    前記ソース電極と前記ドレイン電極との間に半導体層を有し、
    複数の前記キャパシタ配線は１本になって電源に接続されており、複数の前記キャパシタ配線が集まって１本になっている部分に抵抗が設けられる、薄膜トランジスタアレイ。
  2. 前記ゲート電極、前記ゲート配線、前記キャパシタ電極、及び前記キャパシタ配線は、前記絶縁基板上に形成され、
    前記ゲート絶縁膜は、前記絶縁基板、前記ゲート電極、前記ゲート配線、前記キャパシタ電極、及び前記キャパシタ配線上に形成され、
    前記ソース電極、前記ソース配線、前記ドレイン電極、及び前記画素電極は、前記ゲート絶縁層膜上に形成される、請求項１に記載の薄膜トランジスタアレイ。
  3. 前記ソース電極、前記ソース配線、前記ドレイン電極、及び前記画素電極は、前記絶縁基板上に形成され、
    前記ゲート絶縁膜は、前記絶縁基板、前記ソース電極、前記ソース配線、前記ドレイン電極、及び前記画素電極上に形成され、
    前記ゲート電極、前記ゲート配線、前記キャパシタ電極、及び前記キャパシタ配線は、前記ゲート絶縁膜上に形成される、請求項１に記載の薄膜トランジスタアレイ。
  4. 少なくとも前記ゲート電極と、前記ゲート配線と、前記キャパシタ電極と、前記キャパシタ配線とが、同一材料からなる、請求項１〜３のいずれかに記載の薄膜トランジスタアレイ。
  5. 前記抵抗の電気抵抗値が、フレーム時間を、前記キャパシタ配線に接続された全蓄積容量で割った値より小さい、請求項１〜４のいずれに記載の薄膜トランジスタアレイ。
  6. 前記抵抗の電気抵抗値が、前記ゲート配線と前記キャパシタ配線との間の電圧の絶対値を、ゲートドライバの最大許容出力電流で割った値より大きい、請求項１〜５のいずれかに記載の薄膜トランジスタアレイ。
  7. 前記抵抗が、前記キャパシタ配線の途中に形成された長配線部である、請求項１〜６のいずれかに記載の薄膜トランジスタアレイ。
  8. 前記抵抗が、前記キャパシタ配線の途中に挿入された別部品である、請求項１〜６のいずれかに記載の薄膜トランジスタアレイ。
  9. 請求項１〜８のいずれかに記載の薄膜トランジスタアレイを組み込んだことを特徴とする画像表示装置。
  10. 絶縁基板上に、複数のゲート電極、前記ゲート電極に接続された複数のゲート配線、複数のキャパシタ電極、前記キャパシタ電極に接続され、集まって一本になって電源に接続された複数のキャパシタ配線を印刷法により形成する工程と、
    複数の前記キャパシタ配線が集まって１本になっている部分に抵抗を形成する工程と、
    前記ゲート電極、前記ゲート配線、前記キャパシタ電極、及び前記キャパシタ配線上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の上に複数のソース電極、前記ソース電極に接続された複数のソース配線、複数のドレイン電極、及び前記ドレイン電極に接続された複数の画素電極とを形成する工程と、
    前記ソース電極、及び前記ドレイン電極の間に半導体層を形成する工程とを含む、薄膜トランジスタアレイの製造方法。
  11. 絶縁基板上に、複数のソース電極、前記ソース電極に接続された複数のソース配線、複数のドレイン電極、及び前記ドレイン電極に接続された複数の画素電極とを形成する工程と、
    前記ソース電極、及び前記ドレイン電極の間に半導体層を形成する工程と、
    前記ソース電極、前記ソース配線、前記ドレイン電極、及び前記画素電極の上に、前記画素電極上に開口を有するゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の上に複数のゲート電極、前記ゲート電極に接続された複数のゲート配線、複数のキャパシタ電極、前記キャパシタ電極に接続され、集まって一本になって電源に接続された複数のキャパシタ配線を印刷法により形成する工程と、
    複数の前記キャパシタ配線が集まって１本になっている部分に抵抗を形成する工程と、
    前記ゲート絶縁膜、前記ゲート電極、前記ゲート配線、前記キャパシタ電極、及び前記キャパシタ配線の上に、前記ゲート絶縁膜開口上に開口を有する層間絶縁膜を形成する工程と、
    前記層間絶縁膜の上に上部画素電極を形成する工程とを含む、薄膜トランジスタアレイの製造方法。
  12. 前記抵抗を形成する工程は、前記抵抗となる長配線部の形成を、前記キャパシタ配線を形成する工程と同時に行う、請求項１０または１１記載の薄膜トランジスタアレイの製造方法。
  13. 前記抵抗を形成する工程は、前記キャパシタ配線を形成する工程の後に前記抵抗となる別部品を挿入することにより行う、請求項１０または１１記載の薄膜トランジスタアレイの製造方法。
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