JP6703542B2 - パラメトリックピン測定ユニットの高電圧拡張 - Google Patents

Description

本発明は、全体としては、自動試験装置に使用する集積回路（ＩＣ）に関し、より具体的には、自動試験装置およびＡＳＩＣ検証のためにデジタルサポート機能とともに各種のアナログ機能を組み込んだ集積度の高いシステム・オン・チップ・ピンエレクトロニクスＩＣ（ｈｉｇｈｌｙ ｉｎｔｅｇｒａｔｅｄ ｓｙｓｅｍ−ｏｎ−ｃｈｉｐ ｐｉｎ ｅｌｅｃｔｒｏｎｉｃｓ ＩＣｓ）に使用するパラメトリックピン測定ユニットの高電圧拡張（ｐａｒａｍｅｔｒｉｃ ｐｉｎ ｍｅ-ａｓｕｒｅｍｅｎｔ ｕｎｉｔ ｈｉｇｈ ｖｏｌｔａｇｅ ｅｘｔｅｎｓｉｏｎ）に関する。

従来の自動試験装置集積チップのメーカーの場合、ＤＡＣ、タイミング素子、駆動素子、比較素子、負荷素子およびＰＰＭＵを一つのチップに集積化することによって回路の高密度化を追い求めてきた。限界は、多くの用途では高電圧機能が必要であり、従ってきわめて大きな高電圧素子が必要なことである。これら大型装置の場合、通常標準的な低電圧ＣＭＯＳプロセスでは利用できず、利用できる装置ではダイサイズが大きくなり、また歩留まりを押し下げ、装置によって実現できる集積度に一般に限界が生じる。例えば、５ＶのＰＰＭＵの場合、低電圧プロセスでは複雑な設計に集積できるが、１２０＋ＶのＰＰＭＵの場合には集積することはできない。理由はプロセス限界か、あるいはコスト限界のいずれかである。

本発明は従来の低電圧であるにもかかわらず、高集積度ＰＰＭＵを利用する。この集積度は、他の自動試験装置チップでは実現できている。自動試験装置などの自動試験装置チップで現在管理可能な場合よりも高い電圧を必要とする用途での使用を目的として、本発明は、最小限の回路を付加して、限られた個数のピンに高電圧ＰＰＭＵ機能を付与する作用効果を実現するものである。この高電圧ＰＰＭＵの場合、電圧を正確に強制印加し（ｆｏｒｃｅ）、電流を測定する必要があり、また逆に電流を正確に強制印加し、電圧を測定する必要がある。

所定のプロセスで開発されたＰＰＭＵの場合、プロセス降伏電圧があるため、これによって電圧範囲に制限が生じるため、本発明では、低電圧ＰＰＭＵの作用効果をフルに保持した状態で、素子の最小限の付加によって電圧範囲を拡張する。このＰＰＵＭの作用効果には、プログラム可能な電圧および電流レベル、電流制限および電圧制限が含まれる。

操作体系および操作方法に関する本発明の特徴である他の新規な作用効果については、他の目的および利点などともに、添付図面を参照して行う以下の説明からよく理解できるはずである。なお、添付図面には例示を目的として本発明の好ましい実施態様を示す。また、添付図面は例示および概要のみを目的とし、本発明の範囲を定義するものではないことを明白にしておく。本発明を特徴づける新規性の各態様については、特に特許請求の範囲および開示部分に記載した通りである。または、本発明はこれら特徴が単独で存在するものではなく、特定の機能に対する構造すべての具体的な組み合わせに存在する。

以下本発明を詳しく説明するが、上記以外の本発明の特徴、作用効果なども明瞭に理解できるはずである。以下の説明は、添付図面を参照して行う。

本発明のピン式のパラメトリック測定ユニット集積回路の“強制印加電圧（ｆｏｒｃｅ ｖｏｌｔａｇｅ）”モードを示す概略図である。 本発明のピン式のパラメトリック測定ユニット集積回路の“強制印加電流（ｆｏｒｃｅ ｃｕｒｒｅｎｔ）”モードを示す概略図である。

図１および図２に新規なおよび改良されたピン式のパラメトリック測定ユニット集積回路を示す。なお、図１の参照符号１００は全体として強制印加電圧モード（ｆｏｒｃｅ ｖｏｌｔａｇｅ ｍｏｄｅ）を示し、図２の参照符号２００は全体として強制印加電流モード（ｆｏｒｃｅ ｃｕｒｒｅｎｔ ｍｏｄｅ）を示す。

図１について説明する。“集積ＰＰＭＵ”と表記したボックスの回路は、現在利用可能な集積製品に実装されたパラメトリック測定ユニット（“ＰＰＭＵ”）を示す図である。以下に示すように、高電圧ＰＰＭＵ機能を満たすためには４つの機能が必要である。

電圧印加
まず、Ａｍｐｌｉｆｉｅｒ_Ａ１を使用して電圧をＤＯＵＴに強制印加する。ＤＯＵＴに印加した電圧はフィードバックノードＥＸＴ_ＳＥＮＳＥによって求める。ＥＸＴ_ＳＥＮＳＥについては、Ａｍｐｌｉｆｉｅｒ_Ａ２によってバファリングした出力ノードＤＯＵＴ_ＨＶによって求め、次にＲ１およびＲ２からなる抵抗器デバイダーによって分割する。ＥＸＴ_ＳＥＮＳＥの値については、次式によって求める。

ＥＸＴ_ＳＥＮＳＥ＝ＤＯＵＴ_ＨＶ^＊１^＊Ｒ１/（Ｒ１＋Ｒ２）

Ｖ/Ｉ（Ｖ ｔｏ Ｉ：電圧電流変換）コンバーター
電圧/電流コンバーター（Ｖ/Ｉコンバーター：Ｖ ｔｏ Ｉ ｃｏｎｖｅｒｔｅｒ：電圧―電流変換器）は、集積ＰＰＭＵの電圧出力ＤＯＵＴを取得し、これを一対の電流Ｉ１およびＩ２に転換する。電流については、以下のようにＤＯＵＴによって定義する
ＤＯＵＴ＜＝０Ｖ、Ｉ１＝ＩＱ（なお、ＩＱは最小零入力電流（ｍｉｎｉｍａｌ ｑｕｉｅｓｃｅｎｔ ｃｕｒｒｅｎｔ：最小消費電流）である）
Ｉ２＝ＤＯＵＴ/Ｒ＋ＩＱ
ＤＯＵＴ＞＝０、Ｉ２＝ＩＱ
Ｉ１＝ＤＯＵＴ/Ｒ＋ＩＱ（なお、Ｒについては、最大目的出力電流を与えるように設定する）

カレントミラーおよび測定
Ｑ２Ｐ、Ｑ３Ｐ、Ｑ４Ｐがカレントミラー（ｃｕｒｒｅｎｔ ｍｉｒｒｏｒ）を構成し、この場合Ｑ２Ｐに流れる電流はＱ３ＰおよびＱ４Ｐで反射する。同様に、Ｑ２Ｎ、Ｑ３Ｎ、Ｑ４Ｎがカレントミラーを構成し、この場合Ｑ２Ｎに流れる電流はＱ３ＮおよびＱ４Ｎで反射する。回路は対称的で、ＤＯＵＴ電圧上昇/降下に対して同様に振る舞う。Ｑ２Ｐはゲート‐ドレーン（ｇａｔｅ‐ｄｒａｉｎ）接続で、上記電圧/電流コンバーターＶ/ＩコンバーターのＩ１にも接続する。電流Ｉ１が増大すると、Ｑ４Ｐの電流が増大し、出力ＤＯＵＴ_ＨＶを駆動し、高出力にする。同様に、Ｑ２Ｎはゲートドレーン接続し、電圧/電流コンバーターＶ/ＩコンバーターのＩ２に接続する。ＤＯＵＴ電圧が降下すると、Ｑ２ＮおよびＱ４Ｎに流れる電流が増大し、ＤＯＵＴ_ＨＶノードを引き下げる。ＤＯＵＴは、ＶＦｏｒｃｅ＝Ｅｘｔ_ＳｅｎｓｅになるまでＡｍｐｌｉｆｉｅｒ_Ａ１によって駆動されることになる。式１を代入することによって、
ＶＦｏｒｃｅ＝ＤＯＵＴ_ＨＶ^＊Ｒ１/（Ｒ１＋Ｒ２）、あるいは

ＤＯＵＴ_ＨＶ＝ＶＦｏｒｃｅ^＊（Ｒ１＋Ｒ２）/Ｒ１が成立する。

測定電流
従来技術では、測定電流機能については、計測増幅器を備えた公知の抵抗器Ｒｓｅｎｓｅ両端の電圧を測定することによって行っている。出力ＭＩ_ＯＵＴについては、Ｉｒｓｅｎｓｅ^＊Ｒｓｅｎｓｅによって取得し、次にＩＯＵＴをＩＯＵＴ＝ＩＲＳＥＮＳＥ＝ＭＩ_ＯＵＴ/ＲＳＥＮＳＥとして算出する。この場合には、必ずしもＤＯＵＴピンである必要はないＤＯＵＴ_ＨＶ出力に流れる電流を測定する。ＤＯＵＴ_ＨＶピンに流れる電流を測定するためには、同様な電流がＱ３ＰおよびＱ３Ｎに流れるため、Ｑ３ＮおよびＱ３Ｐの電流の合計がＱ４ＰおよびＱ４Ｎに流れる電流の合計を正確に表すことになることに留意すべきである。ＩＯＵＴはＩＱ４Ｐ−ＩＱ４Ｎによって求める。ＤＯＵＴはＱ３ＰおよびＱ３Ｎのドレーンに結合し、低インピーダンスであるため、ＤＯＵＴに流れる電流がＤＯＵＴ_ＨＶに流れる電流を表すことになる。この電流がＲＳＥＮＳＥに流れるため、ＭＩ計測増幅器ＭＩ_Ｉｎｓｔｒｕｍｅｎｔ_ＡＭＰによって測定できる。即ち、ＩＯＵＴ_ＨＶ＝ＩＲＳＥＮＳＥ＝ＭＩ_ＯＵＴ/ＲＳＥＮＳＥ。

強制印加電流
強制印加電流は、集積ＰＰＭＵの場合と同じように拡張ＰＰＭＵに設定する。Ａｍｐｌｉｆｉｅｒ_Ａ１に対するＥＸＴ_ＳＥＮＳＥフィードバックが開く。Ａｍｐｌｉｆｉｅｒ_Ａ１の負入力にＭＩ_ＯＵＴ信号をフィードバックする。これについては、図２に示す。ＩＦＯＲＣＥについては、目的の出力電流を表す電圧に設定する。ＤＯＵＴは電圧が増減し、Ｉ１における電流が増減するとともに、Ｉ２における電流が増減する。このため、ＲＳＥＮＳＥの電流がＭＩ_ＯＵＴ＝ＩＦＯＲＣＥになるまで、Ｑ３Ｐをソースとする電流が増減し、Ｑ３Ｎの電流が増減する。Ｑ３Ｐ/Ｑ４Ｐ＝１およびＱ３Ｎ/Ｑ４Ｎ＝１のスケーリングを考慮すると、ＤＯＵＴ_ＨＶ出力に等価電流が流れることになる。ＩＯＵＴ＝ＭＩ_ＯＵＴ/ＲＳＥＮＳＥであり、また上記のようにＭＩ_ＯＵＴ＝ＩＦＯＲＣＥであるため、ＭＩ_ＯＵＴの代わりにＩＦＯＲＣＥを代入すると、ＩＯＵＴ＝ＩＦＯＲＣＥ/ＲＳＥＮＳＥになる。ＥＸＴ_ＳＥＮＳＥ＝ＤＯＵＴ_ＨＶ^＊１^＊Ｒ１/（Ｒ１＋Ｒ２）であるため、ＥＸＴ_ＳＥＮＳＥにおける電圧を測定することによって電圧を測定できる。

従って、ＤＯＵＴ_ＨＶ＝ＥＸＴ_ＳＥＮＳＥ^＊（Ｒ１＋Ｒ２）１Ｒ１を算出することが可能になる。

高Ｚ
また、ＨＶＰＰＭＵの場合、ＨｉＺまたはＨｉインピーダンス状態になることが望ましい。これは、Ｖ/Ｉコンバーターをオフし、ダイオードＱ３Ｐ、Ｑ３ＮがＱ４ＰおよびＱ４ＮのゲートをそれぞれＶＰＯＳおよびＶＮＥＧレールに引っ張ることによって実施できる。これによって出力素子Ｑ４ＰおよびＱ４Ｎがオフ状態になり、ＤＯＵＴ_ＨＶがＨｉインピーダンスノードに残ったままになる。

以上の説明で、当業者ならば本発明を十分実施できるはずであり、また以上の説明は、本発明者が意図している発明の最良の実施態様を説明するものである。本発明の一つの好適な実施態様について十全かつ完全に説明したが、本発明は添付図面に示し、かつ説明してきた正確な構成、寸法関係および操作に限定を受けるものではない。当業者ならば、各種の一部変更、代替構成、改変や等価物を得ることが容易なはずであり、また本発明の精神および範囲から逸脱しなくても適宜実施できるはずである。このような改変などは、代替的な素材、構成成分、構造的な構成、大きさ、形状、形態、機能、操作上の特徴などを包含するものである。

従って、以上の記載および説明は特許請求の範囲に記載の本発明の範囲を制限するものではない。

１００：強制印加電圧モード
２００：強制印加電流モード

Claims (11)

1. 自動試験装置で信号を測定するために、集積パラメトリックピン測定ユニット回路（ｉｎｔｅｇｒａｔｅｄ ＰＰＭＵ）と電圧/電流コンバーターとＭＯＳＦＥＴ回路とバッファリングされた増幅器と抵抗デバイダーとを含んで拡張したパラメトリックピン測定ユニットにおいて、
   印加された信号を送信する構成で第１増幅器および第２増幅器を有し、且つ前記第１増幅器の入力端子間に接続した共通抵抗器を介して前記第２増幅器の出力端子を前記第１増幅器の入力端子に接続した前記パラメトリックピン測定ユニット、
   前記パラメトリックピン測定ユニットの出力に接続され、第１出力および第２出力を有する前記電圧/電流コンバーター、
   複数のｎチャネルＭＯＳＦＥＴおよび複数のｐチャネルＭＯＳＦＥＴで構成する前記ＭＯＳＦＥＴ回路であり、前記複数のｎチャネルＭＯＳＦＥＴのうちの一つの前記ｎチャネルＭＯＳＦＥＴに前記電圧/電流コンバーターの第１出力が接続され、前記複数のｐチャネルＭＯＳＦＥＴのうちの一つの前記ｐチャネルＭＯＳＦＥＴに前記電圧/電流コンバーターの第２出力が接続され、
   前記複数のｎチャネルＭＯＳＦＥＴのうちの一つのｎチャネルＭＯＳＦＥＴと前記複数のｐチャネルＭＯＳＦＥＴのうちの一つのｐチャネルＭＯＳＦＥＴとの間の出力ノードに接続された前記バッファリングされた増幅器、および
   前記バッファリングされた増幅器の出力に接続された第１抵抗器および第２抵抗器を有する抵抗デバイダーを有し、
   前記パラメトリックピン測定ユニットの前記第２増幅器の入力端子および前記第１増幅器の出力端子での接続の仕方によって、強制印加電圧モードおよび強制印加電流モードでの測定を選択することを特徴とする拡張したパラメトリックピン測定ユニット。
   
2. 前記複数のｎチャネルＭＯＳＦＥＴおよび前記複数のｐチャネルＭＯＳＦＥＴが、カレントミラーとして作用する請求項１に記載の拡張したパラメトリックピン測定ユニット。
   
3. 前記複数のｎチャネルＭＯＳＦＥＴのうちの少なくとも一つ、および前記複数のｐチャネルＭＯＳＦＥＴのうちの少なくとも一つがゲート‐ドレーン接続されている請求項１に記載の拡張したパラメトリックピン測定ユニット。
   
4. 高電流範囲を測定する集積回路（ＩＣ）において、
   第１増幅器および第２増幅器を有し、且つ前記第１増幅器の入力端子間に接続した共通抵抗器を介して前記第２増幅器の出力端子を前記第１増幅器の入力端子に接続したパラメトリックピン測定ユニット、
   前記パラメトリックピン測定ユニットの出力に接続され、第１出力および第２出力を有する電圧/電流コンバーター、
   前記電圧/電流コンバーターの第１出力に接続された複数のｎチャネルＭＯＳＦＥＴ、
   前記電圧/電流コンバーターの第２出力に接続された複数のｐチャネルＭＯＳＦＥＴ、
   前記複数のｎチャネルＭＯＳＦＥＴのうちの一つのｎチャネルＭＯＳＦＥＴと前記複数のｐチャネルＭＯＳＦＥＴのうちの一つのｐチャネルＭＯＳＦＥＴとの間の出力ノードに接続されたバッファリングされた増幅器、および
   前記バッファリングされた増幅器の出力に接続された第１抵抗器および第２抵抗器を有した抵抗デバイダーであって、前記第２増幅器の負端子にフィードバック信号を与える前記抵抗デバイダーを有し、
   前記第２増幅器の正端子に強制印加電圧（ＶＦｏｒｃｅ）が印加されたときに、前記一つのｎチャネルＭＯＳＦＥＴと前記一つのｐチャネルＭＯＳＦＥＴとの間の前記出力ノードから電流を測定できることを特徴とする集積回路（ＩＣ）。
   
5. 前記抵抗デバイダーからのフィードバック電圧が、前記バッファリングされた増幅器によってバッファリングされてから、抵抗器のデバイダーによって分割された出力ポートの電圧によって決定される請求項４に記載の集積回路（ＩＣ）。
   
6. 前記電圧/電流コンバーターが、前記パラメトリックピン測定ユニットの出力からの電圧を、前記第２出力を介して前記複数のｐチャネルＭＯＳＦＥＴで構成するカレントミラー回路に流れる第１電流および前記第１出力を介して前記複数のｎチャネルＭＯＳＦＥＴで構成するカレントミラー回路に流れる第２電流に転換する請求項４に記載の集積回路（ＩＣ）。
   
7. 高電圧測定範囲を対象とする集積回路（ＩＣ）において、
   第１増幅器および第２増幅器を有し、且つ前記第１増幅器の出力端子を前記第２増幅器の負端子に接続して、さらに前記第１増幅器の入力端子間に接続した共通抵抗器を介して前記第２増幅器の出力端子を前記第１増幅器の入力端子に接続したパラメトリックピン測定ユニット、
   前記パラメトリックピン測定ユニットの出力に接続され、第１出力および第２出力を有
   する電圧/電流コンバーター、
   前記電圧/電流コンバーターの第１出力に接続された複数のｎチャネルＭＯＳＦＥＴ、
   前記電圧/電流コンバーターの第２出力に接続された複数のｐチャネルＭＯＳＦＥＴ、
   前記複数のｎチャネルＭＯＳＦＥＴのうちの一つのｎチャネルＭＯＳＦＥＴと前記複数のｐチャネルＭＯＳＦＥＴのうちの一つのｐチャネルＭＯＳＦＥＴとの間の出力ノードに接続されたバッファリングされた増幅器、および
   前記バッファリングされた増幅器の出力に接続された第１抵抗器および第２抵抗器を有する抵抗デバイダーを有し、
   目的の出力電流（ＩＦＯＲＣＥ）を表す電圧を前記第２増幅器の正端子に加え、前記パラメトリックピン測定ユニットの出力に強制印加電流を発生し、そして前記一つのｎチャネルＭＯＳＦＥＴおよび前記一つのｐチャネルＭＯＳＦＥＴの間の前記出力ノードから出力電圧を測定できるようにしたことを特徴とする集積回路（ＩＣ）。
   
8. 前記目的の出力電流（ＩＦＯＲＣＥ）を表す電圧が、前記第１増幅器の前記出力端子でのＭＩ_ＯＵＴに等しい請求項７に記載の集積回路（ＩＣ）。
   
9. 前記電圧/電流コンバーターが、前記パラメトリックピン測定ユニットの出力からの電圧を、前記第１出力を介して前記複数のｎチャネルＭＯＳＦＥＴに流れる第１電流および前記第２出力を介して前記複数のｐチャネルＭＯＳＦＥＴに流れる第２電流に転換する請求項７に記載の集積回路（ＩＣ）。
   
10. 前記パラメトリックピン測定ユニットの出力からの電圧が高くなるに従って、前記第１電流が増加し、前記複数のｎチャネルＭＯＳＦＥＴに流れる電流が増加する請求項９に記載の集積回路（ＩＣ）。
    
11. 前記パラメトリックピン測定ユニットの出力からの電圧が低くなるに従って、前記第２電流が増加し、前記複数のｐチャネルＭＯＳＦＥＴに流れる電流が増加する請求項９に記載の集積回路（ＩＣ）。

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