JP6672873B2 - 画像処理装置、表示装置、及び、表示装置の制御方法 - Google Patents

Description

本発明は、画像処理装置、表示装置、及び、表示装置の制御方法に関する。

補間演算を用いた画像データの補正が知られている（例えば、特許文献１参照）。特許文献１は、入力画像である入力画素の値を走査順に入力し、補間演算を用いた幾何変形後、出力画像である出力画素の値とそれに対応する出力画素の座標とを出力するように制御する画像処理装置を開示する。

特開２０１５−１９２１７７号公報

ところで、補間演算によって画像データの画素数を増加させ、例えば、画像データの少なくとも一部を拡大させる場合、画像データをリアルタイムに出力することができず、遅延が生じる場合がある。
本発明は上記事情に鑑みてなされたものであり、補間演算により画素数が増加しても、処理を効率的に行うことを目的とする。

上記目的を達成するために、本発明の画像処理装置は、入力される画素データに対し、複数の相で並列して補間演算を行って、演算結果を出力する補間部と、入力画像を構成する画素の画素データを、前記補間部が処理する相数に対応する数の画素データにまとめて前記補間部に出力する入力部と、前記補間部が出力する補間演算の結果である画素データを圧縮して出力する圧縮部と、を備えることを特徴とする。
本発明によれば、入力部が、入力された画素データを補間部が処理する相数に対応する複数画素の画素データにまとめて補間部に出力する。従って、補間部が、入力された画素データに対し、複数の相で並列的に補間演算を行うことができ、補間演算により画素数が増加しても、処理を効率的に行うことができる。

また、本発明は、上記画像処理装置において、前記圧縮部は、前記補間部が出力する複数画素の画素データを、前記入力部に入力される１つの画素データに相当するデータ量に圧縮することを特徴とする。
本発明によれば、補間部から出力される複数画素の画素データが、入力部に入力される１つの画素データに相当するデータ量に圧縮される。従って、データ量の増加を抑え、補間演算により画素数が増加しても、処理を効率的に行うことができる。

また、本発明は、上記画像処理装置において、入力画像を構成する画素の座標を、前記入力画像を変形した変形後画像上の座標に変換する変換部と、前記入力画像を構成する画素の前記変形後画像上の座標に基づいて、前記変形後画像を構成する出力画素を選択する選択部と、前記出力画素の座標を、前記入力画像上の座標に対応付ける対応付け部と、を備え、前記補間部は、前記入力画像上の座標における画素値を、前記入力部から入力される画素データに基づく補間演算により算出し、算出結果を前記出力画素の画素値として出力することを特徴とする。
本発明によれば、出力画素の座標と、画像上の座標とが対応付けられている。従って、補間部が、補間演算のために参照する画素数を抑えて、画像の変形を効率的に行うことができる。

また、本発明は、上記画像処理装置において、前記変換部は、前記入力画像の少なくとも一部を拡大して前記変形後画像に変換し、前記圧縮部は、前記変換部が前記入力画像の少なくとも一部を拡大させた拡大率に応じて、画素データを圧縮する圧縮率を変更することを特徴とする。
本発明によれば、画像の少なくとも一部を拡大させた拡大率に応じて、圧縮率を変更することができる。従って、データ量の増加を抑え、補間演算により画素数が増加しても、処理を効率的に行うことができる。

また、本発明は、上記画像処理装置において、前記選択部は、前記入力画像を構成する複数の画素の前記変形後画像上の座標によって囲まれた領域内の画素であって、座標値が整数の画素を前記出力画素として選択することを特徴とする。
本発明によれば、出力画素と、画像を構成する画素との対応付けを容易に行うことができる。

また、本発明は、上記画像処理装置において、前記変換部は、線形変換に基づいて、前記入力画像を構成する画素の座標を、前記変形後画像上の座標に変換することを特徴とする。
本発明によれば、画像を構成する画素の座標を、変形後画像上の座標に容易に変換することができる。

また、本発明は、上記画像処理装置において、前記対応付け部は、アフィン変換に基づいて、前記出力画素の座標を、前記入力画像上の座標に変換することを特徴とする。
本発明によれば、出力画素の座標を、画像上の座標に容易に変換することができる。

本発明の表示装置は、入力される画素データに対し、複数の相で並列して補間演算を行って、演算結果を出力する補間部と、入力画像を構成する画素の画素データを、前記補間部が処理する相数に対応する数の画素データにまとめて前記補間部に出力する入力部と、前記補間部が出力する補間演算の結果である画素データを圧縮して出力する圧縮部と、前記圧縮部が圧縮した画素データを記憶する画素データ記憶部と、前記画素データ記憶部から圧縮された画素データを読み出して解凍し、表示面に表示させる表示部と、を備えることを特徴とする。
本発明によれば、入力部が、入力された画素データを補間部が処理する相数に対応する複数画素の画素データにまとめて補間部に出力する。従って、補間部が、入力された画素データに対し、複数の相で並列的に補間演算を行うことができ、補間演算により画素数が増加しても、処理を効率的に行うことができる。このため、表示面への画像の表示の際に、遅延の発生を抑制することができる。

本発明の表示装置の制御方法は、入力される画素データに対し、複数の相で並列して補間演算を行って、演算結果を出力する補間部を備える表示装置の制御方法であって、入力画像を構成する画素の画素データを、前記補間部が処理する相数に対応する複数画素の画素データにまとめて前記補間部に出力するステップと、前記補間部が出力する補間演算の結果である画素データを圧縮して出力するステップと、圧縮された画素データを画素データ記憶部に記憶させるステップと、前記画素データ記憶部から圧縮された画素データを読み出して解凍し、表示面に表示させるステップと、を備えることを特徴とする。
本発明によれば、入力された画素データを補間部が処理する相数に対応する複数画素の画素データにまとめて補間部に出力する。従って、補間部が、入力された画素データに対し、複数の相で並列的に補間演算を行うことができ、補間演算により画素数が増加しても、処理を効率的に行うことができる。このため、表示面への画像の表示の際に、遅延の発生を抑制することができる。

プロジェクターの構成図。 画像処理装置の構成図。 画像データの一部の領域を拡大した状態を示す図。 座標変換情報の算出方法の説明図。 画像処理装置の動作を示すフローチャート。 画像処理装置の動作タイミングを示すタイミングチャート。 補間演算の説明図。 座標演算部の動作を示すフローチャート。 形状補正処理の説明図。 形状補正処理の説明図。 形状補正処理の説明図。

図１は、表示装置としてのプロジェクター１の構成図である。
プロジェクター１は、パーソナルコンピューターや各種映像プレーヤー等の外部の画像供給装置３に接続され、この画像供給装置３から供給される画像信号に基づく画像を対象物体に投射する装置である。画像供給装置３としては、ビデオ再生装置、ＤＶＤ（Digital Versatile Disk）再生装置、テレビチューナー装置、ＣＡＴＶ（Cable television）のセットトップボックス、ビデオゲーム装置等の映像出力装置、パーソナルコンピューター等が挙げられる。また、対象物体は、建物や物体など、一様に平らではない物体であってもよいし、スクリーンＳＣや、建物の壁面等の平らな投射面を有するものであってもよい。本実施形態では平面のスクリーンＳＣに投射する場合を例示する。なお、本実施形態では、スクリーンＳＣが「表示面」に相当する。

プロジェクター１は、画像供給装置３に接続するインターフェイスとして、インターフェイス部（以下、インターフェイスをＩ／Ｆと略記する）２１を備える。
Ｉ／Ｆ部２１は、ケーブルを接続するコネクター及びＩ／Ｆ回路（いずれも図示略）を備え、ケーブルを介して接続された画像供給装置３から供給される画像信号を入力する。Ｉ／Ｆ部２１は、入力された画像信号を画像データ（以下、画像データＤ１と表記する）に変換して画像処理部２３Ａに出力する。
Ｉ／Ｆ部２１が備えるインターフェイスは、例えば、Ｅｔｈｅｒｎｅｔ（登録商標）、ＩＥＥＥ１３９４、ＵＳＢ等のデータ通信用のインターフェイスであってもよい。また、Ｉ／Ｆ部２１のインターフェイスは、ＭＨＬ（登録商標）、ＨＤＭＩ（登録商標）、ＤｉｓｐｌａｙＰｏｒｔ等の画像データ用のインターフェイスであってもよい。
また、Ｉ／Ｆ部２１は、コネクターとして、アナログ映像信号が入力されるＶＧＡ端子や、デジタル映像データが入力されるＤＶＩ（Digital Visual Interface）端子を備える構成であってもよい。さらに、Ｉ／Ｆ部２１は、Ａ／Ｄ変換回路を備え、ＶＧＡ端子を介してアナログ映像信号が入力された場合に、Ａ／Ｄ変換回路によりアナログ映像信号を画像データＤ１に変換して画像処理部２３Ａに出力する。

プロジェクター１は、大きく分けて光学的な画像の形成を行う表示部１０と、この表示部１０に表示される画像を電気的に処理する画像処理系とを備える。まず、表示部１０について説明する。

表示部１０は、光源部１１、光変調装置１２及び投射光学系１３を備える。
光源部１１は、キセノンランプ、超高圧水銀ランプ、ＬＥＤ（Light Emitting Diode）等からなる光源を備える。また、光源部１１は、光源が発した光を光変調装置１２に導くリフレクター及び補助リフレクターを備えていてもよい。また、光源部１１は、投射光の光学特性を高めるためのレンズ群、偏光板、或いは光源が発した光の光量を光変調装置１２に至る経路上で低減させる調光素子等（いずれも図示略）を備えたものであってもよい。
光源部１１は、光源駆動部１５により駆動される。光源駆動部１５は、内部バス６０に接続され、内部バス６０を介して制御部４０から入力される制御信号に従って、光源部１１の光源を点灯又は消灯させる。

光変調装置１２は、一対の透明基板間に液晶が封入された液晶パネルを備える。液晶パネルは、複数の画素をマトリクス状に配列した矩形の画素領域を有する。

光変調装置１２は、光変調装置駆動部１７により駆動される。光変調装置駆動部１７は、内部バス６０に接続され、画像処理部２３Ａから入力される表示画像データに応じた駆動電圧を印加して各画素の光透過率を制御し、画像光を生成する。表示画像データについては後述する。

投射光学系１３は、投射する画像の拡大・縮小及び焦点の調整を行うズームレンズ、フォーカスの調整を行うフォーカス調整機構等を備える。投射光学系１３は、光変調装置１２で変調された画像光を対象物体に投射して結像させる。

プロジェクター１の本体には、ユーザーが操作を行うための各種スイッチ及びインジケーターランプを備えた操作パネル３１が配置される。操作パネル３１は、入力処理部３３に接続される。入力処理部３３は、制御部４０の制御に従い、プロジェクター１の動作状態や設定状態に応じて操作パネル３１のインジケーターランプを適宜点灯又は点滅させる。操作パネル３１のスイッチが操作されると、操作されたスイッチに対応する操作信号が入力処理部３３から制御部４０に出力される。
また、プロジェクター１は、ユーザーが使用するリモコン５を有する。リモコン５は各種のボタンを備えており、これらのボタンの操作に対応して赤外線信号を送信する。プロジェクター１の本体には、リモコン５が発する赤外線信号を受光するリモコン受光部３２が配置される。リモコン受光部３２は、リモコン５から受光した赤外線信号をデコードして、リモコン５における操作内容を示す操作信号を生成し、制御部４０に出力する。

プロジェクター１は、無線通信部３５を備える。無線通信部３５は、内部バス６０に接続される。無線通信部３５は、図示しないアンテナやＲＦ（Radio Frequency）回路等を備え、制御部４０の制御の下、外部の装置との間で無線通信を実行する。無線通信部３５の無線通信方式は、例えば無線ＬＡＮ（Local Area Network）、Bluetooth（登録商標）、ＵＷＢ（Ultra Wide Band）、赤外線通信等の近距離無線通信方式、又は携帯電話回線を利用した無線通信方式を採用できる。

プロジェクター１の画像処理系は、プロジェクター１を制御する制御部４０を中心に構成される。画像処理系は、制御部４０の他に、画像処理部２３Ａと、フレームメモリー２５と、記憶部４５と、圧縮部５０とを備える。画像処理部２３Ａと、フレームメモリー２５と、圧縮部５０とは画像処理装置１００として動作する。また、フレームメモリー２５は、本発明の「画素データ記憶部」に相当する。

制御部４０は、図示しないＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）等を備えて構成される。制御部４０は、ＣＰＵによって、ＲＯＭに記憶した基本制御プログラム、及び記憶部４５に記憶された制御プログラムを実行することにより、プロジェクター１を制御する。また、制御部４０は、記憶部４５が記憶する制御プログラムを実行することにより、投射制御部４１、補正制御部４２の機能を実行する。

投射制御部４１は、光源駆動部１５、光変調装置駆動部１７及び画像処理部２３Ａを制御して、画像データに基づく画像を対象物体に投射させる。
補正制御部４２は、例えば、入力処理部３３がリモコン５や操作パネル３１による形状補正処理の指示を検出し、形状補正処理の指示を示す操作データが入力された場合に、画像処理部２３Ａを制御して、形状補正処理を実行させる。

記憶部４５は、フラッシュメモリー、ＥＥＰＲＯＭ等の不揮発性のメモリーにより構成される。記憶部４５は、制御部４０が処理するデータや制御部４０が実行する制御プログラムを記憶する。

画像処理部２３Ａは、制御部４０の制御に従ってＩ／Ｆ部２１から画像データＤ１を取得し、取得した画像データＤ１の属性を判定する。画像処理部２３Ａが判定する属性には、画像サイズや解像度、静止画像か動画像であるか、動画像である場合はフレームレート等が含まれる。
画像処理部２３Ａは、取得した画像データＤ１をフレームごとにフレームメモリー２５に展開し、フレームメモリー２５に展開された画像データＤ１に対して画像処理を実行する。画像処理部２３Ａが実行する画像処理には、例えば、解像度変換処理や、色調補正処理等が含まれる。解像度変換処理とは、画像データＤ１の画素数を変更して、画像データＤ１の解像度と、光変調装置１２が備える液晶パネルの解像度の差異を吸収する処理である。色調補正とは、液晶パネルの特性に起因する輝度ムラや色ムラを補正する処理である。また、画像処理部２３Ａは、上記の複数の処理を組み合わせて実行することも勿論可能である。
また、画像処理部２３Ａは、画像処理した画像データ（以下、画像データＤ２と表記する）に形状補正を行い、形状補正後の画像データ（以下、画像データＤ３と表記する）を後述する圧縮部５０に出力して圧縮させる。圧縮部５０により圧縮された画像データＤ３は、フレームメモリー２５に記憶される。
また、画像処理部２３Ａは、フレームメモリー２５から画像データＤ３を取得して解凍し、解凍した画像データＤ３を表示画像データとして光変調装置駆動部１７に出力する。

圧縮部５０は、内部バス６０に接続され、画像処理部２３Ａから入力される画素データ（画像データＤ３を構成する各画素の画素データ）を圧縮する。圧縮部５０は、圧縮部５０から出力されるデータ量を、形状補正部２３０に入力されるデータ量に相当する量に圧縮する。本実施形態の圧縮部５０は、圧縮率５０％で画素データを圧縮する。
また、圧縮部５０は、画像データＤ３の種類やサイズによらず一定の圧縮率で圧縮してもよいし、画像データＤ３の種類やサイズに応じて圧縮率を変更してもよい。

図２は、画像処理装置１００の構成図である。特に、画像処理部２３Ａの構成を詳細に示す図である。画像処理部２３Ａは、タイミングコントローラー２１０と、処理部２２０と、形状補正部２３０とを備え、Ｉ／Ｆ部２１から画像データＤ１を入力し、画像処理後の画像データＤ３を圧縮部５０に出力する。
形状補正部２３０は、相数変換部２３１と、ラインバッファー２３２と、転送先座標テーブル２３３と、座標演算部２３４と、補間部２３５と、フィルターテーブル２３６とを備える。

タイミングコントローラー２１０は、Ｉ／Ｆ部２１、処理部２２０及び形状補正部２３０に接続される。
タイミングコントローラー２１０は、Ｉ／Ｆ部２１から入力される画像データＤ１に含まれる信号を読み取り、読み取った信号に基づいて画像処理部２３Ａの動作タイミングを制御するクロック信号を生成する。画像データＤ１には、同期信号（垂直同期信号及び水平同期信号）やドットクロック信号が含まれる。タイミングコントローラー２１０は、生成したクロック信号を、処理部２２０や形状補正部２３０に出力する。

処理部２２０は、Ｉ／Ｆ部２１、タイミングコントローラー２１０及び形状補正部２３０に接続される。処理部２２０には、Ｉ／Ｆ部２１から画像データＤ１が入力される。また、処理部２２０には、タイミングコントローラー２１０からクロック信号が入力される。処理部２２０は、画像データＤ１に対し、解像度変換処理、色調補正処理等の画像処理を行う。処理部２２０は、画像処理を施した画像データＤ２を形状補正部２３０に出力する。

相数変換部２３１は、タイミングコントローラー２１０、処理部２２０及びラインバッファー２３２に接続される。相数変換部２３１には、タイミングコントローラー２１０からクロック信号が入力される。また、相数変換部２３１には、処理部２２０から画像データＤ２が入力される。相数変換部２３１は、本発明の「入力部」に相当する。
相数変換部２３１は、タイミングコントローラー２１０から入力されるクロック信号に同期して、画像データＤ２を構成する画素の画素データを処理部２２０から入力する。画素データには、当該画素の画像データＤ２における位置（画素位置）を示す位置情報と、当該画素の画素値とが含まれる。
相数変換部２３１は、クロック信号に同期して画素データを１画素ずつ入力し、２画素分の画素データが入力されると、入力された２画素分の画素データをまとめてラインバッファー２３２に出力する。相数変換部２３１は、後述する補間部２３５が並列的に補間演算を行う相の数に対応した画素数分の画素データを出力する。本実施形態では、補間部２３５は、２つのフィルター演算部を備え、これらのフィルター演算部が並列的に補間演算を行うため、相数変換部２３１は、２画素分の画素データをまとめて出力する。
また、相数変換部２３１は、２画素分の画素データを、クロック信号の２クロックサイクルごとに、１クロックサイクルの期間内にまとめて出力する。
以下では、相数変換部２３１からまとめて出力される画素データの画素数が、相数変換部２３１がクロック信号に同期して入力する画素データの画素数とは異なるように変換する処理を相数変換処理という。本実施形態の相数変換部２３１は、１クロックサイクルに１画素分の画素データを入力し、１クロックサイクルに２画素分の画素データをまとめて出力しているため、２相変換処理を行っている。また、クロック信号の１クロックサイクルに、１画素の画素データを処理する処理を１相処理といい、クロック信号の１クロックサイクルに、２画素の画素データを処理する処理を２相処理という。

ここで、相数変換部２３１が相数変換処理を行う理由について説明する。
図３は、画像データＤ２の一部の領域を拡大した状態を示す図である。
図３に示す領域Ａ及びＥは、拡大や縮小の処理を行っていない無変換の領域を示す。また、図３に示す領域Ｂ及びＤは、縮小処理を行ってサイズを縮小した領域を示す。また、図３に示す領域Ｃは、拡大処理を行ってサイズを拡大した領域を示す。

形状補正部２３０が行う形状補正には、画像データＤ２の少なくも一部を拡大させる拡大処理が含まれる。プロジェクター１が、建物等の投射対象に画像データを投射するプロジェクションマッピングにおいては、拡大処理が必要となる。形状補正に拡大処理が含まれる場合、形状補正部２３０は、補間演算により画像データＤ２の画素数を増加させる。すなわち、形状補正部２３０に入力される画像データＤ２の画素数よりも、形状補正部２３０から出力される画像データＤ３の画素数のほうが多くなる。
このため、拡大処理を伴う場合に、形状補正部２３０を構成する各部が１相処理により画像データＤ２を処理していると、処理の完了した画像データＤ３の画素データが形状補正部２３０から出力されるまで、形状補正部２３０に入力される画素データを待機させておく必要があり、リアルタイムに画像データＤ３を出力することができない。このため、相数変換部２３１が相数変換処理を行い、２画素分の画素データをまとめて出力する。

ラインバッファー２３２は、タイミングコントローラー２１０、相数変換部２３１及び補間部２３５に接続される。ラインバッファー２３２は、ラインバッファー２３２Ａ、ラインバッファー２３２Ｂ、ラインバッファー２３２Ｃ及びラインバッファー２３２Ｄの４つのラインバッファーを備える。各ラインバッファー２３２Ａ〜２３２Ｄは、水平方向の１ライン分の画素データを記憶する。すなわち、本実施形態のラインバッファー２３２は、水平方向の４ライン分の画素データを記憶する。以下では、ラインバッファー２３２Ａ〜２３２Ｄを区別する必要がない場合には、ラインバッファー２３２と総称する。
ラインバッファー２３２には、相数変換部２３１から２画素分の画素データが、クロック信号の２クロックサイクルごとに入力される。ラインバッファー２３２は、入力された画素データを順次記憶する。
ラインバッファー２３２は、画像データＤ２の４ライン分の画素データを記憶すると、タイミングコントローラー２１０から入力されるクロック信号に同期して、画素データを補間部２３５に出力する。ラインバッファー２３２は、クロック信号の１クロックサイクルに２画素分の画素データを出力する。
図２には、４つのラインバッファー２３２Ａ、２３２Ｂ、２３２Ｃ及び２３２Ｄを備えるラインバッファー２３２を示したが、ラインバッファー２３２の数は４つに限定されるものではなく、補間部２３５の補間演算に必要とする画素数に応じて増減できる。

転送先座標テーブル２３３には、座標変換情報が登録される。座標変換情報は、形状補正処理を施す前の画像（以下、補正前画像という）上の代表点について、形状補正後の画像（以下、補正後画像という）上の座標を計算し、代表点の補正前画像上の座標と、補正後画像上の座標とを対応付けた情報である。補正後画像が本発明の「変形後画像」に相当する。
なお、以下では、形状補正処理の一例として台形歪み補正を行う場合について説明する。また、以下では、台形歪み補正を単に補正という。座標変換情報は、例えば、プロジェクター１の制御部４０によって算出され、転送先座標テーブル２３３に登録されてもよい。また、パーソナルコンピューター等の外部装置により算出された座標変換情報を制御部４０が入力し、制御部４０が転送先座標テーブル２３３に登録してもよい。

図４は、座標変換情報の算出方法の説明図であり、図４の左側には、光変調装置１２が備える液晶パネルの画素領域１２ａに描画された補正前画像Ｐ０を示し、図４の右側には、画素領域１２ａに描画された補正後画像Ｐ１を示す。
本実施形態では、図４に示すように、補正前画像Ｐ０をＬ画素×Ｌ画素（Ｌは任意の自然数）の矩形のブロックに分割し、分割した各ブロックの格子点を前述の代表点とする。分割した各ブロックの格子点について補正後画像Ｐ１上の座標を計算し、補正前画像Ｐ０上の座標と、補正後画像Ｐ１上の座標とを対応付けて転送先座標テーブル２３３に登録する。なお、補正前画像Ｐ０に設定された直交座標系をＸ−Ｙ座標系とし、補正後画像Ｐ１に設定された直交座標系をｘ−ｙ座標系とする。
例えば、図４に示す補正前画像Ｐ０上のブロックの各格子点（Ｘ０，Ｙ０），（Ｘ１，Ｙ１），（Ｘ２，Ｙ２），（Ｘ３，Ｙ３）の座標と、図４に示す補正後画像Ｐ１上のブロックの各格子点（ｘ０，ｙ０），（ｘ１，ｙ１），（ｘ２，ｙ２），（ｘ３，ｙ３）の座標とがそれぞれに対応付けられる。

転送先座標テーブル２３３の記憶する座標変換情報は、前述の情報に限られない。例えば、補正後画像Ｐ１上の各ブロックの格子点の位置を特定する情報として、補正後画像Ｐ１上の基準点の座標と、基準点と格子点との距離とを用いてもよい。基準点には、例えば、各ブロックの左上の格子点や、各ブロックの中心点を用いることができる。

座標演算部２３４は、転送先座標テーブル２３３と、補間部２３５とに接続される。
座標演算部２３４は、ラインバッファー２３２に格納された複数ラインの画像データＤ２から、画素値の算出が可能な補正後画像Ｐ１上の出力画素の座標を算出する。座標演算部２３４は、算出した出力画素の座標を補正前画像Ｐ０上の座標に変換して、補間部２３５に通知する。

座標演算部２３４を構成する各部について説明する。座標演算部２３４は、第１変換部２３４１、選択部２３４２及び第２変換部２３４３を備える。第１変換部２３４１は、本発明の「変換部」に相当し、選択部２３４２は、本発明の「選択部」に相当する。また、第２変換部２３４３は、本発明の「対応付け部」に相当する。
第１変換部２３４１は、補正前画像Ｐ０を構成する画素の座標を、補正後画像Ｐ１上の座標に変換する。補正前画像Ｐ０を構成する画素は、補正前画像Ｐ０上の座標値が整数の位置に配置され、補正前画像Ｐ０上での座標値に小数点が含まれる位置には、画素が存在しない。また、補正後画像Ｐ１上の「座標」には、座標値に小数点を含む場合がある。
選択部２３４２は、補正前画像Ｐ０を構成する画素の補正後画像Ｐ１上の座標に基づいて、補正後画像Ｐ１を構成する出力画素を選択する。
第２変換部２３４３は、出力画素の座標を、補正前画像Ｐ０上の座標に対応付ける。具体的には、第２変換部２３４３は、選択部２３４２の選択した出力画素の補正前画像Ｐ０上の座標を算出する。第２変換部２３４３は、算出した出力画素の補正前画像Ｐ０上の座標を補間部２３５に出力する。

フィルターテーブル２３６は、補間部２３５が補間演算に使用する、Ｘ軸方向、Ｙ軸方向のフィルター係数を記憶する。フィルター係数は、補正後画像Ｐ１を構成する出力画素のうち、補正前画像Ｐ０の対応する１つの画素を特定できない画素について、補間演算により画素値を求めるための係数である。例えば、フィルターテーブル２３６は、縦横分離型の１次元フィルターのフィルター係数を記憶する。

補間部２３５は、ラインバッファー２３２、座標演算部２３４、フィルターテーブル２３６及び圧縮部５０に接続される。また、補間部２３５は、第１フィルター演算部２３５１と第２フィルター演算部２３５２とを備え、入力される複数画素の画素データをこれらの第１フィルター演算部２３５１及び第２フィルター演算部２３５２で並列的に処理する。補間部２３５は、第１フィルター演算部２３５１及び第２フィルター演算部２３５２が、クロック信号の１クロックサイクルに、１画素の画素データを処理し、処理した画素データを圧縮部５０に出力する。このため、補間部２３５の全体では、１クロックサイクルで２画素分の画素データを処理する２相処理を行う。すなわち、補間部２３５は、入力される画素データを複数の相で並列して処理する。
第１フィルター演算部２３５１及び第２フィルター演算部２３５２には、座標演算部２３４により演算された出力画素の座標がそれぞれ入力される。第１フィルター演算部２３５１及び第２フィルター演算部２３５２は、座標演算部２３４から入力される出力画素の座標に基づいて、当該出力画素の画素値の算出に必要な画素データをラインバッファー２３２からそれぞれ取得する。補間部２３５は、クロック信号に同期してラインバッファー２３２から２画素分の画素データを読み込む。読み込まれた画素データは、第１フィルター演算部２３５１と、第２フィルター演算部２３５２とに１画素ずつ分配される。

また、第１フィルター演算部２３５１及び第２フィルター演算部２３５２は、フィルターテーブル２３６からフィルター係数を取得し、取得したフィルター係数を用いて、取得した画素データを補間演算し、出力画素の画素値をそれぞれに算出する。
第１フィルター演算部２３５１及び第２フィルター演算部２３５２は、算出した出力画素の画素値と、この出力画素の画像データＤ３における座標とを含む画素データをそれぞれに生成する。第１フィルター演算部２３５１及び第２フィルター演算部２３５２は、それぞれ生成した画素データを圧縮部５０に出力する。

図５は、画像処理装置１００の動作を示すフローチャートである。
画像供給装置３が画像信号の供給を開始し、画像供給装置３から画像信号が入力されると、Ｉ／Ｆ部２１は、入力された画像信号を画像データＤ１に変換し、画像処理部２３Ａに出力する。画像処理部２３Ａは、制御部４０の制御に従って画像データＤ１を入力する。画像処理部２３Ａは、処理部２２０により入力された画像データＤ１に解像度変換処理や、色調補正処理等の処理を行い、処理後の画像データＤ２を形状補正部２３０に出力する。処理部２２０から出力された画像データＤ２は、形状補正部２３０の相数変換部２３１に入力される。画像データＤ２が本発明の「入力画像」に相当する。

形状補正部２３０の相数変換部２３１は、処理部２２０から画素データが入力されたか否かを判定する（ステップＳ１）。画素データは、処理部２２０により画像処理された画像データＤ２を構成する各画素の画素データである。相数変換部２３１は、処理部２２０から画素データの入力がない場合（ステップＳ１／ＮＯ）、画素データの入力があるまで待機する。また、相数変換部２３１は、クロック信号に同期して画素データが入力されると（ステップＳ１／ＹＥＳ）、入力される画素データを蓄積する。相数変換部２３１は、２画素分の画素データが蓄積されると、蓄積された２画素分の画素データをまとめてラインバッファー２３２に出力する相数変換処理を行う（ステップＳ２）。ラインバッファー２３２は、相数変換部２３１から２クロックサイクルごとに入力される２画素分の画素データを順次記憶する（ステップＳ３）。

図６は、画像処理装置１００の動作タイミングを示すタイミングチャートである。
図６には、上から順に、垂直同期信号（Ｖｓｙｎｃ信号）、クロック信号、入力データイネーブル信号、第１内部データイネーブル信号、第２内部データイネーブル信号、出力データイネーブル信号を示す。
Ｖｓｙｎｃ信号は、タイミングコントローラー２１０に入力される同期信号である。画像処理部２３Ａは、Ｖｓｙｎｃ信号が入力されてから次のＶｓｙｎｃ信号が入力されるまでの期間に、１フレームの画像データＤ２を処理する。
Ｖｓｙｎｃ信号の下には、タイミングコントローラー２１０により生成され、相数変換部２３１に入力されるクロック信号を示す。
また、クロック信号の下に示す入力データイネーブル信号は、相数変換部２３１に、画素データが入力される期間を示す。入力データイネーブル信号の信号レベルがＨｉｇｈになると、クロック信号に同期して画素データが相数変換部２３１に入力される。
入力データイネーブル信号の下に示す第１内部データイネーブル信号は、相数変換部２３１が画素データを出力するタイミングを示す。
相数変換部２３１は、第１内部データイネーブル信号の信号レベルがＨｉｇｈの期間に、２画素分の画素データをラインバッファー２３２にまとめて出力する。図６に示すクロック信号のサイクル０（Ｃｙｃｌｅ０）、サイクル１（Ｃｙｃｌｅ１）の期間に２画素分の画素データが入力されると、相数変換部２３１は、次のサイクル２（Ｃｙｃｌｅ２）で２画素分の画素データを出力する。以降、相数変換部２３１は、クロック信号の２クロックサイクルで２画素分の画素データを入力し、次の１クロックサイクルで２画素分の画素データを出力する相数変換処理を繰り返し、ラインバッファー２３２に画素データを記憶させる。

補間部２３５は、ラインバッファー２３２に、４ライン分の画素データが記憶されていない場合（ステップＳ４／ＮＯ）、補間演算を開始しない。ラインバッファー２３２に４ライン分の画素データが記憶されると（ステップＳ４／ＹＥＳ）、補間部２３５の第１フィルター演算部２３５１及び第２フィルター演算部２３５２は、座標演算部２３４により算出される出力画素の座標をそれぞれ入力する（ステップＳ５）。以下では、座標演算部２３４により算出された出力画素を出力画素Ｆとし、補正前画像Ｐ０上の出力画素Ｆの座標を（ＸＦ，ＹＦ）とする。

図７は、補間部２３５の第１フィルター演算部２３５１及び第２フィルター演算部２３５２が行う補間演算の説明図である。
図７には、出力画素Ｆ（ＸＦ，ＹＦ）と、出力画素Ｆ（ＸＦ，ＹＦ）を取り囲む、補正前画像Ｐ０上の４つの整数画素とを示す。図７には、４つの整数画素の画素位置が（０，０）、（０，１）、（１，０）（１，１）である場合を示す。
例えば、Ｘ軸方向及びＹ軸方向の整数画素間の距離を、それぞれ３２刻みに設定した場合、Ｘ軸方向、Ｙ軸方向ともに３２個のフィルター係数が用意され、フィルターテーブル２３６に記憶される。また、補間フィルターのＴａｐ数を４に設定した場合、Ｘ軸方向のフィルター係数の総数は、３２×４＝１２８個となる。Ｙ軸方向についても、３２刻み、補間フィルターのＴａｐ数を４とした場合、１２８個のフィルター係数が用意され、フィルターテーブル２３６に記憶される。

第１フィルター演算部２３５１及び第２フィルター演算部２３５２は、同様に処理を行うため、以下では、第１フィルター演算部２３５１の処理について説明する。
第１フィルター演算部２３５１は、座標演算部２３４から通知された出力画素Ｆ（ＸＦ，ＹＦ）の補正前画像Ｐ０上の座標における画素値を補間演算によって算出する。
例えば、補間演算に使用する補間フィルターのＴａｐ数が４である場合、第１フィルター演算部２３５１は、図７に示すように出力画素Ｆ（ＸＦ，ＹＦ）の周囲の４×４画素の画素値を用いて補間演算を行う。
また、第１フィルター演算部２３５１は、出力画素Ｆ（ＸＦ，ＹＦ）と、この出力画素Ｆの左上の整数画素との距離（ｄＸ，ｄＹ）に基づいて、補間フィルターのフィルター係数を選択する。例えば、出力画素Ｆ（ＸＦ，ＹＦ）のＸ軸方向の座標値（図８に示すｄＸ）が０．５である場合、第１フィルター演算部２３５１は、１６／３２のフィルター係数を選択する。第１フィルター演算部２３５１は、選択した画素の画素値と、選択した補間フィルターのフィルター係数との畳み込み演算を行って、出力画素Ｆ（ＸＦ，ＹＦ）の画素値を算出する。すなわち、第１フィルター演算部２３５１は、出力画素Ｆの画素値を補間演算により算出する（ステップＳ６）。第１フィルター演算部２３５１は、画素値を算出すると、算出した出力画素Ｆの画素値と、座標演算部２３４から取得した出力画素Ｆの補正後画像Ｐ１の座標（ｘｉ，ｙｉ）である画素位置とを含む画素データを圧縮部５０に出力する。

圧縮部５０は、形状補正部２３０から入力される出力画素Ｆの画素データを圧縮し（ステップＳ７）、圧縮した画素データをフレームメモリー２５に出力して記憶させる（ステップＳ８）。

図６に戻り、第２内部データイネーブル信号は、補間部２３５が画素データを出力するタイミングを示し、出力データイネーブル信号は、圧縮部５０が圧縮した画素データを出力するタイミングを示す。
補間部２３５の第１フィルター演算部２３５１及び第２フィルター演算部２３５２は、第２内部データイネーブル信号の信号レベルがＨｉｇｈの期間に、算出した出力画素Ｆの画素データをそれぞれ出力する。
また、図６に示す区間Ａ及びＥには、画像データＤ２に対し、拡大及び縮小のいずれの処理も行わない無変形の場合の第２イネーブル信号の信号波形を示す。無変形の区間Ａ及びＥでは、クロック信号に同期して、２画素分の画素データが圧縮部５０に出力される。
また、図６に示す区間Ｂ及びＤには、画像データＤ２に対し、縮小処理を行った場合の第２内部データイネーブル信号の信号波形を示す。縮小処理が行われると、画像データＤ２を構成する画素の一部が削除されるため、第２内部データイネーブル信号は、信号の一部が歯抜けの波形となる。図６に示す区間ＢのＢ１、及び区間ＤのＤ１及びＤ２において、第２内部データイネーブル信号の信号レベルがＨｉｇｈとならずに、Ｌｏｗレベルのままとなっている。
また、図６に示す区間Ｃには、画像データＤ２に対し、拡大処理を行った場合の第２内部データイネーブル信号の信号波形を示す。拡大処理が行われると、画素数が増えるため、第２内部データイネーブル信号は、拡大処理を行っている期間で、信号レベルがＨｉｇｈの状態を維持する。
圧縮部５０は、補間部２３５から画素データが入力されると、入力された画素データの備えるビット数を削減する。例えば、圧縮部５０に入力される２画素分の画素データが１６ビットのビットデータ（１画素８ビット）であった場合、５０％に圧縮して、８ビットのビットデータに変換する。すなわち、圧縮部５０は、１画素の画素データが４ビットのデータに圧縮する。圧縮部５０は、圧縮した画素データをフレームメモリー２５に記憶させる。

画像処理部２３Ａは、フレームメモリー２５に記憶された画像データＤ３を読出して解凍し、解凍した画像データＤ３を表示画像データとして光変調装置駆動部１７に出力する。光変調装置駆動部１７は、画像処理部２３Ａから入力される表示画像データに基づいて、画像信号をＲ、Ｇ、Ｂの色ごとに生成し、生成した画像信号により光変調装置１２の対応する色の液晶パネルを駆動する。これにより、液晶パネルの備える画素の光透過率が制御され、表示画像データに応じた画像光が生成される。生成された画像光は、投射光学系１３によりスクリーンＳＣに投射される。

図８は、座標演算部２３４の動作を示すフローチャートである。
まず、第１変換部２３４１は、転送先座標テーブル２３３を参照して、補正前画像Ｐ０上の座標（Ｘ，Ｙ）を、補正後画像Ｐ１上の座標（ｘ，ｙ）に変換する線形変換の変換式を算出する（ステップＳ１１）。
図９は形状補正処理の説明図である。図９の左側には、補正前画像Ｐ０と、補正前画像Ｐ０を構成する１ブロックであるブロックＡを拡大した状態を示す。また、図９の右側には、補正後画像Ｐ１と、補正後画像Ｐ１におけるブロックＡを拡大した状態を示す。補正により補正前画像Ｐ０上のブロックＡが、補正後画像Ｐ１上のブロックＡに補正される。また、Ｌ（Ｌは任意の自然数）画素×Ｌ画素のかたまりをブロックと表記する。図９に示す補正前画像Ｐ０のブロックＡ内の座標（Ｘ，Ｙ）を、図９に示す補正後画像Ｐ１の座標（ｘ，ｙ）に変換する線形変換の変換式が下記式（１）、（２）となる。

式（１）、（２）を簡略化するため、ｘ１’＝ｘ１−ｘ０，ｘ２’＝ｘ２−ｘ０，ｘ３’＝ｘ３−ｘ０，ｙ１’＝ｙ１−ｙ０，ｙ２’＝ｙ２−ｙ０，ｙ３’＝ｙ３−ｙ０とする。
また、座標（Ｘ，Ｙ）は、ブロックＡの左上を原点とする座標である。すなわち、補正前画像Ｐ０の原点（０、０）から座標（Ｘ，Ｙ）までの座標は、座標（Ｘ，Ｙ）に、原点からブロックＡの左上の格子点までの距離を加算して求めることができる。補正後画像Ｐ１上の座標（ｘ，ｙ）は、補正後画像Ｐ１の原点（０，０）を原点とする座標である。

図１０は、形状補正処理の説明図である。図１０の左側には、図９に示す補正前画像Ｐ０のブロックＡ内の選択された４画素を示す。図１０の右側には、選択された４画素の形状補正後の画素位置を示す。
次に、選択部２３４２は、補正前画像Ｐ０において、ブロックＡ内の小さい領域の４画素（例えば、２×２画素）を選択し、選択した４画素の補正後画像Ｐ１上の座標を上述した式（１）、（２）によりそれぞれ算出する（ステップＳ１２）。以下では、選択された４画素を画素ａ，ｂ，ｃ，ｄと呼ぶ。補正前画像Ｐ０上の選択された４画素ａ，ｂ，ｃ，ｄを図１０の左側に示す。選択された４画素ａ，ｂ，ｃ，ｄの補正後画像Ｐ１上の位置を図１０の右側に示す。また、図１０の右側には、４画素ａ，ｂ，ｃ，ｄと、その周囲に位置する、座標値が整数で表される画素（以下、整数画素という）とを拡大して表示する。
次に、選択部２３４２は、補正後画像Ｐ１上の４画素ａ，ｂ，ｃ，ｄで囲まれた範囲内にある整数画素を出力画素Ｆとして特定する（ステップＳ１３）。図１０の右下に示す４画素ａ，ｂ，ｃ，ｄで囲まれた画素Ｆが出力画素Ｆとなる。選択部２３４２は、補正後画像Ｐ１上の４画素ａ，ｂ，ｃ，ｄで囲まれた範囲内に出力画素Ｆが存在しない場合、再度、４画素を選択して、ステップＳ１２からの処理を繰り返す。

図１１は、形状補正処理の説明図である。図１１の左側は、補正後画像Ｐ１上の４画素に囲まれた出力画素Ｆを示す。図１１の右側は、４画素及び出力画素Ｆを補正前の状態に戻した状態を示す。
次に、第２変換部２３４３は、出力画素Ｆの補正前画像Ｐ０上の座標を算出する（ステップＳ１４）。ステップＳ１２で選択した４画素ａ，ｂ，ｃ，ｄの補正後画像Ｐ１上の座標をａ（ｘｆ０，ｙｆ０），ｂ（ｘｆ１，ｙｆ１），ｃ（ｘｆ２，ｙｆ２），ｄ（ｘｆ３，ｙｆ３）と表記する。また、ステップＳ１３で特定した出力画素Ｆの座標を（ｘｉ，ｙｉ）と表記する。
第２変換部２３４３は、まず、出力画素Ｆが、４画素ａ，ｂ，ｃ，ｄのうち、ａ（ｘｆ０，ｙｆ０），ｃ（ｘｆ２，ｙｆ２），ｄ（ｘｆ３，ｙｆ３）で囲まれた三角形の範囲内に含まれるのか、ａ（ｘｆ０，ｙｆ０），ｂ（ｘｆ１，ｙｆ１），ｄ（ｘｆ３，ｙｆ３）で囲まれた三角形の範囲内に含まれるのかを判定する。
第２変換部２３４３は、出力画素Ｆが、ａ（ｘｆ０，ｙｆ０），ｃ（ｘｆ２，ｙｆ２），ｄ（ｘｆ３，ｙｆ３）で囲まれた三角形の範囲内に含まれると判定する場合、下記式（３）、（４）により出力画素Ｆ（ｘｉ，ｙｉ）の補正前画像Ｐ０上の座標（ＸＦ，ＹＦ）を算出する。図１１の右側には、補正前画像Ｐ０上の出力画素Ｆ（ｘｉ，ｙｉ）の補正前画像Ｐ０上の座標（ＸＦ，ＹＦ）を示す。式（３）及び（４）は、４画素ａ，ｂ，ｃ，ｄの補正後画像Ｐ１上の座標を、補正前画像Ｐ０上の座標に戻すアフィン変換の変換式を求め、求めた変換式により出力画素Ｆ（ｘｉ，ｙｉ）を補正前画像Ｐ０の座標（ＸＦ，ＹＦ）に変換することで求められる式である。また、式（３）及び（４）に示すＭの値は、画素間の距離に対応した値であり、上下左右に隣接する２×２画素の座標とした場合、Ｍの値は１になる。

また、座標演算部２３４は、出力画素Ｆが、ａ（ｘｆ０，ｙｆ０），ｂ（ｘｆ１，ｙｆ１），ｄ（ｘｆ３，ｙｆ３）で囲まれた三角形の範囲内に含まれる場合、下記式（５）、（６）により出力画素Ｆ（ｘｉ，ｙｉ）の補正前画像Ｐ０上の座標（ＸＦ，ＹＦ）を算出する変換式を求める。式（５）及び（６）は、４画素ａ，ｂ，ｃ，ｄの補正後画像Ｐ１上の座標を、補正前画像Ｐ０上の座標に戻すアフィン変換の変換式を求め、求めた変換式により出力画素Ｆ（ｘｉ，ｙｉ）を補正前画像Ｐ０の座標（ＸＦ，ＹＦ）に変換することで求められる式である。また、式（５）、（６）に示すＭの値は、画素間の距離に対応した値であり、上下左右に隣接する２×２画素の座標とした場合のＭの値は１になる。

また、４画素ａ，ｂ，ｃ，ｄの補正後画像Ｐ１上の座標によって囲まれる出力画素Ｆが複数存在する場合、座標演算部２３４は、各出力画素Ｆについて、補正前画像Ｐ０上の座標（ＸＦ，ＹＦ）を算出する。
なお、本実施形態では、出力画素Ｆの補正前画像Ｐ０上の座標を算出する際に線形変換ではなく、アフィン変換を用いる。これは、線形変換の変換式の逆関数を求める演算が複雑となるため、アフィン変換を用いて出力画素Ｆの補正前画像Ｐ０上の座標を算出する。

次に、座標演算部２３４は、上記ステップＳ１２〜Ｓ１４の処理を、補正前画像Ｐ０に含まれるすべての４画素の組み合わせで実施したか否かを判定する（ステップＳ１５）。否定判定の場合（ステップＳ１５／ＮＯ）、座標演算部２３４は、ステップＳ１２の処理に戻り、選択していない他の４画素の組み合わせによりステップＳ１２〜Ｓ１４の処理を実施する。

ステップＳ１５の判定が肯定判定の場合（ステップＳ１５／ＹＥＳ）、座標演算部２３４は、出力画素Ｆの座標（ＸＦ，ＹＦ）を補間部２３５に通知する。座標演算部２３４は、算出した補正前画像Ｐ０上の出力画素Ｆの座標（ＸＦ，ＹＦ）のうち、ラインバッファー２３２に格納された画像データＤ２に基づいて、補間演算が可能な出力画素Ｆの座標（ＸＦ，ＹＦ）を補間部２３５に通知する（ステップＳ１６）。例えば、補間部２３５による補間演算が、４Ｔａｐフィルターによる補間演算である場合、画像データＤ２の４×４画素が必要となる。このため、座標演算部２３４は、出力画素Ｆとして、出力画素Ｆの周囲に位置する４×４画素の画素データがラインバッファー２３２に格納された画素を選択し、選択した出力画素Ｆの座標（ＸＦ，ＹＦ）を補間部２３５に通知する。

以上説明したように本発明の画像処理装置、表示装置、及び表示装置の制御方法を適用した実施形態は、補間部２３５と、相数変換部２３１と、圧縮部５０とを備える。
補間部２３５は、入力される画素データに対し、複数の相で並列的に補間演算を行って演算結果を出力する。
相数変換部２３１は、画像データＤ２を構成する画素の画素データを補間部２３５が処理する相数に対応する複数画素の画素データにまとめて補間部２３５に出力する。
圧縮部５０は、補間部２３５が出力する補間演算の結果である画素データを圧縮して出力する。
従って、補間部２３５が、入力された画素データに対し、複数の相で並列的に補間演算を行うことができ、補間演算により画素数が増加しても、処理を効率的に行うことができる。

また、圧縮部５０は、補間部２３５が出力する複数画素の画素データを、相数変換部２３１に入力される１つの画素データに相当するデータ量に圧縮する。
従って、データ量の増加を抑え、補間演算により画素数が増加しても、処理を効率的に行うことができる。

また、本発明の画像処理装置、表示装置、及び表示装置の制御方法を適用した実施形態は、第１変換部２３４１と、選択部２３４２と、第２変換部２３４３とを備える。
第１変換部２３４１は、画像を構成する画素の座標を、画像を変形した変形後画像上の座標に変換する。
選択部２３４２は、画像を構成する画素の補正後画像上の座標に基づいて、補正後画像を構成する出力画素を選択する。
第２変換部２３４３は、出力画素の座標を、画像上の座標に対応付ける。
また、補間部２３５は、画像上の座標における画素値を、相数変換部２３１から入力される画素データに基づく補間演算により算出し、算出結果を出力画素の画素値として出力する。
従って、補間部２３５が、補間演算のために参照する画素数を抑えて、画像の変形を効率的に行うことができる。

また、第１変換部２３４１は、画像の少なくとも一部を拡大して補正後画像に変換する。圧縮部５０は、第１変換部２３４１が画像の少なくとも一部を拡大させた拡大率に応じて、画素データを圧縮する圧縮率を変更する。
従って、画像の少なくとも一部を拡大させた拡大率に応じて、圧縮率を変更することができる。このため、データ量の増加を抑え、補間演算により画素数が増加しても、処理を効率的に行うことができる。

また、選択部２３４２は、画像を構成する複数の画素の補正後後画像上の座標によって囲まれた領域内の画素であって、座標値が整数の画素を出力画素として選択する。
従って、出力画素と、画像を構成する画素との対応付けを容易に行うことができる。

なお、上述した各実施形態は本発明を適用した具体的態様の例に過ぎず、本発明を限定するものではなく、上記実施形態とは異なる態様として本発明を適用することも可能である。
圧縮部５０は、後述する相数変換部２３１が実行する相数変換処理の相数に応じて圧縮率を変更してもよい。例えば、相数変換部２３１が、１画素分の画素データを順次入力し、２画素分のデータにまとめて出力する２相変換処理を行う場合、圧縮部５０は、画素データを５０％の圧縮率で圧縮する。また、相数変換部２３１が、１画素分の画素データを順次入力し、４画素分の画素データにまとめて出力する４相変換処理を行う場合、圧縮部５０は、画素データを７５％の圧縮率で圧縮する。圧縮部５０は、圧縮された画素データをフレームメモリー２５に出力して記憶させる。すなわち、圧縮部５０は、圧縮部５０から出力されるデータ量が、形状補正部２３０に入力されるデータ量と等しくなるように画素データを圧縮する。

また、第１変換部２３４１により行われる補正前画像Ｐ０を構成する画素の座標を、補正後画像Ｐ１上の座標に変換する処理において、補正後画像Ｐ１の少なくとも一部が拡大される場合には、拡大された補正後画像Ｐ１の領域の拡大率に応じて圧縮部５０の圧縮率を変更してもよい。
拡大率は、パーソナルコンピューター等の外部装置が座標変換情報を算出する際に拡大率も算出し、プロジェクター１に座標変換情報と拡大率とを転送してもよい。また、プロジェクター１が、座標変換情報を算出する際に拡大率も算出してもよい。制御部４０は、算出した拡大率を圧縮部５０に通知し、圧縮部５０は、制御部４０から通知された拡大率に対応した圧縮率で画素データを圧縮する。

また、上述した実施形態では、第１フィルター演算部２３５１及び第２フィルター演算部２３５２により２画素の画素データを並列的に処理する例を説明した。しかし、補間部２３５の備えるフィルター演算部の数は、２つに限定されるものではなく、３つ以上であってもよい。例えば、補間部２３５に、３つのフィルター演算部を設けた場合、相数変換部２３１は、クロック信号に同期して画素データを入力し、３画素分の画素データが蓄積されると、これら３画素分の画素データをまとめてラインバッファー２３２に出力する。

また、図６に示す入力データイネーブル信号の信号レベルがＬｏｗレベルになってから、次のＶｓｙｎｃ信号が入力されるまでの期間であるポーチ期間の長さに応じて、圧縮部５０の圧縮率を変更してもよい。すなわち、ポーチ期間が長く、次のＶｓｙｎｃ信号が入力されるまでに時間がある場合には、圧縮部５０の圧縮率を低くし、ポーチ期間が短く、次のＶｓｙｎｃ信号が入力されるまでに時間がない場合には、圧縮部５０の圧縮率を高くする。

また、上述した実施形態では、補間部２３５が、複数画素の画素データを並列的に処理する場合について説明した。しかし、補間部２３５に設けるフィルター演算部の数は、１つとし、補間部２３５に入力されるクロック信号の周波数を変更して、補間部２３５が単位時間当たりに処理する画素データの画素数を変更してもよい。

また、上記実施形態では、形状補正の一例として、台形歪み補正（キーストーン補正）を行う例を示して説明したが、本発明はこれに限定されず、樽型歪み補正（糸巻き型歪み補正）を行う場合にも適用可能である。また、本発明は、より複雑な形状に画像を変形させる形状補正処理にも適用可能である。

また、上記実施形態では、光源が発した光を変調する光変調装置１２として、ＲＧＢの各色に対応した３枚の透過型の液晶パネルを用いた構成を例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、３枚の反射型液晶パネルを用いた構成としてもよいし、１枚の液晶パネルとカラーホイールを組み合わせた方式を用いてもよい。或いは、３枚のデジタルミラーデバイス（ＤＭＤ）を用いた方式、１枚のデジタルミラーデバイスとカラーホイールを組み合わせたＤＭＤ方式等により構成してもよい。光変調装置として１枚のみの液晶パネルまたはＤＭＤを用いる場合には、クロスダイクロイックプリズム等の合成光学系に相当する部材は不要である。また、液晶パネルおよびＤＭＤ以外にも、光源が発した光を変調可能な光変調装置であれば問題なく採用できる。

また、上記実施形態では、画像処理装置を搭載した装置として、スクリーンＳＣの前方から投射するフロントプロジェクション型のプロジェクター１を示したが、本発明はこれに限定されない。例えば、スクリーンＳＣの背面側から投射するリアプロジェクション（背面投射）型のプロジェクターを表示装置として採用できる。また、液晶ディスプレイ、有機ＥＬ（Electro Luminescence）ディスプレイ、プラズマディスプレイ、ＣＲＴ（陰極線管）ディスプレイ、ＳＥＤ（Surface-conduction Electron-emitter Display）等を表示装置として用いることができる。
また、図１及び図２に示した各機能部は機能的構成を示すものであって、具体的な実装形態は特に制限されない。つまり、必ずしも各機能部に個別に対応するハードウェアが実装される必要はなく、一つのプロセッサーがプログラムを実行することで複数の機能部の機能を実現する構成とすることも勿論可能である。また、上記実施形態においてソフトウェアで実現される機能の一部をハードウェアで実現してもよく、あるいは、ハードウェアで実現される機能の一部をソフトウェアで実現してもよい。その他、プロジェクター１の他の各部の具体的な細部構成についても、本発明の趣旨を逸脱しない範囲で任意に変更可能である。

１…プロジェクター（表示装置）、３…画像供給装置、５…リモコン、１０…表示部、１１…光源部、１２…光変調装置、１２ａ…画素領域、１３…投射光学系、１５…光源駆動部、１７…光変調装置駆動部、２１…Ｉ／Ｆ部、２３Ａ、２３Ｂ…画像処理部、２５…フレームメモリー（画素データ記憶部）、３１…操作パネル、３２…リモコン受光部、３３…入力処理部、３５…無線通信部、４０…制御部、４１…投射制御部、４２…補正制御部、４５…記憶部、５０…圧縮部、１００…画像処理装置、２１０…タイミングコントローラー、２２０…処理部、２３０…形状補正部、２３１…相数変換部（入力部）、２３２…ラインバッファー、２３３…転送先座標テーブル、２３４…座標演算部、２３５…補間部、２３６…フィルターテーブル、２３４１…第１変換部（変換部）、２３４２…選択部（対応付け部）、２３４３…第２変換部（対応付け部）、２３５１…第１フィルター演算部、２３５２…第２フィルター演算部、ＳＣ…スクリーン。

Claims (10)

1. 入力される画素データに対し、複数の相で並列に補間演算を行って、演算結果を出力する補間部と、
   入力画像を構成する画素の画素データを、前記補間部が処理する相数に対応する数の画素データにまとめて前記補間部に出力する入力部と、
   前記補間部が出力する補間演算の結果である画素データを圧縮して出力する圧縮部と、を備え、
   前記圧縮部は、前記補間部が出力する複数画素の画素データを、前記入力部に入力される１つの画素データに相当するデータ量に圧縮すること、を特徴とする画像処理装置。
2. 入力される画素データに対し、複数の相で並列に補間演算を行って、演算結果を出力する補間部と、
   入力画像を構成する画素の画素データを、前記補間部が処理する相数に対応する数の画素データにまとめて前記補間部に出力する入力部と、
   前記補間部が出力する補間演算の結果である画素データを圧縮して出力する圧縮部と、
   前記入力画像を構成する画素の座標を、前記入力画像を変形した変形後画像上の座標に変換する変換部と、
   前記入力画像を構成する画素の前記変形後画像上の座標に基づいて、前記変形後画像を構成する出力画素を選択する選択部と、
   前記出力画素の座標を、前記入力画像上の座標に対応付ける対応付け部と、を備え、
   前記補間部は、前記入力画像上の座標における画素値を、前記入力部から入力される画素データに基づく補間演算により算出し、算出結果を前記出力画素の画素値として出力し、
   前記変換部は、前記入力画像の少なくとも一部を拡大して前記変形後画像に変換し、
   前記圧縮部は、前記変換部が前記入力画像の少なくとも一部を拡大させた拡大率に応じて、画素データを圧縮する圧縮率を変更すること、を特徴とする画像処理装置。
3. 入力画像を構成する画素の座標を、前記入力画像を変形した変形後画像上の座標に変換する変換部と、
   前記入力画像を構成する画素の前記変形後画像上の座標に基づいて、前記変形後画像を構成する出力画素を選択する選択部と、
   前記出力画素の座標を、前記入力画像上の座標に対応付ける対応付け部と、を備え、
   前記補間部は、前記入力画像上の座標における画素値を、前記入力部から入力される画素データに基づく補間演算により算出し、算出結果を前記出力画素の画素値として出力すること、を特徴とする請求項１記載の画像処理装置。
4. 前記選択部は、前記入力画像を構成する複数の画素の前記変形後画像上の座標によって囲まれた領域内の画素であって、座標値が整数の画素を前記出力画素として選択すること、を特徴とする請求項２または３記載の画像処理装置。
5. 前記変換部は、線形変換に基づいて、前記入力画像を構成する画素の座標を、前記変形後画像上の座標に変換すること、を特徴とする請求項２から４のいずれかに記載の画像処理装置。
6. 前記対応付け部は、アフィン変換に基づいて、前記出力画素の座標を、前記入力画像上の座標に変換すること、を特徴とする請求項２から５のいずれかに記載の画像処理装置。
7. 入力される画素データに対し、複数の相で並列に補間演算を行って、演算結果を出力する補間部と、
   入力画像を構成する画素の画素データを、前記補間部が処理する相数に対応する数の画素データにまとめて前記補間部に出力する入力部と、
   前記補間部が出力する補間演算の結果である画素データを圧縮して出力する圧縮部と、
   前記圧縮部が圧縮した画素データを記憶する画素データ記憶部と、
   前記画素データ記憶部から圧縮された画素データを読み出して解凍し、表示面に表示させる表示部と、を備え、
   前記圧縮部は、前記補間部が出力する複数画素の画素データを、前記入力部に入力される１つの画素データに相当するデータ量に圧縮すること、を特徴とする表示装置。
8. 入力される画素データに対し、複数の相で並列に補間演算を行って、演算結果を出力する補間部と、
   入力画像を構成する画素の画素データを、前記補間部が処理する相数に対応する数の画素データにまとめて前記補間部に出力する入力部と、
   前記補間部が出力する補間演算の結果である画素データを圧縮して出力する圧縮部と、
   前記圧縮部が圧縮した画素データを記憶する画素データ記憶部と、
   前記画素データ記憶部から圧縮された画素データを読み出して解凍し、表示面に表示させる表示部と、
   前記入力画像を構成する画素の座標を、前記入力画像を変形した変形後画像上の座標に変換する変換部と、
   前記入力画像を構成する画素の前記変形後画像上の座標に基づいて、前記変形後画像を構成する出力画素を選択する選択部と、
   前記出力画素の座標を、前記入力画像上の座標に対応付ける対応付け部と、を備え、
   前記補間部は、前記入力画像上の座標における画素値を、前記入力部から入力される画素データに基づく補間演算により算出し、算出結果を前記出力画素の画素値として出力し、
   前記変換部は、前記入力画像の少なくとも一部を拡大して前記変形後画像に変換し、
   前記圧縮部は、前記変換部が前記入力画像の少なくとも一部を拡大させた拡大率に応じて、画素データを圧縮する圧縮率を変更すること、を特徴とする表示装置。
9. 表示装置の制御方法であって、
   入力画像を構成する画素の画素データを、複数画素の画素データにまとめて出力する出力ステップと、
   前記出力ステップにより出力された画素データに対して、複数の相で並列に補間演算を行って、演算結果を出力する補間ステップと、
   前記補間ステップにより出力された画素データを圧縮して出力する圧縮ステップと、
   前記圧縮ステップにより圧縮された画素データを画素データ記憶部に記憶させる記憶ステップと、
   前記画素データ記憶部から圧縮された画素データを読み出して解凍し、表示面に表示させる表示ステップと、を有し、
   前記圧縮ステップは、前記補間ステップが出力する複数画素の画素データを、前記出力ステップに入力される１つの画素データに相当するデータ量に圧縮し、
   前記出力ステップは、前記入力画像を構成する画素の画素データを、前記補間ステップにより処理する相数に対応する数の画素データにまとめて出力する、
   ことを特徴とする表示装置の制御方法。
10. 表示装置の制御方法であって、
    入力画像を構成する画素の画素データを、複数画素の画素データにまとめて出力する出力ステップと、
    前記出力ステップにより出力された画素データに対して、複数の相で並列に補間演算を行って、演算結果を出力する補間ステップと、
    前記補間ステップにより出力された画素データを圧縮して出力する圧縮ステップと、
    前記圧縮ステップにより圧縮された画素データを画素データ記憶部に記憶させる記憶ステップと、
    前記画素データ記憶部から圧縮された画素データを読み出して解凍し、表示面に表示させる表示ステップと、
    前記入力画像を構成する画素の座標を、前記入力画像を変形した変形後画像上の座標に変換する変換ステップと、
    前記入力画像を構成する画素の前記変形後画像上の座標に基づいて、前記変形後画像を構成する出力画素を選択する選択ステップと、
    前記出力画素の座標を、前記入力画像上の座標に対応付ける対応付けステップと、を有し、
    前記補間ステップは、前記入力画像上の座標における画素値を、前記出力ステップにより出力された画素データに基づく補間演算により算出し、算出結果を前記出力画素の画素値として出力し、
    前記変換ステップは、前記入力画像の少なくとも一部を拡大して前記変形後画像に変換し、
    前記圧縮ステップは、前記変換ステップにより前記入力画像の少なくとも一部を拡大させた拡大率に応じて、画素データを圧縮する圧縮率を変更し、
    前記出力ステップは、前記入力画像を構成する画素の画素データを、前記補間ステップにより処理する相数に対応する数の画素データにまとめて出力する、
    ことを特徴とする表示装置の制御方法。

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