JP6669279B2

JP6669279B2 - インダクタおよびｄｃ−ｄｃコンバータ

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Publication number: JP6669279B2
Application number: JP2018558923A
Authority: JP
Inventors: 宗丈宮下; 田村　祐二; 祐二田村; 貴之丹下; 秀明橋; 武司和気; 康弘東出
Original assignee: Murata Manufacturing Co Ltd
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Priority date: 2016-12-28
Filing date: 2017-11-29
Publication date: 2020-03-18
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Description

本発明は、互いに磁気特性の異なる複数の磁性体を磁心に含むインダクタおよび当該インダクタを備えるＤＣ−ＤＣコンバータに関する。

従来から、互いに磁気特性の異なる複数の磁性体で磁心を構成することにより、所望の直流電流に対するインダクタンスの変化（直流重畳特性）を可能としたインダクタが知られている。以下では、互いに磁気特性の異なる複数の磁性体を含む磁心を複合磁心ともいう。

たとえば、特開２０１６−１５７８９０号公報（特許文献１）には、実効透磁率が異なる複数の環状磁心を、間隔をもって同心状に重ねて配置して複合磁心とし、各環状磁心に共通のコイルを敷設したコイル部品（インダクタ）が開示されている。当該コイル部品は、直流重畳電流が小さい領域においては、高インダクタンスとなり、直流重畳電流が大きい領域では低インダクタンス値でインダクタンスを維持することができる。

特開２０１６−１５７８９０号公報

特許文献１に開示されているコイル部品は、環状磁心間のずれを少なくするため、コイルの巻枠を基準に組み立てられる。特許文献１に開示されているインダクタのように、複合磁心に導体を巻回するための構成が必要である場合、インダクタの製造コストが増加し得る。

本発明は上記のような課題を解決するためになされたものであり、その目的は、複合磁心を含むインダクタの製造コストを抑制することである。

本発明の一実施形態によるインダクタは、第１および第２端子と、第１および第２インダクタ導体層と、磁心層と、第１および第２ビア導体とを備える。磁心層は、第１インダクタ導体層と第２インダクタ導体層との間に配置されている。第１および第２ビア導体は、第１および第２インダクタ導体層に接続されている。第１および第２端子は、第１および第２ビア導体を介して電気的に接続されている。磁心層は、第１磁性体を有する第１磁性体部と、第２磁性体を有する第２磁性体部とを含む。第２磁性体の磁気特性は、第１磁性体の磁気特性と異なる。

本発明に係るインダクタにおいては、第１インダクタ導体層、磁心層、および第２インダクタ導体層が積層される過程で第１インダクタ導体層と第２インダクタ導体層とが第１および第２ビア導体によって接続されることにより、磁心層が第１インダクタ導体層、第１ビア導体、第２インダクタ導体層、および第２ビア導体によって巻回される構造が形成される。

本発明に係るインダクタによれば、複合磁心である磁心層に導体を巻回するための構成が不要である。その結果、当該インダクタの製造コストを抑制することができる。

実施の形態１に係るＤＣ−ＤＣコンバータの回路図の一例を示す図である。図１のインダクタの外観斜視図である。図２のインダクタに含まれる各層の積層過程を示す図である。磁心層に含まれる各磁性体の磁化曲線を併せて示す図である。図１のインダクタを流れる電流に対する各磁性体の透磁率の特性を示す図である。実施の形態１に係るインダクタの直流重畳特性のシミュレーション結果と比較例に係るインダクタの直流重畳特性のシミュレーション結果とを併せて示す図である。実施の形態１に係るＤＣ−ＤＣコンバータの電力変換効率と、比較例に係るインダクタを備えるＤＣ−ＤＣコンバータの電力変換効率を併せて示す図である。各磁性体部の厚みの比を変更した場合の直流重畳特性の変化を示す図である。磁性体部に含まれる磁性体を他の磁性体に置換した場合の直流重畳特性の変化を示す図である。磁性体部に含まれる磁性体を他の磁性体に置換した場合の直流重畳特性の変化を示す図である。インダクタ導体層が複数形成されたシートプレートを示す図である。図１１のシートプレートに複数のビア導体が形成されたシートプレートを示す図である。図１２のシートプレートに磁心層が複数形成されたシートプレートを示す図である。図１３のシートプレートに、インダクタ導体層が複数形成されたシートプレートを示す図である。モジュール基板がマトリックス状に複数形成されたシートプレートを示す図である。図１５のシートプレートに図１４のシートプレートが積層されたシートプレートを示す図である。実施の形態１の変形例１に係るインダクタの磁心層の外観斜視図である。実施の形態１の変形例２に係るインダクタの磁心層の外観斜視図である。実施の形態２に係るインダクタに含まれる各層の積層過程を示す図である。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は原則として繰り返さない。

［実施の形態１］
図１は、実施の形態１に係るＤＣ−ＤＣコンバータ１の回路図の一例を示す図である。図１に示されるように、ＤＣ−ＤＣコンバータ１は、降圧チョッパ回路によって実現された降圧型ＤＣ−ＤＣコンバータである。ＤＣ−ＤＣコンバータ１は、入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに降圧して負荷１００に出力する。当該降圧チョッパ回路は、インダクタＬ１をチョークコイルとして含む。

ＤＣ−ＤＣコンバータ１は、入力端子Ｔ１０，Ｔ２０と、スイッチＳＷ１と、制御回路１０と、ダイオードＤ１と、複合磁心を含むインダクタＬ１と、コンデンサＣ１と、出力端子Ｔ３０，Ｔ４０とを備える。

入力端子Ｔ１０，Ｔ２０は、直流電源ＰＳ１の負極および正極にそれぞれ接続される。入力端子Ｔ１０とＴ２０との間には、直流電源ＰＳ１によって入力電圧Ｖｉｎが入力される。スイッチＳＷ１は、制御回路１０によって導通と非導通とが切り替えられる。ダイオードＤ１のカソードは、スイッチＳＷ１を介して入力端子Ｔ２０に接続されている。ダイオードＤ１のアノードは、入力端子Ｔ１０に接続されている。

インダクタＬ１の入出力端子Ｔ１は、ダイオードＤ１のカソードに接続されている。インダクタＬ１の入出力端子Ｔ２は、出力端子Ｔ４０に接続されている。インダクタＬ１は、複合磁心を含む。インダクタＬ１の直流重畳特性は、ＤＣ−ＤＣコンバータ１の定格電流に比べて比較的小さい電流値（低負荷領域）に対してはインダクタンスが大きく、定格電流より大きい電流値（過電流領域）に対しては、下限値を下回らないようにインダクタンスが維持されるという特性である。インダクタＬ１の直流重畳特性については、後に図４〜図６を用いて詳細に説明する。

コンデンサＣ１の一方端は、出力端子Ｔ３０に接続されている。コンデンサＣ１の他方端は、出力端子Ｔ４０に接続されている。出力端子Ｔ３０とＴ４０との間には、負荷１００が接続される。負荷１００には、出力電圧Ｖｏｕｔが出力される。コンデンサＣ１は、出力電圧Ｖｏｕｔの変動を抑制して出力電圧Ｖｏｕｔを安定化するための平滑コンデンサである。

スイッチＳＷ１が導通している場合、直流電源ＰＳ１からインダクタＬ１を介して負荷１００に電流が導かれるとともに、インダクタＬ１にエネルギーが蓄積される。スイッチＳＷ１が非導通である場合、インダクタＬ１からエネルギーが放出されて、ダイオードＤ１からの電流がインダクタＬ１を介して負荷１００に導かれる。スイッチＳＷ１の導通および非導通が高速に切り替えられることにより、出力電圧Ｖｏｕｔは、所望の値に降圧される。

図２は、図１のインダクタＬ１の外観斜視図である。図２に示されるように、インダクタＬ１は、インダクタ導体層ＣＬ１、磁心層ＭＣ１、およびインダクタ導体層ＣＬ２が積層方向（Ｚ軸方向）に積層された積層体である。

磁心層ＭＣ１は、インダクタ導体層ＣＬ１とＣＬ２との間に配置されている。磁心層ＭＣ１は、磁性体ＭＳ１を有する磁性体部ＭＣ１１と、磁性体ＭＳ２を有する磁性体部ＭＣ１２と、磁性体ＭＳ１を有する磁性体部ＭＣ１３とを含む。積層方向において、磁性体部ＭＣ１２は、磁性体部ＭＣ１１とＭＣ１３との間に配置されている。磁性体部ＭＣ１１は、磁性体部ＭＣ１２とインダクタ導体層ＣＬ１との間に配置されている。磁性体部ＭＣ１３は、磁性体部ＭＣ１２とインダクタ導体層ＣＬ２との間に配置されている。磁性体部ＭＣ１１の積層方向の幅（以下では単に「厚み」ともいう。）は、磁性体部ＭＣ１３の厚みと略等しい。磁性体ＭＳ１の磁気特性は、磁性体ＭＳ２の磁気特性と異なる。磁性体の磁気特性としては、たとえば透磁率、磁気飽和、および飽和磁束密度に関する特性を挙げることができる。

インダクタＬ１の磁心層ＭＣ１は、互いに別個の複数の磁性体部ＭＣ１１〜ＭＣ１３を含む。磁性体部ＭＣ１１〜ＭＣ１３に導体を巻回するための構成が必要である場合、インダクタＬ１の製造コストが増加し得る。

実施の形態１においては、層状のインダクタ導体層ＣＬ１とＣＬ２との間に磁心層ＭＣ１を配置するとともに、インダクタ導体層ＣＬ１とＣＬ２とを複数のビア導体によって接続する。インダクタ導体層ＣＬ１、磁心層ＭＣ１、およびインダクタ導体層ＣＬ２が積層される過程でインダクタ導体層ＣＬ１とＣＬ２とが複数のビア導体によって接続されることにより、磁心層ＭＣ１がインダクタ導体層ＣＬ１、インダクタ導体層ＣＬ２、および複数のビア導体によって巻回される構造が形成される。インダクタＬ１においては、磁心層ＭＣ１に導体を巻回するための構成が不要である。その結果、インダクタＬ１の製造コストを抑制することができる。

図３は、図２のインダクタＬ１に含まれる各層の積層過程を示す図である。インダクタＬ１に含まれる各層の積層過程は、図３（ａ）〜図３（ｅ）の順に進んでいく。図３（ａ）に示されるように、インダクタ導体層ＣＬ１は、入出力端子Ｔ１，Ｔ２と、複数の線路導体Ｅ１１〜Ｅ１３とを含む。

インダクタ導体層ＣＬ１は、長方形状である。入出力端子Ｔ１とＴ２とは、対角線上に配置されている。線路導体Ｅ１１〜Ｅ１３は、入出力端子Ｔ１とＴ２との間に配置されている。

入出力端子Ｔ１は、線路導体Ｅ１１に隣接している。入出力端子Ｔ１と線路導体Ｅ１１との間には間隙が形成されているため、入出力端子Ｔ１は線路導体Ｅ１１に接触していない。線路導体Ｅ１２は、線路導体Ｅ１１とＥ１３との間に配置され、線路導体Ｅ１１およびＥ１３に隣接している。線路導体Ｅ１１とＥ１２との間には間隙が形成されているため、線路導体Ｅ１１は、線路導体Ｅ１２に接触していない。線路導体Ｅ１２とＥ１３との間には間隙が形成されているため、線路導体Ｅ１２は線路導体Ｅ１３に接触していない。入出力端子Ｔ２は、線路導体Ｅ１３に隣接している。入出力端子Ｔ２と線路導体Ｅ１３との間には間隙が形成されており、入出力端子Ｔ２は線路導体Ｅ１３に接触していない。

ビア導体Ｖ１１は、入出力端子Ｔ１からＺ軸方向に伸びるように形成されている。ビア導体Ｖ１２およびＶ１３は、線路導体Ｅ１１からＺ軸方向に伸びるように形成されている。ビア導体Ｖ１４およびＶ１５は、線路導体Ｅ１２からＺ軸方向に伸びるように形成されている。ビア導体Ｖ１６およびＶ１７は、線路導体Ｅ１３からＺ軸方向に伸びるように形成されている。ビア導体Ｖ１８は、入出力端子Ｔ２からＺ軸方向に伸びるように形成されている。

ビア導体Ｖ１１，Ｖ１３，Ｖ１５，Ｖ１７は、Ｙ軸方向に間隔を空けて直線状に配置されている。ビア導体Ｖ１２，Ｖ１４，Ｖ１６，Ｖ１８は、Ｙ軸方向に間隔を空けて直線状に配置されている。直線状に配置されているビア導体Ｖ１１，Ｖ１３，Ｖ１５，Ｖ１７と、直線状に配置されているビア導体Ｖ１２，Ｖ１４，Ｖ１６，Ｖ１８との間には、間隔が空けられている。ビア導体Ｖ１１〜Ｖ１８は、互いに接触していない。

図３（ｂ）に示されるように、インダクタ導体層ＣＬ１に磁性体部ＭＣ１１が積層される。磁性体部ＭＣ１１には、空孔部Ｈ１が形成されている。空孔部Ｈ１は、空孔Ｈ１１およびＨ１２を含む。ビア導体Ｖ１１，Ｖ１３，Ｖ１５，Ｖ１７は、空孔Ｈ１１を貫通している。ビア導体Ｖ１１，Ｖ１３，Ｖ１５，Ｖ１７の各々と空孔Ｈ１１の側面との間には間隙があるため、ビア導体Ｖ１１，Ｖ１３，Ｖ１５，Ｖ１７は磁性体部ＭＣ１１と接触することなく空孔Ｈ１１を貫通している。ビア導体Ｖ１２，Ｖ１４，Ｖ１６，Ｖ１８は、空孔Ｈ１２を貫通している。ビア導体Ｖ１２，Ｖ１４，Ｖ１６，Ｖ１８の各々と空孔Ｈ１２の側面との間には間隙があるため、ビア導体Ｖ１２，Ｖ１４，Ｖ１６，Ｖ１８は磁性体部ＭＣ１１と接触することなく空孔Ｈ１２を貫通している。

図３（ｃ）に示されるように、磁性体部ＭＣ１１に磁性体部ＭＣ１２が積層される。磁性体部ＭＣ１２には、空孔部Ｈ２が形成されている。空孔部Ｈ２は、空孔Ｈ２１およびＨ２２を含む。ビア導体Ｖ１１，Ｖ１３，Ｖ１５，Ｖ１７は、空孔Ｈ２１を貫通している。ビア導体Ｖ１１，Ｖ１３，Ｖ１５，Ｖ１７の各々と空孔Ｈ２１の側面との間には間隙があるため、ビア導体Ｖ１１，Ｖ１３，Ｖ１５，Ｖ１７は磁性体部ＭＣ１２と接触することなく空孔Ｈ２１を貫通している。ビア導体Ｖ１２，Ｖ１４，Ｖ１６，Ｖ１８は、空孔Ｈ２２を貫通している。ビア導体Ｖ１２，Ｖ１４，Ｖ１６，Ｖ１８の各々と空孔Ｈ２２の側面との間には間隙があるため、ビア導体Ｖ１２，Ｖ１４，Ｖ１６，Ｖ１８は磁性体部ＭＣ１２と接触することなく空孔Ｈ２２を貫通している。

図３（ｄ）に示されるように、磁性体部ＭＣ１２に磁性体部ＭＣ１３が積層される。磁性体部ＭＣ１３には、空孔部Ｈ３が形成されている。空孔部Ｈ３は、空孔Ｈ３１およびＨ３２を含む。ビア導体Ｖ１１，Ｖ１３，Ｖ１５，Ｖ１７は、空孔Ｈ３１を貫通している。ビア導体Ｖ１１，Ｖ１３，Ｖ１５，Ｖ１７の各々と空孔Ｈ３１の側面との間には間隙があるため、ビア導体Ｖ１１，Ｖ１３，Ｖ１５，Ｖ１７は磁性体部ＭＣ１３と接触することなく空孔Ｈ３１を貫通している。ビア導体Ｖ１２，Ｖ１４，Ｖ１６，Ｖ１８は、空孔Ｈ３２を貫通している。ビア導体Ｖ１２，Ｖ１４，Ｖ１６，Ｖ１８の各々と空孔Ｈ３２の側面との間には間隙があるため、ビア導体Ｖ１２，Ｖ１４，Ｖ１６，Ｖ１８は磁性体部ＭＣ１３と接触することなく空孔Ｈ３２を貫通している。

ビア導体Ｖ１１〜Ｖ１８は、磁心層ＭＣ１に形成された空孔部Ｈ１〜Ｈ３を貫通することにより、磁心層ＭＣ１と接触していない。そのため、ビア導体Ｖ１１〜Ｖ１８を流れる電流が磁心層ＭＣ１に導かれることが抑制される。その結果、インダクタＬ１の直流重畳特性が所望の特性から乖離することが抑制される。

図３（ｅ）に示されるように、インダクタ導体層ＣＬ２は、複数の線路導体Ｅ２１〜Ｅ２４を含む。図３（ｅ）においては、線路導体Ｅ２１〜Ｅ２４とビア導体Ｖ１１〜Ｖ１８との接続関係をわかり易くするため、インダクタ導体層ＣＬ２は透過に描かれている。

線路導体Ｅ２１〜Ｅ２４は、Ｙ軸方向にこの順に並置されている。線路導体Ｅ２２は、線路導体Ｅ２１とＥ２３の間に配置されている。線路導体Ｅ２３は、線路導体Ｅ２２とＥ２４との間に配置されている。線路導体Ｅ２１とＥ２２との間には間隙が形成されているため、線路導体Ｅ２１は線路導体Ｅ２２に接触していない。線路導体Ｅ２２とＥ２３との間には間隙が形成されているため、線路導体Ｅ２２は線路導体Ｅ２３に接触していない。線路導体Ｅ２３とＥ２４との間には間隙が形成されているため、線路導体Ｅ２３は線路導体Ｅ２４に接触していない。

ビア導体Ｖ１１およびＶ１２は、線路導体Ｅ２１に接続されている。ビア導体Ｖ１３およびＶ１４は、線路導体Ｅ２２に接続されている。ビア導体Ｖ１５およびＶ１６は、線路導体Ｅ２３に接続されている。ビア導体Ｖ１７およびＶ１８は、線路導体Ｅ２４に接続されている。

インダクタＬ１において磁性体部ＭＣ１１〜ＭＣ１３は、ビア導体Ｖ１１〜Ｖ１８によって固定されたインダクタ導体層ＣＬ１およびＣＬ２に挟まれて固定される。インダクタ導体層ＣＬ１、磁性体部ＭＣ１１〜ＭＣ１３、およびインダクタ導体層ＣＬ２を固定するための接着剤は不要である。インダクタＬ１を流れる電流による発熱、あるいはインダクタＬ１が使用される環境の温度によって接着剤が溶けるおそれがない。そのため、インダクタＬ１に流すことが可能な電流を大きくすることができるとともに、インダクタＬ１を使用することが可能な環境の温度を広くすることができる。

図３（ａ）および（ｅ）を参照して、インダクタＬ１においては、入出力端子Ｔ１から、ビア導体Ｖ１１、線路導体Ｅ２１、ビア導体Ｖ１２、線路導体Ｅ１１、ビア導体Ｖ１３、線路導体Ｅ２２、ビア導体Ｖ１４、線路導体Ｅ１２、ビア導体Ｖ１５、線路導体Ｅ２３、ビア導体Ｖ１６、線路導体Ｅ１３、ビア導体Ｖ１７、線路導体Ｅ２４、およびビア導体Ｖ１８を経由して、入出力端子Ｔ２に至る経路が形成されている。当該経路は、磁心層ＭＣ１を巻回するように形成されている。

インダクタＬ１においては、入出力端子Ｔ１からＴ２に至る経路に含まれる隣接する導体間に間隙（あるいは間隔）があり、当該隣接する導体は互いに接触してない。そのため、当該経路に含まれる導体を線材被膜で覆う必要がない。当該経路を電流が流れることによる発熱、あるいはインダクタＬ１が使用される環境の温度によって線材被膜が溶けて、当該経路が途中で短絡するおそれがない。その結果、インダクタＬ１に流すことが可能な電流を大きくすることができるとともに、インダクタＬ１を使用することが可能な環境の温度を広くすることができる。

図４は、磁性体ＭＳ１の磁化曲線Ｍ１０および磁性体ＭＳ２の磁化曲線Ｍ２０を併せて示す図である。図４において、横軸は磁化力を表し、縦軸は磁束密度を表す。磁化力は磁界の強さであり、インダクタＬ１を流れる電流が大きくなると磁化力も大きくなる。磁性体の透磁率は、磁束密度を磁化力で割った値である。たとえば、磁化曲線Ｍ２０上の点Ｐ１（磁化力Ｍ１，磁束密度Ｂ１）における透磁率は、Ｂ１／Ｍ１である。

図４に示されるように、インダクタＬ１を流れる電流が大きくなって磁化力が大きくなると、磁性体ＭＳ１およびＭＳ２の磁束密度も大きくなり、その後、ほとんど変化しなくなる。このように磁束密度がほとんど変化しなくなる状態は、磁気飽和と呼ばれる。磁気飽和が生じている場合の磁束密度は、飽和磁束密度と呼ばれる。

磁化曲線Ｍ１０における磁束密度は、磁化力Ｍ１０で飽和磁束密度ＳＢ１０に達している。磁化曲線Ｍ２０における磁束密度は、磁化力Ｍ２０で飽和磁束密度ＳＢ２０に達している。磁性体ＭＳ２が磁気飽和に達する磁化力Ｍ２０は、磁性体ＭＳ１が磁気飽和に達する磁化力Ｍ１０よりも小さい。すなわち、インダクタＬ１を流れる電流に関して、磁性体ＭＳ２は、磁性体ＭＳ１より小さい電流で磁気飽和に達する。磁気飽和に達する電流が異なることにより、透磁率の特性が磁性体ＭＳ１とＭＳ２とで異なってくる。

図５は、インダクタＬ１を流れる電流に対する磁性体ＭＳ１の透磁率の特性Ｐ１０および磁性体ＭＳ２の透磁率の特性Ｐ２０をそれぞれ示す図である。図５に示されるように、電流が電流Ｉ１より小さい場合、磁性体ＭＳ２の透磁率の方が磁性体ＭＳ１の透磁率よりも大きい。一方、電流が電流Ｉ１より大きい場合、磁性体ＭＳ１の透磁率の方が磁性体ＭＳ２の透磁率よりも大きい。

インダクタＬ１の所望の直流重畳特性は、既に説明したように、ＤＣ−ＤＣコンバータ１の定格電流に比べて比較的小さい電流値（低負荷領域）に対してはインダクタンスが大きく、定格電流より大きい電流値（過電流領域）に対しては、下限値を下回らないようにインダクタンスが維持されるという特性である。インダクタのインダクタンスは、磁心の透磁率が大きいほど大きい。そこで、インダクタＬ１では、過電流領域においてインダクタンスが大きい磁性体ＭＳ１と、低負荷領域においてインダクタンスが大きい磁性体ＭＳ２とを磁心層ＭＣ１が含むことにより、所望の直流重畳特性が実現されている。所望の直流重畳特性が実現される磁性体部ＭＣ１１（ＭＣ１３）の厚みと磁性体部ＭＣ１２の厚みとの比は、シミュレーションあるいは実機実験により適宜決定することができる。

図６は、実施の形態１に係るインダクタＬ１の直流重畳特性Ｄｓ１０のシミュレーション結果と比較例に係るインダクタの直流重畳特性Ｄｓ１００のシミュレーション結果とを併せて示す図である。図６において、電流Ｉｒｃは、ＤＣ−ＤＣコンバータ１の定格電流を表す。

図６に示されるように、比較例に係るインダクタのインダクタンスは、電流の変化に対してほとんど変化しない。比較例に係るインダクタはどのような電流に対しても一定のインダクタンスを確保することができるように設計されている。

一方、インダクタＬ１のインダクタンスは、電流が電流Ｉ１０より小さい低負荷領域において比較例に係るインダクタのインダクタンスを上回っている。電流が定格電流Ｉｒｃより大きい過電流領域において、インダクタＬ１のインダクタンスは、比較例に係るインダクタのインダクタンスを下回っているが、下限値Ｈｍ１を下回っていない。インダクタＬ１においては、過電流領域において下限値Ｈｍ１以上のインダクタンスが維持されている。

図７は、実施の形態１に係るＤＣ−ＤＣコンバータ１の電力変換効率ＰＥ１０と、比較例に係るインダクタを備えるＤＣ−ＤＣコンバータの電力変換効率ＰＥ１００を併せて示す図である。電力変換効率ＰＥ１０とＰＥ１００とを比較すると、低負荷領域においてはインダクタＬ１の方が比較例に係るインダクタよりもインダクタンスが大きいため、電力変換効率ＰＥ１０がＰＥ１００を上回っている。

低負荷領域における電力変換効率を向上させることにより、電流が比較的小さくなる待機時のＤＣ−ＤＣコンバータ１の消費電力（待機電力）を削減することができる。また、過電流領域において下限値Ｈｍ１以上のインダクタンスが維持されることにより、定格電流を超える過電流がインダクタＬ１を流れた場合でもＤＣ−ＤＣコンバータ１において出力短絡が生じることが防止することができる。その結果、ＤＣ−ＤＣコンバータ１においては、電流の変化に対して出力電圧の変動を抑える負荷応答特性を過電流に対しても維持することができる。

インダクタＬ１においては、図６に示される直流重畳特性Ｄｓ１０を実現するために、磁心層ＭＣ１が適当な割合で磁性体ＭＳ１とＭＳ２とを含む。本発明に係るインダクタが実現することができる直流重畳特性は、直流重畳特性Ｄｓ１０に限られない。複数の磁性体部の厚みの比、あるいは磁性体の種類を変更することにより、直流重畳特性Ｄｓ１０以外の直流重畳特性を実現することができる。

図８は、磁性体部ＭＣ１１（ＭＣ１３）の厚みＴｎ１と、磁性体部ＭＣ１２の厚みＴｎ２との比を変更した場合の直流重畳特性の変化を示す図である。図８において、曲線Ｄｓ１１は、厚みＴｎ１とＴｎ２との比が１対４である場合の直流重畳特性を表す。曲線Ｄｓ１２は、厚みＴｎ１とＴｎ２との比が４対１である場合の直流重畳特性を表す。図８に示されるように、磁性体部ＭＣ１１〜ＭＣ１３の各厚みの比を変化させると、インダクタＬ１の直流重畳特性が変化する。

図９および図１０は、磁性体部ＭＣ１２に含まれる磁性体ＭＳ２を磁性体ＭＳ３に置換した場合の直流重畳特性Ｄｓ１３，Ｄｓ１４を示す図である。磁性体ＭＳ３の磁気特性は、磁性体ＭＳ１の磁気特性および磁性体ＭＳ２の磁気特性と異なる。図９に示される直流重畳特性Ｄｓ１１および図１０に示される直流重畳特性Ｄｓ１２は、図８に示される直流重畳特性Ｄｓ１１およびＤｓ１２とそれぞれ同様である。図９および図１０に示されるように、磁心層ＭＣ１に含まれる磁性体の種類を変更すると、インダクタＬ１の直流重畳特性が変化する。

実施の形態１に係るインダクタによれば、複数の磁性体部の各厚みの比、あるいは磁性体の種類を変更することにより、直流重畳特性を所望のものに調整することができる。

図３においては、インダクタ導体層ＣＬ１、磁心層ＭＣ１、およびインダクタ導体層ＣＬ２が積層されてインダクタＬ１が形成される積層過程について説明した。当該積層過程を、同一の複数のパターンがマトリックス状に形成されたシートプレート（親基板）を用いることにより、並行して行うことが可能である。以下では、図１１〜図１４を用いて、実施の形態１に係るインダクタが形成される積層過程が、並行して行なわれる場合について説明する。また、図１５および図１６を用いて、本発明に係るＤＣ−ＤＣコンバータが並行して形成される場合について説明する。

図１１は、インダクタ導体層ＣＬ１Ａが複数形成されたシートプレートＳＰ１を示す図である。シートプレートＳＰ１は、金型を用いて一体成型される。シートプレートＳＰ１は、ＸＹ平面に平行である。図１１に示されるように、シートプレートＳＰ１においては、複数の線路導体を含むインダクタ導体層ＣＬ１ＡのパターンがＸ軸方向およびＹ軸方向に繰り返されている。シートプレートＳＰ１においては、インダクタ導体層ＣＬ１Ａのパターンがマトリックス状に複数形成されている。

図１２は、図１１のシートプレートＳＰ１に複数のビア導体が形成されたシートプレートＳＰ２を示す図である。複数のビア導体は、金型を用いて一体成型される。図１２に示されるように、インダクタ導体層ＣＬ１Ａ毎に６本のビア導体が、積層方向に伸びるように形成されている。

図１３は、図１２のシートプレートＳＰ２に磁心層ＭＣ１Ａが複数形成されたシートプレートＳＰ３を示す図である。複数の磁心層ＭＣ１Ａは、金型を用いて一体成型される。図１３に示されるように、磁心層ＭＣ１Ａは、インダクタ導体層ＣＬ１Ａのパターン毎に形成されている。磁心層ＭＣ１Ａは、磁気特性が互いに異なる２つの磁性体を含む。

図１４は、図１３のシートプレートＳＰ３に、インダクタ導体層ＣＬ２Ａが複数形成されたシートプレートＳＰ４を示す図である。複数のインダクタ導体層ＣＬ２Ａは、金型を用いて一体成型される。図１４に示されるように、複数の線路導体を含むインダクタ導体層ＣＬ２ＡのパターンがＸ軸方向およびＹ軸方向に繰り返されている。シートプレートＳＰ４においては、インダクタ導体層ＣＬ１Ａ、磁心層ＭＣ１Ａ、およびインダクタ導体層ＣＬ２Ａが積層されたインダクタＬ１Ａがマトリックス状に複数形成されている。

図１５は、モジュール基板ＭＤ１がマトリックス状に複数形成されたシートプレートＳＰ５を示す図である。モジュール基板ＭＤ１には、インダクタＬ１Ａ以外のＤＣ−ＤＣコンバータ１Ａの回路要素が実装されている。

図１６は、図１５のシートプレートＳＰ５に図１４のシートプレートＳＰ４が積層されたシートプレートＳＰ６を示す図である。図１６に示されるように、複数のインダクタＬ１Ａのそれぞれが複数のモジュール基板ＭＤ１に実装され、複数のＤＣ−ＤＣコンバータ１Ａが形成されている。

実施の形態１に係るインダクタおよびＤＣ−ＤＣコンバータによれば、同一の製造条件の下で複数のインダクタおよび複数のＤＣ−ＤＣコンバータを並行して製造することができる。そのため、製造ばらつきを抑制することができるとともに、製造コストを抑制することができる。

インダクタＬ１の磁心層ＭＣ１においては、磁性体部ＭＣ１１〜ＭＣ１３が積層方向に積層されている。本発明に係るインダクタの磁心層の構造は、磁気特性が互いに異なる別個の２つの磁性体部を含んでいればどのような構造でもよい。たとえば、図１７に示される実施の形態１の変形例１に係る磁心層ＭＣ１Ｂのように、磁性体部ＭＣ１１Ｂの凹部（ポケット）Ｄｎｔ１に、磁性体部ＭＣ１１Ｂとは磁気特性が異なる磁性体部ＭＣ１２Ｂが配置されていてもよい。

また、図１８に示される実施の形態１の変形例２に係る磁心層ＭＣ１Ｃのように、磁性体部ＭＣ１１Ｃ〜ＭＣ１３Ｃが、積層方向（Ｚ軸方向）と直交する方向に配置され、磁性体部ＭＣ１２Ｃが、磁性体部ＭＣ１２Ｃと磁気特性が異なる磁性体部ＭＣ１１ＣとＭＣ１３Ｃとの間に配置されていてもよい。

実施の形態１においては、互いに磁気特性の異なる磁性体を磁心層が２種類含んでいる場合について説明した。本発明に係る磁心層は、互いに磁気特性の異なる磁性体を３種類以上含んでいてもよい。

以上、実施の形態１、変形例１および変形例２によれば、複合磁心を含むインダクタおよび当該インダクタを備えるＤＣ−ＤＣコンバータの製造コストを抑制することができる。また、当該インダクタの直流重畳特性を所望のものに調整することができる。

［実施の形態２］
実施の形態１においては、インダクタ導体層と磁心層とが接触する場合について説明した。インダクタ導体層から磁心層に電流が流れるとインダクタの直流重畳特性が所望のものから乖離し得る。実施の形態２では、インダクタ導体層から磁心層に流れる電流を抑制するため、インダクタ導体層と磁心層とが電気的に絶縁される場合について説明する。

実施の形態２と実施の形態１との違いは、インダクタ導体層と磁心層との間に絶縁体層が配置される点である。それ以外の構成については同様であるため、説明を繰り返さない。

図１９は、実施の形態２に係るインダクタＬ２に含まれる各層の積層過程を示す図である。図１９（ａ）は図３（ａ）と同様である。図１９（ｂ）に示されるように、インダクタ導体層ＣＬ１に絶縁体層Ｉｎｓ１が積層される。絶縁体層Ｉｎｓ１には、空孔Ｈ１０１〜Ｈ１０８が形成されている。ビア導体Ｖ１１〜Ｖ１８は、それぞれ空孔Ｈ１０１〜Ｈ１０８を貫通している。絶縁体層Ｉｎｓ１に磁性体部ＭＣ１１〜ＭＣ１３が積層される過程は、それぞれ図３（ｂ）〜（ｄ）と同様であるため説明を繰り返さない。

図１９（ｃ）に示されるように、磁性体部ＭＣ１３に絶縁体層Ｉｎｓ２が積層される。絶縁体層Ｉｎｓ２には、空孔Ｈ２０１〜Ｈ２０８が形成されている。ビア導体Ｖ１１〜Ｖ１８は、それぞれ空孔Ｈ２０１〜Ｈ２０８を貫通している。図１９（ｄ）に示されるように、絶縁体層Ｉｎｓ２にインダクタ導体層ＣＬ２が積層される。

以上、実施の形態２によっても、実施の形態１と同様の効果を得ることができる。また、実施の形態２においては、インダクタ導体層と磁心層との間に絶縁体層が配置されることにより、インダクタ導体層と磁心層とが電気的に絶縁される。そのため、インダクタ導体層から磁心層へ流れる電流を抑制することができる。その結果、インダクタの直流重畳特性が所望の特性から乖離することを抑制することができる。

今回開示された実施の形態を、矛盾しない範囲で適宜組み合わせて実施することも予定されている。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１，１ＡＤＣ−ＤＣコンバータ、１０制御回路、１００負荷、Ｃ１コンデンサ、ＣＬ１，ＣＬ１Ａ，ＣＬ２，ＣＬ２Ａインダクタ導体層、Ｄ１ダイオード、Ｅ１１〜Ｅ１３，Ｅ２１〜Ｅ２４線路導体、Ｈ１〜Ｈ３空孔部、Ｈ１１，Ｈ１２，Ｈ２１，Ｈ２２，Ｈ３１，Ｈ３２，Ｈ１０１〜Ｈ１０８，Ｈ２０１〜Ｈ２０８空孔、Ｉｎｓ１，Ｉｎｓ２絶縁体層、Ｌ１，Ｌ１Ａ，Ｌ２インダクタ、ＭＣ１，ＭＣ１Ａ，ＭＣ１Ｂ，ＭＣ１Ｃ磁心層、ＭＣ１１，ＭＣ１１Ｂ，ＭＣ１１Ｃ，ＭＣ１２，ＭＣ１２Ｂ，ＭＣ１２Ｃ，ＭＣ１３，ＭＣ１３Ｃ磁性体部、ＭＤ１モジュール基板、ＭＳ１，ＭＳ２，ＭＳ３磁性体、ＰＳ１直流電源、ＳＰ１〜ＳＰ６シートプレート、ＳＷ１スイッチ、Ｔ１，Ｔ２入出力端子、Ｔ１０，Ｔ２０入力端子、Ｔ３０，Ｔ４０出力端子、Ｖ１１〜Ｖ１８ビア導体。

Claims

第１端子および第２端子と、
複数の第１線路導体を含む第１インダクタ導体層と、
複数の第２線路導体を含む第２インダクタ導体層と、
前記第１インダクタ導体層と前記第２インダクタ導体層との間に配置された磁心層と、
前記複数の第１線路導体の一つおよび前記第１端子に接続された第１ビア導体と、
前記複数の第１線路導体の他の一つおよび前記第２端子に接続された第２ビア導体と、
前記複数の第１線路導体の各々の端部および前記複数の第２線路導体の各々の端部に接続された複数の第３ビア導体とを備え、
前記複数の第１線路導体と、前記複数の第３ビア導体と、前記複数の第２線路導体とで前記磁心層を巻回する構造が形成され、
前記磁心層は、第１磁性体を有する第１磁性体部と、前記第１磁性体とは磁気特性が異なる第２磁性体を有する第２磁性体部とを含み、
少なくとも前記構造の内側には、前記第１磁性体部と前記第２磁性体部とが配置されている、インダクタ。
前記磁心層には、前記第１ビア導体および前記第２ビア導体が貫通する空孔部が形成されており、
前記第１ビア導体および前記第２ビア導体の各々は、前記磁心層に接続されていない、請求項１に記載のインダクタ。
前記磁心層は、前記第１磁性体を有する第３磁性体部をさらに含み、
前記第２磁性体部は、前記第１磁性体部と前記第３磁性体部との間に配置されている、請求項１または請求項２に記載のインダクタ。
前記第１磁性体部は、前記第２磁性体部と前記第１インダクタ導体層との間に配置され、
前記第３磁性体部は、前記第２磁性体部と前記第２インダクタ導体層との間に配置されている、請求項３に記載のインダクタ。
前記磁心層と前記第１インダクタ導体層との間に配置された第１絶縁体層と、
前記磁心層と前記第２インダクタ導体層との間に配置された第２絶縁体層とをさらに備える、請求項１〜請求項４のいずれか１項に記載のインダクタ。
請求項１〜請求項５のいずれか１項に記載のインダクタを、チョッパ回路のチョークコイルとして備える、ＤＣ−ＤＣコンバータ。