JP6651919B2 - 電源装置 - Google Patents

Description

本技術は、商用電源を入力とし、力率改善回路を有する電源装置に関する。

交流である商用電源を入力とする電源装置では、商用電力システムの安定化・安全化のため、力率改善が求められており、力率改善によって、配電設備系統の負担を軽減し、電力コストを削減することが可能になる。力率改善を行う方法の一つとして、昇圧回路を使った力率改善回路が一般的に使用される。

特開２０１０−２１３４２３号公報 特開２０１０−２４６２０４号公報

従来から使用されている昇圧回路を使った力率改善回路の特徴の一つとして、例えば１００Ｖａｃから２４０Ｖａｃなど広い入力電圧に対応することが可能であることがあげられる。この場合、昇圧回路を使用しているため、力率改善回路の出力電圧は入力電圧よりも高くする必要があり、例えば１００Ｖａｃから２４０Ｖａｃの入力電圧に対応する場合、出力電圧は４００Ｖｄｃの一定電圧に設定されることが一般的である。しかし、出力電圧が一定のために、入力電圧が低い時には、昇圧比が大きくなり、スイッチング素子における電力損失が増加して、電源装置の電力効率が低下するといった問題があった。

この力率改善回路の効率を改善するための従来技術として、入力電圧検出回路により検出された入力電圧によって基準電圧を基準電圧可変回路で変化させ、出力電圧を入力電圧に応じて変化させる技術が提案されている（特許文献１）。

また、ダイオードとコンデンサから構成される倍電圧整流回路と、倍電圧整流回路の入力側に昇圧コンバータとを組み合わせた技術が提案されている（特許文献２）。
しかし、上述の特許文献１（特開２０１０−２１３４２３号公報）の場合、入力電圧が入力電圧検出回路に直接入力しており、また、入力電圧は例えば、９０〜２６０Ｖ程度の高電圧であるため、入力電圧検出回路の損失が大きくなってしまい、力率改善回路の効率低下の一因となる。また、入力電圧を抵抗分圧して入力検出回路に入力した場合であっても、入力電圧は高電圧であるから、分圧抵抗にかかる電力消費が大きいものとなる。

さらに、上述の特許文献２（特開２０１０−２４６２０４号公報）は、倍電圧整流回路と昇圧コンバータを組み合わせて電力損失を低減しているが、昇圧比に伴う効率低下の改善については行われていない。

本発明はこのような点に鑑みてなされたものであり、電力損失を抑制し、電力効率の向上を図った電源装置を提供することを目的とする。

上記課題を解決するために、電源装置が提供される。電源装置は、整流回路、昇圧回路、制御回路、出力電圧検出回路および補正回路を備える。整流回路は、交流入力電圧を整流して全波整流された入力電圧を生成する。昇圧回路は、スイッチング素子のオンオフにもとづき、入力電圧を所定レベルの出力電圧まで昇圧する。制御回路は、フィードバック入力端子にかかる印加電圧に応じて、スイッチング素子をオンオフするためのパルス幅を設定した駆動信号を生成して出力する。出力電圧検出回路は、出力電圧を検出して、検出電圧をフィードバック入力端子に入力する。補正回路は、駆動信号をフィルタリングして、駆動信号のレベルを平均化した平均信号を生成し、平均信号をフィードバック入力端子に入力する。

入力電圧に応じた出力電圧とすることにより、特に低入力電圧時の昇圧比を抑えることで、電力損失を抑制し、電力効率の向上を図ることが可能になる。

電源装置の構成例を示す図である。 制御回路の内部構成例を示す図である。 スイッチング動作を説明するためのタイミングチャートを示す図である。 エラーアンプの入出力特性を示す図である。 ＰＦＣ回路（力率改善回路）の入出力電圧の特性を示す図である。 ＰＦＣ回路の構成例を示す図である。 補正回路で生成される平均オンデューティ信号を示す図である。 ＰＦＣ回路の出力電圧を変化させる際の動作制御を説明するための図である。 ＰＦＣ回路の入出力電圧の特性を示す図である。 ＰＦＣ回路の変形例の構成を示す図である。 実測結果を示す図である。

以下、実施の形態について図面を参照して説明する。図１は電源装置の構成例を示す図である。電源装置１は、昇圧方式による力率改善型のスイッチング電源であって、整流回路１ａ、昇圧回路１ｂ、出力電圧検出回路１ｃ、制御回路１０、補正回路２０を備える。

整流回路１ａは、ブリッジ回路１１０とフィルタ用コンデンサＣ１を含む。昇圧回路１ｂは、インダクタＬ１、ダイオードＤ１、コンデンサＣ２およびスイッチング素子Ｍ１を含む。なお、スイッチング素子Ｍ１には、ＮＭＯＳ（N−Channel Metal Oxide Semiconductor）トランジスタが使用されている。出力電圧検出回路１ｃは、抵抗Ｒ１１、Ｒ１２を含む。

回路素子の接続関係について、ブリッジ回路１１０の２つの入力端子は、交流源Ａ０に接続する。ブリッジ回路１１０の正極側出力端子は、フィルタ用コンデンサＣ１の一端と、インダクタＬ１の一端と接続する。

インダクタＬ１の他端は、スイッチング素子Ｍ１のドレイン、ダイオードＤ１のアノードに接続する。ダイオードＤ１のカソードは、コンデンサＣ２の一端、抵抗Ｒ１１の一端および出力端子ｂ１に接続する。

ブリッジ回路１１０の負極側出力端子は、フィルタ用コンデンサＣ１の他端、スイッチング素子Ｍ１のソース、コンデンサＣ２の他端および出力端子ｂ２に接続する。また、出力端子ｂ２は、基準電位（以下、ＧＮＤと表記）に接続される。抵抗Ｒ１１の他端は、制御回路１０のフィードバック入力端子ＦＢ、抵抗Ｒ１２の一端および補正回路２０の出力端子に接続し、抵抗Ｒ１２の他端は、ＧＮＤに接続する。

制御回路１０の出力端子ＯＵＴは、補正回路２０の入力端子およびスイッチング素子Ｍ１のゲートに接続する。
ここで、整流回路１ａは、交流源Ａ０からの交流入力電圧を整流して全波整流された入力電圧Ｖ１を生成する。昇圧回路１ｂは、スイッチング素子Ｍ１のオンオフにもとづき、入力電圧Ｖ１を所定レベルの出力電圧Ｖ２まで昇圧する。

制御回路１０は、フィードバック入力端子ＦＢにかかる印加電圧に応じて、スイッチング素子Ｍ１をオンオフするためのパルス幅を設定した駆動信号ｓ１を生成して出力する。
出力電圧検出回路１ｃは、出力電圧Ｖ２を検出して、検出電圧をフィードバック入力端子ＦＢに入力する。なお、検出電圧は、例えば、出力電圧Ｖ２を抵抗Ｒ１１、Ｒ１２で抵抗分圧した電圧である。補正回路２０は、駆動信号ｓ１をフィルタリングして、駆動信号ｓ１のレベルを平均化した平均信号ｓ２を生成し、平均信号ｓ２をフィードバック入力端子ＦＢに入力する。

次に本発明の技術の詳細を説明する前に、昇圧方式による力率改善型の電源装置の一般的な構成および解決すべき課題について説明する。図２は制御回路の内部構成例を示す図である。ＰＦＣ回路に備えられる制御回路１０は、基準電源１１、エラーアンプ１２、発振器１３、ＰＷＭ（Pulse Width Modulation）コンパレータ１４、ドライブ回路１５およびコンデンサＣ３を含む。

回路素子の接続関係について、エラーアンプ１２の負側入力端子は、制御回路１０のフィードバック入力端子ＦＢに接続する。基準電源１１の正極性端子は、エラーアンプ１２の正側入力端子に接続し、基準電源１１の負極性端子は、ＧＮＤに接続する。

発振器１３の出力端子は、ＰＷＭコンパレータ１４の負側入力端子に接続する。エラーアンプ１２の出力端子は、ＰＷＭコンパレータ１４の正側入力端子と、コンデンサＣ３の一端と接続し、コンデンサＣ３の他端は、ＧＮＤに接続する。

ＰＷＭコンパレータ１４の出力端子は、ドライブ回路１５の入力端子に接続し、ドライブ回路１５の出力端子は、制御回路１０の出力端子ＯＵＴに接続する。
ここで、エラーアンプ１２は、基準電源１１からの基準電圧Ｖｒと、フィードバック入力端子ＦＢに印加される印加電圧であるフィードバック入力電圧Ｖｆｂとの差分（誤差）を増幅して誤差信号ｃｏｍｐを出力する。

発振器１３は、三角波状の発振信号Ｖｏｓｃを出力する。ＰＷＭコンパレータ１４は、誤差信号ｃｏｍｐのレベルと、発振信号Ｖｏｓｃのレベルとを比較し、比較結果にもとづく駆動信号ｓ１を生成して出力する。ドライブ回路１５は、駆動信号ｓ１をドライブ制御して、出力端子ＯＵＴから出力する。

次にスイッチング動作について説明する。図３はスイッチング動作を説明するためのタイミングチャートを示す図である。
〔Ｐ１〕ポイントＰ１は、スイッチング素子Ｍ１をオフからオンへ切り替えるタイミングを示している。インダクタＬ１に流れるインダクタ電流ｉＬの状態として、インダクタ電流ｉＬがゼロになった時に、スイッチング素子Ｍ１のゲートには、高電位レベル（Ｈレベル）の駆動信号ｓ１が入力する。これにより、スイッチング素子Ｍ１のゲート電圧は、Ｈレベルになるので、スイッチング素子Ｍ１はオン状態となる。

なお、インダクタ電流ｉＬの状態は、インダクタ電流検出電圧ＶｉＬ（図２では明示していない）から認識することができる。インダクタ電流検出電圧ＶｉＬは、図３に示すように、インダクタ電流ｉＬが減少するにつれて負電圧から０Ｖへ上昇していき、インダクタ電流ｉＬが増加すると０Ｖから負電圧へ下降する波形となる。

〔Ｐ２〕ポイントＰ２は、スイッチング素子Ｍ１をオンからオフへ切り替えるタイミングを示している。制御回路１０のフィードバック入力端子ＦＢには、出力電圧Ｖ２を抵抗Ｒ１１、Ｒ１２で抵抗分圧したフィードバック入力電圧Ｖｆｂが印加される。この場合、制御回路１０内のエラーアンプ１２は、基準電圧Ｖｒと、フィードバック入力電圧Ｖｆｂとの誤差を増幅して、誤差信号ｃｏｍｐを出力する。

そして、ＰＷＭコンパレータ１４は、誤差信号ｃｏｍｐのレベルと、発振信号Ｖｏｓｃのレベルとを比較する。このとき、発振信号Ｖｏｓｃのレベルが誤差信号ｃｏｍｐのレベルを超えると、ＰＷＭコンパレータ１４の出力は、低電位レベル（Ｌレベル）に低下する。

ＰＷＭコンパレータ１４の出力がＬレベルに低下することで、スイッチング素子Ｍ１のゲートには、Ｌレベルの駆動信号ｓ１が入力する。これにより、スイッチング素子Ｍ１のゲート電圧は、Ｌレベルになるので、スイッチング素子Ｍ１はオフ状態となる。

次にエラーアンプ１２の動作について説明する。図４はエラーアンプの入出力特性を示す図である。横軸はフィードバック入力電圧Ｖｆｂ、縦軸はエラーアンプ１２の出力電流である。

フィードバック入力電圧Ｖｆｂが基準電圧Ｖｒよりも大きい時（出力電圧Ｖ２が設定値よりも高い場合に相当）、エラーアンプ１２の出力電流はマイナスになる。その結果、エラーアンプ１２から出力される誤差信号ｃｏｍｐの電圧は下がる。

誤差信号ｃｏｍｐの電圧が下がると、図３からわかるように、駆動信号ｓ１のＨレベルパルス幅が短縮する。このため、スイッチング素子Ｍ１のゲート電圧に対するＨレベルの印加時間が短くなり、スイッチング素子Ｍ１のオン状態が減少するので、出力電圧Ｖ２は低下する。

一方、フィードバック入力電圧Ｖｆｂが基準電圧Ｖｒよりも小さい時（出力電圧Ｖ２が設定値よりも低い場合に相当）、エラーアンプ１２の出力電流はプラスになる。その結果、エラーアンプ１２から出力される誤差信号ｃｏｍｐの電圧が上がる。

誤差信号ｃｏｍｐの電圧が上がると、図３からわかるように、駆動信号ｓ１のＨレベルパルス幅が伸長する。このため、スイッチング素子Ｍ１のゲート電圧に対するＨレベルの印加時間が長くなり、スイッチング素子Ｍ１のオン状態が増えるので、出力電圧Ｖ２は上昇する。

このようにして、スイッチング素子Ｍ１のゲート電圧となる駆動信号ｓ１のパルス幅が制御される。また、フィードバック入力電圧Ｖｆｂが基準電圧Ｖｒと一致するところで、エラーアンプ１２の出力は均衡して一定値となる。その結果、入力電圧や負荷条件が変化しても一定の出力電圧Ｖ２を維持することになる。

次に解決すべき課題について説明する。図５はＰＦＣ回路（力率改善回路）の入出力電圧の特性を示す図である。横軸は入力電圧（交流）、縦軸は電圧である。交流入力電圧が低い場合には、全波整流された入力電圧Ｖ１も低くなる。また、出力電圧Ｖ２は、入力電圧Ｖ１に依存せず一定値になっている。

ここで、一般的なＰＦＣ回路では、出力電圧Ｖ２を抵抗分圧したフィードバック入力電圧Ｖｆｂのレベルにもとづき、制御回路１０でスイッチング素子Ｍ１を駆動させるための駆動信号ｓ１を生成して、出力電圧Ｖ２のフィードバック制御を行う。

また、フィードバック入力電圧Ｖｆｂは、制御回路１０内のエラーアンプ１２により、基準電圧Ｖｒと等しくなるように制御され、出力電圧Ｖ２は、入力電圧Ｖ１に依存せず、常に一定値が出力される。

この場合、出力電圧Ｖ２が一定のために、入力電圧Ｖ１が低電圧の時は、図５に示すように、昇圧比を大きくする必要がある。昇圧比を大きくするには、スイッチング素子Ｍ１のドレインソース間電圧を増加させることになり、このため、スイッチング素子Ｍ１における電力損失が増加することになる。

また、スイッチング素子Ｍ１の電力損失が大きいということは、ＰＦＣ回路内において、無駄に消費される電力が大きいということになるので、ＰＦＣ回路の電力効率が低下してしまう。

本発明はこのような点に鑑みてなされたものであり、電力損失を抑制し、電力効率の向上を図った電源装置を提供するものである。
次に本発明の技術の詳細について説明する。図６はＰＦＣ回路の構成例を示す図である。図１の電源装置１の機能を有するＰＦＣ回路１−１は、整流回路１ａ、昇圧回路１ｂ、出力電圧検出回路１ｃ、制御回路１０、補正回路２０を備える。

整流回路１ａは、ブリッジ回路１１０とフィルタ用コンデンサＣ１を含む。昇圧回路１ｂは、インダクタＬ１、ダイオードＤ１、コンデンサＣ２およびスイッチング素子Ｍ１を含む。なお、スイッチング素子Ｍ１には、ＮＭＯＳトランジスタが使用されている。出力電圧検出回路１ｃは、抵抗Ｒ１１、Ｒ１２を含む。

補正回路２０は、抵抗Ｒ２１（第１の抵抗）、抵抗Ｒ２２（第２の抵抗）およびコンデンサＣ２１を含む。回路素子の接続関係について、ブリッジ回路１１０の２つの入力端子は、交流源Ａ０に接続する。ブリッジ回路１１０の正極側出力端子は、フィルタ用コンデンサＣ１の一端と、インダクタＬ１の一端と接続する。

インダクタＬ１の他端は、スイッチング素子Ｍ１のドレイン、ダイオードＤ１のアノードに接続する。ダイオードＤ１のカソードは、コンデンサＣ２の一端、抵抗Ｒ１１の一端および出力端子ｂ１に接続する。

ブリッジ回路１１０の負極側出力端子は、フィルタ用コンデンサＣ１の他端、スイッチング素子Ｍ１のソース、コンデンサＣ２の他端、出力端子ｂ２およびＧＮＤに接続する。抵抗Ｒ１１の他端は、制御回路１０のフィードバック入力端子ＦＢ、抵抗Ｒ１２の一端および抵抗Ｒ２２の一端に接続し、抵抗Ｒ１２の他端は、ＧＮＤに接続する。

制御回路１０の出力端子ＯＵＴは、スイッチング素子Ｍ１のゲートおよび抵抗Ｒ２１の一端に接続する。抵抗Ｒ２１の他端は、抵抗Ｒ２２の他端とコンデンサＣ２１の一端と接続し、コンデンサＣ２１の他端はＧＮＤに接続する。

次に動作について説明する。図７は補正回路で生成される平均オンデューティ信号を示す図である。補正回路２０内の抵抗Ｒ２１とコンデンサＣ２１は、ローパスフィルタｆ１を形成している。ローパスフィルタのカットオフ周波数は、交流源Ａ０の周波数よりも低い周波数に設定する。

ローパスフィルタｆ１は、制御回路１０の出力端子ＯＵＴから出力された駆動信号ｓ１をローパスフィルタリングし、ノードｎ１において、直流の平均オンデューティ（On Duty）信号ｓ２（平均信号）を出力する。

平均オンデューティ信号ｓ２は、駆動信号ｓ１のレベルを平均化した電圧信号であり、駆動信号ｓ１のデューティ比に応じてレベルが変化する（なお、デューティ比は、パルス信号の１周期の時間をＴ、Ｈレベルのパルス幅をｔとした場合に、ｔ／Ｔとなる）。

したがって、駆動信号ｓ１のＨレベルのパルス幅（スイッチング素子Ｍ１のオン幅）が伸長すると、平均オンデューティ信号ｓ２のレベルは上がり、駆動信号ｓ１のＨレベルのパルス幅が短縮すると、平均オンデューティ信号ｓ２のレベルは下がることになる。

また、入力電圧Ｖ１と平均オンデューティ信号ｓ２との関係については、入力電圧Ｖ１が低い場合には、出力電圧Ｖ２を設定値まで昇圧させるために、駆動信号ｓ１のＨレベルパルス幅は広くなるので、平均オンデューティ信号ｓ２のレベルも上昇する。逆に、入力電圧Ｖ１が高い場合は、駆動信号ｓ１のＨレベルパルス幅は狭くなるので、平均オンデューティ信号ｓ２のレベルは低下する。

図８はＰＦＣ回路の出力電圧を変化させる際の動作制御を説明するための図である。図７に示したように、制御回路１０の出力端子ＯＵＴから出力された駆動信号ｓ１は、補正回路２０によってローパスフィルタリングされることで、平均オンデューティ信号ｓ２が生成される。

また、平均オンデューティ信号ｓ２は、制御回路１０のフィードバック入力端子Ｖｆｂに入力される。この場合、抵抗Ｒ１２に対して補正電流Ｉ１が流れることになる。補正電流Ｉ１は、平均オンデューティ信号ｓ２の電圧からフィードバック入力電圧Ｖｆｂを減算した値を抵抗Ｒ２２で除算した値である。すなわち、Ｉ１＝（（平均オンデューティ信号ｓ２の電圧）−（フィードバック入力電圧Ｖｆｂ））／Ｒ２２となる。

一方、抵抗Ｒ１２には、出力電圧Ｖ２にもとづく電流Ｉ２が流れる。よって、抵抗Ｒ１２には、補正回路２０から出力される補正電流Ｉ１と、出力電圧Ｖ２にもとづく電流Ｉ２とが流れることになる。

抵抗Ｒ１２に流れる電流Ｉ２に対して、補正回路２０による補正電流Ｉ１が追加して流れることで、抵抗Ｒ１２に流れる電流が増加する。このため、フィードバック入力電圧Ｖｆｂが増加することになる。すなわち、エラーアンプ１２の負側入力端子に印加される電圧が増加することになる。

電流Ｉ１、Ｉ２が流れることにより電圧値が上昇したフィードバック入力電圧Ｖｆｂは、Ｖｆｂ＝（Ｉ１＋Ｉ２）×Ｒ１２となる。
エラーアンプ１２の負側入力端子に印加される電圧が増加するので、基準電圧Ｖｒとの差分が大きくなり、図４に示したエラーアンプ１２の入出力特性により、エラーアンプ１２の誤差信号ｃｏｍｐの電圧は低下する。

すなわち、フィードバック信号Ｖｆｂが基準電圧Ｖｒよりも大きくなるので、エラーアンプ１２の出力電流はマイナスになり、エラーアンプ１２から出力される誤差信号ｃｏｍｐの電圧が低下する。

誤差信号ｃｏｍｐの電圧が下がると（差分が増加する前の誤差信号ｃｏｍｐのレベルよりも、差分増加後の誤差信号ｃｏｍｐのレベルの方が小さくなると）、上述したように、駆動信号ｓ１のＨレベルパルス幅が短縮する。このため、スイッチング素子Ｍ１のゲート電圧に対するＨレベルの印加時間が短くなり、スイッチング素子Ｍ１のオン状態が減少するので、出力電圧Ｖ２は低下する。

その後、出力電圧Ｖ２が低下するので電流Ｉ２が低下し、また、平均オンデューティ信号ｓ２も低下するので、補正電流Ｉ２が減少する。その結果、エラーアンプ１２の負側入力端子に印加されるフィードバック入力電圧Ｖｆｂが基準電圧Ｖｒと一致するところで、エラーアンプ１２の出力は均衡して一定となる。

図９はＰＦＣ回路の入出力電圧の特性を示す図である。横軸は入力電圧（交流）、縦軸は出力電圧である。ＰＦＣ回路１−１は、上記のように、駆動信号ｓ１をローパスフィルタリングして平均オンデューティ信号ｓ２を生成し、補正抵抗Ｒ２２を介して制御回路１０のフィードバック入力端子ＦＢに入力する。

そして、入力電圧Ｖ１が低いときは、平均オンデューティ信号ｓ２のレベルが高いために、補正電流が大きくなり、フィードバック入力電圧Ｖｆｂが上昇し、エラーアンプ１２から出力される誤差信号ｃｏｍｐのレベルを低下させる。これにより、駆動信号ｓ１のＨレベルパルス幅が短くなって、スイッチング素子Ｍ１のオン状態を減少させ、出力電圧Ｖ２が低下する。

したがって、本発明では、入力電圧Ｖ１が低電圧の場合には、出力電圧Ｖ２を低下させるので、図５の場合と比べて、昇圧比を小さくすることができる。また、昇圧比が小さくなるので、入力電圧Ｖ１が低電圧の場合であっても、スイッチング素子Ｍ１のドレインソース間電圧の増加が抑えられることになり、スイッチング素子Ｍ１における電力損失の増加を抑制することができる。

また、スイッチング素子Ｍ１の電力損失が小さくなるので、ＰＦＣ回路１−１内において、無駄に消費される電力が低減されることになり、ＰＦＣ回路１−１の電力効率の向上を図ることが可能になる。

次にＰＦＣ回路１−１の変形例について説明する。図１０はＰＦＣ回路の変形例の構成を示す図である。ＰＦＣ回路１−２は、整流回路１ａ、昇圧回路１ｂ、出力電圧検出回路１ｃ、制御回路１０、補正回路２０ａを備える。

図６に示したＰＦＣ回路１−１と異なる点は、補正回路の内部構成が異なっている点であり、補正回路２０ａでは、新たに抵抗Ｒ２３（第３の抵抗）およびダイオードＤ２１が追加されている。

抵抗Ｒ２３の一端は、ノードｎ１に接続し、抵抗Ｒ２３の他端は、ＧＮＤに接続する。ダイオードＤ２１のカソードは、制御回路１０のフィードバック入力端子ＦＢに接続し、ダイオードＤ２１のアノードは、抵抗Ｒ２２の一端に接続している。その他の構成は図６と同様である。なお、抵抗Ｒ２１、Ｒ２３およびコンデンサＣ２１によって、図７に示したローパスフィルタｆ１と同様な機能のローパスフィルタｆ２が形成される。

ここで、ノードｎ１の電圧は、抵抗Ｒ２１と抵抗Ｒ２３との抵抗分圧で決まることになる。このように、抵抗Ｒ２３を追加することで、ノードｎ１の電圧を調整することができるので、入力電圧Ｖ１が低電圧のときに出力電圧Ｖ２をどれぐらい低くするかの調整を容易に行うことが可能になる（抵抗Ｒ２３には、可変抵抗を使用してもよい）。

また、図１０に示すような向きにダイオードＤ２１を挿入することで、ダイオードＤ２１の順方向には電流（補正電流）が流れ、逆方向には電流の流れを遮断するようにしている。抵抗Ｒ２１と抵抗Ｒ２３の比率を調整し、入力電圧が一定の電圧よりも高い時には、ノードｎ１の電圧が制御回路１０の基準電圧Ｖｒよりも低くなるように設定する。すると、ダイオードＤ２１の効果により、補正回路２０と制御回路１０の間に電流は流れなくなる。その結果、効率改善効果が高い入力電圧が低い時のみ出力電圧Ｖ２を変化させ、入力電圧が高い時には、従来と同じ一定の出力電圧とすることができる。その結果、入力電圧の変化に対する出力電圧Ｖ２の変化幅を小さくすることができる。

次に実測結果について説明する。図１１は実測結果を示す図である。横軸は入力電圧（交流）、左縦軸は効率（％）、右縦軸は出力電圧（直流）である。
グラフｋ１は、補正回路が無い従来のＰＦＣ回路の出力電圧を示しており、入力電圧が９０Ｖ〜２６０Ｖ程度の範囲で、出力電圧は４００Ｖで一定になっている。

グラフｋ２は、補正回路を有する場合の本発明のＰＦＣ回路の出力電圧を示している。入力電圧が９０Ｖ〜１９０Ｖの範囲で、出力電圧は１７０Ｖから４００Ｖへ上昇して、その後一定になっており、入力電圧が低い場合には出力電圧も低くなっている。

また、グラフｋ３は、従来のＰＦＣ回路の電力効率を示し、グラフｋ４は、本発明のＰＦＣ回路の電力効率を示している。入力電圧が９０Ｖ〜１９０Ｖの範囲において、出力電圧が一定の場合の効率と、出力電圧可変の場合の効率とを比べると、本発明のＰＦＣ回路の方の効率が高くなっており、電力効率が向上していることがわかる。

以上説明したように、本発明によれば、入力電圧が低レベルの時には、出力電圧も低レベルに可変させるので、昇圧比が小さくなり、スイッチング素子における電力損失の増加を抑制して、電力効率の向上を図ることが可能になる。

以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。

１ 電源装置
１ａ 整流回路
１ｂ 昇圧回路
１ｃ 出力電圧検出回路
１０ 制御回路
２０ 補正回路
Ａ０ 交流入力源
１１０ ブリッジ回路
Ｃ１、Ｃ２ コンデンサ
Ｌ１ インダクタ
Ｄ１ ダイオード
Ｍ１ スイッチング素子
Ｒ１１、Ｒ１２ 抵抗
Ｖ１ 入力電圧
Ｖ２ 出力電圧
ｂ１、ｂ２ 出力端子
ＦＢ 制御回路のフィードバック入力端子
ＯＵＴ 制御回路の出力端子
ｓ１ 駆動信号
ｓ２ 平均信号

Claims (5)

1. 交流入力電圧を整流して全波整流された入力電圧を生成する整流回路と、
   スイッチング素子のオンオフにもとづき、前記入力電圧を所定レベルの出力電圧まで昇圧する昇圧回路と、
   フィードバック入力端子にかかる印加電圧に応じて、前記スイッチング素子をオンオフするためのパルス幅を設定した駆動信号を生成して出力する制御回路と、
   前記出力電圧を検出して、検出電圧を前記フィードバック入力端子に入力する出力電圧検出回路と、
   前記駆動信号をフィルタリングして、前記駆動信号のレベルを平均化した平均信号を生成し、前記平均信号を前記フィードバック入力端子に入力する補正回路と、
   から成る力率改善回路
   を有することを特徴とする電源装置。
2. 前記補正回路は、
   前記駆動信号のデューティ比に応じてレベルが変化する前記平均信号を、前記フィードバック入力端子に入力して、前記印加電圧を可変し、
   前記入力電圧が低電圧の場合には、高電位パルス幅が伸長した前記駆動信号を平均化して生成した前記平均信号を、前記フィードバック入力端子に入力することにより、前記印加電圧を上昇させる、
   ことを特徴とする請求項１記載の電源装置。
3. 前記制御回路は、前記印加電圧と、基準電圧との差分を増幅して、誤差信号を出力するエラーアンプと、前記誤差信号のレベルと、発振信号のレベルとを比較して、前記発振信号のレベルが前記誤差信号のレベルを超えた場合に、前記駆動信号のレベルを低電位レベルにして、前記スイッチング素子をオフにするコンパレータとを含み、
   前記エラーアンプは、上昇した前記印加電圧によって、前記差分が増加することにより、前記差分の増加前の第１の誤差信号のレベルよりも、レベルの低下した第２の誤差信号を出力し、
   前記コンパレータは、前記第２の誤差信号と、前記発振信号との比較にもとづき、高電位パルス幅が短縮した前記駆動信号を生成して出力することで、前記入力電圧が低電圧の場合には、前記出力電圧を低下させる、
   ことを特徴とする請求項２記載の電源装置。
4. 前記補正回路は、第１の抵抗、第２の抵抗およびコンデンサを備え、前記第１の抵抗の一端は、前記制御回路の前記駆動信号を出力する出力端子に接続し、前記第１の抵抗の他端は、前記コンデンサの一端と、前記第２の抵抗の一端に接続し、前記第２の抵抗の他端は、前記フィードバック入力端子に接続し、前記コンデンサの他端は、グランドに接続して、前記第１の抵抗と前記コンデンサとによりローパスフィルタを形成することを特徴とする請求項１記載の電源装置。
5. 前記補正回路は、第１の抵抗、第２の抵抗、第３の抵抗、ダイオードおよびコンデンサを備え、前記第１の抵抗の一端は、前記制御回路の前記駆動信号を出力する出力端子に接続し、前記第１の抵抗の他端は、前記第３の抵抗の一端、前記コンデンサの一端および前記第２の抵抗の一端に接続し、前記第２の抵抗の他端は、前記ダイオードのアノードに接続し、前記ダイオードのカソードは、前記フィードバック入力端子に接続し、前記コンデンサの他端は、前記第３の抵抗の他端と、グランドと接続して、前記第１の抵抗、前記第３の抵抗および前記コンデンサによりローパスフィルタを形成することを特徴とする請求項１記載の電源装置。

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