JP6642143B2 - 電源装置および画像形成装置 - Google Patents

Description

この開示は、電源装置に関し、より特定的には、２次巻線を複数有するトランスを含むスイッチング電源装置に関する。

２次巻線を複数するトランスを含む複数出力型スイッチング電源には、簡易な構成を実現するために、特定の出力のみ一定電圧となるようにフィードバック制御を行なうものがある。しかしながら、定電圧制御されていない電源系統の出力電圧は、当該出力または他の電源系統の出力に接続される負荷の変動に伴い、変動してしまうクロスレギュレーションが生じることが知られている。

このクロスレギュレーションを抑制する技術に関し、特開２００７−３７３７９号公報（特許文献１）は、フィードバックされている第１の直流出力端子と、フィードバックされていない第２の直流出力端子間に、電流制御手段を接続し、第１の直流出力電圧を基準として第２の直流出力電圧の一定比率を差動増幅器の入力端子に接続し、該差動増幅器の出力によって電流制御手段の導通を制御することによって、第２の直流出力電圧の負荷電流が少ない軽負荷時にトランスの漏洩磁束（リーケージ）の影響等による第２の直流出力電圧の急上昇を抑える構成を開示している。

特開２００３−３１９６４９号公報（特許文献２）は、省エネルギー化の観点から、多出力型スイッチング電源装置であって、同期整流回路にダイオードよりもＯＮ電圧が低いＦＥＴ（Field effect transistor）を用い、動作モード終了後に設定される省エネモードで、同期整流制御回路が同期整流回路のＦＥＴをＯＦＦにして、同期整流回路の電流を遮断する構成を開示している。

特開２００７−３７３７９号公報 特開２００３−３１９６４９号公報

しかしながら、特許文献１に開示される技術は、軽負荷時に第２の直流出力電圧端子から第１の直流出力電圧端子へブリーダ電流を流すためのダミー抵抗を備えており、当該抵抗による電力損失が生じる。その結果、電源装置としての効率が下がってしまうという問題がある。

一方、特許文献２に開示される技術は、出力間のダミー抵抗接続が不要なため、該抵抗での電力消費が避けられる。しかしながら、同技術は、フィードバックされていない出力電圧の変動（クロスレギュレーション）を抑制するという観点での制御は行なわれていない。

本開示は、上記のような問題を解決するためになされたものであって、ある局面における目的は、複数出力型スイッチング電源装置において、クロスレギュレーションを抑制し、かつ、高効率な電源装置を提供することである。

電源装置であって、１次巻線および複数の２次巻線を含む変圧器と、１次巻線と電気的に接続されるスイッチング素子を含むとともに、当該スイッチング素子のスイッチング動作により生じる交流電圧を１次巻線に印加する発振部と、複数の２次巻線とそれぞれ電気的に接続された複数の整流部とを備える。複数の整流部の各々は、対応する２次巻線に誘起される交流電圧を整流して対応する負荷へ供給するための整流素子を含む。複数の整流部のうち第１の整流部は、整流素子の両端に接続され、導通時の電圧降下量が整流素子において生じる導通時の電圧降下量より小さいバイパス素子を含む。電源装置は、複数の整流部のうち１つの整流部から対応する負荷へ供給される電圧の大きさに関連付けられた信号に基づいて、発振部におけるスイッチング素子のスイッチング動作を制御する第１の制御手段と、第１の整流部に対応する２次巻線に誘起される交流電圧を、整流素子を含む経路において整流する第１のモードと、バイパス素子を含む経路において整流する第２のモードとを切り替えるための切替手段とを含む。切替手段は、複数の整流部から対応する負荷へ供給されているそれぞれの電力の大きさを示す情報、および、複数の整流部から対応する負荷へ将来的に供給されるそれぞれの電力の大きさを示す情報、の少なくとも一方に基づく条件が満たされると、第１のモードから第２のモードへと切り替える。

好ましくは、第１の整流部から対応する負荷へ供給されている電流の大きさを検出する電流検出部をさらに備える。切替手段は、電流検出部によって検出された電流値が所定の電流値を上回る場合に、第１のモードから第２のモードへと切り替える。

好ましくは、第１の制御手段により供給される電圧を制御される負荷に対応する整流部とは異なる整流部から、対応する負荷へ供給されている電圧の大きさに関連付けられた信号を検出する電圧検出部さらに備える。切替手段は、電圧検出部によって検出された電圧値が所定の電圧値を下回る場合に、第１のモードから第２のモードへと切り替える。

好ましくは、第１の制御手段は、スイッチング素子にＰＷＭ（Pulse Width Modulation）信号を出力することで当該スイッチング素子のオン／オフを制御するＰＷＭ制御手段を含む。ＰＷＭ信号のデューティー比が所定のデューティー比を上回る場合に、第１のモードから第２のモードへと切り替える。

好ましくは、スイッチング素子のスイッチング周波数を検出する周波数検出部をさらに備える。切替手段は、周波数検出部によって検出された周波数が所定の周波数を上回る場合に、第１のモードから第２のモードへと切り替える。

好ましくは、負荷は、指示に応じた動作を行なう装置を含む。切替手段は、指示に対応する負荷のうち、第１の整流部に対応する負荷に含まれる装置の情報に基づいて、指示に対応する負荷に含まれる装置が当該指示に応じた動作を行なう前に、第１のモードと第２のモードとを切り替える。

好ましくは、１次巻線に直列に接続される共振用コンデンサをさらに備える。好ましくは、トランスおよび発振部を含むコンバータは、フライバック方式である。好ましくは、直流電圧を昇圧して発振部に出力する力率改善回路をさらに備える。

好ましくは、第１の制御手段により供給される電圧を制御される負荷に対応する整流部とは異なる整流部のうち少なくとも１つの整流部は、出力電圧間に逆接続されるツェナーダイオードと、ツェナーダイオードの導通に応答して、出力経路を遮断する素子とを含む。

別の局面に従うと、画像形成装置に含まれる電源装置は、１次巻線および複数の２次巻線を含む変圧器と、１次巻線と電気的に接続されるスイッチング素子を含むとともに、当該スイッチング素子のスイッチング動作により生じる交流電圧を１次巻線に印加する発振部と、複数の２次巻線とそれぞれ電気的に接続された複数の整流部とを含む。複数の整流部の各々は、対応する２次巻線に誘起される交流電圧を整流して対応する負荷へ供給するための整流素子を有し、複数の整流部のうち第１の整流部は、整流素子の両端に接続され、導通時の電圧降下量が整流素子において生じる導通時の電圧降下量より小さいバイパス素子を有する。電源装置は、複数の整流部のうち１つの整流部から対応する負荷へ供給される電圧の大きさに関連付けられた信号に基づいて、発振部におけるスイッチング素子のスイッチング動作を制御する第１の制御手段と、第１の整流部に対応する２次巻線に誘起される交流電圧を、整流素子を含む経路において整流する第１のモードと、バイパス素子を含む経路において整流する第２のモードとを切り替えるための切替手段とを含む。切替手段は、複数の整流部から対応する負荷へ供給されているそれぞれの電力の大きさを示す情報、および、複数の整流部から対応する負荷へ将来的に供給されるそれぞれの電力の大きさを示す情報、の少なくとも一方に基づく条件が満たされると、第１のモードから第２のモードへと切り替える。

好ましくは、第１の整流部に対応する負荷に供給される電圧は、他の整流部に対応する負荷に供給される電圧以下であって、電源装置は、第１の整流部に対応する負荷にのみ電力を供給する省エネモードを有する。切替手段は、省エネモードにおいて、第２のモードによる制御を行なう。

一実施形態に従う複数出力型スイッチング電源装置は、クロスレギュレーションを抑制するとともに、電力損失を最小限に抑えることができる。

実施形態に従う画像形成装置の構成例を説明する図である。 実施形態１に従う電源装置の基本構成例を説明するブロック図である。 実施形態１に従うダイオード整流モードおよびＦＥＴ整流モードについて説明する図である。 実施形態１に従う整流モードの切り替えによるクロスレギュレーションの抑制について説明する図である。 ダイオード整流モードのみを用いた場合、５Ｖ系統２次交流電圧のみＦＥＴ整流モードを用いた場合、２４Ｖ系統２次交流電圧のみＦＥＴ整流モードを用いた場合、の２４Ｖ出力電圧の変動を比較する図である。 実施形態１に従う制御部の機能構成を説明するブロック図である。 実施形態１に従う整流モードの切り替え制御について説明するフローチャートである。 実施形態１に従う電源装置の回路構成例を説明する図である。 実施形態２に従う整流モードの切り替え制御について説明するフローチャートである。 実施形態２に従う電源装置の回路構成例を説明する図である。 実施形態３に従う整流モードの切り替え制御について説明するフローチャートである。 実施形態３に従う電源装置の回路構成例を説明する図である。 実施形態４に従う整流モードの切り替え制御について説明するフローチャートである。 実施形態５に従う整流モードの切り替え制御について説明するフローチャートである。 変形例に従う省エネモード時における制御を説明するフローチャートである。

以下、この発明の実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。

［Ａ．実施形態１−負荷電流に基づく制御］
以下、実施形態１〜５に、複数出力型スイッチング電源装置において、負荷へ供給されているそれぞれの電力の大きさを示す情報、または、負荷へ将来的に供給されるそれぞれの電力の大きさを示す情報、の少なくとも一方に基づいて、クロスレギュレーションを抑制する構成および制御について説明を行なう。

電力の大きさを示す情報としては、電流値、電圧値、ＰＷＭ（Pulse Width Modulation）制御におけるデューティー比、ＰＦＭ（Pulse Frequency Modulation）制御における発振周波数などが挙げられる。実施形態１では、電力の大きさを示す情報の一例として、電流値に基づいてクロスレギュレーションを抑制する構成および制御について説明する。

（ａ１．画像形成装置１００）
図１は、実施形態１に従う画像形成装置１００の構成例を説明する図である。図１を参照して、画像形成装置１００は、内部の略中央部にベルト部材として中間転写ベルト１を備えている。中間転写ベルト１の下部水平部の下には、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、ブラック（Ｋ）の各色にそれぞれ対応する４つの作像ユニット２Ｙ、２Ｍ、２Ｃ、２Ｋが中間転写ベルト１に沿って並んで配置され、感光体ドラム３Ｙ、３Ｍ、３Ｃ、３Ｋをそれぞれ有している。

各感光体ドラム３Ｙ、３Ｍ、３Ｃ、３Ｋの周囲には、その回転方向に沿って順に、帯電器４Ｙ、４Ｍ、４Ｃ、４Ｋと、プリントヘッド部５Ｙ、５Ｍ、５Ｃ、５Ｋと、現像器６Ｙ、６Ｍ、６Ｃ、６Ｋと、中間転写ベルト１を挟んで各感光体ドラム３Ｙ、３Ｍ、３Ｃ、３Ｋと対向する１次転写ローラ７Ｙ、７Ｍ、７Ｃ、７Ｋがそれぞれ配置されている。

中間転写ベルト１の中間転写ベルト駆動ローラ８で支持された部分には、２次転写ローラ９が圧接されており、当該領域で２次転写が行なわれる。２次転写領域後方の搬送路Ｒ１の下流位置には、定着ローラ１０と、加圧ローラ１１とを有する定着装置２０が配置されている。

画像形成装置１００の下部には、給紙カセット３０が着脱可能に配置されている。給紙カセット３０内に積載収容された用紙Ｐは、給紙ローラ３１の回転によって最上部のものから１枚ずつ搬送路Ｒ１に送り出されることになる。

電源装置７０は、本実施形態において、一例として、２４Ｖ系統負荷８１と、５Ｖ系統負荷８２と接続される。２４Ｖ系統負荷８１は、モーターなどの駆動系などであって、一例として、駆動ローラ８を駆動させるモーターが挙げられる。５Ｖ系統負荷８２は、ＣＰＵ（Central Processing Unit）やセンサーなどであって、一例として、後述する制御部９０が挙げられる。

電源装置７０は、ユーザーの指示に応じた動作を行なう負荷に電力を供給する。たとえば、電源装置７０は、定着装置２０、外部装置である自動原稿搬送装置２００などの各デバイスに電力を供給する。スキャナ６５は、原稿を読み取り画像データを生成する画像読み取り部である。なお、本例において、画像形成装置における電源装置としているが、これに限られない。他の局面において、一例として、ＬＥＤ照明装置用の電源装置であって、ＬＥＤを点灯させる指示の入力を受ける電源装置であってもよい。

なお、画像形成装置１００は、一例として、複数の作像ユニット（２Ｙ、２Ｍ、２Ｃ、２Ｋ）を有する中間転写方式を採用しているがこれに限定されるものではない。画像形成装置は、単一の作像ユニットを備えていてもよいし、ロータリー方式であってもよい。また、他の局面において、画像形成装置は、いわゆるインクジェット方式により画像を形成するものであってもよい。

（ａ２．電源装置７０）
以下に、本実施形態に従う電源装置７０について説明を行なう。図２は、実施形態１に従う電源装置７０の基本構成を説明するブロック図である。

電源装置７０Ｄは、交流電源入力部７１と、整流回路７２と、力率改善回路７３と、ＤＣ／ＤＣコンバータ８０と、整流回路７６Ａ、７６Ｂと、バイパス部７７Ａ、７７Ｂと、電流検出部７８Ａ、７８Ｂと、電圧検出部７９と、制御部９０とを有する。ＤＣ／ＤＣコンバータ８０は、発振部７４と、トランス（変圧器）７５とを含む。

整流回路７２は、交流電源入力部７１に接続されており、交流電源入力部７１の交流電圧を直流電圧に変換する。

力率改善回路７３は、整流回路７２から出力される直流電圧を昇圧する。より具体的には、力率改善回路７３は、整流回路７２から出力される電流波形が高調波成分を含まないように制御して力率を改善するとともに、平滑化を行なう。

ＤＣ／ＤＣコンバータ８０は、力率改善回路７３から出力される直流電圧を所定の電圧に変換して２４Ｖ系統負荷８１および５Ｖ系統負荷８２のそれぞれに供給する。より具体的には、発振部７４が有するスイッチング素子のスイッチング動作により生じる交流電圧をトランスＴ１に印加する。トランスＴ１は、２次巻線を２つ有する。これらの２次巻線には、それぞれの巻線比に応じた交流電圧が誘起される。

制御部９０は、発振部７４と、バイパス部７７Ａ、７７Ｂと、電流検出部７８Ａ、７８Ｂと、電圧検出部７９とそれぞれ電気的に接続している。制御部９０は、電圧検出部７９で検出される電圧値が５Ｖとなるように、言い換えれば、５Ｖ系統負荷８２に印加される電圧が５Ｖ定電圧となるように、発振部７４に含まれるスイッチング素子のスイッチング動作を制御する。これは、一般的に５Ｖ系統負荷８２の方が、２４Ｖ系統負荷８１に比して、入力電圧許容範囲が狭く、出力電圧の精度が求められるためである。本実施形態において、制御部９０は、発振部７４のスイッチング動作を、オン／オフのデューティー比を調節するＰＷＭによって制御する。

一方、２４Ｖ系統の出力は、定電圧制御されていない。そのため、２４Ｖ系統負荷に供給される電圧の大きさは、２４Ｖ系統負荷８１および５Ｖ系統負荷８２が変動することによって変動してしまう。２４Ｖ系統の出力電圧の変動（クロスレギュレーション）大きいと、２４Ｖ系統負荷８１として入力電圧許容範囲が広いデバイスを用いなければならず、コストがかかるという問題がある。そこで、以下にこのクロスレギュレーション特性（定電圧制御されていない側の出力電圧変動）を改善する制御について説明を行なう。

（ａ３．クロスレギュレーションの抑制）
整流回路７６Ａ、７６Ｂは、整流素子を含む。一例として、整流素子は、ダイオードとする。バイパス部７７Ａ、７７Ｂは、これら整流素子のそれぞれの両端に接続されるスイッチング素子を含む。一例として、バイパス部７７Ａ、７７Ｂに用いられるスイッチング素子は、ＦＥＴであるとする。

制御部９０は、トランスＴ１の２次巻線の各々に誘起される２次電圧を、整流回路７６Ａ、７６Ｂを含む経路で整流するダイオード整流モード、およびバイパス部７７Ａ、７７Ｂを含む経路で整流するＦＥＴ整流モードの２種類の整流モードを切り替え可能に構成される。

ＦＥＴ整流モードにおいて、バイパス部７７Ａ、７７Ｂに含まれる各々のＦＥＴは、発振部７４のスイッチング素子のオン／オフに同期するように、制御部９０によってオン／オフを制御される。

より具体的には、ＦＥＴ整流モードにおいて、バイパス部７７Ａ、７７Ｂに含まれる各々のＦＥＴは、当該ＦＥＴがない場合に対応する整流回路７６Ａ、７７Ｂのダイオードが導通する期間にわたってオン状態とされる。

制御部９０は、電流検出部７８Ａ、７８Ｂによって検出される各負荷電流値に基づいて、ダイオード整流モードと、ＦＥＴ整流モードとを切り替える。これにより、定電圧制御されていない２４Ｖ系統負荷８１への出力電圧の変動、すなわち、クロスレギュレーションを抑制することができる。以下、この理由について説明を行なう。

図３は、実施形態１に従うダイオード整流モードおよびＦＥＴ整流モードについて説明する図である。図３（ａ）を参照して、トランスＴ１は、１次巻線Ｗ１と、２４Ｖ系統負荷へ電圧を供給するための２次巻線Ｗ２を有する。ここでは、説明を分かりやすくするために、５Ｖ系統負荷へ電圧を供給するための２次巻線についての説明は省略する。なお、当該構成についての詳細は後述する。

ダイオード整流モードにおいて、制御部９０は、２次巻線Ｗ２に誘起される交流電圧を、整流回路７６Ａに相当するダイオードＤ６、Ｄ７を含む経路において全波整流する。２次巻線Ｗ２に誘起される２次電圧は、ダイオードＤ６、Ｄ７によって電圧降下Ｖｄだけ電圧降下が生じ、その後２４Ｖ系統負荷に供給される。このとき、ダイオードＤ６、Ｄ７の両端に接続されるＦＥＴはオフ状態にされる。

一方、図３（ｂ）に示されるＦＥＴ整流モードにおいて、制御部９０は、２次巻線Ｗ２に誘起される交流電圧を、バイパス部７７Ａに相当するＦＥＴ素子Ｑ４、Ｑ５を含む経路において全波整流させる。より具体的には、制御部９０は、１次巻線Ｗ１と電気的に接続される発振部７４のオン／オフの切替タイミングに同期して、ＦＥＴ素子Ｑ４およびＱ５を、一方がオン状態のときに他方がオフ状態となるように、交互にオン／オフさせる。なお、制御部９０は、ＦＥＴ素子Ｑ４およびＱ５が同時にオン状態となることのないように、一方をオフ状態にしてから他方をオン状態にするまでの所定期間を設けるように構成されてもよい。

ＦＥＴ整流モードにおける２次巻線Ｗ２に誘起される２次電圧は、ＦＥＴ素子Ｑ４、Ｑ５によって電圧降下Ｖｆが生じ、その後２４Ｖ系統負荷に供給される。このとき、ＦＥＴ素子Ｑ４、Ｑ５による電圧降下Ｖｆは、ＦＥＴ素子Ｑ４、Ｑ５のオン抵抗によって定まる非常に小さい値である。そのため、ＦＥＴ素子Ｑ４、Ｑ５による電圧降下Ｖｆは、ダイオードＤ６、Ｄ７による電圧降下Ｖｄに比して非常に小さい。

制御部９０は、この整流モードの違いによる電圧降下量の差（電圧降下Ｖｄ−電圧降下Ｖｆ）を利用することによって、２４Ｖ系統負荷に供給される電圧の大きさを制御することができる。

図３（ｃ）は、ダイオード整流モードとＦＥＴ整流モードとを比較して説明する図である。図３（ｃ）を参照して、上記説明したように、ダイオード整流モードにおける電圧降下量は、用いるダイオードＤ６、Ｄ７の静電容量に依存するが、基本的にＦＥＴ整流モードにおける電圧降下量よりも大きい。

また、ダイオード整流モードにおいて、ダイオードＤ６、Ｄ７は順方向バイアス電圧が所定値を上回ると自動的に順方向に電流を流す。そのため、ダイオード整流モードにおいて、制御部９０による制御は不要である。一方、ＦＥＴ整流モードにおいて、制御部９０は、発振部７４のオン／オフの切替タイミングをモニタし、当該切替タイミングに同期するようにＦＥＴ素子Ｑ４、Ｑ５のオン／オフのタイミングを制御する必要がある。

なお、詳細は後述するが、電源装置７０は、５Ｖ系統負荷に電圧を供給するための２次巻線の側についても、ダイオード整流モード（トランスＴ１の２次交流電流を整流回路７６Ｂを含む経路で導通するモード）とＦＥＴ整流モード（トランスＴ１の２次交流電流をバイパス部７７Ｂを含む経路で導通するモード）とを切り替えるための構成を有する。

（ａ４．整流モードの切り替え制御）
次に、図４を用いて２４Ｖ系統負荷および５Ｖ系統負荷に流れる負荷電流に応じて整流モードを切り替える制御について説明する。

図４は、５Ｖ系統負荷に流れる電流（以下、「５Ｖ出力電流」とも称する。）が大きい（たとえば、１０Ａ）ときの、２４Ｖ負荷系統に流れる電流（以下、「２４Ｖ出力電流」）と、２４Ｖ負荷系統に供給される電圧（以下、「２４Ｖ出力電圧」）の関係、および、５Ｖ出力電流が小さい（０．０５Ａ）ときの、２４Ｖ出力電流と２４Ｖ出力電圧の関係をプロットした図である。

図４（ａ）は、制御部９０がＦＥＴ整流モードを用いず、ダイオード整流モードのみでトランスＴ１の２次交流電圧を整流した場合の図である。図４（ａ）を参照し、５Ｖ出力電流が１０Ａの場合、２４Ｖ出力電圧は、２４Ｖ出力電流が大きくなるにつれて２６．４Ｖから２６．０Ｖまで変動する。また、５Ｖ出力電流が０．０５Ａである場合、２４Ｖ出力電圧は、２４Ｖ出力電流が大きくなるにつれて２４．４Ｖから２４．０Ｖまで変動する。すなわち、本例において、ダイオード整流モードのみを用いた場合、２４Ｖ出力電圧の変動は、２４．０Ｖから２６．４Ｖまでであって、その変動幅は２．４Ｖである。

一方、図４（ｂ）は、制御部９０がダイオード整流モードとＦＥＴ整流モードとを切り替えて、トランスＴ１の２次交流電圧を整流した場合の図である。より具体的には、図４（ｂ）の例において、制御部９０は、５Ｖ出力電流が２．５Ａを超えると、整流回路７６Ｂを用いるダイオード整流モードから、バイパス部７７Ｂを用いるＦＥＴ整流モードに切り替える。また、制御部９０は、２４Ｖ出力電流が２．５Ａを超えると、整流回路７６Ａを用いるダイオード整流モードから、バイパス部７７Ａを用いるＦＥＴ整流モードに切り替える。

図４（ｂ）に示されるように、ダイオード整流モードとＦＥＴ整流モードとを切り替える構成において、２４Ｖ出力電圧の変動は、約２４．２Ｖから約２５．０Ｖまでであって、その変動幅は１．０Ｖ未満である。

図４（ｃ）は、ダイオード整流モードのみの場合の２４Ｖ出力電圧（図４（ａ）に対応）と、ダイオード整流モードとＦＥＴ整流モードとを切り替える場合の２４Ｖ出力電圧（図４（ｂ）に対応）とを比較する図である。

図４（ｃ）からも明らかなように、本実施形態に従う電源装置７０は、ダイオード整流モードおよびＦＥＴ整流モードを切り替えることによって、クロスレギュレーション（２４Ｖ出力電圧の変動）を抑制することができる。当該構成によってクロスレギュレーションを抑制することができる理由として、下記の２つ構成が挙げられる。

１つ目の構成は、定電圧制御されていない２４Ｖ系統に誘起される２次交流電圧（以下、「２４Ｖ系統２次交流電圧」とも称する。）の整流モードをダイオード整流モードとＦＥＴ整流モードとを切り替える構成である。例として、図４（ｃ）の５Ｖ出力電流が小さく（０．０５Ａ）、２４Ｖ出力電流が大きい（１０Ａ）場合を用いて説明する。

ダイオード整流モードのみによって２４Ｖ系統２次交流電圧を整流する場合、２４Ｖ出力電圧は、２４Ｖ出力電流が大きいことに起因して、２４．０Ｖまで下がる。一方、本実施形態に従う制御部９０は、２４Ｖ出力電流が大きい場合（閾値を超える場合）に、ダイオード整流モードからＦＥＴ整流モードに切り替えて２４Ｖ系統２次交流電圧を整流する。これにより、ダイオードによる電圧降下ＶｄとＦＥＴによる電圧降下Ｖｆとの差分を利用して、２４Ｖ出力電圧を２４．０Ｖから２４．４Ｖまで上昇させることができる。

すなわち、本実施形態に従う制御部９０は、定電圧制御されていない２４Ｖ系統２次交流電圧の整流モードを切り替えることで、ダイオードとＦＥＴの電圧降下量の差分だけ、２４Ｖ出力電圧の上下を調節することができる。

２つ目の構成は、定電圧制御されている５Ｖ系統に誘起される２次交流電圧（以下、「５Ｖ系統２次交流電圧」とも称する。）の整流モードをダイオード整流モードとＦＥＴ整流モードとを切り替える構成である。例として、図４（ｃ）の５Ｖ出力電流が（１０Ａ）、２４Ｖ出力電流が小さい（０．１Ａ）場合を用いて説明する。

ダイオード整流モードのみによって５Ｖ系統２次交流電圧を整流する場合、ダイオードによる電圧降下Ｖｄが大きいため、５Ｖ系統の電源効率が低い。そのため、ＰＷＭ制御される発振部７４のスイッチング動作のデューティー比は上がる。これを受け、２４Ｖ出力電圧は２６．４Ｖまで上昇する。

一方、本実施形態に従う制御部９０は、５Ｖ出力電流が大きい場合（閾値を超える場合）に、ダイオード整流モードからＦＥＴ整流モードに切り替えて５Ｖ系統２次交流電圧を整流する。ＦＥＴによる電圧降下Ｖｆは、ダイオードによる電圧降下Ｖｄより遥かに小さいため、５Ｖ系統の電源効率が上がる。そのため、ＰＷＭ制御される発振部７４のスイッチング動作のデューティー比は下がる。これにより、２４Ｖ出力電圧を２６．４Ｖから２４．８Ｖまで下げることができる。

すなわち、本実施形態に従う制御部９０は、定電圧制御されている５Ｖ系統２次交流電圧の整流モードを切り替えることによって、ＰＷＭ制御される発振部７４のデューティー比を上下させ、２４Ｖ出力電圧の上下を調節することができる。

上記の２つの構成を組み合わせることにより、本実施形態に従う制御部９０は、定電圧制御されていない２４Ｖ出力電圧の変動、すなわち、クロスレギュレーションを抑制することができる。

なお、上記２つの構成のうちいずれか一方の構成を採用する場合であっても、クロスレギュレーションを抑制することができる。図５は、ダイオード整流モードのみを用いた場合、５Ｖ系統２次交流電圧のみＦＥＴ整流モードを用いた場合、２４Ｖ系統２次交流電圧のみＦＥＴ整流モードを用いた場合、の２４Ｖ出力電圧の変動を比較する図である。

図５に示されるように、５Ｖ系統２次交流電圧のみＦＥＴ整流モードを用いた場合、および２４Ｖ系統２次交流電圧のみＦＥＴ整流モードを用いた場合の２４Ｖ出力電圧の変動は、ダイオード整流モードのみを用いる場合の２４Ｖ出力電圧の変動よりも小さい。すなわち、これらの構成は、単独で用いられる場合であっても、クロスレギュレーションを抑制することができる。

上記一連の制御を実現するための制御部９０の機能構成について説明する。図６は、制御部９０の機能構成を説明する図である。図６を参照して、制御部９０は、その主な機能構成として、メインコントローラ９４と、パルス発生回路ＣＣ３、ＣＣ４と、スイッチＳＷ１〜４と、発振器Ｏｓｉとを有する。メインコントローラ９４は、電流値入力部９５と、切替部９６、９７とから構成される。

発振器Ｏｓｉは、電圧検出部７９から５Ｖ出力電圧の入力を受けるとともに、５Ｖ出力電圧が５Ｖ定電圧となるように、デューティー比を設定するとともに、当該デューティー比に従うＰＷＭ信号を発振部７４、およびパルス発生回路ＣＣ３、ＣＣ４に出力する。

パルス発生回路ＣＣ３は、入力されたＰＷＭ信号に基づいて、対応するバイパス部７７Ａに含まれるＦＥＴ素子Ｑ６、Ｑ７に、これらＦＥＴ素子のゲート電圧以上の電圧パルスを出力する。

パルス発生回路ＣＣ４も同様に、入力されたＰＷＭ信号に基づいて、対応するバイパス部７７Ｂに含まれるＦＥＴ素子Ｑ４、Ｑ５に、これらＦＥＴ素子のゲート電圧以上の電圧パルスを出力する。

ＦＥＴ素子Ｑ４〜Ｑ７は、これら電圧パルスの入力を受け、発振部７４のスイッチング素子のオン／オフに同期するように、オン／オフを制御される。

電流値入力部９５は、電流検出部７８Ａ、７８Ｂからそれぞれ、２４Ｖ出力電流値、５Ｖ出力電流値を取得する。電流値入力部９５は、５Ｖ出力電流値を切替部９６に、２４Ｖ出力電流値を切替部９７にそれぞれ出力する。

切替部９６は、記憶部９３から、５Ｖ閾値電流値Ｉｔｈ５（本例では２．５Ａ）を取得する。切替部９６は、電流値入力部９５から入力された５Ｖ出力電流値が５Ｖ閾値電流値Ｉｔｈ５を上回る場合、パルス発生回路ＣＣ３の後段に配置されるスイッチＳＷ１およびＳＷ２をオン状態とする。これにより、パルス発生回路ＣＣ３からＦＥＴ素子Ｑ６、Ｑ７に電圧パルスが供給される。すなわち、５Ｖ系統２次交流電圧の整流モードがＦＥＴ整流モードに設定される。

一方、切替部９６は、５Ｖ出力電流値が５Ｖ閾値電流値Ｉｔｈ５以下の場合、スイッチＳＷ１およびＳＷ２をオフ状態とする。これにより、パルス発生回路ＣＣ３からＦＥＴ素子Ｑ６、Ｑ７への電圧パルスの供給が遮断される。すなわち、５Ｖ系統２次交流電圧の整流モードがダイオード整流モードに設定される。

切替部９７も切替部９６と同様の制御を行なう、具体的には、切替部９７は、記憶部９３から、２４Ｖ閾値電流値Ｉｔｈ２４（本例では２．５Ａ）を取得する。切替部９７は、２４Ｖ出力電流値が２４Ｖ閾値電流値Ｉｔｈ２４を上回る場合、スイッチＳＷ３およびＳＷ４をオン状態とすることで、２４Ｖ系統２次交流電圧の整流モードをＦＥＴ整流モードに設定する。一方、切替部９６は、２４Ｖ出力電流値が２４Ｖ閾値電流値Ｉｔｈ２４以下の場合、スイッチＳＷ３およびＳＷ４をオフ状態とすることで、５Ｖ系統２次交流電圧の整流モードをダイオード整流モードに設定する。

上記の一連の制御について、図７に示されるフローチャートを用いて説明を行なう。図７は、実施形態１に従う整流モードの切り替え制御について説明するフローチャートである。図７に示される処理は、制御部９０に含まれるプロセッサが制御プログラムを実行することにより実現される。他の局面において、処理の一部または全部が、回路素子その他のハードウェアによって実行されてもよい。図７以降に示されるフローチャートにおいても、これらの前提は同じであるとする。

図７を参照して、ステップＳ１０において制御部９０は、２４Ｖ出力電流および５Ｖ出力電流の大きさを検出する。より具体的には、制御部９０は、図２に示される電流検出部７８Ａ、７８Ｂから出力される電流値、すなわち、２４Ｖ系統負荷８１、５Ｖ系統負荷８２に流れる電流の大きさを取得する。

ステップＳ１２において、制御部９０は、５Ｖ出力電流の大きさが５Ｖ閾値電流値Ｉｔｈ５を上回るか否かを判断する。

制御部９０は、５Ｖ出力電流が５Ｖ閾値電流値Ｉｔｈ５以下であると判断した場合（ステップＳ１２においてＮＯ）、処理をステップＳ１４に進める。

一方、制御部９０は、５Ｖ出力電流が５Ｖ閾値電流値Ｉｔｈ５を上回ると判断した場合（ステップＳ１２においてＹＥＳ）、処理をステップＳ１６に進める。

ステップＳ１４および１６において、制御部９０は、２４Ｖ出力電流の大きさが２４Ｖ閾値電流値Ｉｔｈ２４を上回るか否かを判断する。

制御部９０は、ステップＳ１４において２４Ｖ出力電流が２４Ｖ閾値電流値Ｉｔｈ２４以下であると判断した場合、処理をステップＳ１８に進め、５Ｖ系統２次交流電圧および２４Ｖ系統２次交流電圧の整流モードをダイオード整流モードに設定する。

制御部９０は、ステップＳ１４において、２４Ｖ出力電流が２４Ｖ閾値電流値Ｉｔｈ２４を上回ると判断した場合、処理をステップＳ２０に進め、５Ｖ系統２次交流電圧の整流モードをダイオード整流モードに、２４Ｖ系統２次交流電圧の整流モードをＦＥＴ整流モードに設定する。

制御部９０は、ステップＳ１６において２４Ｖ出力電流が２４Ｖ閾値電流値Ｉｔｈ２４以下であると判断した場合、処理をステップＳ２０に進め、５Ｖ系統２次交流電圧の整流モードをＦＥＴ整流モードに、２４Ｖ系統２次交流電圧の整流モードをダイオード整流モードに設定する。

制御部９０は、ステップＳ１６において２４Ｖ出力電流が２４Ｖ閾値電流値Ｉｔｈ２４を上回ると判断した場合、処理をステップＳ２２に進め、５Ｖ系統２次交流電圧および２４Ｖ系統２次交流電圧の整流モードをＦＥＴ整流モードに設定する。

上記によれば、本実施形態に従う電源装置７０は、複数の２次巻線の各々に接続される負荷に流れる電流値を示す情報に基づいて、ダイオード整流モードおよびＦＥＴ整流モードとを切り替えることができる。これにより、本電源装置７０は、定電圧制御されていない２４Ｖ出力電圧の電圧変動、すなわち、クロスレギュレーションを抑制することができる。

さらに、本電源装置７０は、クロスレギュレーションを抑制するにあたって、ダミー抵抗などを設ける構成ではない。したがって、当該抵抗での不要な電力消費を避けることができる。その結果、本電源装置７０は、高い電源効率を実現することができる。

（ａ５．電源装置７０の回路構成）
以下に、図８を用いて上記の電源装置を実現するための回路構成例を説明する。図８を参照して、交流電源入力部７１が出力する交流電圧は、ダイオードＤ１〜Ｄ４から構成される整流回路７２によって全波整流される。

整流回路７２の脈流出力は、リアクトルＬ１と、スイッチング素子Ｑ１と、ダイオードＤ５と、コンデンサＣ１から構成される力率改善回路７３に入力される。

力率改善制御回路ＣＣ１は、スイッチング素子Ｑ１のオン／オフを制御し、力率改善回路７３の出力電圧を所定の電圧まで昇圧する。本実施例において、一例として、所定の電圧は、２２０Ｖとする。以下に、力率改善回路７３の昇圧動作を説明する。スイッチング素子Ｑ１がオン状態のときに、リアクトルＬ１はエネルギーを蓄える。スイッチング素子Ｑ１がオフ状態のときに、リアクトルＬ１に蓄えられたエネルギーをダイオードＤ５を介してコンデンサＣ１に蓄える。力率改善回路７３は、スイッチング素子Ｑ１のオン／オフを繰り返し、昇圧する。

次に、ＤＣ／ＤＣコンバータ８０の動作について説明する。ＤＣ／ＤＣコンバータ８０は、スイッチング素子Ｑ２、Ｑ３と、共振用のコンデンサＣ２と、トランスＴ１とから構成される直列共振方式に従うＤＣ／ＤＣコンバータである。スイッチング素子Ｑ２およびＱ３は、図２における発振部７４に対応する。

１次制御回路ＣＣ２は、トランスＴ１の出力電圧が所定の電圧値になるように、ＰＷＭ制御するスイッチング素子Ｑ２およびＱ３のデューティー比を制御する。より具体的には、１次制御回路ＣＣ２は、電圧検出部７９に相当する抵抗Ｒ１およびＲ２によって分圧される電圧の情報、言い換えれば、５Ｖ系統負荷へ供給される電圧の大きさに関連付けられた情報に基づいて、５Ｖ出力電圧が５Ｖ定電圧となるように、発振器Ｏｓｉが出力するＰＷＭ信号のデューティー比を制御する。このとき、１次制御回路ＣＣ２は、スイッチング素子Ｑ２およびＱ３を、一方がオン状態のとき、他方がオフ状態となるように制御する。なお、ＤＣ／ＤＣコンバータ８０は、直列共振方式に限らず、フォワード方式、フライバック方式などあってもよい。

メインコントローラ９４は、トランスＴ１の２次巻線Ｗ２に誘起される２次交流電流を、整流回路７６Ａに相当するダイオードＤ６、Ｄ７を含む経路において整流するか、バイパス部７７Ａに相当するＦＥＴ素子Ｑ４、Ｑ５を含む経路において整流するか、を制御する。

メインコントローラ９４は、電流検出部７８Ａに相当する電流検出素子ＳＲ１による電圧降下量から２４Ｖ出力電流の大きさを示す情報ＩＦＢ２４を取得する。メインコントローラ９４は、当該情報に基づいて、２４Ｖ系統２次交流電圧をダイオード整流モードによって整流するか、ＦＥＴ整流モードによって整流するかを決定する。

メインコントローラ９４は、ＦＥＴ整流モードによって整流する場合、パルス発生回路ＣＣ４の後段に配置されるスイッチＳＷ３およびＳＷ４をオン状態にする。スイッチＳＷ３およびＳＷ４がオン状態にされることで、パルス発生回路ＣＣ４から出力される電圧パルスがＦＥＴ素子Ｑ４およびＱ５に供給される。当該電圧パルスは、１次制御回路ＣＣ２に含まれる発振器Ｏｓｉが出力するＰＷＭ信号のデューティー比と同じデューティー比になるように出力される。これにより、ＦＥＴ素子Ｑ４およびＱ５は、スイッチング素子Ｑ２およびＱ３がオン／オフされるタイミングに同期して、オン／オフを制御される。

一方、メインコントローラ９４は、ダイオード整流モードによって整流する場合、スイッチＳＷ３およびＳＷ４をオフ状態にする。これにより、２４Ｖ系統２次交流電圧は、ダイオードＤ６およびＤ７によって整流される。

また、制御部９０は、トランスＴ１の２次巻線Ｗ３に誘起される交流電圧についても、上記２４Ｖ系統で行なった制御と同様の制御を行なう。

メインコントローラ９４は、電流検出部７８Ｂに相当する電流検出素子ＳＲ２による電圧降下量から５Ｖ出力電流の大きさを示す情報ＩＦＢ５を取得する。メインコントローラ９４は、当該情報に基づいて、５Ｖ系統２次交流電圧をダイオード整流モードによって整流するか、ＦＥＴ整流モードによって整流するかを決定する。

メインコントローラ９４は、ＦＥＴ整流モードによって整流する場合、パルス発生回路ＣＣ３の後段に配置されるスイッチＳＷ１およびＳＷ２をオン状態にする。スイッチＳＷ１およびＳＷ２がオン状態にされることで、パルス発生回路ＣＣ３から出力される電圧パルスがＦＥＴ素子Ｑ６およびＱ７に供給される。当該電圧パルスは、発振器Ｏｓｉが出力するＰＷＭ信号のデューティー比と同じデューティー比になるように出力される。これにより、ＦＥＴ素子Ｑ６およびＱ７は、スイッチング素子Ｑ２およびＱ３がオン／オフされるタイミングに同期して、オン／オフを制御される。

一方、メインコントローラ９４は、ダイオード整流モードによって整流する場合、スイッチＳＷ１およびＳＷ２をオフ状態にする。これにより、５Ｖ系統２次交流電圧は、ダイオードＤ８およびＤ９によって整流される。

２次巻線Ｗ２、Ｗ３に誘起された２次交流電圧はそれぞれ、いずれかの整流モードによって整流された後に、コンデンサＣ３、Ｃ４によってそれぞれ平滑化される。

コンデンサＣ３によって平滑化された電圧は、抵抗Ｒ３、トランジスタＱ８、ツェナーダイオードＺＤ１とから構成されるアッパーリミッタ回路８８に入力される。アッパーリミッタ回路８８は、２４Ｖ系統負荷に過電圧が供給されることを抑制する。

トランジスタＱ８のエミッタは、２４Ｖ出力電圧側に設けられる。抵抗Ｒ３の一端は、トランジスタＱ８のコレクタに、他端はトランジスタＱ８のベースに接続される。ツェナーダイオードＺＤ１は、カソードがトランジスタＱ８のベースに接続され、アノードが接地電位に接続される。

コンデンサＣ３で平滑された後の直流電圧が、ツェナーダイオードＺＤ１のツェナー電位によって定まる所定電圧を上回る場合、ツェナーダイオードＺＤ１に電流が流れる。これにより、アッパーリミッタ回路８８は、２４Ｖ系統負荷に過電圧が供給されることを抑制する。

なお、他の局面において、アッパーリミッタ回路は、図８に示される構成に限られない。出力電圧間に逆接続されるツェナーダイオードと、当該ツェナーダイオードの導通に応答して、出力経路を遮断する素子とを含む構成であればよい。

上記によれば、本実施形態に従う電源装置７０は、複数の２次巻線Ｗ２、Ｗ３の各々に接続される負荷に流れる電流値を示す情報に基づいて、ダイオード整流モードおよびＦＥＴ整流モードとを切り替えることができる。これにより、本電源装置７０は、定電圧制御されていない２４Ｖ出力電圧の電圧変動、すなわち、クロスレギュレーションを抑制することができる。

さらに、本電源装置７０は、クロスレギュレーションを抑制するにあたって、定電圧制御されていない２４Ｖ系統にダミー抵抗などを設ける構成ではない。したがって、当該抵抗での不要な電力消費を避けることができる。その結果、本電源装置７０は、高い電源効率を実現することができる。

［Ｂ．実施形態２−定電圧されていない出力電圧に基づく制御］
実施形態１では、負荷電流（５Ｖ出力電流、２４Ｖ出力電流）に基づいて整流モードを切り替える構成について説明を行った。以下、実施形態２−５において、他のパラメーターに基づいて整流モードを切り替える構成について説明を行なう。

本実施形態では、定電圧制御されていない２４Ｖ出力電圧の大きさに基づいて、整流モードを切り替える構成および制御について説明する。なお、本実施形態に従う電源装置７０Ａは実施形態１の電源装置７０と略同じなので相違する点についてのみ説明する。

（ｂ１．制御の流れ）
図９は、実施形態２に従う整流モードの切り替え制御について説明する図である。図９を参照して、ステップＳ３０において、電源装置７０Ａに含まれる制御部９０Ａは、２４Ｖ出力電圧の大きさを示す情報を取得する。

続いて、ステップＳ３２において、制御部９０Ａは、５Ｖ出力電流の大きさを示す情報を取得する。

ステップＳ３４において、制御部９０Ａは、２４Ｖ出力電圧が２４Ｖ閾値電圧値Ｖｔｈ２４を下回るか否かを判断する。２４Ｖ閾値電圧値Ｖｔｈ２４は、一例として、５Ｖ出力電流が５Ｖ閾値電流値Ｉｔｈ５であるときの、２４Ｖ出力電圧値とする。制御部９０Ａは、２４Ｖ出力電圧が２４Ｖ閾値電圧値Ｖｔｈ２４以上であると判断した場合（ステップＳ３４においてＮＯ）、処理をステップＳ３６に進める。一方、制御部９０Ａは、２４Ｖ出力電圧が２４Ｖ閾値電圧値Ｖｔｈ２４を下回ると判断した場合（ステップＳ３４においてＹＥＳ）、処理をステップＳ３８に進める。

ステップＳ３６および３８において、制御部９０Ａは、５Ｖ出力電流の大きさが５Ｖ閾値電流値Ｉｔｈ５を上回るか否かを判断する。所定の電流値は、一例として、２．５Ａとする。

制御部９０Ａは、ステップＳ３６において５Ｖ出力電流が５Ｖ閾値電流値Ｉｔｈ５以下であると判断した場合、処理をステップＳ４０に進め、５Ｖ系統２次交流電圧および２４Ｖ系統２次交流電圧の整流モードをダイオード整流モードに設定する。

制御部９０Ａは、ステップＳ３６において、５Ｖ出力電流が５Ｖ閾値電流値Ｉｔｈ５を上回ると判断した場合、処理をステップＳ４２に進め、５Ｖ系統２次交流電圧の整流モードをダイオード整流モードに、２４Ｖ系統２次交流電圧の整流モードをＦＥＴ整流モードに設定する。

制御部９０Ａは、ステップＳ３８において５Ｖ出力電流が５Ｖ閾値電流値Ｉｔｈ５以下であると判断した場合、処理をステップＳ４４に進め、５Ｖ系統２次交流電圧の整流モードをＦＥＴ整流モードに、２４Ｖ系統２次交流電圧の整流モードをダイオード整流モードに設定する。

制御部９０Ａは、ステップＳ３８において５Ｖ出力電流が５Ｖ閾値電流値Ｉｔｈ５を上回ると判断した場合、処理をステップＳ４６に進め、５Ｖ系統２次交流電圧および２４Ｖ系統２次交流電圧の整流モードをＦＥＴ整流モードに設定する。

上記によれば、本実施形態に従う電源装置７０Ａは、複数の２次巻線の各々に接続される負荷に供給される電圧値、および電流値を示す情報に基づいて、ダイオード整流モードおよびＦＥＴ整流モードとを切り替えることができる。これにより、本電源装置７０Ａは、定電圧制御されていない２４Ｖ出力電圧の電圧変動、すなわち、クロスレギュレーションを抑制することができる。

さらに、本電源装置７０Ａは、クロスレギュレーションを抑制するにあたって、ダミー抵抗などを設ける構成ではない。したがって、当該抵抗での不要な電力消費を避けることができる。その結果、本電源装置７０Ａは、高い電源効率を実現することができる。

（ｂ２．電源装置７０Ａの回路構成）
以下に、図１０を用いて上記の電源装置７０Ａを実現するための回路構成を説明する。なお、図８に示される電源装置７０と同じ参照符号を付している部分については同じであるため、当該部分についての説明は繰り返さない。

図１０を参照して、電源装置７０Ａには、コンデンサＣ３で平滑化された出力電位と、接地電位との間に配置される抵抗Ｒ３およびＲ４が配置される。メインコントローラ９４Ａは、抵抗Ｒ３およびＲ４によって分圧される電圧の情報、言い換えれば、２４Ｖ系統負荷へ供給される電圧の大きさに関連付けられた情報ＶＦＢ２４を取得する。

なお、他の局面において、電源装置７０Ａは、５Ｖ系統２次交流電圧の整流モードを、５Ｖ出力電流の代わりに２４Ｖ出力電圧に基づいて決定してもよい。具体的には、２４Ｖ出力電圧が２４Ｖ閾値電圧値Ｖｔｈ２４を下回る場合に、２４Ｖ系統２次交流電圧および５Ｖ系統２次交流電圧のいずれか一方をＦＥＴ整流モードによって整流する。

このとき、２４Ｖ出力電圧が依然として２４Ｖ閾値電圧値Ｖｔｈ２４を下回る場合、制御部９０Ａは、２４Ｖ系統２次交流電圧および５Ｖ系統２次交流電圧の整流モードをそれぞれ、ダイオード整流モードからＦＥＴ整流モードへ、またはＦＥＴ整流モードからダイオード整流モードへと変更する。

当該状態においても、２４Ｖ出力電圧が依然として２４Ｖ閾値電圧値Ｖｔｈ２４を下回る場合、制御部９０Ａは、２４Ｖ系統２次交流電圧および５Ｖ系統２次交流電圧の整流モードを、ＦＥＴ整流モードに設定する。

上記によれば、電源装置７０Ａは、５Ｖ出力電流の大きさを示す情報ＩＦＢ５を取得するための電流検出素子ＳＲ２を設けなくとも、２４Ｖ出力電圧の出力変動（クロスレギュレーション）を抑制することができる。

［Ｃ．実施形態３−１次側スイッチングデューティー比に基づく制御］
発振部７４に含まれるスイッチング素子Ｑ２（およびＱ３）は、制御部によってＰＷＭ制御されている。当該スイッチング素子のオン／オフのデューティー比が大きくなるにつれ、５Ｖ出力電流は大きくなる。そこで、本実施形態では、当該スイッチング素子のデューティー比に基づいて、整流モードの切り替えを行なう構成および制御について以下説明を行なう。なお、本実施形態に従う電源装置７０Ｂは実施形態１の電源装置７０と略同じなので相違する点についてのみ説明する。

（ｃ１．制御の流れ）
図１１は、実施形態３に従う整流モードの切り替え制御について説明する図である。図１１を参照して、ステップＳ５０において、電源装置７０Ｂに含まれる制御部９０Ｂは、ＰＷＭ制御されるスイッチング素子Ｑ２（およびＱ３）のデューティー比を検出する。

続いて、ステップＳ５２において、制御部９０Ｂは、２４Ｖ出力電流の大きさを示す情報を取得する。

ステップＳ５４において、制御部９０Ｂは、スイッチング素子Ｑ２のデューティー比が閾値デューティー比Ｄｔｈを上回るか否かを判断する。制御部９０Ｂは、スイッチング素子Ｑ２のデューティー比が閾値デューティー比Ｄｔｈ以下であると判断した場合（ステップＳ５４においてＮＯ）、処理をステップＳ５６に進める。一方、制御部９０Ｂは、スイッチング素子Ｑ２のデューティー比が閾値デューティー比Ｄｔｈを上回ると判断した場合（ステップＳ５４においてＹＥＳ）、処理をステップＳ５８に進める。

ステップＳ５６および５８において、制御部９０Ｂは、２４Ｖ出力電流の大きさが２４Ｖ閾値電流値Ｉｔｈ２４を上回るか否かを判断する。所定の電流値は、一例として、２．５Ａとする。

制御部９０Ｂは、ステップＳ５６において２４Ｖ出力電流が２４Ｖ閾値電流値Ｉｔｈ２４以下であると判断した場合、処理をステップＳ６０に進め、５Ｖ系統２次交流電圧および２４Ｖ系統２次交流電圧の整流モードをダイオード整流モードに設定する。

制御部９０Ｂは、ステップＳ５６において、２４Ｖ出力電流が２４Ｖ閾値電流値Ｉｔｈ２４を上回ると判断した場合、処理をステップＳ６２に進め、５Ｖ系統２次交流電圧の整流モードをダイオード整流モードに、２４Ｖ系統２次交流電圧の整流モードをＦＥＴ整流モードに設定する。

制御部９０Ｂは、ステップＳ５８において２４Ｖ出力電流が２４Ｖ閾値電流値Ｉｔｈ２４以下であると判断した場合、処理をステップＳ６４に進め、５Ｖ系統２次交流電圧の整流モードをＦＥＴ整流モードに、２４Ｖ系統２次交流電圧の整流モードをダイオード整流モードに設定する。

制御部９０Ｂは、ステップＳ５８において２４Ｖ出力電流が２４Ｖ閾値電流値Ｉｔｈ２４を上回ると判断した場合、処理をステップＳ６６に進め、５Ｖ系統２次交流電圧および２４Ｖ系統２次交流電圧の整流モードをＦＥＴ整流モードに設定する。

上記によれば、本実施形態に従う電源装置７０Ｂは、複数の２次巻線に接続される負荷に供給される電流値、および、トランスＴ１の１次巻線に接続され、ＰＷＭ制御されているスイッチング素子Ｑ２（およびＱ３）のデューティー比を示す情報に基づいて、ダイオード整流モードおよびＦＥＴ整流モードとを切り替えることができる。これにより、本電源装置７０Ｂは、定電圧制御されていない２４Ｖ出力電圧の電圧変動、すなわち、クロスレギュレーションを抑制することができる。

さらに、本電源装置７０Ｂは、クロスレギュレーションを抑制するにあたって、ダミー抵抗などを設ける構成ではない。したがって、当該抵抗での不要な電力消費を避けることができる。その結果、本電源装置７０Ｂは、高い電源効率を実現することができる。

（ｃ２．電源装置７０Ｂの回路構成）
以下に、図１２を用いて上記の電源装置７０Ｂを実現するための回路構成を説明する。なお、図８に示される電源装置７０と同じ参照符号を付している部分については同じであるため、当該部分についての説明は繰り返さない。

５Ｖ系統側２次巻線Ｗ３のＦＥＴ素子Ｑ７とダイオードＤ９とを分岐する部分に、電圧検出素子ＳＲ４が設けられる。メインコントローラ９４Ｂは、電圧検出素子ＳＲ４と電気的に接続される。

メインコントローラ９４Ｂは、電圧検出素子ＳＲ４によって得られる矩形波状の電圧波形をモニタすることで、スイッチング素子Ｑ２のデューティー比を間接的に取得することができる。また、他の局面において、メインコントローラ９４Ｂは、１次制御回路ＣＣ２に含まれる発振器Ｏｓｉが出力するＰＷＭ信号に基づいて、スイッチング素子Ｑ２のデューティー比を取得してもよい。

また、他の局面において、電源装置７０Ｂは、２４Ｖ系統２次交流電圧の制御モードを設定するにあたって、実施形態２のように、２４Ｖ出力電圧の大きさに関連付けられた情報ＶＦＢ２４を用いる構成であってもよい。

［Ｄ．実施形態４−１次側スイッチング周波数に基づく制御］
上記実施形態１−３では、制御部がトランスＴ１の１次側巻線に接続されるスイッチング素子Ｑ２（Ｑ３）をＰＷＭ制御する構成について説明した。本実施形態において、制御部は、当該スイッチング素子のスイッチング周波数を制御するＰＦＭ制御を行なう。

この場合、スイッチング素子Ｑ２のスイッチング周波数（発振周波数）が大きくなるにつれて５Ｖ出力電流は大きくなる。そこで、本実施形態では、当該スイッチング素子のスイッチング周波数に基づいて、整流モードの切り替えを行なう構成および制御について以下説明を行なう。なお、本実施形態に従う電源装置７０Ｃは実施形態３の電源装置７０Ｂと略同じなので相違する点についてのみ説明する。

図１３は、実施形態４に従う整流モードの切り替え制御について説明するフローチャートである。なお、図１１と同じ参照符号を付している部分については同じであるので、その説明は繰り返さない。

図１３を参照して、ステップＳ７０において、電源装置７０Ｃに含まれる制御部９０Ｃは、ＰＦＭ制御されるスイッチング素子Ｑ２（およびＱ３）のスイッチング周波数を検出する。

続いて、ステップＳ７２において、制御部９０Ｂは、２４Ｖ出力電流の大きさを示す情報を取得する。

ステップＳ７４において、制御部９０Ｃは、スイッチング素子Ｑ２のスイッチング周波数が閾値周波数Ｆｔｈを上回るか否かを判断する。制御部９０Ｃは、スイッチング素子Ｑ２のスイッチング周波数が閾値周波数Ｆｔｈ以下であると判断した場合（ステップＳ７４においてＮＯ）、処理をステップＳ５６に進める。一方、制御部９０Ｃは、スイッチング素子Ｑ２のスイッチング周波数が閾値周波数Ｆｔｈを上回ると判断した場合（ステップＳ７４においてＹＥＳ）、処理をステップＳ５８に進める。

上記によれば、本実施形態に従う電源装置７０Ｃは、複数の２次巻線に接続される負荷に供給される電流値、および、トランスＴ１の１次巻線に接続され、ＰＦＭ制御されているスイッチング素子Ｑ２（およびＱ３）のスイッチング周波数を示す情報に基づいて、ダイオード整流モードおよびＦＥＴ整流モードとを切り替えることができる。これにより、本電源装置７０Ｃは、定電圧制御されていない２４Ｖ出力電圧の電圧変動、すなわち、クロスレギュレーションを抑制することができる。

さらに、本電源装置７０Ｃは、クロスレギュレーションを抑制するにあたって、ダミー抵抗などを設ける構成ではない。したがって、当該抵抗での不要な電力消費を避けることができる。その結果、本電源装置７０Ｃは、高い電源効率を実現することができる。

本実施形態に従う電源装置７０Ｃの回路構成は、図１２に示される電源装置７０Ｂの構成と同じである。メインコントローラ９４Ｃは、電圧検出素子ＳＲ４によって得られる電圧波形をモニタする。これにより、メインコントローラ９４Ｃは、単位期間あたりの矩形波状パルスの数をカウントし、スイッチング素子Ｑ２のスイッチング周波数を示す情報を取得する。

なお、他の局面において、電源装置７０Ｃは、２４Ｖ系統２次交流電圧の制御モードを設定するにあたって、実施形態２のように、２４Ｖ出力電圧の大きさに関連付けられた情報ＶＦＢ２４を用いる構成であってもよい。

さらに他の局面において、電源装置７０Ｃは、負荷に流れる電流値に基づいて、ＰＦＭ制御とＰＷＭ制御とを切り替える構成であってもよい。より具体的には、電源装置７０Ｃは、負荷に流れる電流値が所定の電流値以下である場合にＰＦＭ制御を行ない、負荷に流れる電流値が所定の電流値より大きい場合にＰＷＭ制御を行なう構成であってもよい。これにより、軽負荷時のスイッチング損失を削減することができ、より高効率の電源装置を実現することができる。

［Ｅ．実施形態５−指示に基づく制御］
上記実施形態において、制御部は、電源装置が動作している状態において、電流値などのパラメーターなどに基づいて、整流モードを切り替える制御を行なう。本実施形態において、制御部が印刷ジョブなどの指示の入力に基づいて整流モードを切り替える構成および制御について説明を行なう。

ユーザーは、図示しない操作パネルなどを用いて、本実施形態に従う電源装置７０Ｄへ指示を出力する。ここで「指示」とは、画像形成装置１００に対する命令（コマンド）をいい、たとえば、設定変更（たとえば、スキャナ６５における読み取り解像度の変更）なども含まれる。

２４Ｖ系統負荷８１および５Ｖ系統負荷８２は、それぞれ、指示に応じた動作を行なう装置を含む。電源装置７０Ｄに含まれる制御部９０Ｄは、ユーザーからの指示の入力を受け、当該指示に応じて動作する装置（たとえば、スキャナ６５など）を特定する。このとき、制御部９０Ｄは、動作する装置の中にオプションの装置が含まれているかを判断する。

オプションの装置とは、画像形成装置１００に付け加えることができる付属品のことをいう。たとえば、外部装置である自動原稿搬送装置２００は、オプションの装置に相当する。

オプションの装置を使用すると、負荷電流が大きくなる。そこで、本実施形態では、当該オプションの装置の使用有無に基づいて、整流モードの切り替えを行なう。

図１４は、実施形態５に従う整流モードの切り替え制御について説明する図である。図１４を参照して、ステップＳ１００において、制御部９０Ｄは、ジョブ（指示）の入力を受ける。続いて、ステップＳ１０２において、制御部９０Ｄは、当該ジョブにおいて５Ｖ系オプションの装置を使用するか否かを判断する。５Ｖ系オプションの装置の一例として、増設したメモリ、ＨＤＤ（Hard Disk Drive）などの装置が挙げられる。

制御部９０Ｄは、５Ｖ系オプションの装置を使用しないと判断した場合（ステップＳ１０２においてＮＯ）、処理をステップＳ１０４に進める。一方、５Ｖ系オプションの装置を使用すると判断した場合（ステップＳ１０２においてＹＥＳ）、制御部９０Ｄは、処理をステップＳ１０６に進める。

制御部９０Ｄは、ステップＳ１０４および１０６において、入力されたジョブにおいて、２４Ｖ系オプションの装置を使用するか否かを判断する。２４Ｖ系オプションの装置の一例として、自動原稿搬送装置２００、給紙カセット３０、製本や綴じ機能などを有する後処理装置（不図示）などの装置が挙げられる。

制御部９０Ｄは、ステップＳ１０４において２４Ｖ系オプションの装置を使用しないと判断した場合、処理をステップＳ１０８に進め、５Ｖ系統２次交流電圧および２４Ｖ系統２次交流電圧の整流モードをダイオード整流モードに設定する。

制御部９０Ｂは、ステップＳ１０４において、２４Ｖ系オプションの装置を使用すると判断した場合、処理をステップＳ１１０に進め、５Ｖ系統２次交流電圧の整流モードをダイオード整流モードに、２４Ｖ系統２次交流電圧の整流モードをＦＥＴ整流モードに設定する。

制御部９０Ｄは、ステップＳ１０６において、２４Ｖ系オプションの装置を使用しないと判断した場合、処理をステップＳ１１２に進め、５Ｖ系統２次交流電圧の整流モードをＦＥＴ整流モードに、２４Ｖ系統２次交流電圧の整流モードをダイオード整流モードに設定する。

制御部９０Ｄは、ステップＳ１０６において、２４Ｖ系オプションの装置を使用すると判断した場合、処理をステップＳ１１４に進め、５Ｖ系統２次交流電圧および２４Ｖ系統２次交流電圧の整流モードをＦＥＴ整流モードに設定する。

上記によれば、本実施形態に従う電源装置７０Ｄは、指示に対応する装置のうち、各々の電源系統（５Ｖ系統、２４Ｖ系統）に対応する装置の情報に基づいて、整流モードの切り替えを行なうことができる。これにより、本電源装置７０Ｄは、定電圧制御されていない２４Ｖ出力電圧の電圧変動、すなわち、クロスレギュレーションを抑制することができる。

上記実施形態１−４に示される電源装置は、負荷への電力供給を開始した後に、負荷に流れる電流の大きさなどに基づいて整流モードの切り替えを行なう。そのため、電力供給を開始してから僅かな時間の間、定電圧制御されていない２４Ｖ出力電圧の変動が大きくなってしまう。

一方、本電源装置７０Ｄは、負荷に含まれる装置が指示に応じた動作を行なう前（指示に応じた装置へ電力を供給する前）に、整流モードの切り替えを行なうことができる。そのため、本電源装置７０Ｄは、上記実施形態１−４に示される電源装置に比べ、よりクロスレギュレーションを抑制することができる。

なお、他の局面において、制御部９０Ｄは、指示の入力に基づいて、２４Ｖ出力電流および／または５Ｖ出力電流の大きさを予測し、これらの出力電流値がそれぞれの閾値電流値を上回る場合に、各々の２次交流電圧をＦＥＴ整流モードで整流する構成であってもよい。

［Ｆ．変形例］
以下、変形例について、実施形態１に従う電源装置７０を用いて説明を行なうが、当該変形例の内容は他の実施形態に従う電源装置にも適用することができる。また、下記に説明される変形例のいかなる組み合わせも、上記実施形態１−５に従う電源装置に適用することができる。

（ｆ１．省エネモード）
画像形成装置１００は、電力消費を抑えるための省エネモードを有する。省エネモードとは、他の出力電圧（２４Ｖ出力電圧）以下の出力電圧が供給される、５Ｖ系統負荷にのみ電力を供給するモードのことをいう。

画像形成装置１００は、一例として、所定時間（たとえば、３分）ユーザーからの指示の入力がなかった場合に、通常モードから省エネモードに切り替わる。

電源装置７０は、画像形成装置１００から省エネモードに切り替わったことを示す制御信号の入力を受けると、５Ｖ系統２次交流電圧の整流モードを、ＦＥＴ整流モードに設定する。その理由は、当該省エネモード（軽負荷時）において、電源効率を向上させるためである。

図１５は、省エネモード時における制御を説明するフローチャートである。図１５を参照して、ステップＳ１２０において、制御部９０は、省エネモードに設定されたか否かを判断する。制御部９０は、画像形成装置１００から省エネモードに切り替わったことを示す制御信号の入力を受けたと判断した場合（ステップＳ１２０においてＹＥＳ）、ステップＳ１２２において、５Ｖ系統２次交流電圧の整流モードを、ＦＥＴ整流モードに設定する。一方、省エネモードに設定されていないと判断した場合（ステップＳ１２０においてＮＯ）、制御部９０は、一連の処理を終了する。

上記によれば、本変形例に従う電源装置は、省エネモード時において、電源効率を向上させることができる。

（ｆ２．電源装置の制御および構成）
上記実施形態において、電源装置７０のトランスＴ１は、１入力に対して２出力の構成を有する。他の局面において、トランスＴ１は、３以上の出力を有する構成であってもよい。この場合、電源装置７０は、少なくとも１の出力が定電圧制御され、少なくとも１の出力が定電圧制御されていなければよい。また、電源装置７０の出力は、５Ｖ出力を２系統有するなど、出力電圧が重複する構成であってもよい。

また、上記において、電源装置７０は、各々の出力に対応する２次巻線にＦＥＴ整流モード用のＦＥＴ素子を配置する構成を有しているが、これに限られない。他の局面において、電源装置７０は、任意の出力に対応する２次巻線にＦＥＴ整流モード用のＦＥＴ素子を配置する構成であってもよい。当該構成においても、定電圧出力制御されていない出力電圧の変動を抑制することができる。

［Ｇ．まとめ］
上記実施形態１−４において、電源装置は、各々の電源系統（５Ｖ系統、２４Ｖ系統）に対応する負荷に供給される電流、電圧の大きさ、トランスの１次巻線に接続されるスイッチング素子のデューティー比、スイッチング周波数を示す情報に基づいて、整流モードの切り替えを行なう。言い換えれば、電源装置は、各々の電源系統に対応する負荷へ供給されているそれぞれの電力の大きさを示す情報に基づいて、整流モードの切り替えを行なう。なお、電力の大きさを示す情報は、上記のパラメーターのみに限らず、各々の電源系統に対応する負荷に供給される電力の大きさに影響を及ぼすパラメーターであればよい。

また、上記実施形態５において、電源装置は、指示に対応する装置のうち、各々の電源系統に対応する装置の情報に基づいて、言い換えれば、各々の電源系統に対応する負荷へ将来的に供給されるそれぞれの電力の大きさを示す情報に基づいて、整流モードの切り替えを行なう。

これにより、上記実施形態に従う電源装置は、ダイオード整流モードにおける電圧降下量と、ＦＥＴ整流モードにおける電圧降下量との差分を利用して、定電圧制御されていない電源系統の出力電圧の変動（クロスレギュレーション）を抑制することができる。

また、上記実施形態に従う電源装置は、クロスレギュレーションを抑制するにあたって、ダミー抵抗などを設ける構成ではない。したがって、当該抵抗での不要な電力消費を避けることができる。その結果、上記実施形態に従う電源装置は、高い電源効率を実現することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

７０，７０Ａ，７０Ｂ，７０Ｃ，７０Ｄ 電源装置、７２，７６Ａ，７６Ｂ 整流回路、７３ 力率改善回路、７４ 発振部、７７Ａ，７７Ｂ バイパス部、７８Ａ 電流検出部、７９ 電圧検出部、８８ アッパーリミッタ回路、９０，９０Ａ，９０Ｂ，９０Ｃ，９０Ｄ 制御部、９６，９７ 切替部、１００ 画像形成装置、ＣＣ１ 力率改善制御回路、ＣＣ２ １次制御回路、ＣＣ３，ＣＣ４ パルス発生回路、Ｄ６，Ｄ７，Ｄ８，Ｄ９ ダイオード、Ｑ４，Ｑ５，Ｑ６，Ｑ７ ＦＥＴ素子、Ｔ１ トランス。

Claims (12)

1. 電源装置であって、
   １次巻線および複数の２次巻線を含む変圧器と、
   前記１次巻線と電気的に接続されるスイッチング素子を含むとともに、当該スイッチング素子のスイッチング動作により生じる交流電圧を前記１次巻線に印加する発振部と、
   前記複数の２次巻線とそれぞれ電気的に接続された複数の整流部とを備え、
   前記複数の整流部の各々は、対応する２次巻線に誘起される交流電圧を整流して対応する負荷へ供給するための整流素子を含み、
   前記複数の整流部のうち第１の整流部は、前記整流素子の両端に接続され、導通時の電圧降下量が前記整流素子において生じる導通時の電圧降下量より小さいバイパス素子を含み、
   前記電源装置は、
   前記複数の整流部のうち１つの整流部から対応する負荷へ供給される電圧の大きさに関連付けられた信号に基づいて、前記発振部における前記スイッチング素子のスイッチング動作を制御する第１の制御手段と、
   前記第１の整流部に対応する２次巻線に誘起される交流電圧を、前記整流素子を含む経路において整流する第１のモードと、前記バイパス素子を含む経路において整流する第２のモードとを切り替えるための切替手段とを含み、
   前記切替手段は、前記複数の整流部から対応する負荷へ供給されているそれぞれの電力の大きさを示す情報、および、前記複数の整流部から対応する負荷へ将来的に供給されるそれぞれの電力の大きさを示す情報、の少なくとも一方に基づく条件が満たされると、前記第１のモードから前記第２のモードへと切り替える、電源装置。
2. 前記第１の整流部から対応する負荷へ供給されている電流の大きさを検出する電流検出部をさらに備え、
   前記切替手段は、前記電流検出部によって検出された電流値が所定の電流値を上回る場合に、前記第１のモードから前記第２のモードへと切り替える、請求項１に記載の電源装置。
3. 前記第１の制御手段により供給される電圧を制御される負荷に対応する整流部とは異なる整流部から、対応する負荷へ供給されている電圧の大きさに関連付けられた信号を検出する電圧検出部さらに備え、
   前記切替手段は、前記電圧検出部によって検出された電圧値が所定の電圧値を下回る場合に、前記第１のモードから前記第２のモードへと切り替える、請求項１に記載の電源装置。
4. 前記第１の制御手段は、前記スイッチング素子にＰＷＭ（Pulse Width Modulation）信号を出力することで当該スイッチング素子のオン／オフを制御するＰＷＭ制御手段を含み、
   前記ＰＷＭ信号のデューティー比が所定のデューティー比を上回る場合に、前記第１のモードから前記第２のモードへと切り替える、請求項１に記載の電源装置。
5. 前記スイッチング素子のスイッチング周波数を検出する周波数検出部をさらに備え、
   前記切替手段は、前記周波数検出部によって検出された周波数が所定の周波数を上回る場合に、前記第１のモードから前記第２のモードへと切り替える、請求項１に記載の電源装置。
6. 前記負荷は、指示に応じた動作を行なう装置を含み、
   前記切替手段は、前記指示に対応する負荷のうち、前記第１の整流部に対応する負荷に含まれる装置の情報に基づいて、前記指示に対応する負荷に含まれる装置が当該指示に応じた動作を行なう前に、前記第１のモードと前記第２のモードとを切り替える、請求項１に記載の電源装置。
7. 前記１次巻線に直列に接続される共振用コンデンサをさらに備える、請求項１〜６のいずれか１項に記載の電源装置。
8. 前記変圧器および前記発振部を含むコンバータは、フライバック方式である、請求項１〜７のいずれか１項に記載の電源装置。
9. 直流電圧を昇圧して前記発振部に出力する力率改善回路をさらに備える、請求項１〜８のいずれか１項に記載の電源装置。
10. 前記第１の制御手段により供給される電圧を制御される負荷に対応する整流部とは異なる整流部のうち少なくとも１つの整流部は、
    出力電圧間に逆接続されるツェナーダイオードと、
    前記ツェナーダイオードの導通に応答して、出力経路を遮断する素子とを含む、請求項１〜９のいずれか１項に記載の電源装置。
11. 電源装置を備える画像形成装置であって、
    前記電源装置は、
    １次巻線および複数の２次巻線を含む変圧器と、
    前記１次巻線と電気的に接続されるスイッチング素子を含むとともに、当該スイッチング素子のスイッチング動作により生じる交流電圧を前記１次巻線に印加する発振部と、
    前記複数の２次巻線とそれぞれ電気的に接続された複数の整流部とを含み、
    前記複数の整流部の各々は、対応する２次巻線に誘起される交流電圧を整流して対応する負荷へ供給するための整流素子を有し、
    前記複数の整流部のうち第１の整流部は、前記整流素子の両端に接続され、導通時の電圧降下量が前記整流素子において生じる導通時の電圧降下量より小さいバイパス素子を有し、
    前記電源装置は、
    前記複数の整流部のうち１つの整流部から対応する負荷へ供給される電圧の大きさに関連付けられた信号に基づいて、前記発振部における前記スイッチング素子のスイッチング動作を制御する第１の制御手段と、
    前記第１の整流部に対応する２次巻線に誘起される交流電圧を、前記整流素子を含む経路において整流する第１のモードと、前記バイパス素子を含む経路において整流する第２のモードとを切り替えるための切替手段とを含み、
    前記切替手段は、前記複数の整流部から対応する負荷へ供給されているそれぞれの電力の大きさを示す情報、および、前記複数の整流部から対応する負荷へ将来的に供給されるそれぞれの電力の大きさを示す情報、の少なくとも一方に基づく条件が満たされると、前記第１のモードから前記第２のモードへと切り替える、画像形成装置。
12. 前記第１の整流部に対応する負荷に供給される電圧は、他の整流部に対応する負荷に供給される電圧以下であって、
    前記電源装置は、前記第１の整流部に対応する負荷にのみ電力を供給する省エネモードを有し、
    前記切替手段は、前記省エネモードにおいて、前記第２のモードによる制御を行なう、請求項１１に記載の画像形成装置。

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