JP6602684B2 - 制御装置および制御方法 - Google Patents

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Description

本発明の実施形態は、制御装置および制御方法に関する。
鉄鋼プラント，製紙プラント，石化プラント等の産業システム、上下水システム等の公共システムを制御する制御装置は、Ｉ／Ｏインタフェースによって、制御対象の外部機器である入出力装置から、当該入出力装置の制御に関する入力データを受信し、当該入力データを、システムバスを介して、一旦、入力データ用のメモリ領域である入力レジスタに書き込む。そして、制御装置は、入力レジスタに記憶された入力データに対して行われた演算処理の結果を、出力データとして、当該出力データ用のメモリ領域である出力レジスタに書き込む。その後、制御装置は、Ｉ／Ｏインタフェースによって、出力レジスタに記憶された出力データを、入出力装置に送信する。
特開平８−１４７０１３号公報 特開２００８−４７０５２号公報
ところで、制御装置は、入力レジスタに記憶された入力データに対する演算処理の前に、入出力装置から新たに受信した全ての入力データを入力レジスタに書き込み、入力レジスタに記憶された入力データに対する演算処理後に、出力レジスタに記憶された全ての出力データを入出力装置へ送信する一括入出力を行う。すなわち、制御装置は、入出力装置から受信される入力データに変化が無い場合であっても、当該入出力装置から受信した入力データを入力レジスタに書き込み、また、出力レジスタに記憶された出力データに変化が無い場合でも出力レジスタに記憶された出力データを入出力装置に送信する。
しかしながら、制御装置が入出力装置との間で１回に送受信するデータの点数は、中規模の産業システムや公共システムでは１，０００点程度であり、大規模の産業システムや公共システムでは１００，０００点程度であり、一括入出力に多くの時間がかかり、産業システムや公共システムを制御する制御周期を短縮することが難しい。
実施形態の制御装置は、第１メモリと、制御部と、通信部と、第２メモリと、を備える。第１メモリは、外部機器の制御に関する第１データを複数のメモリ領域を有する。制御部は、第１メモリのメモリ領域へのアクセスを実行する。通信部は、第１メモリの各メモリ領域に対応するバッファ領域を有するバッファメモリと、外部機器との間で第１データを送受信する通信処理、当該第１データをバッファ領域に保存する保存処理、制御部を介さずに、第１メモリのメモリ領域のうち第１所定領域と当該第１所定領域に対応するバッファ領域との間で第１データを転送する転送処理、および転送処理の度に、制御部による第１所定領域へのアクセスを禁止する禁止処理を実行する通信制御部と、を有する。第２メモリは、第１メモリのメモリ領域のうち外部機器から受信する第１データを記憶する入力領域と、第１メモリのメモリ領域のうち外部機器に送信する第１データを記憶する出力領域とを識別可能とするテーブルを記憶する。外部機器は、第１メモリと同一のメモリ領域を有する第３メモリを備える。通信制御部は、第３メモリのメモリ領域のうち第２所定領域と当該第２所定領域に対応するバッファ領域との間で第１データを送受信する通信処理を実行する。また、制御部は、バッファ領域から第１メモリのメモリ領域に第１データを転送する場合、テーブルに基づいて、複数の入力領域を、１回の転送処理における第１所定領域に設定し、第１メモリのメモリ領域からバッファ領域に第１データを転送する場合、テーブルに基づいて、複数の出力領域を、１回の転送処理における第１所定領域に設定し、外部機器に第１データを送信する場合、テーブルを参照して、第３メモリの複数の出力領域を、１回の通信処理における第２所定領域に設定し、外部機器から第１データを受信する場合、テーブルを参照して、第３メモリの複数の入力領域を、１回の通信処理における第２所定領域に設定する。
図１は、第１の実施形態にかかる制御システムの構成の一例を示す図である。 図２は、第１の実施形態にかかる制御システムにおけるＩ／Ｏデータメモリ、Ｉ／Ｏバッファメモリ、および入出力データメモリの構成の一例を示す図である。 図３は、第１の実施形態にかかる制御装置の変換テーブルメモリに記憶された変換テーブルの構成の一例を示す図である。 図４は、第１の実施形態にかかる制御装置におけるＩ／Ｏ制御部による転送処理の一例を説明するための図である。 図５は、第１の実施形態にかかる制御装置におけるＩ／Ｏ制御部による通信処理の一例を説明するための図である。 図６は、第２の実施形態にかかる制御システムの構成の一例を示す図である。 図７は、第３の実施形態にかかる制御システムの構成の一例を示す図である。 図８は、第４の実施形態にかかる制御システムの構成の一例を示す図である。 図９は、第５の実施形態にかかる制御装置が記憶する変換テーブルの一例を示す図である。 図１０は、第５の実施形態にかかる制御装置における転送処理の一例を説明するための図である。 図１１は、第５の実施形態にかかる制御装置における転送処理の一例を説明するための図である。 図１２は、第６の実施形態にかかる制御装置における通信処理の一例を説明するための図である。 図１３は、第６の実施形態にかかる制御装置における通信処理の一例を説明するための図である。
以下、添付の図面を用いて、本実施形態にかかる制御装置および制御方法を適用した制御システムについて説明する。
（第１の実施形態）
図１を用いて、本実施形態にかかる制御システムの構成について説明する。図１は、第１の実施形態にかかる制御システムの構成の一例を示す図である。
図１に示すように、本実施形態にかかる制御システム１０は、鉄鋼プラントや製紙プラントや石化プラント等の産業システム、上下水システム等の公共システム等の各種システム内の制御対象の入出力装置６００（外部機器の一例）と、当該入出力装置６００を制御する制御装置１００と、を有している。本実施形態では、制御装置１００および複数の入出力装置６００は、イーサネット（登録商標）に従ったＬＡＮ（Local Area Network）等のネットワークにより接続されている。
そして、制御装置１００および入出力装置６００は、当該入出力装置６００の制御に関するデータである制御データ（第１データの一例）をスキャン伝送する。ここで、スキャン伝送は、ネットワークにより接続された制御装置１００や入出力装置６００等の外部装置に対して、制御データを同報送信する機能である。これにより、制御装置１００および入出力装置６００は、制御データを共有することができる。
図１に示すように、入出力装置６００は、入出力制御部６０１と、入出力データメモリ６０２と、を有している。入出力データメモリ６０２は、スキャン伝送する制御データ（言い換えると、制御装置１００および他の入出力装置６００とが共有する制御データ）を記憶可能な複数のメモリブロックを有するメモリである。入出力制御部６０１は、ネットワークを介して、制御装置１００および他の入出力装置６００と通信する通信部である。本実施形態では、入出力制御部６０１は、入出力データメモリ６０２に記憶された制御データを、制御装置１００および他の入出力装置６００に対してスキャン伝送する。
制御装置１００は、入出力装置６００からスキャン伝送（入力）された制御データに対して演算処理を実行し、当該演算処理の結果を制御データとして入出力装置６００にスキャン伝送（出力）する。図１に示すように、制御装置１００は、ＣＰＵ（Central Processing Unit）１０１と、制御プログラムメモリ１０２と、制御データメモリ１０３と、Ｉ／Ｏインタフェース１０５と、を有している。そして、ＣＰＵ１０１、制御プログラムメモリ１０２、制御データメモリ１０３、およびＩ／Ｏインタフェース１０５は、PCI Express等のシステムバス１０４により互いに接続されている。
ＣＰＵ１０１は、制御プログラムメモリ１０２に記憶された制御プログラムに従って各種の演算処理を実行する。また、ＣＰＵ１０１（制御部の一例）は、後述するＩ／Ｏデータメモリ１０３ａのメモリブロックにアクセスする。制御プログラムメモリ１０２は、ＣＰＵ１０１により実行される制御プログラムを記憶する。
制御データメモリ１０３は、ＣＰＵ１０１による制御プログラムに従った演算処理の過程において、当該演算処理に用いるデータである制御変数を記憶する。本実施形態では、制御データメモリ１０３は、Ｉ／Ｏデータメモリ１０３ａおよび変換テーブルメモリ１０３ｂを有する。本実施形態では、制御プログラムメモリ１０２と制御データメモリ１０３とは、システムバス１０４により接続された２つのメモリにより構成しているが、制御プログラムメモリ１０２と制御データメモリ１０３とを１つのメモリにより構成しても良い。
Ｉ／Ｏデータメモリ１０３ａは、システムバス１０４に接続されている。そして、Ｉ／Ｏデータメモリ１０３ａ（第１メモリの一例）は、複数のメモリブロック（メモリ領域の一例）を有し、制御データを記憶可能である。本実施形態では、Ｉ／Ｏデータメモリ１０３ａは、入出力装置６００毎に設けられたメモリブロックを有している。変換テーブルメモリ１０３ｂ（第２メモリの一例）は、変換テーブルＴ（テーブルの一例）を記憶する。ここで、変換テーブルＴは、Ｉ／Ｏデータメモリ１０３ａと、Ｉ／Ｏバッファメモリ１０５ｂと、入出力データメモリ６０２との間での制御データの転送に用いるテーブルである。
Ｉ／Ｏインタフェース１０５は、ネットワークを介して、入出力装置６００等の外部装置と通信する。本実施形態では、Ｉ／Ｏインタフェース１０５（通信部の一例）は、Ｉ／Ｏ制御部１０５ａおよびＩ／Ｏバッファメモリ１０５ｂを有している。Ｉ／Ｏバッファメモリ１０５ｂ（バッファメモリの一例）は、Ｉ／Ｏデータメモリ１０３ａおよび入出力データメモリ６０２の各メモリブロックに対応するバッファブロック（バッファ領域の一例）を有する。
Ｉ／Ｏ制御部１０５ａ（通信制御部の一例）は、ネットワークを介して、入出力装置６００との間で制御データを送受信する通信処理を実行する。そして、Ｉ／Ｏ制御部１０５ａは、送受信する制御データをＩ／Ｏバッファメモリ１０５ｂのバッファブロックに保存する保存処理を実行する。言い換えると、Ｉ／Ｏ制御部１０５ａは、入出力データメモリ６０２のメモリブロックのうち所定のメモリブロックである通信対象ブロック（第２所定領域の一例）と、当該通信対象ブロックに対応するバッファブロックとの間で制御データを送受信する通信処理を実行する。
また、Ｉ／Ｏ制御部１０５ａは、ＤＭＡ（Direct Memory Access）等によって、ＣＰＵ１０１を介さずに、システムバス１０４を介して、Ｉ／Ｏデータメモリ１０３ａのメモリブロックのうち所定のメモリブロックである転送対象ブロック（第１所定領域の一例）と、当該転送対象ブロックに対応するバッファブロックとの間で制御データを転送する転送処理を実行する。さらに、Ｉ／Ｏ制御部１０５ａは、転送処理の度に、ＣＰＵ１０１による転送対象ブロックに対するアクセスを禁止する禁止処理を実行する。具体的には、Ｉ／Ｏ制御部１０５ａは、転送処理に先立って、ＣＰＵ１０１による転送対象ブロックに対するアクセスを禁止する前処理を実行する。その後、Ｉ／Ｏ制御部１０５ａは、転送処理が完了すると、ＣＰＵ１０１による転送対象ブロックに対するアクセスの禁止を解除する後処理を実行する。
次に、図２を用いて、Ｉ／Ｏデータメモリ１０３ａ、Ｉ／Ｏバッファメモリ１０５ｂ、および入出力データメモリ６０２の構成について説明する。図２は、第１の実施形態にかかる制御システムにおけるＩ／Ｏデータメモリ、Ｉ／Ｏバッファメモリ、および入出力データメモリの構成の一例を示す図である。
図２に示すように、Ｉ／Ｏデータメモリ１０３ａは、複数個（例えば、２０００個）のメモリブロックＢを有する。具体的には、Ｉ／Ｏデータメモリ１０３ａは、入出力装置６００から受信する制御データを記憶するメモリブロックＢである入力レジスタ（入力領域の一例）と、入出力装置６００に対して送信する制御データを記憶するメモリブロックＢである出力レジスタ（出力領域の一例）と、を有する。各メモリブロックＢは、１２８バイトの容量を有する。よって、Ｉ／Ｏデータメモリ１０３ａは、２５６キロバイトの容量を有している。
また、図２に示すように、入出力データメモリ６０２（第３メモリの一例）は、Ｉ／Ｏデータメモリ１０３ａと同一のメモリブロックＢを有する。そして、入出力データメモリ６０２の各メモリブロックＢは、Ｉ／Ｏデータメモリ１０３ａの各メモリブロックＢと同一の制御データを記憶する。具体的には、入出力データメモリ６０２は、Ｉ／Ｏデータメモリ１０３ａと同様に、入力レジスタと、出力レジスタと、を有する。本実施形態では、入出力データメモリ６０２の各メモリブロックＢは、Ｉ／Ｏデータメモリ１０３ａにおける各メモリブロックＢと同じアドレスの領域に設けられているが、これに限定するものではなく、Ｉ／Ｏデータメモリ１０３ａにおける各メモリブロックＢと異なるアドレスの領域に設けられていても良い。
また、図２に示すように、Ｉ／Ｏバッファメモリ１０５ｂは、Ｉ／Ｏデータメモリ１０３ａの各メモリブロックＢに対応して設けられ、当該各メモリブロックＢと同一の制御データを記憶するバッファブロックｂを有する。具体的には、Ｉ／Ｏバッファメモリ１０５ｂは、入出力装置６００から受信する制御データを記憶するバッファブロックｂである入力バッファ領域（言い換えると、入力レジスタに対応する入力バッファ領域）と、入出力装置６００に対して送信する制御データを記憶するバッファブロックｂである出力バッファ領域（言い換えると、出力レジスタに対応する出力バッファ領域）と、を有する。各バッファブロックｂは、１２８バイトの容量を有する。よって、Ｉ／Ｏバッファメモリ１０５ｂも、２５６キロバイトの容量を有している。
次に、図３を用いて、変換テーブルメモリ１０３ｂに記憶された変換テーブルＴの構成について説明する。図３は、第１の実施形態にかかる制御装置の変換テーブルメモリに記憶された変換テーブルの構成の一例を示す図である。
変換テーブルＴ（テーブルの一例）は、入出力データメモリ６０２が有する入力レジスタと、入出力データメモリ６０２が有する出力レジスタと、を識別可能とするテーブルである。図３に示すように、本実施形態では、変換テーブルＴは、入力レジスタを識別可能とする実番号（１，３，５，７，１１，．．．）を記憶する入力レジスタテーブルＴ１と、出力レジスタを識別可能とする実番号（２，４，６，１０，．．．）を記憶する出力レジスタテーブルＴ２と、を有する。
次に、図４を用いて、制御装置１００のＩ／Ｏ制御部１０５ａによる転送処理について説明する。図４は、第１の実施形態にかかる制御装置におけるＩ／Ｏ制御部による転送処理の一例を説明するための図である。
まず、図４を用いて、Ｉ／Ｏバッファメモリ１０５ｂの入力バッファ領域から、Ｉ／Ｏデータメモリ１０３ａの入力レジスタへの制御データの転送処理について説明する。Ｉ／Ｏ制御部１０５ａは、入出力装置６００からスキャン伝送された制御データを受信すると、当該制御データを入力バッファ領域に保存する。
入力バッファ領域に制御データが保存されると、ＣＰＵ１０１は、入力レジスタのうち、入力レジスタテーブルＴ１に記憶された実番号が小さい入力レジスタから順に、複数（例えば、４つ）の入力レジスタを、１回の転送処理における転送先となる転送対象ブロックに設定する。本実施形態では、ＣＰＵ１０１は、入力レジスタのうち、実番号が小さい入力レジスタから順に転送対象ブロックに設定しているが、変換テーブルＴに基づいて、複数の入力レジスタを、１回の転送処理における転送対象ブロックに設定するものであれば、これに限定するものではない。例えば、ＣＰＵ１０１は、入力レジスタのうち、実番号が大きい入力レジスタから順に転送対象ブロックに設定しても良い。
次に、Ｉ／Ｏ制御部１０５ａは、転送対象ブロックに対するＣＰＵ１０１によるアクセスを禁止する前処理を実行する。次いで、Ｉ／Ｏ制御部１０５ａは、入力バッファ領域のうち転送対象ブロックに対応する入力バッファ領域（例えば、４つの入力バッファ領域）から制御データを読み出す。そして、Ｉ／Ｏ制御部１０５ａは、ＣＰＵ１０１を介さずに、システムバス１０４を介して、当該読み出した制御データを、転送対象ブロックに書き込む転送処理を実行する。
転送処理が完了すると、Ｉ／Ｏ制御部１０５ａは、転送対象ブロックに対するＣＰＵ１０１によるアクセスの禁止を解除する後処理を実行する。これにより、１つのメモリブロックに対する制御データの転送処理の度に、前処理および後処理を実行する必要が無くなり、制御データの転送処理を実行する回数を減らすことができるので、制御データの転送処理に要する時間を短縮することができる。
ＣＰＵ１０１は、全ての入力レジスタに対する制御データの転送処理が完了するまで、後処理が完了する度に、入力レジスタのうち、入力レジスタテーブルＴ１に記憶された実番号が次に小さい入力レジスタから順に、複数の入力レジスタを、１回の転送処理における転送対象ブロックに設定する。そして、Ｉ／Ｏ制御部１０５ａは、前処理、転送処理、および後処理を繰り返す。
次に、図４を用いて、Ｉ／Ｏデータメモリ１０３ａの出力レジスタから、Ｉ／Ｏバッファメモリ１０５ｂの出力バッファ領域への制御データの転送処理について説明する。ＣＰＵ１０１は、出力レジスタのうち、出力レジスタテーブルＴ２に記憶された実番号が小さい出力レジスタから順に、複数（例えば、４つ）の出力レジスタを、１回の転送処理における転送元となる転送対象ブロックに設定する。本実施形態では、ＣＰＵ１０１は、出力レジスタのうち、実番号が小さい出力レジスタから順に転送対象ブロックに設定しているが、変換テーブルＴに基づいて、複数の出力レジスタを、１回の転送処理における転送対象ブロックに設定するものであれば、これに限定するものではない。例えば、ＣＰＵ１０１は、出力レジスタのうち、実番号が大きい出力レジスタから順に転送対象ブロックに設定しても良い。
次に、Ｉ／Ｏ制御部１０５ａは、転送対象ブロックに対するＣＰＵ１０１によるアクセスを禁止する前処理を実行する。次に、Ｉ／Ｏ制御部１０５ａは、転送対象ブロックから制御データを読み出す。そして、Ｉ／Ｏ制御部１０５ａは、ＣＰＵ１０１を介さずに、システムバス１０４を介して、当該読み出した制御データを、転送対象ブロックに対応する出力バッファ領域に書き込む転送処理を実行する。
転送処理が完了すると、Ｉ／Ｏ制御部１０５ａは、転送対象ブロックに対するＣＰＵ１０１によるアクセスの禁止を解除する後処理を実行する。これにより、１つのメモリブロックからの制御データの転送処理の度に、前処理および後処理を実行する必要が無くなり、制御データの転送処理を実行する回数を減らすことができるので、制御データの転送処理に要する時間を短縮することができる。
ＣＰＵ１０１は、全ての出力レジスタからの制御データの転送処理が完了するまで、後処理が完了する度に、出力レジスタのうち、出力レジスタテーブルＴ２に記憶された実番号が次に小さい出力レジスタから順に、複数の出力レジスタを、１回の転送処理における転送対象ブロックに設定する。そして、Ｉ／Ｏ制御部１０５ａは、前処理、転送処理、および後処理を繰り返す。
次に、図５を用いて、制御装置１００のＩ／Ｏ制御部１０５ａによる通信処理について説明する。図５は、第１の実施形態にかかる制御装置におけるＩ／Ｏ制御部による通信処理の一例を説明するための図である。
まず、図５を用いて、入出力装置６００から制御データを受信する処理について説明する。ＣＰＵ１０１は、入出力データメモリ６０２の入力レジスタのうち、入力レジスタテーブルＴ１に記憶された実番号が小さい入力レジスタから順に、複数（例えば、４つ）の入力レジスタを、１回の通信処理における送信元となる通信対象ブロックに設定する。本実施形態では、ＣＰＵ１０１は、入力レジスタテーブルＴ１に記憶された実番号が小さい入力レジスタから順に、複数の入力レジスタを、１回の通信処理における送信元となる通信対象ブロックに設定しているが、変換テーブルＴに基づいて、複数の入力レジスタを、通信対象ブロックに設定するものであれば、これに限定するものではない。例えば、ＣＰＵ１０１は、入力レジスタテーブルＴ１に記憶された実番号が大きい入力レジスタから順に、複数の入力レジスタを、１回の通信処理における通信対象ブロックに設定しても良い。
次に、Ｉ／Ｏ制御部１０５ａは、入出力データメモリ６０２の通信対象ブロックから制御データを読み出す。そして、Ｉ／Ｏ制御部１０５ａは、当該読み出した制御データを、通信対象ブロックに対応する入力バッファ領域に書き込む通信処理を実行する。これにより、入出力データメモリ６０２からＩ／Ｏバッファメモリ１０５ｂに対する制御データの通信処理を実行する回数を減らすことができるので、制御データの通信処理に要する時間を短縮することができる。
ＣＰＵ１０１は、全ての入力レジスタから制御データを送信する通信処理が完了するまで、入力レジスタのうち、入力レジスタテーブルＴ１に記憶された実番号が次に小さい入力レジスタから順に、複数の入力レジスタを、１回の通信処理における通信対象ブロックに設定する。そして、Ｉ／Ｏ制御部１０５ａは、設定された通信対象ブロックと入力バッファ領域との間での制御データの通信処理を繰り返す。
次に、図５を用いて、制御装置１００から制御データを送信する処理について説明する。ＣＰＵ１０１は、入出力データメモリ６０２の出力レジスタのうち、出力レジスタテーブルＴ２に記憶された実番号が小さい出力レジスタから順に、複数（例えば、４つ）の出力レジスタを、１回の通信処理における送信先となる通信対象ブロックに設定する。本実施形態では、ＣＰＵ１０１は、出力レジスタテーブルＴ２に記憶された実番号が小さい出力レジスタから順に、複数の出力レジスタを、１回の通信処理における通信対象ブロックに設定しているが、変換テーブルＴを参照して、複数の出力レジスタを、通信対象ブロックに設定するものであれば、これに限定するものではない。例えば、ＣＰＵ１０１は、出力レジスタテーブルＴ２に記憶された実番号が大きい出力レジスタから順に、複数の出力レジスタを、１回の通信処理における通信対象ブロックに設定しても良い。
次に、Ｉ／Ｏ制御部１０５ａは、Ｉ／Ｏバッファメモリ１０５ｂの出力バッファ領域のうち、通信対象ブロックに対応する出力バッファ領域から制御データを読み出す。そして、Ｉ／Ｏ制御部１０５ａは、当該読み出した制御データを、通信対象ブロックに書き込む通信処理を実行する。これにより、Ｉ／Ｏバッファメモリ１０５ｂから入出力データメモリ６０２に対する制御データの通信処理を実行する回数を減らすことができるので、制御データの通信処理に要する時間を短縮することができる。
ＣＰＵ１０１は、全ての出力レジスタに対して制御データを送信する通信処理が完了するまで、出力レジスタのうち、出力レジスタテーブルＴ２に記憶された実番号が次に小さい出力レジスタから順に、複数の出力レジスタを、１回の通信処理における送信先となる通信対象ブロックに設定する。そして、Ｉ／Ｏ制御部１０５ａは、設定された通信対象ブロックと出力バッファ領域との間での制御データの通信処理を繰り返す。
このように、第１の実施形態にかかる制御装置１００によれば、１つのメモリブロックに対する制御データの転送処理の度に、前処理および後処理を実行する必要が無くなり、制御データの転送処理を実行する回数を減らすことができるので、制御データの転送処理に要する時間を短縮することができる。
（第２の実施形態）
本実施形態は、制御装置が、複数のＣＰＵを有する例である。以下の説明では、第１の実施形態と同様の箇所については説明を省略する。
図６は、第２の実施形態にかかる制御システムの構成の一例を示す図である。図６に示すように、本実施形態では、制御装置２００は、２つのＣＰＵ１０１、制御プログラムメモリ１０２、制御データメモリ１０３、およびＩ／Ｏインタフェース２０１を有している。本実施形態では、制御装置２００は、２つのＣＰＵ１０１を有しているが、複数のＣＰＵ１０１を有するものであれば、これに限定するものではなく、３つ以上のＣＰＵ１０１を有していても良い。
２つのＣＰＵ１０１は、Ｉ／Ｏデータメモリ１０３ａとＩ／Ｏバッファメモリ１０５ｂとの間で制御データを転送する転送処理を実行する場合、互いに異なるメモリブロックを、１回の転送処理における転送対象ブロックに設定しても良いし、互いに同じメモリブロックを、１回の転送処理における転送対象ブロックに設定しても良い。
また、２つのＣＰＵ１０１は、入出力データメモリ６０２とＩ／Ｏバッファメモリ１０５ｂとの間で制御データを送受信する通信処理を実行する場合も、互いに異なるメモリブロックを、１回の通信処理における通信対象ブロックに設定しても良いし、互いに同じメモリブロックを、１回の通信処理における通信対象ブロックに設定しても良い。
Ｉ／Ｏ制御部２０１ａは、Ｉ／Ｏデータメモリ１０３ａとＩ／Ｏバッファメモリ１０５ｂとの間で制御データを転送する転送処理を実行する場合、各ＣＰＵ１０１により設定された転送対象ブロックをマージしたメモリブロックを、１回の転送処理における転送対象ブロックとする。例えば、Ｉ／Ｏ制御部２０１ａは、一方のＣＰＵ１０１が実番号：１，３の入力レジスタを転送対象ブロックに設定し、他方のＣＰＵ１０１が実番号：５，７の入力レジスタを転送対象ブロックに設定した場合、実番号：１，３，５，７の入力レジスタを転送対象ブロックとする。
また、Ｉ／Ｏ制御部２０１ａは、入出力データメモリ６０２とＩ／Ｏバッファメモリ１０５ｂとの間で制御データを送受信する通信処理を実行する場合、各ＣＰＵ１０１により設定された通信対象ブロックをマージしたメモリブロックを、１回の通信処理における通信対象ブロックとする。例えば、Ｉ／Ｏ制御部２０１ａは、一方のＣＰＵ１０１が実番号：１，３の入力レジスタを通信対象ブロックに設定し、他方のＣＰＵ１０１が実番号：５，７の入力レジスタを通信対象ブロックに設定した場合、実番号：１，３，５，７の入力レジスタを通信対象ブロックとする。
第２の実施形態にかかる制御装置２００によれば、第１の実施形態と同様の作用効果を得ることができる。
（第３の実施形態）
本実施形態は、複数のＩ／Ｏインタフェースを備え、複数のＣＰＵがそれぞれ異なるＩ／Ｏインタフェースに対して、転送対象ブロックおよび通信対象ブロックを設定する例である。以下の説明では、第２の実施形態と同様の箇所については説明を省略する。
図７は、第３の実施形態にかかる制御システムの構成の一例を示す図である。図７に示すように、本実施形態では、制御装置３００は、２つのＣＰＵ１０１、制御プログラムメモリ１０２、制御データメモリ１０３、およびＩ／Ｏインタフェース３０１，３０２を有している。
Ｉ／Ｏインタフェース３０１，３０２それぞれのＩ／Ｏ制御部１０５ａは、互いに異なる入出力装置６００と通信処理を実行する。本実施形態では、制御装置３００は、２つのＩ／Ｏインタフェース３０１，３０２を有しているが、これに限定するものではなく、例えば、３つ以上のＩ／Ｏインタフェース３０１，３０２を有していても良い。
本実施形態では、２つのＣＰＵ１０１のうち一方のＣＰＵ１０１（第１制御部の一例）は、Ｉ／Ｏデータメモリ１０３ａおよび入出力データメモリ６０２のメモリブロックのうち、Ｉ／Ｏインタフェース３０１（第１通信部の一例）が通信処理を実行する入出力装置６００について設けられたメモリブロックを、転送対象ブロックおよび通信対象ブロックに設定する。
一方、他方のＣＰＵ１０１（第２制御部の一例）は、Ｉ／Ｏデータメモリ１０３ａおよび入出力データメモリ６０２のメモリブロックのうち、Ｉ／Ｏインタフェース３０２（第２通信部の一例）が通信処理を実行する入出力装置６００について設けられたメモリブロックを、転送対象ブロックおよび通信対象ブロックに設定する。すなわち、２つのＣＰＵ１０１は、互いに異なるＩ／Ｏインタフェース３０１またはＩ／Ｏインタフェース３０２に対して、転送対象ブロックおよび通信対象ブロックを設定する。
このように、第３の実施形態にかかる制御装置３００によれば、１つのＩ／Ｏインタフェース３０１が、全ての入出力装置６００との通信処理、およびＩ／Ｏデータメモリ１０３ａが有する全てのメモリブロックとの間での転送処理を実行する必要が無くなるので、Ｉ／Ｏインタフェース３０１，３０２の処理負荷を軽減することができる。
（第４の実施形態）
本実施形態は、複数のＩ／Ｏインタフェースのうち、一方のＩ／Ｏインタフェースが、他方のＩ／Ｏインタフェースに代わって、入出力装置との通信処理を実行可能である例である。以下の説明では、第３の実施形態と同様の箇所については説明を省略する。
図８は、第４の実施形態にかかる制御システムの構成の一例を示す図である。図８に示すように、本実施形態では、制御装置３００のＩ／Ｏインタフェース３０１は、入出力装置６００と常に通信処理を行うオンライン系として機能する。一方、制御装置３００のＩ／Ｏインタフェース３０２は、Ｉ／Ｏインタフェース３０１の通信処理に異常が発生した場合等に、当該Ｉ／Ｏインタフェース３０１に代わって、入出力装置６００と通信処理を行うスタンバイ系として機能する。
このように、第４の実施形態にかかる制御装置３００によれば、オンライン系のＩ／Ｏインタフェース３０１が入出力装置６００と通信処理を行えなくなった場合でも、スタンバイ系のＩ／Ｏインタフェース３０２によって、入出力装置６００との通信処理を継続することができる。
（第５の実施形態）
本実施形態は、変換テーブルが、メモリブロックを識別可能とする実番号と、当該メモリブロックに対応するバッファブロックを識別可能とする仮想番号とを対応付けて記憶する例である。以下の説明では、第１の実施形態と同様の箇所については説明を省略する。
図９は、第５の実施形態にかかる制御装置が記憶する変換テーブルの一例を示す図である。図９に示すように、本実施形態では、入力レジスタテーブルＴ１は、入力レジスタの実番号と、当該入力レジスタに対応する入力バッファ領域を識別可能とする仮想番号と、を対応付ける。出力レジスタテーブルＴ２は、出力レジスタの実番号と、当該出力レジスタに対応する出力バッファ領域を識別可能とする仮想番号と、を対応付ける。
図１０および図１１は、第５の実施形態にかかる制御装置における転送処理の一例を説明するための図である。まず、図１０を用いて、Ｉ／Ｏデータメモリ１０３ａから、Ｉ／Ｏバッファメモリ１０５ｂへの制御データの転送処理について説明する。Ｉ／Ｏ制御部１０５ａは、転送処理によってＩ／Ｏデータメモリ１０３ａの転送対象ブロックである出力レジスタ１〜３から、Ｉ／Ｏバッファメモリ１０５ｂに対して制御データを転送する場合、出力レジスタテーブルＴ２に基づいて、出力レジスタ１〜３それぞれの実番号と対応付けて記憶された仮想番号を特定する。
そして、Ｉ／Ｏ制御部１０５ａは、当該特定した仮想番号の出力バッファ領域１〜３を、出力レジスタ１〜３に記憶された制御データの転送先とする。これにより、転送対象ブロックである出力レジスタのアドレスと、当該出力レジスタに対応する出力バッファ領域のアドレスとが異なる場合でも、出力レジスタに対応する出力バッファ領域に対して制御データを転送することができる。
例えば、図１０に示すように、Ｉ／Ｏ制御部１０５ａは、出力レジスタテーブルＴ２において、出力レジスタ２の実番号：４と対応付けられた仮想番号：６を特定する。そして、Ｉ／Ｏ制御部１０５ａは、特定した仮想番号：６の出力バッファ領域２に対して、出力レジスタ２に記憶された制御データを転送する。
また、Ｉ／Ｏ制御部１０５ａは、Ｉ／Ｏデータメモリ１０３ａの出力レジスタのうち所定の出力レジスタ（例えば、ＣＰＵ１０１によって制御データが更新された出力レジスタ）のみを転送対象ブロックに設定しても良い。これにより、転送処理によって制御データを転送する出力レジスタの数を削減することができるので、制御データの転送処理に要する時間をより短縮することができる。
次に、図１１を用いて、Ｉ／Ｏバッファメモリ１０５ｂから、Ｉ／Ｏデータメモリ１０３ａへの制御データの転送処理について説明する。Ｉ／Ｏ制御部１０５ａは、転送処理によって、Ｉ／Ｏバッファメモリ１０５ｂから、Ｉ／Ｏデータメモリ１０３ａの転送対象ブロックである入力レジスタ１〜３に対して制御データを転送する場合、入力レジスタテーブルＴ１に基づいて、入力レジスタ１〜３それぞれの実番号と対応付けて記憶された仮想番号を特定する。
そして、Ｉ／Ｏ制御部１０５ａは、当該特定した仮想番号の入力バッファ領域１〜３を、入力レジスタ１〜３に記憶された制御データを転送する転送元にする。これにより、転送対象ブロックである入力レジスタのアドレスと、当該入力レジスタに対応する入力バッファ領域のアドレスとが異なる場合でも、転送対象ブロックに対応する入力バッファ領域から当該転送対象ブロックに対して制御データを転送することができる。
例えば、図１１に示すように、Ｉ／Ｏ制御部１０５ａは、入力レジスタテーブルＴ１において、入力レジスタ２の実番号：３と対応付けられた仮想番号：５を特定する。そして、Ｉ／Ｏ制御部１０５ａは、特定した仮想番号：５の入力バッファ領域２に記憶された制御データを、入力レジスタ２に転送する。
また、Ｉ／Ｏ制御部１０５ａは、Ｉ／Ｏデータメモリ１０３ａの入力レジスタのうち所定の入力レジスタ（例えば、入出力装置６００との通信処理によって制御データが更新された入力バッファ領域に対応する入力レジスタ）のみを転送対象ブロックに設定しても良い。これにより、転送処理によって制御データを転送する入力レジスタの数を削減することができるで、制御データの転送処理に要する時間をより短縮することができる。
このように、第５の実施形態にかかる制御装置１００によれば、転送対象ブロックのアドレスと、当該転送対象ブロックに対応するバッファブロックのアドレスとが異なる場合でも、互いに対応する転送対象ブロックとバッファブロックとの間で制御データを転送することができる。
（第６の実施形態）
本実施形態は、変換テーブルを用いて、Ｉ／Ｏバッファメモリと入出力データメモリとの間で制御データを送受信する例である。以下の説明では、第５の実施形態と同様の箇所については説明を省略する。
図１２および図１３は、第６の実施形態にかかる制御装置における通信処理の一例を説明するための図である。まず、図１２を用いて、入出力データメモリ６０２から、Ｉ／Ｏバッファメモリ１０５ｂへの制御データの通信処理について説明する。Ｉ／Ｏ制御部１０５ａは、通信処理によって入出力データメモリ６０２の通信対象ブロックである入力レジスタ１〜３から、Ｉ／Ｏバッファメモリ１０５ｂに対して制御データを送信する場合、入力レジスタテーブルＴ１に基づいて、入力レジスタ１〜３それぞれの実番号と対応付けて記憶された仮想番号を特定する。
そして、Ｉ／Ｏ制御部１０５ａは、当該特定した仮想番号の入力バッファ領域１〜３を、入力レジスタ１〜３に記憶された制御データの送信先とする。これにより、通信対象ブロックである入力レジスタのアドレスと、当該入力レジスタに対応する入力バッファ領域のアドレスとが異なる場合でも、通信対象ブロックに対応する入力バッファ領域に対して制御データを送信することができる。
例えば、図１２に示すように、入出力データメモリ６０２の入力レジスタ２からＩ／Ｏバッファメモリ１０５ｂに対して制御データを送信する場合、Ｉ／Ｏ制御部１０５ａは、入力レジスタテーブルＴ１に基づいて、入力レジスタ２の実番号：１と対応付けて記憶された仮想番号：５を特定する。そして、Ｉ／Ｏ制御部１０５ａは、特定した仮想番号：５の入力バッファ領域２に対して、入力レジスタ２に記憶された制御データを保存する。
また、Ｉ／Ｏ制御部１０５ａは、入出力データメモリ６０２の入力レジスタのうち所定の入力レジスタ（例えば、制御データが更新された入力レジスタ）のみを通信対象ブロックに設定しても良い。これにより、通信処理によって制御データを送信する入力レジスタの数を削減することができるので、制御データの通信処理に要する時間をより短縮することができる。
次に、図１３を用いて、Ｉ／Ｏバッファメモリ１０５ｂから、入出力データメモリ６０２への制御データの通信処理について説明する。Ｉ／Ｏ制御部１０５ａは、通信処理によって、Ｉ／Ｏバッファメモリ１０５ｂから、入出力データメモリ６０２の通信対象ブロックである出力レジスタ１〜３に対して制御データを送信する場合、出力レジスタテーブルＴ２に基づいて、出力レジスタ１〜３それぞれの実番号と対応付けて記憶された仮想番号を特定する。
そして、Ｉ／Ｏ制御部１０５ａは、当該特定した仮想番号の出力バッファ領域１〜３を、出力レジスタ１〜３に制御データを送信する送信元とする。これにより、通信対象ブロックである出力レジスタのアドレスと、当該出力レジスタに対応する出力バッファ領域のアドレスとが異なる場合でも、通信対象ブロックに対応する出力バッファ領域から当該通信対象ブロックに対して制御データを送信することができる。
例えば、図１３に示すように、Ｉ／Ｏバッファメモリ１０５ｂから入出力データメモリ６０２の出力レジスタ２に対して制御データを送信する場合、Ｉ／Ｏ制御部１０５ａは、出力レジスタテーブルＴ２に基づいて、出力レジスタ２の実番号：２と対応付けて記憶された仮想番号：６を特定する。そして、Ｉ／Ｏ制御部１０５ａは、特定した仮想番号：６の出力バッファ領域２に記憶された制御データを、出力レジスタ２に送信する。
また、Ｉ／Ｏ制御部１０５ａは、入出力データメモリ６０２の出力レジスタのうち所定の出力レジスタ（例えば、ＣＰＵ１０１によって制御データが更新された出力バッファ領域に対応する出力レジスタ）のみを通信対象ブロックに設定しても良い。これにより、通信処理によって制御データを送信する出力レジスタの数を削減することができるで、制御データの通信処理に要する時間をより短縮することができる。
変換テーブルメモリ１０３ｂは、入出力データメモリ６０２の入力レジスタおよび出力レジスタそれぞれの実番号と、入出力データメモリ６０２の入力レジスタおよび出力レジスタそれぞれの実番号とが異なる場合、変換テーブルＴに加えて、入出力データメモリ６０２の入力レジスタの実番号と当該入力レジスタに対応する入力バッファ領域の仮想番号とを対応付けるテーブルと、入出力データメモリ６０２の出力レジスタの実番号と当該出力レジスタに対応する入力バッファ領域の仮想番号とを対応付けるテーブルと、を記憶しているものとする。そして、Ｉ／Ｏ制御部１０５ａは、当該テーブルを用いて、制御データの送信先または送信元となるバッファメモリを設定するものとする。
このように、第６の実施形態にかかる制御装置１０によれば、通信対象ブロックのアドレスと、当該通信対象ブロックに対応するバッファブロックのアドレスとが異なる場合でも、互いに対応する通信対象ブロックとバッファブロックとの間で制御データを送受信することができる。
以上説明したとおり、第１から第６の実施形態によれば、制御データの転送処理に要する時間を短縮することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００，２００，３００ 制御装置
１０１ ＣＰＵ
１０２ 制御プログラムメモリ
１０３ 制御データメモリ
１０３ａ Ｉ／Ｏデータメモリ
１０３ｂ 変換テーブルメモリ
１０４ システムバス
１０５，３０１，３０２ Ｉ／Ｏインタフェース
１０５ａ Ｉ／Ｏ制御部
１０５ｂ Ｉ／Ｏバッファメモリ
６００ 入出力装置
６０１ 入出力制御部
６０２ 入出力データメモリ
Ｔ 変換テーブル
Ｔ１ 入力レジスタテーブル
Ｔ２ 出力レジスタテーブル

Claims (8)

  1. 外部機器の制御に関する第１データを記憶する複数のメモリ領域を有する第１メモリと、
    前記第１メモリの前記メモリ領域へのアクセスを実行する制御部と、
    前記第１メモリの前記各メモリ領域に対応するバッファ領域を有するバッファメモリと、前記外部機器との間で前記第１データを送受信する通信処理、当該第１データを前記バッファ領域に保存する保存処理、前記制御部を介さずに、前記第１メモリの前記メモリ領域のうち第１所定領域と当該第１所定領域に対応する前記バッファ領域との間で前記第１データを転送する転送処理、および前記転送処理の度に、前記制御部による前記第１所定領域へのアクセスを禁止する禁止処理を実行する通信制御部と、を有する通信部と、
    前記第１メモリの前記メモリ領域のうち前記外部機器から受信する前記第１データを記憶する入力領域と、前記第１メモリの前記メモリ領域のうち前記外部機器に送信する前記第１データを記憶する出力領域とを識別可能とするテーブルを記憶する第２メモリと、を備え、
    前記外部機器は、前記第１メモリと同一の前記メモリ領域を有する第３メモリを備え、
    前記通信制御部は、前記第３メモリの前記メモリ領域のうち第２所定領域と当該第２所定領域に対応する前記バッファ領域との間で前記第１データを送受信する前記通信処理を実行し、
    前記制御部は、前記バッファ領域から前記第１メモリの前記メモリ領域に前記第１データを転送する場合、前記テーブルに基づいて、複数の前記入力領域を、１回の前記転送処理における前記第１所定領域に設定し、前記第１メモリの前記メモリ領域から前記バッファ領域に前記第１データを転送する場合、前記テーブルに基づいて、複数の前記出力領域を、１回の前記転送処理における前記第１所定領域に設定し、前記外部機器に前記第１データを送信する場合、前記テーブルを参照して、前記第３メモリの複数の前記出力領域を、１回の前記通信処理における前記第２所定領域に設定し、前記外部機器から前記第１データを受信する場合、前記テーブルを参照して、前記第３メモリの複数の前記入力領域を、１回の前記通信処理における前記第２所定領域に設定する制御装置。
  2. 複数の前記制御部を有し、
    前記通信制御部は、前記各制御部により設定された前記第１所定領域をマージし、かつ前記各制御部により設定された前記第２所定領域をマージする請求項１に記載の制御装置。
  3. 前記メモリ領域は、前記外部機器毎に設けられ、
    互いに異なる前記外部機器と前記通信処理を実行する複数の前記通信部を有し、
    前記制御部のうち第１制御部は、前記第１メモリおよび前記第３メモリの前記メモリ領域のうち、前記通信部のうち第１通信部が前記通信処理を実行する前記外部機器について設けられた前記メモリ領域を、前記第１所定領域および前記第２所定領域に設定し、
    前記制御部のうち第２制御部は、前記第１メモリおよび前記第３メモリの前記メモリ領域のうち、前記通信部のうち前記第１通信部とは異なる第２通信部が前記通信処理を実行する前記外部機器について設けられた前記メモリ領域を、前記第１所定領域および前記第２所定領域に設定する請求項１に記載の制御装置。
  4. 前記第２通信部は、前記第１通信部に代わって、前記外部機器と前記通信処理を実行する請求項３に記載の制御装置。
  5. 前記テーブルは、さらに、前記メモリ領域を識別可能する実番号と当該メモリ領域に対応する前記バッファ領域を識別可能とする仮想番号とを対応付けて記憶し、
    前記通信制御部は、前記転送処理により前記バッファ領域から前記第１所定領域に前記第１データを転送する場合、前記テーブルに基づいて、前記第１所定領域の前記実番号と対応付けて記憶された前記仮想番号の前記バッファ領域を転送元とし、前記通信処理により前記第１所定領域から前記バッファメモリに前記第１データを転送する場合、前記テーブルに基づいて、前記第１所定領域の前記実番号と対応付けられた前記仮想番号の前記バッファ領域を転送先とする請求項１から４のいずれか一に記載の制御装置。
  6. 前記制御部は、前記第１メモリの所定の前記入力領域または前記出力領域のみを前記第１所定領域に設定する請求項１から５のいずれか一に記載の制御装置。
  7. 前記テーブルは、さらに、前記メモリ領域を識別可能する実番号と当該メモリ領域に対応する前記バッファ領域を識別可能とする仮想番号とを対応付けて記憶し、
    前記通信制御部は、前記通信処理により前記バッファ領域から前記第２所定領域に前記第１データを送信する場合、前記テーブルに基づいて、前記第２所定領域の前記実番号と対応付けて記憶された前記仮想番号の前記バッファ領域を送信元とし、前記通信処理により前記第２所定領域から前記バッファ領域に前記第１データを送信する場合、前記テーブルに基づいて、前記第２所定領域の前記実番号と対応付けられた前記仮想番号の前記バッファ領域を送信先とし、
    前記制御部は、前記第３メモリの所定の前記入力領域または前記出力領域のみを前記第２所定領域に設定する請求項１に記載の制御装置。
  8. 外部機器の制御に関する第１データを記憶する複数のメモリ領域を有する第１メモリと、前記第１メモリの前記メモリ領域へのアクセスを実行する制御部と、前記第１メモリの前記各メモリ領域に対応するバッファ領域を有するバッファメモリと、前記外部機器との間で前記第１データを送受信する通信処理、当該第１データを前記バッファ領域に保存する保存処理、前記制御部を介さずに、前記第１メモリの前記メモリ領域のうち第１所定領域と当該第１所定領域に対応する前記バッファ領域との間で前記第１データを転送する転送処理、および前記転送処理の度に、前記制御部による前記第１所定領域へのアクセスを禁止する禁止処理を実行する通信制御部と、を有する通信部と、前記第１メモリの前記メモリ領域のうち前記外部機器から受信する前記第１データを記憶する入力領域と、前記第１メモリの前記メモリ領域のうち前記外部機器に送信する前記第１データを記憶する出力領域とを識別可能とするテーブルを記憶する第２メモリと、を備えた制御装置で実行される制御方法であって、
    前記外部機器は、前記第１メモリと同一の前記メモリ領域を有する第３メモリを備え、
    前記第３メモリの前記メモリ領域のうち第２所定領域と当該第２所定領域に対応する前記バッファ領域との間で前記第１データを送受信する前記通信処理を実行し、
    前記バッファ領域から前記第１メモリの前記メモリ領域に前記第１データを転送する場合、前記テーブルに基づいて、複数の前記入力領域を、１回の前記転送処理における前記第１所定領域に設定し、
    前記第１メモリの前記メモリ領域から前記バッファ領域に前記第１データを転送する場合、前記テーブルに基づいて、複数の前記出力領域を、１回の前記転送処理における前記第１所定領域に設定し、
    前記外部機器に前記第１データを送信する場合、前記テーブルを参照して、前記第３メモリの複数の前記出力領域を、１回の前記通信処理における前記第２所定領域に設定し、
    前記外部機器から前記第１データを受信する場合、前記テーブルを参照して、前記第３メモリの複数の前記入力領域を、１回の前記通信処理における前記第２所定領域に設定する、
    ことを含む制御方法。
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