WO2015040750A1 - データ転送装置、情報処理装置及びｉｏ制御方法 - Google Patents

データ転送装置、情報処理装置及びｉｏ制御方法 Download PDF

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達彦 根岸
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富士通株式会社
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus

Definitions

  • the present invention relates to a data transfer device, an information processing device, and an IO (Input Output) control method.
  • a CPU Central Processing Unit
  • the IO device controller is a device that controls the IO device.
  • the IO controller is a host bus bridge that connects the IO device controller, the CPU, and the memory, and is a data transfer device that transfers data between the IO device controller, the CPU, and the memory.
  • the CPU issues a PIO request (PIO request) to control the IO controller and the IO device controller, and receives a PIO completion (PIO completion) from the IO controller and IO device controller that processed the PIO request.
  • PIO request a PIO request
  • PIO completion a PIO completion
  • FIG. 9 is a diagram illustrating an example of a conventional IO controller. As shown in FIG. 9, the IO controller 9 receives a PIO request from the CPU 2 via the interconnect 7, processes the PIO request by the own device or the IO device controller 6, and sends the PIO completion to the CPU 2 via the interconnect 7. Send.
  • the IO controller 9 includes an input buffer unit 91, a command processing unit 92, and an output buffer unit 93.
  • the input buffer unit 91 receives the PIO request and stores the command, address, and data included in the PIO request in the input buffer 91a.
  • the command indicates the type of the PIO request, for example, indicates whether the PIO request is a read request or a write request.
  • the address indicates the address of a register that stores data to be read or a storage destination register of data to be written.
  • the data is write data when the PIO request is a write request, and is not present when the PIO request is a read request.
  • the command processing unit 92 processes the command stored in the input buffer unit 91 by the own device or the IO device controller 6, and passes the PIO completion issued by the own device or the IO device controller 6 to the output buffer unit 93.
  • the output buffer unit 93 stores the command and data included in the PIO completion in the output buffer 93a. Then, the output buffer unit 93 transmits the command and data stored in the output buffer 93a to the host as PIO completion.
  • the data is read data when the PIO request is a read request, and is not when the PIO request is a write request.
  • four commands 0 to 3 are stored in the output buffer 93a.
  • the corresponding PIO request is a read request
  • the data 1 and the data 3 are stored in the output buffer 93a in association with the command 1 and the command 3 , respectively.
  • a data transfer apparatus that transfers data between a host and a device includes a sequence controller that controls the transfer and a data buffer that stores data transferred between the host and the device (for example, see Patent Document 1.)
  • the input buffer 91a and the output buffer 93a have a predetermined number of PIO requests issued by the CPU 2. With entries. Therefore, the IO controller 9 has a problem that there is a useless data area because the data area for a predetermined number of PIO requests issued by the CPU 2 is not used.
  • An object of one aspect of the present invention is to provide an IO controller that eliminates a useless data area, that is, a data transfer device.
  • the data transfer device disclosed in this application is, in one aspect, a data transfer device that transfers data between an IO device controller that controls the IO device and an arithmetic processing unit.
  • the data transfer device includes a data buffer that stores write data to be written to the IO device controller or the device itself and read data read from the IO device controller or the device.
  • the data transfer device further includes an input buffer unit that stores a command indicating a write request in the input buffer when the write request is received from the arithmetic processing unit, and stores write data in the data buffer.
  • the data transfer device stores read data read from the IO device controller or its own device in the data buffer based on a read request from the arithmetic processing unit, and a command indicating the read request to the output buffer. It has an output buffer unit for storing.
  • useless data areas can be eliminated from the data transfer apparatus.
  • FIG. 1 is a diagram illustrating the configuration of the information processing apparatus according to the embodiment.
  • FIG. 2 is a diagram illustrating the configuration of the IO controller.
  • FIG. 3 is a diagram illustrating an example of a packet format of the read request.
  • FIG. 4 is a diagram illustrating an example of the packet format of the write request.
  • FIG. 5 is a diagram illustrating an example of command assignment.
  • FIG. 6 is a diagram illustrating an example of a read-complete packet format.
  • FIG. 7 is a diagram illustrating an example of a packet format of write completion.
  • FIG. 8 is a flowchart illustrating a process flow of the IO controller according to the embodiment.
  • FIG. 9 is a diagram illustrating an example of a conventional IO controller.
  • FIG. 1 is a diagram illustrating the configuration of the information processing apparatus according to the embodiment.
  • the information processing apparatus 1 includes a CPU 2, a memory controller 3, a memory 4, an IO controller 5, an IO device controller 6, and an interconnect 7.
  • the CPU 2 is a central processing unit that reads and executes a program stored in the memory 4.
  • the memory controller 3 is a control device that controls writing of data into the memory 4, reading of programs and data from the memory 4.
  • the memory 4 is a RAM (Random Access Memory) that stores programs and data.
  • the IO controller 5 is a host bus bridge that connects the CPU 2 and memory 4 and the IO device controller 6, and is a data transfer device that transfers data between the CPU 2 and memory 4 and the IO device controller 6.
  • the IO controller 5 controls reading of data from the IO device controller 6 or the own device and writing of data to the IO device controller 6 or the own device.
  • the IO controller 5 receives a PIO request from the CPU 2 via the interconnect 7, and upon completion of the processing requested by the PIO request, returns a PIO completion to the CPU 2.
  • the IO device controller 6 is a control device that controls the IO device, and is, for example, a hard disk controller or a LAN (Local Area Network) controller.
  • the interconnect 7 is a device that connects the CPU 2, the memory controller 3, and the IO controller 5 to each other.
  • the CPU 2, the memory controller 3, the IO controller 5, the IO device controller 6 and the interconnect 7 are included in a SoC (System on Chip) and are connected by an internal bus of the chip.
  • SoC System on Chip
  • FIG. 2 is a diagram showing the configuration of the IO controller 5.
  • the IO controller 5 includes an input buffer unit 51, a distribution unit 52, a register unit 53, an arbitration unit 54, an output buffer unit 55, and a data buffer unit 56.
  • the input buffer unit 51 receives the PIO request issued by the CPU 2 via the interconnect 7, and stores the command and address included in the PIO request in the input buffer 51a.
  • FIG. 3 and 4 are diagrams illustrating an example of the packet format of the PIO request.
  • FIG. 3 shows a read request that is a data read request from the IO controller 5 or the IO device controller 6, and
  • FIG. 4 shows a write request that is a data write request to the IO controller 5 or the IO device controller 6.
  • [n: 0] indicates n + 1 bits from bit 0 to bit n.
  • the read request is 64-bit data including a 4-bit command, a 16-bit tag, a 4-bit rsv, and a 40-bit address, and is sent in one cycle.
  • the command indicates whether the packet is a PIO request or PIO completion, and whether the packet is related to reading or writing.
  • FIG. 5 is a diagram illustrating an example of command assignment. As shown in FIG. 5, “0000” indicates that the packet is a read request, “0011” indicates that the packet is a write request, “1001” indicates that the packet is read complete, “1010” indicates that the packet has been written.
  • Bit 0 of command [3: 0] indicates the presence / absence of data
  • bit 1 indicates whether it is a read or write
  • bit 3 indicates whether it is a request or completion.
  • the IO controller 5 determines the presence / absence of data using this bit assignment.
  • the tag is a unique identifier assigned for each PIO request.
  • the tag has a bit width of 16 bits to align the DMA (Direct Memory Access) request and the packet format.
  • the tag does not have a separate allocation space for each read request and write request, but shares the same allocation space for the read request and the write request. That is, there are no different PIO requests with the same tag, including both read requests and write requests.
  • the IO controller 5 uses the tag as the entry number when storing the PIO request received from the interconnect 7 in the input buffer 51a and the entry number when storing it in the output buffer when returning PIO completion.
  • the output buffer will be described later.
  • CPU 2 issues PIO requests until the number of PIO requests that have not received PIO completion reaches a certain number.
  • this fixed number is called the maximum outstanding number of PIOs.
  • the input buffer unit 51 has a maximum outstanding number of entries because a deadlock may be eliminated and a delay may occur due to processing congestion in the interconnect 7, the IO device controller 6, and the internal register unit 53. .
  • the address indicates the location of the register to be read or written in the IO controller or the IO device controller. Whether the register is in the IO controller or the IO device controller is determined by the address. rsv is a bit that is kept for future expansion.
  • the write request is 128-bit data including a 4-bit command, a 16-bit tag, a 4-bit rsv, a 40-bit address, and 64-bit data. Sent in cycles.
  • the 64-bit data is data written to a register specified by an address.
  • the input buffer unit 51 passes the data sent in the second cycle to the data buffer unit 56 together with the tag.
  • the input buffer unit 51 takes out the commands and addresses stored in the input buffer 51a in the order in which they are stored, and passes them to the distribution unit 52 together with the tags.
  • the input buffer unit 51 receives the corresponding data from the data buffer unit 56 and passes it to the distribution unit 52.
  • the distribution unit 52 performs a process of distributing the PIO request to the register unit 53 and the IO device controller 6. That is, the distribution unit 52 determines whether the register targeted for the PIO request is internal or in the IO device controller 6 based on the address received from the input buffer unit 51. The address and tag are passed to the register unit 53. On the other hand, when the register that is the target of the PIO request is in the IO device controller 6, the distribution unit 52 passes the command, address, and tag to the IO device controller 6.
  • the distribution unit 52 passes the data received from the input buffer unit 51 to the register unit 53 or the IO device controller 6 based on the address.
  • the register unit 53 includes a register 53a to be read from and written to by the CPU 2. Based on the command and address received from the input buffer unit 51, the register unit 53 reads data from the register 53a or stores data to the register 53a. Write.
  • the register unit 53 reads data from the register 53a, it passes the read data together with the command and tag to the arbitration unit 54 as PIO completion, and when the data is written to the register 53a, the register unit 53 receives the command and tag. Passed to the arbitration unit 54 as PIO completion.
  • FIG. 6 and FIG. 7 are diagrams showing an example of the packet format of PIO completion.
  • FIG. 6 shows read completion, which is data read completion from the IO controller 5 or IO device controller 6
  • FIG. 7 shows write completion, which is data write completion to the IO controller 5 or IO device controller 6.
  • the read completion is 128-bit data including a 4-bit command, a 16-bit tag, a 44-bit rsv, and 64-bit data, and is sent in two cycles.
  • the 64-bit data is data read from the register designated by the read request address.
  • the write completion is 64-bit data including a 4-bit command, a 16-bit tag, and a 44-bit rsv, and is sent in one cycle.
  • the register unit 53 After the PIO request is processed by the register unit 53 or the IO device controller 6, it is called PIO completion. 2 shows eight registers 53a, the register unit 53 can have any number of registers 53a.
  • the arbitrating unit 54 arbitrates the PIO completion transmitted from the register unit 53 or the IO device controller 6 and passes it to the output buffer unit 55.
  • the output buffer unit 55 stores the command included in the PIO completion received from the arbitration unit 54 in the output buffer 55a, and when the data is included in the PIO completion, passes the data to the data buffer unit 56 together with the tag.
  • the output buffer 55a has a maximum outstanding number of entries, and stores the command in the entry specified by the tag.
  • the output buffer unit 55 when the output buffer unit 55 becomes ready for transmission to the interconnect 7, it takes out the command from the output buffer 55a and returns it to the interconnect 7 together with the tag as PIO completion.
  • the output buffer unit 55 reads the data from the data buffer unit 56 and returns the data to the interconnect 7 together with the command and the tag.
  • the output buffer unit 55 retrieves commands from the output buffer 55a in the order of storage and sends them back to the interconnect 7.
  • the data buffer unit 56 receives data and a tag from the input buffer unit 51 or the output buffer unit 55, and stores the data in the entry specified by the tag in the data buffer 56a.
  • the data buffer unit 56 receives a tag from the input buffer unit 51 or the output buffer unit 55, reads data from an entry specified by the tag in the data buffer 56a, and passes the data to the input buffer unit 51 or the output buffer unit 55.
  • the IO controller 5 stores the write data and the read data in the data buffer 56a. Therefore, the IO controller 5 can halve the area required for storing data as compared with the case where write data is stored in the input buffer 51a and read data is stored in the output buffer 55a.
  • the data buffer 56a can be composed of an arbitrary storage element such as a flip-flop (FF), SRAM (Static RAM), register file or the like.
  • the data buffer 56a has a maximum outstanding number of entries. Although FIG. 2 shows the case where the maximum outstanding number is 4, the maximum outstanding number can be an arbitrary integer.
  • FIG. 8 is a flowchart illustrating the flow of processing by the IO controller 5 according to the embodiment. As shown in FIG. 8, the IO controller 5 receives a PIO request from the interconnect 7 (step S1).
  • the input buffer unit 51 of the IO controller 5 analyzes the command of the PIO request and stores the command and address in the input buffer 51a. In the case of a write request, the data is stored in the data buffer 56a (step S2). .
  • the distribution unit 52 determines whether or not the register indicated by the address is in the IO controller (step S3). As a result, if the register is not in the IO controller, the distribution unit 52 instructs the IO device controller 6 to perform processing, and the arbitrating unit 54 receives the PIO completion from the IO device controller 6 that has completed the processing (step S7). Then, the arbitrating unit 54 proceeds to step S8.
  • the register unit 53 determines whether the command of the PIO request is read or write (step S4). If it is a read, the register unit 53 reads from the register 53a and transmits a PIO completion with data to the arbitrating unit 54 (step S5). On the other hand, when the command of the PIO request is a write, the register unit 53 writes to the register 53a and transmits the no-data PIO completion to the arbitrating unit 54 (step S6).
  • the arbitration unit 54 arbitrates PIO completion (step S8), and the output buffer unit 55 analyzes the PIO completion command and stores the command in the output buffer 55a. The data is stored in 56a (step S9). Then, the output buffer unit 55 returns PIO completion to the interconnect 7 (step S10).
  • the input buffer unit 51 stores commands and addresses in the input buffer 51a, and stores write data in the data buffer 56a.
  • the output buffer unit 55 stores commands in the output buffer 55a, and stores read data in the data buffer 56a. That is, the input buffer unit 51 and the output buffer unit 55 share the data buffer 56a. Therefore, the IO controller 5 can halve the data storage area compared to the conventional case, and can reduce power consumption.
  • the input buffer unit 51, the output buffer unit 55, and the data buffer unit 56 enter the tag included in the PIO request when storing data in the input buffer 51a, the output buffer 55a, and the data buffer 56a, respectively.
  • the IO controller 5 can prevent the buffer from running out by providing the maximum outstanding number of entries in each buffer.
  • the distribution unit 52 distributes the PIO request to the IO device controller 6 and the own device based on the address included in the PIO request. Therefore, the CPU 2 can control the IO controller 5 and the IO device controller 6 in the same manner.

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Abstract

　入力バッファ部（５１）は、コマンド及びアドレスを入力バッファ（５１ａ）に格納し、ライトデータをデータバッファ（５６ａ）に格納する。また、出力バッファ部（５５）は、コマンドを出力バッファ（５５ａ）に格納し、リードデータをデータバッファ（５６ａ）に格納する。すなわち、入力バッファ部（５１）と出力バッファ部（５５）がデータバッファ（５６ａ）を共用する。また、入力バッファ部（５１）、出力バッファ部（５５）及びデータバッファ部（５６）は、それぞれ入力バッファ（５１ａ）、出力バッファ（５５ａ）及びデータバッファ（５６ａ）にデータを格納する場合に、ＰＩＯリクエストに含まれるタグをエントリ番号として使用する。

Description

データ転送装置、情報処理装置及びＩＯ制御方法
　本発明は、データ転送装置、情報処理装置及びＩＯ（Input　Output）制御方法に関する。
　情報処理装置では、ＣＰＵ（Central　Processing　Unit）は、ＰＩＯ（Programmable　Input　Output）を用いてＩＯコントローラ及びＩＯデバイスコントローラを制御する。ここで、ＩＯデバイスコントローラは、ＩＯ装置を制御する装置である。また、ＩＯコントローラは、ＩＯデバイスコントローラとＣＰＵ及びメモリーとを接続するホストバスブリッジであり、ＩＯデバイスコントローラとＣＰＵ及びメモリーとの間でデータを転送するデータ転送装置である。
　ＣＰＵは、ＩＯコントローラ及びＩＯデバイスコントローラを制御するためにＰＩＯリクエスト（ＰＩＯ　request）を発行し、ＰＩＯリクエストを処理したＩＯコントローラ及びＩＯデバイスコントローラからＰＩＯ完了（ＰＩＯ　completion）を受け取る。
　図９は、従来のＩＯコントローラの一例を示す図である。図９に示すように、ＩＯコントローラ９は、インターコネクト７を介してＣＰＵ２からＰＩＯリクエストを受信し、自装置又はＩＯデバイスコントローラ６によりＰＩＯリクエストを処理して、ＰＩＯ完了をインターコネクト７を介してＣＰＵ２に送信する。
　ＩＯコントローラ９は、入力バッファ部９１と、コマンド処理部９２と、出力バッファ部９３とを有する。入力バッファ部９１は、ＰＩＯリクエストを受信し、ＰＩＯリクエストに含まれるコマンド、アドレス及びデータを入力バッファ９１ａに格納する。
　ここで、コマンドは、ＰＩＯリクエストの種類を示し、例えば、ＰＩＯリクエストがリードリクエストであるかライトリクエストであるかを示す。アドレスは、リードするデータを記憶するレジスタ又はライトするデータの格納先のレジスタのアドレスを示す。データは、ＰＩＯリクエストがライトリクエストである場合のライトデータであり、ＰＩＯリクエストがリードリクエストである場合にはない。
　図９では、入力バッファ９１ａに、４つのコマンド0～コマンド3と、４つのアドレス0～アドレス3とが、それぞれ対応付けられて格納されている。また、コマンド0及びコマンド2は、対応するＰＩＯリクエストがライトリクエストであり、データ0及びデータ2が、それぞれコマンド0及びコマンド2に対応付けられて入力バッファ９１ａに格納されている。
　コマンド処理部９２は、入力バッファ部９１に格納されたコマンドを自装置又はＩＯデバイスコントローラ６により処理し、自装置又はＩＯデバイスコントローラ６が発行したＰＩＯ完了を出力バッファ部９３に渡す。
　出力バッファ部９３は、ＰＩＯ完了に含まれるコマンド及びデータを出力バッファ９３ａに格納する。そして、出力バッファ部９３は、出力バッファ９３ａに格納したコマンド及びデータをＰＩＯ完了としてホストに送信する。ここで、データは、ＰＩＯリクエストがリードリクエストである場合のリードデータであり、ＰＩＯリクエストがライトリクエストである場合にはない。
　図９では、出力バッファ９３ａに、４つのコマンド0～コマンド3が格納されている。また、コマンド1及びコマンド3は、対応するＰＩＯリクエストがリードリクエストであり、データ1及びデータ3が、それぞれコマンド1及びコマンド3に対応付けられて出力バッファ９３ａに格納されている。
　また、ホストとデバイスとの間でデータの転送を行うデータ転送装置が、転送を制御するシーケンスコントローラと、ホストとデバイスの間で転送されるデータを記憶するデータバッファとを備える従来技術がある（例えば、特許文献１参照。）。
特開２００８－２０４０４８号公報
　図９に示したように、ＰＩＯリクエストがリードリクエストである場合には、入力バッファ９１ａにはデータが格納されず、ＰＩＯリクエストがライトリクエストである場合には、出力バッファ９３ａにはデータが格納されない。したがって、入力バッファ９１ａと出力バッファ９３ａを合わせるとデータを格納するデータ領域は半分の領域が使用されない。
　また、ＣＰＵ２は、ＰＩＯ完了を受信していないＰＩＯリクエストの数が所定の数になるまでＰＩＯリクエストを発行するため、入力バッファ９１ａ及び出力バッファ９３ａは、ＣＰＵ２が発行するＰＩＯリクエストの所定の数分のエントリを備える。したがって、ＩＯコントローラ９には、ＣＰＵ２が発行するＰＩＯリクエストの所定の数分のデータ領域が使用されないため、無駄なデータ領域があるという問題がある。
　本発明は、１つの側面では、無駄なデータ領域をなくしたＩＯコントローラすなわちデータ転送装置を提供することを目的とする。
　本願の開示するデータ転送装置は、１つの態様において、ＩＯ装置を制御するＩＯデバイスコントローラと演算処理装置との間でデータを転送するデータ転送装置である。前記データ転送装置は、前記ＩＯデバイスコントローラ又は自装置へ書き込むライトデータ及び前記ＩＯデバイスコントローラ又は自装置から読み出したリードデータを記憶するデータバッファを有する。また、前記データ転送装置は、前記演算処理装置からライト要求を受信した際にライト要求を示すコマンドを入力バッファに格納すると共にライトデータを前記データバッファに格納する入力バッファ部を有する。また、前記データ転送装置は、前記演算処理装置からのリード要求に基づいて前記ＩＯデバイスコントローラ又は自装置から読み出されたリードデータを前記データバッファに格納すると共にリード要求を示すコマンドを出力バッファに格納する出力バッファ部を有する。
　１実施態様によれば、データ転送装置から無駄なデータ領域をなくすことができる。
図１は、実施例に係る情報処理装置の構成を示す図である。 図２は、ＩＯコントローラの構成を示す図である。 図３は、リードリクエストのパケットフォーマットの一例を示す図である。 図４は、ライトリクエストのパケットフォーマットの一例を示す図である。 図５は、コマンドの割り当て例を示す図である。 図６は、リード完了のパケットフォーマットの一例を示す図である。 図７は、ライト完了のパケットフォーマットの一例を示す図である。 図８は、実施例に係るＩＯコントローラによる処理のフローを示すフローチャートである。 図９は、従来のＩＯコントローラの一例を示す図である。
　以下に、本願の開示するデータ転送装置、情報処理装置及びＩＯ制御方法の実施例を図面に基づいて詳細に説明する。なお、この実施例は開示の技術を限定するものではない。
　まず、実施例に係る情報処理装置の構成について説明する。図１は、実施例に係る情報処理装置の構成を示す図である。図１に示すように、情報処理装置１は、ＣＰＵ２と、メモリーコントローラ３と、メモリー４と、ＩＯコントローラ５と、ＩＯデバイスコントローラ６と、インターコネクト７とを有する。
　ＣＰＵ２は、メモリー４に記憶されたプログラムを読み出して実行する中央処理装置である。メモリーコントローラ３は、メモリー４へのデータの書き込み、メモリー４からのプログラム及びデータの読み出しを制御する制御装置である。メモリー４は、プログラムやデータを記憶するＲＡＭ（Random　Access　Memory）である。
　ＩＯコントローラ５は、ＣＰＵ２及びメモリー４とＩＯデバイスコントローラ６とを接続するホストバスブリッジであり、ＣＰＵ２及びメモリー４とＩＯデバイスコントローラ６との間でデータを転送するデータ転送装置である。
　ＩＯコントローラ５は、ＩＯデバイスコントローラ６又は自装置からのデータの読み出し、及び、ＩＯデバイスコントローラ６又は自装置へのデータの書き込みを制御する。ＩＯコントローラ５は、インターコネクト７経由でＣＰＵ２からＰＩＯリクエストを受信し、ＰＩＯリクエストで要求された処理を完了すると、ＣＰＵ２にＰＩＯ完了を返信する。
　ＩＯデバイスコントローラ６は、ＩＯデバイスを制御する制御装置であり、例えば、ハードディスクコントローラ、ＬＡＮ（Local　Area　Network）コントローラである。インターコネクト７は、ＣＰＵ２とメモリーコントローラ３とＩＯコントローラ５とを相互に接続する装置である。
　ＣＰＵ２、メモリーコントローラ３、ＩＯコントローラ５、ＩＯデバイスコントローラ６及びインターコネクト７は、ＳｏＣ（System　on　Chip）に含まれ、チップの内部バスによって接続される。
　次に、ＩＯコントローラ５の構成について説明する。図２は、ＩＯコントローラ５の構成を示す図である。図２に示すように、ＩＯコントローラ５は、入力バッファ部５１と、振り分け部５２と、レジスタ部５３と、調停部５４と、出力バッファ部５５と、データバッファ部５６とを有する。
　入力バッファ部５１は、ＣＰＵ２が発行したＰＩＯリクエストをインターコネクト７経由で受け取り、ＰＩＯリクエストに含まれるコマンド及びアドレスを入力バッファ５１ａに格納する。
　図３及び図４は、ＰＩＯリクエストのパケットフォーマットの一例を示す図である。図３は、ＩＯコントローラ５又はＩＯデバイスコントローラ６からのデータ読み出し要求であるリードリクエストを示し、図４は、ＩＯコントローラ５又はＩＯデバイスコントローラ６へのデータ書き込み要求であるライトリクエストを示す。また、図３及び図４において、［ｎ：０］は、ビット０からビットｎまでのｎ＋１ビットであることを示す。
　図３に示すように、リードリクエストは、４ビットのコマンドと、１６ビットのタグと、４ビットのｒｓｖと、４０ビットのアドレスを含む６４ビットデータであり、１サイクルで送られる。
　コマンドは、パケットがＰＩＯリクエストであるかＰＩＯ完了であるか、及び、パケットがリードに関するものであるかライトに関するものであるかを示す。図５は、コマンドの割り当て例を示す図である。図５に示すように、「００００」はパケットがリードリクエストであることを示し、「００１１」はパケットがライトリクエストであることを示し、「１００１」はパケットがリード完了であることを示し、「１０１０」はパケットがライト完了であることを示す。
　他の値は、reserved、すなわち将来の拡張用にキープされている。また、リードリクエスト及びライト完了には付属するデータはなく、ライトリクエスト及びリード完了には付属するデータがある。
　コマンド[３:０]のビット０はデータの有無を示し、ビット１はリードであるかライトであるかを示し、ビット３はリクエストであるか完了であるかを示す。ＩＯコントローラ５は、このビットの割り当てを用いてデータの有無などを判断する。
　タグは、ＰＩＯリクエストごとに割り当てられるユニークな識別子である。タグはＤＭＡ（Direct　Memory　Access）リクエストとパケットフォーマットを揃えるために１６ビットのビット幅を有する。
　タグは、リードリクエストとライトリクエストごとに別個の割当空間を有するものではなく、リードリクエストとライトリクエストで同じ割当空間を共有している。すなわち、同じタグを有する異なるＰＩＯリクエストは、リードリクエストとライトリクエストの両方を含めて、存在しない。
　そこで、ＩＯコントローラ５は、インターコネクト７から受信したＰＩＯリクエストを入力バッファ５１ａに格納するときのエントリ番号及びＰＩＯ完了を返信するときの出力バッファに格納するときのエントリ番号としてタグを使用する。なお、出力バッファについては後述する。
　ＣＰＵ２は、ＰＩＯ完了を受信していないＰＩＯリクエストの数が一定数になるまでＰＩＯリクエストを発行する。この一定数を、ここでは、ＰＩＯの最大outstanding数と呼ぶこととする。
　入力バッファ部５１は、デッドロックを排除するためと、インターコネクト７、ＩＯデバイスコントローラ６、内部のレジスタ部５３での処理の混雑により遅延が発生する可能性があるため、最大outstanding数のエントリを有する。
　アドレスは、ＩＯコントローラ内又はＩＯデバイスコントローラ内でリード又はライトの対象となるレジスタの場所を示す。アドレスによりレジスタがＩＯコントローラ内にあるのかＩＯデバイスコントローラ内にあるのかが判定される。ｒｓｖは、将来の拡張用にキープされているビットである。
　また、図４に示すように、ライトリクエストは、４ビットのコマンドと、１６ビットのタグと、４ビットのｒｓｖと、４０ビットのアドレスと、６４ビットのデータを含む１２８ビットデータであり、２サイクルで送られる。６４ビットのデータは、アドレスで指定されるレジスタに書き込まれるデータである。
　図２に戻って、入力バッファ部５１は、ＰＩＯリクエストがライトリクエストである場合には、２サイクル目で送られてくるデータをタグと共にデータバッファ部５６に渡す。また、入力バッファ部５１は、入力バッファ５１ａに格納したコマンド及びアドレスを格納した順番で取り出し、振り分け部５２にタグと共に渡す。このとき、ＰＩＯリクエストがライトリクエストである場合には、入力バッファ部５１は、データバッファ部５６から対応するデータを受け取り、振り分け部５２に渡す。
　振り分け部５２は、ＰＩＯリクエストをレジスタ部５３とＩＯデバイスコントローラ６に振り分ける処理を行う。すなわち、振り分け部５２は、入力バッファ部５１から受け取ったアドレスに基づいてＰＩＯリクエストの対象となるレジスタが内部にあるかＩＯデバイスコントローラ６にあるかを判定し、内部にある場合には、コマンドとアドレスとタグをレジスタ部５３に渡す。一方、ＰＩＯリクエストの対象となるレジスタがＩＯデバイスコントローラ６にある場合には、振り分け部５２は、コマンドとアドレスとタグをＩＯデバイスコントローラ６に渡す。
　また、ＰＩＯリクエストがライトリクエストである場合には、振り分け部５２は、入力バッファ部５１から受け取ったデータをアドレスに基づいてレジスタ部５３又はＩＯデバイスコントローラ６に渡す。
　レジスタ部５３は、ＣＰＵ２から読み出しの対象及び書き込みの対象となるレジスタ５３ａを有し、入力バッファ部５１から受け取ったコマンド及びアドレスに基づいて、レジスタ５３ａからのデータの読み出し又はレジスタ５３ａへのデータの書き込みを行う。
　また、レジスタ部５３は、レジスタ５３ａからデータを読み出した場合には、読み出したデータをコマンド及びタグと共にＰＩＯ完了として調停部５４に渡し、レジスタ５３ａへデータを書き込んだ場合には、コマンド及びタグをＰＩＯ完了として調停部５４に渡す。
　図６及び図７は、ＰＩＯ完了のパケットフォーマットの一例を示す図である。図６は、ＩＯコントローラ５又はＩＯデバイスコントローラ６からのデータ読み出し完了であるリード完了を示し、図７は、ＩＯコントローラ５又はＩＯデバイスコントローラ６へのデータ書き込み完了であるライト完了を示す。
　図６に示すように、リード完了は、４ビットのコマンドと、１６ビットのタグと、４４ビットのｒｓｖと、６４ビットのデータを含む１２８ビットデータであり、２サイクルで送られる。６４ビットのデータは、リードリクエストのアドレスで指定されたレジスタから読み出されたデータである。また、図７に示すように、ライト完了は、４ビットのコマンドと、１６ビットのタグと、４４ビットのｒｓｖを含む６４ビットデータであり、１サイクルで送られる。
　ＰＩＯリクエストは、レジスタ部５３又はＩＯデバイスコントローラ６で処理された後はＰＩＯ完了と呼ばれる。なお、図２では、８個のレジスタ５３ａを示すが、レジスタ部５３は任意の数のレジスタ５３ａを有することができる。
　調停部５４は、レジスタ部５３又はＩＯデバイスコントローラ６から送信されたＰＩＯ完了を調停して、出力バッファ部５５に渡す。
　出力バッファ部５５は、調停部５４から受け取ったＰＩＯ完了に含まれるコマンドを出力バッファ５５ａに格納し、ＰＩＯ完了にデータが含まれる場合には、データをデータバッファ部５６にタグと共に渡す。出力バッファ５５ａは、最大outstanding数のエントリを有し、タグで指定されるエントリにコマンドを格納する。
　また、出力バッファ部５５は、インターコネクト７に送信可能になったときに、出力バッファ５５ａからコマンドを取り出し、タグと共にＰＩＯ完了としてインターコネクト７に返信する。出力バッファ部５５は、コマンドがリードである場合には、データバッファ部５６からデータを読み出して、コマンド及びタグと共にデータをインターコネクト７に返信する。出力バッファ部５５は、格納した順番に出力バッファ５５ａからコマンドを取り出してインターコネクト７に返信する。
　データバッファ部５６は、入力バッファ部５１又は出力バッファ部５５からデータ及びタグを受け取り、データバッファ５６ａの中でタグで指定されるエントリにデータを格納する。
　また、データバッファ部５６は、入力バッファ部５１又は出力バッファ部５５からタグを受け取り、データバッファ５６ａの中のタグで指定されるエントリからデータを読み出して入力バッファ部５１又は出力バッファ部５５に渡す。
　このように、ＩＯコントローラ５は、ライトデータとリードデータをデータバッファ５６ａに格納する。したがって、ライトデータを入力バッファ５１ａに格納してリードデータを出力バッファ５５ａに格納する場合と比較して、ＩＯコントローラ５は、データの格納に必要な領域を半減することができる。
　なお、データバッファ５６ａは、フリップフロップ（ＦＦ）、ＳＲＡＭ（Static　ＲＡＭ）、レジスタファイル等の任意の記憶素子で構成することができる。また、データバッファ５６ａは最大outstanding数のエントリを有する。図２では、最大outstanding数が４である場合を示したが、最大outstanding数は任意の整数とすることができる。
　次に、実施例に係るＩＯコントローラ５による処理のフローについて説明する。図８は、実施例に係るＩＯコントローラ５による処理のフローを示すフローチャートである。図８に示すように、ＩＯコントローラ５は、ＰＩＯリクエストをインターコネクト７から受信する（ステップＳ１）。
　そして、ＩＯコントローラ５の入力バッファ部５１が、ＰＩＯリクエストのコマンドを解析して、コマンド、アドレスを入力バッファ５１ａに格納し、ライトリクエストの場合は、データをデータバッファ５６ａに格納する（ステップＳ２）。
　そして、振り分け部５２が、アドレスの示すレジスタがＩＯコントローラ内か否かを判定する（ステップＳ３）。その結果、レジスタがＩＯコントローラ内でない場合には、振り分け部５２はＩＯデバイスコントローラ６に処理を指示し、処理を完了したＩＯデバイスコントローラ６から調停部５４がＰＩＯ完了を受信する（ステップＳ７）。そして、調停部５４は、ステップＳ８に進む。
　一方、アドレスの示すレジスタがＩＯコントローラ内である場合には、レジスタ部５３がＰＩＯリクエストのコマンドがリード又はライトかを判定する（ステップＳ４）。そして、リードである場合には、レジスタ部５３は、レジスタ５３ａからリードし、データ付きＰＩＯ完了を調停部５４に送信する（ステップＳ５）。一方、ＰＩＯリクエストのコマンドがライトである場合には、レジスタ部５３は、レジスタ５３ａへライトし、データ無しＰＩＯ完了を調停部５４に送信する（ステップＳ６）。
　そして、調停部５４は、ＰＩＯ完了を調停し（ステップＳ８）、出力バッファ部５５が、ＰＩＯ完了のコマンドを解析して、コマンドを出力バッファ５５ａに格納し、リードリクエストの場合はデータをデータバッファ５６ａに格納する（ステップＳ９）。そして、出力バッファ部５５は、ＰＩＯ完了をインターコネクト７に返信する（ステップＳ１０）。
　上述してきたように、実施例では、入力バッファ部５１は、コマンド及びアドレスを入力バッファ５１ａに格納し、ライトデータをデータバッファ５６ａに格納する。また、出力バッファ部５５は、コマンドを出力バッファ５５ａに格納し、リードデータをデータバッファ５６ａに格納する。すなわち、入力バッファ部５１と出力バッファ部５５がデータバッファ５６ａを共用する。したがって、ＩＯコントローラ５は、従来と比較してデータ格納領域を半減することができ、消費電力を低減することができる。
　また、実施例では、入力バッファ部５１、出力バッファ部５５及びデータバッファ部５６は、それぞれ入力バッファ５１ａ、出力バッファ５５ａ及びデータバッファ５６ａにデータを格納する場合に、ＰＩＯリクエストに含まれるタグをエントリ番号として使用する。したがって、ＩＯコントローラ５は、最大outstanding数のエントリを各バッファに設けることにより、バッファに空きがなくなることを防ぐことができる。
　また、実施例では、振り分け部５２がＰＩＯリクエストに含まれるアドレスに基づいてＰＩＯリクエストをＩＯデバイスコントローラ６と自装置に振り分ける。したがって、ＣＰＵ２は、ＩＯコントローラ５とＩＯデバイスコントローラ６を同じように制御することができる。
　　１　　情報処理装置
　　２　　ＣＰＵ
　　３　　メモリーコントローラ
　　４　　メモリー
　　５，９　　ＩＯコントローラ
　　６　　ＩＯデバイスコントローラ
　　７　　インターコネクト
　５１，９１　　入力バッファ部
　５１ａ　　入力バッファ
　５２　　振り分け部
　５３　　レジスタ部
　５３ａ　　レジスタ
　５４　　調停部
　５５，９３　　出力バッファ部
　５５ａ　　出力バッファ
　５６　　データバッファ部
　５６ａ　　データバッファ
　９２　　コマンド処理部

Claims (5)

  1. 　ＩＯ装置を制御するＩＯデバイスコントローラと演算処理装置との間でデータを転送するデータ転送装置において、
    　前記ＩＯデバイスコントローラ又は自装置へ書き込むライトデータ及び前記ＩＯデバイスコントローラ又は自装置から読み出したリードデータを記憶するデータバッファと、
    　前記演算処理装置からライト要求を受信した際にライト要求を示すコマンドを入力バッファに格納すると共にライトデータを前記データバッファに格納する入力バッファ部と、
    　前記演算処理装置からのリード要求に基づいて前記ＩＯデバイスコントローラ又は自装置から読み出されたリードデータを前記データバッファに格納すると共にリード要求を示すコマンドを出力バッファに格納する出力バッファ部と
    　を有することを特徴とするデータ転送装置。
  2. 　前記ライト要求及び前記リード要求は、各要求を一意に識別するタグを含み、
    　前記入力バッファ部は、前記入力バッファにコマンドを格納する場合及び前記データバッファにライトデータを格納する場合に前記タグに基づく位置に格納し、
    　前記出力バッファ部は、前記出力バッファにコマンドを格納する場合及び前記データバッファにリードデータを格納する場合に前記タグに基づく位置に格納することを特徴とする請求項１に記載のデータ転送装置。
  3. 　前記ライト要求及び前記リード要求を当該データ転送装置内の記憶部に対する要求と当該データ転送装置外の装置に対する要求とに振り分ける振分部と、
    　当該データ転送装置内の記憶部に対する要求についての処理の完了と当該データ転送装置外の装置に対する要求についての処理の完了とを調停する調停部とをさらに備え、
    　前記入力バッファ部は、前記ライト要求が処理される際に前記データバッファからライトデータを取り出して前記振分部に渡し、
    　前記出力バッファ部は、前記リード要求が処理された後に前記調停部からリードデータを受け取って前記データバッファに格納することを特徴とする請求項１または２に記載のデータ転送装置。
  4. 　プログラムを記憶する記憶装置と、前記記憶装置からプログラムを読み出して実行する演算処理装置と、ＩＯ装置を制御するＩＯデバイスコントローラと、前記演算処理装置と前記ＩＯデバイスコントローラとの間でデータを転送するデータ転送装置とを有する情報処理装置において、
    　前記データ転送装置は、
    　前記ＩＯデバイスコントローラ又は自装置へ書き込むライトデータ及び前記ＩＯデバイスコントローラ又は自装置から読み出したリードデータを記憶するデータバッファと、
    　前記演算処理装置からライト要求を受信した際にライト要求を示すコマンドを入力バッファに格納すると共にライトデータを前記データバッファに格納する入力バッファ部と、
    　前記演算処理装置からのリード要求に基づいて前記ＩＯデバイスコントローラ又は自装置から読み出されたリードデータを前記データバッファに格納すると共にリード要求を示すコマンドを出力バッファに格納する出力バッファ部と
    　を有することを特徴とする情報処理装置。
  5. 　ＩＯ装置を制御するＩＯデバイスコントローラと演算処理装置との間でデータを転送するデータ転送装置によるＩＯ制御方法において、
    　前記演算処理装置からライト要求を受信した際にライト要求を示すコマンドを入力バッファに格納すると共にライトデータをデータバッファに格納し、
    　前記演算処理装置からのリード要求に基づいて前記ＩＯデバイスコントローラ又は自装置から読み出されたリードデータを前記データバッファに格納すると共にリード要求を示すコマンドを出力バッファに格納する
    　処理を前記データ転送装置が実行することを特徴とするＩＯ制御方法。
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