JP6552109B2 - 制御装置、インバータ、制御方法及びプログラム - Google Patents
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Description
本発明は、制御装置、インバータ、制御方法及びプログラムに関する。
空気調和機（空調機）には、主として、圧縮機を自在に駆動するための駆動用交流電力を生成する電力変換回路であるインバータが搭載されている。
インバータには、大電力を取扱うＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などの高電力向けのスイッチング素子が広く用いられている。このようなインバータは、例えば、２つのスイッチング素子が交互に負荷を駆動するハーフブリッジ回路の形態で利用される。更に、上記のようなインバータは、マイコン等の制御装置を用いて、パルス幅変調（ＰＷＭ：Pulse Width Modulation）制御により駆動されることが多い。
インバータには、大電力を取扱うＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などの高電力向けのスイッチング素子が広く用いられている。このようなインバータは、例えば、２つのスイッチング素子が交互に負荷を駆動するハーフブリッジ回路の形態で利用される。更に、上記のようなインバータは、マイコン等の制御装置を用いて、パルス幅変調（ＰＷＭ：Pulse Width Modulation）制御により駆動されることが多い。
２つのスイッチング素子が交互にオン・オフを繰り返し動作するハーフブリッジ回路では、負荷（モータ）、引き回し配線等に寄生するインダクタンス成分に起因して、一時的にＶＳ電圧（負荷駆動電圧）がＧＮＤ電位（接地電位）より低い電位に落ち込む現象（負電圧サージ）が知られている。
この負電圧サージは、制御装置におけるパルス幅変調制御の誤動作を引き起こすばかりでなく、過電圧の印加に伴い制御装置の故障を招き得ることが知られている。
この負電圧サージは、制御装置におけるパルス幅変調制御の誤動作を引き起こすばかりでなく、過電圧の印加に伴い制御装置の故障を招き得ることが知られている。
負電圧サージの抑制を試みる手段は種々検討されている（特許文献１〜３参照）。例えば、特許文献１には、ＣＯＭ端子（ＧＮＤに接続される端子）からＶＳ端子（ＶＳ電圧配線に接続される端子）に向けて順方向となるようにクランプダイオードを接続する手法が開示されている。
別途の素子としてクランプダイオードを追加する場合、実装の態様によっては、電子部品の規格に準ずるための沿面距離や実装面積等の確保が必要となるため、当該クランプダイオードは、制御装置、スイッチング素子から離れた位置に配置され得る。そうすると、制御装置、スイッチング素子からクランプダイオードまでの配線長が長くなり、負電圧サージに対する十分な抑制効果が期待できない場合がある。また、クランプダイオードの追加に伴い、基板面積の増大、製造コストの増大を招く。
本発明は、上記課題に鑑みてなされたものであって、その目的は、別途の素子を追加することなく、負電圧サージに基づく誤動作の発生を抑制することができる制御装置、インバータ、制御方法及びプログラムを提供することにある。
本発明の一態様は、インバータのパルス幅変調制御を行う制御装置であって、キャリア周期ごとに出力すべき指令信号のパルス幅を示すパルス幅演算値を算出するパルス幅演算部と、前記キャリア周期ごとに、当該キャリア周期における開始側オフ期間と終了側オフ期間とが一致するように、前記パルス幅演算値に示されるパルス幅の前記指令信号を出力する信号出力部と、を備え、前記信号出力部は、オフ期間リミット値を、前記指令信号がオフした時点から、当該指令信号に基づいて動作するスイッチング素子のオフ動作に伴って発生する負電圧サージが回復するまでの期間とし、パルス幅上限値を前記キャリア周期から前記オフ期間リミット値に基づく値を差し引いた値として、前記パルス幅演算値が前記パルス幅上限値よりも大きい場合には、前記パルス幅演算値に代えて、前記パルス幅上限値に示されるパルス幅の前記指令信号を出力する制御装置である。
また、本発明の一態様によれば、前記パルス幅上限値を、前記キャリア周期から前記オフ期間リミット値の二倍を差し引いてなる値とする。
また、本発明の一態様によれば、前記信号出力部は、更に、前記パルス幅演算値が前記キャリア周期に一致する場合には、前記パルス幅上限値に代えて、前記キャリア周期に一致する前記パルス幅演算値に示されるパルス幅の前記指令信号を出力する。
また、本発明の一態様によれば、前記信号出力部は、更に、前記パルス幅演算値が所定のパルス幅下限値よりも小さい場合には、当該パルス幅演算値に代えて、前記パルス幅下限値に示されるパルス幅の前記指令信号を出力する。
また、本発明の一態様によれば、上述の制御装置は、前記指令信号のパルス幅に基づいて、前記インバータに流れるインバータ電流の計測値が正常か否かを判定するとともに、前記インバータ電流の計測値が異常であると判定した場合には、前記パルス幅上限値を下げるリミット値学習部を更に備える。
また、本発明の一態様によれば、前記リミット値学習部は、前記インバータ電流の計測値が正常であると判定した場合には、前記パルス幅上限値を上げる。
また、本発明の一態様によれば、上述の制御装置は、前記パルス幅上限値を、前記インバータに流れるインバータ電流の計測値に応じた値に設定するリミット値設定部を更に備える。
また、本発明の一態様は、上述の制御装置と、前記制御装置からの前記指令信号に基づいてスイッチング素子を駆動するスイッチング素子駆動回路と、前記スイッチング素子と、を備えるインバータである。
また、本発明の一態様によれば、前記制御装置、前記スイッチング素子駆動回路、及び、前記スイッチング素子は、それぞれ別のＩＣパッケージで実装されている。
また、本発明の一態様は、インバータのパルス幅変調制御を行うための制御方法であって、キャリア周期ごとに出力すべき指令信号のパルス幅を示すパルス幅演算値を算出するパルス幅演算ステップと、前記キャリア周期ごとに、当該キャリア周期における開始側オフ期間と終了側オフ期間とが一致するように、前記パルス幅演算値に示されるパルス幅の前記指令信号を出力する信号出力ステップと、を有し、前記信号出力ステップにおいて、オフ期間リミット値を、前記指令信号がオフした時点から、当該指令信号に基づいて動作するスイッチング素子のオフ動作に伴って発生する負電圧サージが回復するまでの期間とし、パルス幅上限値を前記キャリア周期から前記オフ期間リミット値に基づく値を差し引いた値として、前記パルス幅演算値が前記パルス幅上限値よりも大きい場合には、前記パルス幅演算値に代えて、前記パルス幅上限値に示されるパルス幅の前記指令信号を出力する制御方法である。
また、本発明の一態様は、インバータのパルス幅変調制御を行う制御装置を、キャリア周期ごとに出力すべき指令信号のパルス幅を示すパルス幅演算値を算出するパルス幅演算部、前記キャリア周期ごとに、当該キャリア周期における開始側オフ期間と終了側オフ期間とが一致するように、前記パルス幅演算値に示されるパルス幅の前記指令信号を出力する信号出力部、して機能させ、前記信号出力部は、オフ期間リミット値を、前記指令信号がオフした時点から、当該指令信号に基づいて動作するスイッチング素子のオフ動作に伴って発生する負電圧サージが回復するまでの期間とし、パルス幅上限値を前記キャリア周期から前記オフ期間リミット値に基づく値を差し引いた値として、前記パルス幅演算値が前記パルス幅上限値よりも大きい場合には、前記パルス幅演算値に代えて、前記パルス幅上限値に示されるパルス幅の前記指令信号を出力するプログラムである。
上述の制御装置、インバータ、制御方法及びプログラムによれば、別途の素子を追加することなく、負電圧サージに基づく誤動作の発生を抑制することができる。
＜第１の実施形態＞
以下、第１の実施形態に係るインバータについて、図１〜図６を参照しながら説明する。
以下、第１の実施形態に係るインバータについて、図１〜図６を参照しながら説明する。
（インバータの回路構成）
図１は、第１の実施形態に係るインバータの回路構成を示す図である。
図１に示すインバータ１は、図示しないコンバータ（交流−直流電力変換回路）から出力される直流電力を、負荷であるモータ２（圧縮機モータ）を所望に駆動させるための三相交流電力に変換して出力する電力変換回路である。
図１は、第１の実施形態に係るインバータの回路構成を示す図である。
図１に示すインバータ１は、図示しないコンバータ（交流−直流電力変換回路）から出力される直流電力を、負荷であるモータ２（圧縮機モータ）を所望に駆動させるための三相交流電力に変換して出力する電力変換回路である。
図１に示すように、インバータ１は、ＣＰＵ１０（制御装置）と、３個の高耐圧ＩＣ１１０、１１１、１１２（スイッチング素子駆動回路）と、スイッチング素子ＩＣ１２と、を備えている。
なお、本実施形態においては、ＣＰＵ１０と、３個の高耐圧ＩＣ１１０、１１１、１１２と、スイッチング素子ＩＣ１２とは、それぞれ別々のＩＣパッケージで一つ又は複数の回路基板上に実装される。
なお、本実施形態においては、ＣＰＵ１０と、３個の高耐圧ＩＣ１１０、１１１、１１２と、スイッチング素子ＩＣ１２とは、それぞれ別々のＩＣパッケージで一つ又は複数の回路基板上に実装される。
ＣＰＵ１０（制御装置）は、インバータ１の動作全体を制御するプロセッサＩＣ（Integrated circuit）であって、例えば、汎用のマイコン等が用いられる。ＣＰＵ１０は、パルス幅変調制御（以下、「ＰＷＭ制御」とも記載する）に基づく指令信号を出力し、後述する高耐圧ＩＣ１１０、１１１、１１２を通じて、高耐圧スイッチング素子（スイッチング素子１２０Ｈ、１２０Ｌ等）のオン／オフ制御を行う。
ＣＰＵ１０の具体的な機能及び処理の流れについては後述する。
ＣＰＵ１０の具体的な機能及び処理の流れについては後述する。
高耐圧ＩＣ１１０、１１１、１１２（スイッチング素子駆動回路）は、後述するスイッチング素子１２０Ｈ、１２０Ｌ等を駆動させるための高耐圧ＩＣ（ＨＶＩＣ：High Voltage IC）である。高耐圧ＩＣ１１０は、ＣＰＵ１０から入力された指令信号を、スイッチング素子１２０Ｈ、１２０Ｌ等を駆動するための駆動用信号に変換して出力する。３個の高耐圧ＩＣ１１０、１１１、１１２は、それぞれ、モータ２に向けて出力する三相交流電力の各相に対応して設けられている。
スイッチング素子ＩＣ１２は、６個のスイッチング素子１２０Ｈ、１２０Ｌ、１２１Ｈ、１２１Ｌ、１２２Ｈ、１２２Ｌを有してなるＩＣである。スイッチング素子１２０Ｈ、１２０Ｌ、１２１Ｈ、１２１Ｌ、１２２Ｈ、１２２Ｌは、高電力を取扱うことができる半導体素子（パワートランジスタ）であって、例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）である。
スイッチング素子ＩＣ１２の入力端子ＶＢＵＳは、直流電圧Ｖｂｕｓの出力源（図示しないコンバータ）と接続される。スイッチング素子ＩＣ１２の入力端子Ｇは、接地電位（０Ｖ）を与える接地点ＧＮＤと接続される。なお、直流電圧Ｖｂｕｓは、例えば、ＤＣ６００Ｖ等とされる。
スイッチング素子１２０Ｈ及びスイッチング素子１２０Ｌは、直流電圧Ｖｂｕｓの出力源と接地点ＧＮＤとの間に直列に接続され、ハーフブリッジ回路を構成している。スイッチング素子１２０Ｈは、当該ハーフブリッジ回路の高電位側（ハイサイド）におけるスイッチング動作（オン／オフ動作）を行い、スイッチング素子１２０Ｌは、ハーフブリッジ回路の低電位側（ローサイド）におけるスイッチング動作を行う。
スイッチング素子１２１Ｈとスイッチング素子１２１Ｌ、及び、スイッチング素子１２２Ｈ及びスイッチング素子１２２Ｌも、それぞれ、スイッチング素子１２０Ｈ及びスイッチング素子１２０Ｌと同様のハーフブリッジ回路を構成する。３個のハーフブリッジ回路は、それぞれ、モータ２に向けて出力する三相交流電力の各相に対応して設けられている。
スイッチング素子ＩＣ１２の入力端子ＶＢＵＳは、直流電圧Ｖｂｕｓの出力源（図示しないコンバータ）と接続される。スイッチング素子ＩＣ１２の入力端子Ｇは、接地電位（０Ｖ）を与える接地点ＧＮＤと接続される。なお、直流電圧Ｖｂｕｓは、例えば、ＤＣ６００Ｖ等とされる。
スイッチング素子１２０Ｈ及びスイッチング素子１２０Ｌは、直流電圧Ｖｂｕｓの出力源と接地点ＧＮＤとの間に直列に接続され、ハーフブリッジ回路を構成している。スイッチング素子１２０Ｈは、当該ハーフブリッジ回路の高電位側（ハイサイド）におけるスイッチング動作（オン／オフ動作）を行い、スイッチング素子１２０Ｌは、ハーフブリッジ回路の低電位側（ローサイド）におけるスイッチング動作を行う。
スイッチング素子１２１Ｈとスイッチング素子１２１Ｌ、及び、スイッチング素子１２２Ｈ及びスイッチング素子１２２Ｌも、それぞれ、スイッチング素子１２０Ｈ及びスイッチング素子１２０Ｌと同様のハーフブリッジ回路を構成する。３個のハーフブリッジ回路は、それぞれ、モータ２に向けて出力する三相交流電力の各相に対応して設けられている。
ＣＰＵ１０が出力端子Ｈｓｉｇ１、Ｌｓｉｇ１から出力する各指令信号（ＰＷＭ制御に基づく指令信号）は、それぞれ、高耐圧ＩＣ１１０の入力端子Ｈｉｎ、Ｌｉｎに入力される。高耐圧ＩＣ１１０は、ＣＰＵ１０から入力された指令信号を、スイッチング素子ＩＣ１２内部におけるスイッチング素子１２０Ｈ、１２０Ｌを駆動するための駆動用信号に変換する。ここで、駆動用信号とは、入力された指令信号の電圧レベルが、スイッチング素子１２０Ｈ、１２０Ｌをオン／オフ制御可能なゲート電圧レベルにまで引き上げられてなる信号である。
高耐圧ＩＣ１１０は、スイッチング素子１２０Ｈ（ハーフブリッジ回路高電位側）を駆動するための駆動用信号を出力端子ＨＯから出力する。また、高耐圧ＩＣ１１０は、スイッチング素子１２０Ｌ（ハーフブリッジ回路低電位側）を駆動するための駆動用信号を出力端子ＬＯから出力する。
高耐圧ＩＣ１１０の出力端子ＨＯから出力された駆動用信号は、スイッチング素子ＩＣ１２の入力端子ＨＰ１に入力される。また、高耐圧ＩＣ１１０の出力端子ＬＯから出力された駆動用信号は、スイッチング素子ＩＣ１２の入力端子ＬＰ１に入力される。入力端子ＨＰ１に入力された駆動用信号は、ハーフブリッジ回路高電位側のスイッチング素子１２０Ｈを駆動する。また、入力端子ＬＰ１に入力された駆動用信号は、ハーフブリッジ回路低電位側のスイッチング素子１２０Ｌを駆動する。スイッチング素子１２０Ｈ、１２０Ｌは、それぞれ、入力端子ＨＰ１、ＬＰ１に入力された各駆動用信号をゲート入力としてオン／オフ動作する。
スイッチング素子１２０Ｈ及びスイッチング素子１２０Ｌで構成されるハーフブリッジ回路は、三相交流電力のうちの一つの相（Ｕ相）に対応する交流電力を生成し、出力端子Ｖｕを通じてモータ２に向けて出力する。
高耐圧ＩＣ１１０は、スイッチング素子１２０Ｈ（ハーフブリッジ回路高電位側）を駆動するための駆動用信号を出力端子ＨＯから出力する。また、高耐圧ＩＣ１１０は、スイッチング素子１２０Ｌ（ハーフブリッジ回路低電位側）を駆動するための駆動用信号を出力端子ＬＯから出力する。
高耐圧ＩＣ１１０の出力端子ＨＯから出力された駆動用信号は、スイッチング素子ＩＣ１２の入力端子ＨＰ１に入力される。また、高耐圧ＩＣ１１０の出力端子ＬＯから出力された駆動用信号は、スイッチング素子ＩＣ１２の入力端子ＬＰ１に入力される。入力端子ＨＰ１に入力された駆動用信号は、ハーフブリッジ回路高電位側のスイッチング素子１２０Ｈを駆動する。また、入力端子ＬＰ１に入力された駆動用信号は、ハーフブリッジ回路低電位側のスイッチング素子１２０Ｌを駆動する。スイッチング素子１２０Ｈ、１２０Ｌは、それぞれ、入力端子ＨＰ１、ＬＰ１に入力された各駆動用信号をゲート入力としてオン／オフ動作する。
スイッチング素子１２０Ｈ及びスイッチング素子１２０Ｌで構成されるハーフブリッジ回路は、三相交流電力のうちの一つの相（Ｕ相）に対応する交流電力を生成し、出力端子Ｖｕを通じてモータ２に向けて出力する。
また、ＣＰＵ１０が出力端子Ｈｓｉｇ２、Ｌｓｉｇ２から出力する各指令信号は、それぞれ、高耐圧ＩＣ１１１の入力端子Ｈｉｎ、Ｌｉｎに入力される。高耐圧ＩＣ１１１は、ＣＰＵ１０から入力された指令信号を、スイッチング素子ＩＣ１２内部におけるスイッチング素子１２１Ｈ、１２１Ｌを駆動するための駆動用信号に変換する。
高耐圧ＩＣ１１１は、スイッチング素子１２１Ｈを駆動するための駆動用信号を出力端子ＨＯから出力する。また、高耐圧ＩＣ１１１は、スイッチング素子１２１Ｌを駆動するための駆動用信号を出力端子ＬＯから出力する。
高耐圧ＩＣ１１１の出力端子ＨＯから出力された駆動用信号は、スイッチング素子ＩＣ１２の入力端子ＨＰ２に入力される。また、高耐圧ＩＣ１１１の出力端子ＬＯから出力された駆動用信号は、スイッチング素子ＩＣ１２の入力端子ＬＰ２に入力される。入力端子ＨＰ２に入力された駆動用信号は、ハーフブリッジ回路高電位側のスイッチング素子１２１Ｈを駆動する。また、入力端子ＬＰ２に入力された駆動用信号は、ハーフブリッジ回路低電位側のスイッチング素子１２１Ｌを駆動する。スイッチング素子１２１Ｈ、１２１Ｌは、それぞれ、入力端子ＨＰ２、ＬＰ２に入力された各駆動用信号をゲート入力としてオン／オフ動作する。
スイッチング素子１２１Ｈ及びスイッチング素子１２１Ｌで構成されるハーフブリッジ回路は、三相交流電力のうちの一つの相（Ｖ相）に対応する交流電力を生成し、出力端子Ｖｖから出力する。
高耐圧ＩＣ１１１は、スイッチング素子１２１Ｈを駆動するための駆動用信号を出力端子ＨＯから出力する。また、高耐圧ＩＣ１１１は、スイッチング素子１２１Ｌを駆動するための駆動用信号を出力端子ＬＯから出力する。
高耐圧ＩＣ１１１の出力端子ＨＯから出力された駆動用信号は、スイッチング素子ＩＣ１２の入力端子ＨＰ２に入力される。また、高耐圧ＩＣ１１１の出力端子ＬＯから出力された駆動用信号は、スイッチング素子ＩＣ１２の入力端子ＬＰ２に入力される。入力端子ＨＰ２に入力された駆動用信号は、ハーフブリッジ回路高電位側のスイッチング素子１２１Ｈを駆動する。また、入力端子ＬＰ２に入力された駆動用信号は、ハーフブリッジ回路低電位側のスイッチング素子１２１Ｌを駆動する。スイッチング素子１２１Ｈ、１２１Ｌは、それぞれ、入力端子ＨＰ２、ＬＰ２に入力された各駆動用信号をゲート入力としてオン／オフ動作する。
スイッチング素子１２１Ｈ及びスイッチング素子１２１Ｌで構成されるハーフブリッジ回路は、三相交流電力のうちの一つの相（Ｖ相）に対応する交流電力を生成し、出力端子Ｖｖから出力する。
また、ＣＰＵ１０が出力端子Ｈｓｉｇ３、Ｌｓｉｇ３から出力する各指令信号は、それぞれ、高耐圧ＩＣ１１２の入力端子Ｈｉｎ、Ｌｉｎに入力される。高耐圧ＩＣ１１２は、ＣＰＵ１０から入力された指令信号を、スイッチング素子ＩＣ１２内部におけるスイッチング素子１２２Ｈ、１２２Ｌを駆動するための駆動用信号に変換する。
高耐圧ＩＣ１１２は、スイッチング素子１２２Ｈを駆動するための駆動用信号を出力端子ＨＯから出力する。また、高耐圧ＩＣ１１２は、スイッチング素子１２２Ｌを駆動するための駆動用信号を出力端子ＬＯから出力する。
高耐圧ＩＣ１１２の出力端子ＨＯから出力された駆動用信号は、スイッチング素子ＩＣ１２の入力端子ＨＰ３に入力される。また、高耐圧ＩＣ１１２の出力端子ＬＯから出力された駆動用信号は、スイッチング素子ＩＣ１２の入力端子ＬＰ３に入力される。入力端子ＨＰ３に入力された駆動用信号は、ハーフブリッジ回路高電位側のスイッチング素子１２２Ｈを駆動する。また、入力端子ＬＰ３に入力された駆動用信号は、ハーフブリッジ回路低電位側のスイッチング素子１２２Ｌを駆動する。スイッチング素子１２２Ｈ、１２２Ｌは、それぞれ、入力端子ＨＰ３、ＬＰ３に入力された各駆動用信号をゲート入力としてオン／オフ動作する。
スイッチング素子１２２Ｈ及びスイッチング素子１２２Ｌで構成されるハーフブリッジ回路は、三相交流電力のうちの一つの相（Ｗ相）に対応する交流電力を生成し、出力端子Ｖｗから出力する。
高耐圧ＩＣ１１２は、スイッチング素子１２２Ｈを駆動するための駆動用信号を出力端子ＨＯから出力する。また、高耐圧ＩＣ１１２は、スイッチング素子１２２Ｌを駆動するための駆動用信号を出力端子ＬＯから出力する。
高耐圧ＩＣ１１２の出力端子ＨＯから出力された駆動用信号は、スイッチング素子ＩＣ１２の入力端子ＨＰ３に入力される。また、高耐圧ＩＣ１１２の出力端子ＬＯから出力された駆動用信号は、スイッチング素子ＩＣ１２の入力端子ＬＰ３に入力される。入力端子ＨＰ３に入力された駆動用信号は、ハーフブリッジ回路高電位側のスイッチング素子１２２Ｈを駆動する。また、入力端子ＬＰ３に入力された駆動用信号は、ハーフブリッジ回路低電位側のスイッチング素子１２２Ｌを駆動する。スイッチング素子１２２Ｈ、１２２Ｌは、それぞれ、入力端子ＨＰ３、ＬＰ３に入力された各駆動用信号をゲート入力としてオン／オフ動作する。
スイッチング素子１２２Ｈ及びスイッチング素子１２２Ｌで構成されるハーフブリッジ回路は、三相交流電力のうちの一つの相（Ｗ相）に対応する交流電力を生成し、出力端子Ｖｗから出力する。
電流センサ１３は、３個のハーフブリッジ回路の低電位側から接地点ＧＮＤにかけて流れる電流（インバータ電流）を検出する電流センサである。電流センサ１３は、例えば、接地点ＧＮＤに接続される配線上に接続されたシャント抵抗等で構成される。
電流センサ１３は、ＣＰＵ１０の入力端子ＳＥＮＳに向けて、インバータ電流の検出結果を示す検出信号を出力する。
電流センサ１３は、ＣＰＵ１０の入力端子ＳＥＮＳに向けて、インバータ電流の検出結果を示す検出信号を出力する。
図２は、第１の実施形態に係るインバータの回路構成をより詳細に示す図である。
図２に示す回路は、高耐圧ＩＣ１１０と、スイッチング素子１２０Ｈ、１２０Ｌとの接続関係を詳細に示している。なお、高耐圧ＩＣ１１１と、スイッチング素子１２１Ｈ、１２１Ｌとの接続関係、及び、高耐圧ＩＣ１１２と、スイッチング素子１２２Ｈ、１２２Ｌとの接続関係については、図２に示す、高耐圧ＩＣ１１０と、スイッチング素子１２０Ｈ、１２０Ｌとの接続関係と同様であるため、図示を省略する。
図２に示す回路は、高耐圧ＩＣ１１０と、スイッチング素子１２０Ｈ、１２０Ｌとの接続関係を詳細に示している。なお、高耐圧ＩＣ１１１と、スイッチング素子１２１Ｈ、１２１Ｌとの接続関係、及び、高耐圧ＩＣ１１２と、スイッチング素子１２２Ｈ、１２２Ｌとの接続関係については、図２に示す、高耐圧ＩＣ１１０と、スイッチング素子１２０Ｈ、１２０Ｌとの接続関係と同様であるため、図示を省略する。
図２に示すように、高耐圧ＩＣ１１０の入力端子ＶＣＣは、直流電圧Ｖｃｃの出力源（図示しない駆動用電源）と接続される。高耐圧ＩＣ１１０の入力端子ＣＯＭは、接地点ＧＮＤと接続される。なお、直流電圧Ｖｃｃは、例えば、ＤＣ１５Ｖ等とされる。
また、高耐圧ＩＣ１１０は、ハイサイド駆動回路１１０ａと、ローサイド駆動回路１１０ｂとを有している。
ハイサイド駆動回路１１０ａは、ＣＰＵ１０から入力端子Ｈｉｎを通じて入力された指令信号を、スイッチング素子１２０Ｈを駆動するための駆動用信号に変換する。
ハイサイド駆動回路１１０ａは、入力端子ＶＢから入力されるブートストラップ電圧Ｖｂと、入力端子ＶＳから入力される負荷駆動用電圧Ｖｓとに基づいて動作する。なお、高耐圧ＩＣ１１０の入力端子ＶＳは、スイッチング素子ＩＣ１２の負荷駆動用電圧出力端子ＶＳ１と接続されている。
ここで、負荷駆動用電圧Ｖｓは、負荷（モータ２）に対してＵ相に対応する交流電力を送出して駆動させるための電圧であって、スイッチング素子１２０Ｈとスイッチング素子１２０Ｌとの間に生じる電圧である。また、ブートストラップ電圧Ｖｂは、ダイオード素子Ｄとコンデンサ素子ＣＨとからなるブートストラップ回路により、負荷駆動用電圧Ｖｓよりも常に一定の電位差だけ高い値となって入力端子ＶＢに入力される。
ハイサイド駆動回路１１０ａは、ＣＰＵ１０から入力端子Ｈｉｎを通じて入力された指令信号を、スイッチング素子１２０Ｈを駆動するための駆動用信号に変換する。
ハイサイド駆動回路１１０ａは、入力端子ＶＢから入力されるブートストラップ電圧Ｖｂと、入力端子ＶＳから入力される負荷駆動用電圧Ｖｓとに基づいて動作する。なお、高耐圧ＩＣ１１０の入力端子ＶＳは、スイッチング素子ＩＣ１２の負荷駆動用電圧出力端子ＶＳ１と接続されている。
ここで、負荷駆動用電圧Ｖｓは、負荷（モータ２）に対してＵ相に対応する交流電力を送出して駆動させるための電圧であって、スイッチング素子１２０Ｈとスイッチング素子１２０Ｌとの間に生じる電圧である。また、ブートストラップ電圧Ｖｂは、ダイオード素子Ｄとコンデンサ素子ＣＨとからなるブートストラップ回路により、負荷駆動用電圧Ｖｓよりも常に一定の電位差だけ高い値となって入力端子ＶＢに入力される。
ローサイド駆動回路１１０ｂは、ＣＰＵ１０から入力端子Ｌｉｎを通じて入力された指令信号を、スイッチング素子１２０Ｌを駆動するための駆動用信号に変換する。
ローサイド駆動回路１１０ｂは、入力端子ＶＣＣから入力される直流電圧Ｖｃｃと、入力端子ＣＯＭから入力される接地電位（０Ｖ）とに基づいて動作する。
なお、入力端子ＶＣＣと入力端子ＣＯＭとの間にはノイズ対策として設けられたコンデンサ素子ＣＬが接続されている。
ローサイド駆動回路１１０ｂは、入力端子ＶＣＣから入力される直流電圧Ｖｃｃと、入力端子ＣＯＭから入力される接地電位（０Ｖ）とに基づいて動作する。
なお、入力端子ＶＣＣと入力端子ＣＯＭとの間にはノイズ対策として設けられたコンデンサ素子ＣＬが接続されている。
ＣＯＭ
（ＣＰＵの機能構成）
図３は、第１の実施形態に係るＣＰＵの機能構成を示す図である。
図３に示すように、ＣＰＵ１０は、パルス幅演算部１００、リミット判定部１０１、信号出力部１０２としての機能を発揮する。
パルス幅演算部１００は、所定のキャリア周期ＴＣごとに出力すべき指令信号のパルス幅を示すパルス幅演算値Ｔｐｗ＿ｃａｌを算出する。例えば、パルス幅演算部１００は、三相交流電力のうちの一つの相に対応する正弦波交流電圧を出力しようとする場合、出力電圧が当該正弦波となるように、（ＰＷＭ制御に基づき）指令信号のパルス幅をキャリア周期ＴＣごとに逐次変化させながら出力する。
ここで、「キャリア周期」とは、ＰＷＭ制御において、指令信号をなす“パルス”（矩形波）を出力する周期であって、例えば、１４８．８μｓ（キャリア周波数：６．７２ｋＨｚ）等とされる。
（ＣＰＵの機能構成）
図３は、第１の実施形態に係るＣＰＵの機能構成を示す図である。
図３に示すように、ＣＰＵ１０は、パルス幅演算部１００、リミット判定部１０１、信号出力部１０２としての機能を発揮する。
パルス幅演算部１００は、所定のキャリア周期ＴＣごとに出力すべき指令信号のパルス幅を示すパルス幅演算値Ｔｐｗ＿ｃａｌを算出する。例えば、パルス幅演算部１００は、三相交流電力のうちの一つの相に対応する正弦波交流電圧を出力しようとする場合、出力電圧が当該正弦波となるように、（ＰＷＭ制御に基づき）指令信号のパルス幅をキャリア周期ＴＣごとに逐次変化させながら出力する。
ここで、「キャリア周期」とは、ＰＷＭ制御において、指令信号をなす“パルス”（矩形波）を出力する周期であって、例えば、１４８．８μｓ（キャリア周波数：６．７２ｋＨｚ）等とされる。
リミット判定部１０１は、パルス幅演算部１００によって算出されたパルス幅演算値Ｔｐｗ＿ｃａｌが所定のパルス幅上限値よりも大きいか否か、及び、所定のパルス幅下限値よりも小さいか否かを判定する。パルス幅上限値、及び、パルス幅下限値については後述する。
信号出力部１０２は、キャリア周期ＴＣごとに、当該キャリア周期ＴＣにおける開始側オフ期間と終了側オフ期間とが一致するように、パルス幅演算部１００によって算出されたパルス幅演算値Ｔｐｗ＿ｃａｌに示されるパルス幅の指令信号を出力する。
また、信号出力部１０２は、リミット判定部１０１の判定結果に基づいて、指令信号のパルス幅を、パルス幅演算値Ｔｐｗ＿ｃａｌとは異なる値に変化させる。
また、信号出力部１０２は、リミット判定部１０１の判定結果に基づいて、指令信号のパルス幅を、パルス幅演算値Ｔｐｗ＿ｃａｌとは異なる値に変化させる。
（リミット判定部の機能）
図４は、第１の実施形態に係るリミット判定部の機能を説明する図である。
図４に示す各波形は、ＣＰＵ１０が出力端子Ｈｓｉｇ１から出力する指令信号ＳＳ、高耐圧ＩＣ１１０が出力端子ＨＯから出力する駆動用信号ＳＤ、スイッチング素子１２０Ｈのゲート端子に印加されるゲート電圧Ｖｇ、及び、負荷駆動用電圧Ｖｓの経時的変化を示している。
以下、図４に示す各波形の例を参照しながら、リミット判定部１０１が判定基準とするパラメータであるオフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍについて説明する。
図４は、第１の実施形態に係るリミット判定部の機能を説明する図である。
図４に示す各波形は、ＣＰＵ１０が出力端子Ｈｓｉｇ１から出力する指令信号ＳＳ、高耐圧ＩＣ１１０が出力端子ＨＯから出力する駆動用信号ＳＤ、スイッチング素子１２０Ｈのゲート端子に印加されるゲート電圧Ｖｇ、及び、負荷駆動用電圧Ｖｓの経時的変化を示している。
以下、図４に示す各波形の例を参照しながら、リミット判定部１０１が判定基準とするパラメータであるオフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍについて説明する。
図４に示す例において、ＣＰＵ１０は、ある時刻ｔａで指令信号ＳＳをオフする。そうすると、指令信号ＳＳのオフ（時刻ｔａ）からわずかな遅延を経て高耐圧ＩＣ１１０が出力する駆動用信号ＳＤもオフする（時刻ｔｂ）。駆動用信号ＳＤのオフ（時刻ｔｂ）から更なる遅延を経てスイッチング素子１２０Ｈのゲート電圧Ｖｇがオフする（時刻ｔｃ）。ゲート電圧Ｖｇのオフ（時刻ｔｃ）から更なる遅延を経て負荷駆動用電圧Ｖｓがオフ（０Ｖに到達）する（時刻ｔｄ）。
しかし、この時点（時刻ｔｄ）において、負荷（モータ２）、配線等に寄生するインダクタ成分に起因して、当該負荷に流れている交流電流を維持しようと、負電圧サージが発生する。この負電圧サージに伴い、負荷駆動用電圧Ｖｓが０Ｖよりも低い電位に落ち込む。時刻ｔｄから所定時間経過後に、安全動作が保障される電圧レベル（−５Ｖ）まで回復する（時刻ｔｅ）。
しかし、この時点（時刻ｔｄ）において、負荷（モータ２）、配線等に寄生するインダクタ成分に起因して、当該負荷に流れている交流電流を維持しようと、負電圧サージが発生する。この負電圧サージに伴い、負荷駆動用電圧Ｖｓが０Ｖよりも低い電位に落ち込む。時刻ｔｄから所定時間経過後に、安全動作が保障される電圧レベル（−５Ｖ）まで回復する（時刻ｔｅ）。
ここで、負電圧サージの発生中（時刻ｔｄから時刻ｔｅまでの期間）に、ＣＰＵ１０が指令信号ＳＳをオンすると、高耐圧ＩＣ１１０において誤動作が生じ、当該指令信号ＳＳのオンに応じた駆動用信号ＳＤが出力されない（オフのままとなる）場合があることが知られている。このような誤動作が生じると、正規のＰＷＭ制御がなされないために、モータ２に送出される三相交流電力の波形（正弦波）にひずみが生じる。
上記のような誤動作を防止するために、ＣＰＵ１０は、指令信号ＳＳをオフした時点から次にオンするまでの期間（時刻ｔａから時刻ｔｆまで）が、必ず、指令信号ＳＳをオフした時点から負電圧サージが回復するまでの期間（回復期間ｔｖｓ）よりも大きくなるように制御を行う。
本実施形態において、リミット判定部１０１は、予め定められたオフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍを記憶している。ここで、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍは、事前に取得された回復期間ｔｖｓの計測結果を用いて規定される。
例えば、事前の計測の結果、回復期間ｔｖｓが２．５μｓであった場合、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍは、“２．５μｓ”と規定される。
例えば、事前の計測の結果、回復期間ｔｖｓが２．５μｓであった場合、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍは、“２．５μｓ”と規定される。
（ＣＰＵの処理フロー）
図５は、第１の実施形態に係るＣＰＵの処理フローを示す図である。
図５に示す処理フローは、所定のキャリア周期ＴＣごとに、ＣＰＵ１０が最終的に出力すべき指令信号（図４）のパルス幅を決定する度に実行される。
まず、パルス幅演算部１００は、モータ２に送出される交流電力が理想的な正弦波となるように、ＰＷＭ制御に基づいて、指令信号のパルス幅を示すパルス幅演算値Ｔｐｗ＿ｃａｌを算出する（ステップＳ００）。
図５は、第１の実施形態に係るＣＰＵの処理フローを示す図である。
図５に示す処理フローは、所定のキャリア周期ＴＣごとに、ＣＰＵ１０が最終的に出力すべき指令信号（図４）のパルス幅を決定する度に実行される。
まず、パルス幅演算部１００は、モータ２に送出される交流電力が理想的な正弦波となるように、ＰＷＭ制御に基づいて、指令信号のパルス幅を示すパルス幅演算値Ｔｐｗ＿ｃａｌを算出する（ステップＳ００）。
次に、リミット判定部１０１は、ステップＳ００で算出されたパルス幅演算値Ｔｐｗ＿ｃａｌが、所定のパルス幅上限値よりも大きいか否かを判定する（ステップＳ０１）。ここで、「パルス幅上限値」は、キャリア周期ＴＣからオフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍの二倍を差し引いてなる値である。
パルス幅演算値Ｔｐｗ＿ｃａｌがパルス幅上限値よりも大きい場合（ステップＳ０１：ＹＥＳ）、次に、リミット判定部１０１は、パルス幅演算値Ｔｐｗ＿ｃａｌがキャリア周期ＴＣに一致するか否か（つまり、Ｄｕｔｙ比１００％か否か）を判定する（ステップＳ０２）。
パルス幅演算値Ｔｐｗ＿ｃａｌがキャリア周期ＴＣに一致しない場合（ステップＳ０２：ＮＯ）、信号出力部１０２は、最終的に出力する指令信号のパルス幅Ｔｐｗをパルス幅上限値（キャリア周期ＴＣからオフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍの二倍を差し引いてなる値）とする（ステップＳ０３）。
他方、パルス幅演算値Ｔｐｗ＿ｃａｌがキャリア周期ＴＣに一致する場合（ステップＳ０２：ＹＥＳ）、信号出力部１０２は、最終的に出力する指令信号のパルス幅Ｔｐｗをパルス幅演算値（＝キャリア周期ＴＣ（即ち、Ｄｕｔｙ比１００％））とする（ステップＳ０４）。
パルス幅演算値Ｔｐｗ＿ｃａｌがキャリア周期ＴＣに一致しない場合（ステップＳ０２：ＮＯ）、信号出力部１０２は、最終的に出力する指令信号のパルス幅Ｔｐｗをパルス幅上限値（キャリア周期ＴＣからオフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍの二倍を差し引いてなる値）とする（ステップＳ０３）。
他方、パルス幅演算値Ｔｐｗ＿ｃａｌがキャリア周期ＴＣに一致する場合（ステップＳ０２：ＹＥＳ）、信号出力部１０２は、最終的に出力する指令信号のパルス幅Ｔｐｗをパルス幅演算値（＝キャリア周期ＴＣ（即ち、Ｄｕｔｙ比１００％））とする（ステップＳ０４）。
また、パルス幅演算値Ｔｐｗ＿ｃａｌがパルス幅上限値以下の場合（ステップＳ０１：ＮＯ）、次に、リミット判定部１０１は、パルス幅演算値Ｔｐｗ＿ｃａｌが所定のパルス幅下限値Ｔｐｗ＿ｌｉｍよりも小さいか否かを判定する（ステップＳ０５）。ここで、「パルス幅下限値」とは、高耐圧ＩＣ１１０、１１１、１１２（図１）が誤動作を引き起こさないことが保障されるパルス幅Ｔｐｗの最小値とされる。
パルス幅演算値Ｔｐｗ＿ｃａｌがパルス幅下限値Ｔｐｗ＿ｌｉｍよりも小さい場合（ステップＳ０５：ＹＥＳ）、信号出力部１０２は、最終的に出力する指令信号のパルス幅Ｔｐｗをパルス幅下限値Ｔｐｗ＿ｌｉｍとする（ステップＳ０６）。
他方、パルス幅演算値Ｔｐｗ＿ｃａｌがパルス幅下限値Ｔｐｗ＿ｌｉｍよりも大きい場合（ステップＳ０５：ＮＯ）、信号出力部１０２は、最終的に出力する指令信号のパルス幅Ｔｐｗをパルス幅演算値Ｔｐｗ＿ｃａｌとする（ステップＳ０７）。
パルス幅演算値Ｔｐｗ＿ｃａｌがパルス幅下限値Ｔｐｗ＿ｌｉｍよりも小さい場合（ステップＳ０５：ＹＥＳ）、信号出力部１０２は、最終的に出力する指令信号のパルス幅Ｔｐｗをパルス幅下限値Ｔｐｗ＿ｌｉｍとする（ステップＳ０６）。
他方、パルス幅演算値Ｔｐｗ＿ｃａｌがパルス幅下限値Ｔｐｗ＿ｌｉｍよりも大きい場合（ステップＳ０５：ＮＯ）、信号出力部１０２は、最終的に出力する指令信号のパルス幅Ｔｐｗをパルス幅演算値Ｔｐｗ＿ｃａｌとする（ステップＳ０７）。
信号出力部１０２は、ステップＳ０３、Ｓ０４、Ｓ０６、Ｓ０７のいずれかで決定されたパルス幅Ｔｐｗの指令信号を、各高耐圧ＩＣ１１０、１１１、１１２に向けて出力する（ステップＳ０８）。
図６は、第１の実施形態に係るＣＰＵの処理の例を説明する図である。
図６は、指令信号のリミット処理適用前の波形（パルス幅演算値Ｔｐｗ＿ｃａｌのみに基づく波形）と、指令信号のリミット処理適用後の波形（図５に示す処理フローの後、ＣＰＵ１０が実際に出力する波形）と、を示している。
図６は、指令信号のリミット処理適用前の波形（パルス幅演算値Ｔｐｗ＿ｃａｌのみに基づく波形）と、指令信号のリミット処理適用後の波形（図５に示す処理フローの後、ＣＰＵ１０が実際に出力する波形）と、を示している。
パルス幅演算部１００は、あるキャリア周期ＴＣにおいて出力すべきパルス幅演算値Ｔｐｗ＿ｃａｌを算出する（図５のステップＳ００）。ここで算出されたパルス幅演算値Ｔｐｗ＿ｃａｌが上述のパルス幅下限値Ｔｐｗ＿ｌｉｍ以上かつパルス幅上限値（ＴＣ−２×Ｔｐｗ＿ｏｆｆ＿ｌｉｍ）以下であった場合（図５のステップＳ０５：ＮＯに相当）、信号出力部１０２は、パルス幅演算値Ｔｐｗ＿ｃａｌと同じパルス幅Ｔｐｗ（Ｔｐｗ＝Ｔｐｗ＿ｃａｌ）の指令信号を出力する（図６の期間Ｔ１参照）。
ここで、信号出力部１０２は、キャリア周期ＴＣごとに、当該キャリア周期ＴＣにおける開始側オフ期間Ｔｐｗ＿ｏｆｆ＿ａと終了側オフ期間Ｔｐｗ＿ｏｆｆ＿ｂとが一致するように、パルス幅Ｔｐｗの指令信号を出力する。つまり、信号出力部１０２は、指令信号を、キャリア周期ＴＣの開始時点から開始側オフ期間Ｔｐｗ＿ｏｆｆ＿ａ経過後にオンとし、当該オンの時点から更にパルス幅Ｔｐｗ（＝Ｔｐｗ＿ｃａｌ）経過後にオフとする。ここで、当該指令信号のオフの時点からキャリア周期ＴＣの終了時点までの期間である終了側オフ期間Ｔｐｗ＿ｏｆｆ＿ｂは、開始側オフ期間Ｔｐｗ＿ｏｆｆ＿ａと同じ時間間隔（Ｔｐｗ＿ｏｆｆ＿ａ＝Ｔｐｗ＿ｏｆｆ＿ｂ）となるように調整される。
図６の期間Ｔ１においては、パルス幅Ｔｐｗがパルス幅上限値よりも小さい値であるため、開始側オフ期間Ｔｐｗ＿ｏｆｆ＿ａ及び終了側オフ期間Ｔｐｗ＿ｏｆｆ＿ｂは、共に、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍよりも大きい期間となっている。したがって、期間Ｔ１におけるキャリア周期ＴＣ、及び、これに続くキャリア周期ＴＣにおいて、負電圧サージに起因するＰＷＭ制御の誤動作は生じない。
パルス幅演算値Ｔｐｗ＿ｃａｌがパルス幅上限値（ＴＣ−２×Ｔｐｗ＿ｏｆｆ＿ｌｉｍ）よりも大きく、かつ、キャリア周期ＴＣに一致しない場合（図５のステップＳ０２：ＮＯに相当）、信号出力部１０２は、パルス幅上限値と同じパルス幅Ｔｐｗ（Ｔｐｗ＝ＴＣ−２×Ｔｐｗ＿ｏｆｆ＿ｌｉｍ）の指令信号を出力する（図６の期間Ｔ２参照）。
ここで、パルス幅上限値（ＴＣ−２×Ｔｐｗ＿ｏｆｆ＿ｌｉｍ）よりも大きいパルス幅の指令信号を出力しようとすると、開始側オフ期間Ｔｐｗ＿ｏｆｆ＿ａ及び終了側オフ期間Ｔｐｗ＿ｏｆｆ＿ｂは、いずれも、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍよりも小さくなる。そうすると、図４で説明したように、負電圧サージの発生中に指令信号がオンし得るため、ＰＷＭ制御における誤動作が生じ得ることになる。
したがって、この場合、信号出力部１０２は、パルス幅演算値Ｔｐｗ＿ｃａｌに代えてパルス幅上限値（ＴＣ−２×Ｔｐｗ＿ｏｆｆ＿ｌｉｍ）に示されるパルス幅の指令信号を出力する（図６の期間Ｔ２参照）。なお、この場合においても、信号出力部１０２は、キャリア周期ＴＣにおける開始側オフ期間Ｔｐｗ＿ｏｆｆ＿ａと終了側オフ期間Ｔｐｗ＿ｏｆｆ＿ｂとが一致するように上記指令信号を出力する。
これにより、キャリア周期ＴＣにおける開始側オフ期間Ｔｐｗ＿ｏｆｆ＿ａ及び終了側オフ期間Ｔｐｗ＿ｏｆｆ＿ｂは、共に、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍに一致する。即ち、開始側オフ期間Ｔｐｗ＿ｏｆｆ＿ａ及び終了側オフ期間Ｔｐｗ＿ｏｆｆ＿ｂの双方において、誤動作が生じない最低限のオフ期間（オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍ）が確保される。
ここで、パルス幅上限値（ＴＣ−２×Ｔｐｗ＿ｏｆｆ＿ｌｉｍ）よりも大きいパルス幅の指令信号を出力しようとすると、開始側オフ期間Ｔｐｗ＿ｏｆｆ＿ａ及び終了側オフ期間Ｔｐｗ＿ｏｆｆ＿ｂは、いずれも、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍよりも小さくなる。そうすると、図４で説明したように、負電圧サージの発生中に指令信号がオンし得るため、ＰＷＭ制御における誤動作が生じ得ることになる。
したがって、この場合、信号出力部１０２は、パルス幅演算値Ｔｐｗ＿ｃａｌに代えてパルス幅上限値（ＴＣ−２×Ｔｐｗ＿ｏｆｆ＿ｌｉｍ）に示されるパルス幅の指令信号を出力する（図６の期間Ｔ２参照）。なお、この場合においても、信号出力部１０２は、キャリア周期ＴＣにおける開始側オフ期間Ｔｐｗ＿ｏｆｆ＿ａと終了側オフ期間Ｔｐｗ＿ｏｆｆ＿ｂとが一致するように上記指令信号を出力する。
これにより、キャリア周期ＴＣにおける開始側オフ期間Ｔｐｗ＿ｏｆｆ＿ａ及び終了側オフ期間Ｔｐｗ＿ｏｆｆ＿ｂは、共に、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍに一致する。即ち、開始側オフ期間Ｔｐｗ＿ｏｆｆ＿ａ及び終了側オフ期間Ｔｐｗ＿ｏｆｆ＿ｂの双方において、誤動作が生じない最低限のオフ期間（オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍ）が確保される。
パルス幅演算値Ｔｐｗ＿ｃａｌがキャリア周期ＴＣに一致する場合（図５のステップＳ０２：ＹＥＳに相当）、信号出力部１０２は、パルス幅演算値Ｔｐｗ＿ｃａｌ（＝ＴＣ）と同じパルス幅Ｔｐｗ（Ｔｐｗ＝Ｔｐｗ＿ｃａｌ＝ＴＣ）の指令信号を出力する（図６の期間Ｔ３参照）。
ここで、パルス幅演算値Ｔｐｗ＿ｃａｌがキャリア周期ＴＣに一致する（Ｄｕｔｙ比１００％の）指令信号を出力する場合、そもそも、当該キャリア周期ＴＣにおいてオフ期間（開始側オフ期間Ｔｐｗ＿ｏｆｆ＿ａ及び終了側オフ期間Ｔｐｗ＿ｏｆｆ＿ｂ）が存在しなくなる。したがって、この場合は、当該キャリア周期ＴＣにおいて、負電圧サージは発生し得ないため、信号出力部１０２は、算出されたパルス幅演算値Ｔｐｗ＿ｃａｌ通りのパルス幅Ｔｐｗとされた指令信号を出力する（図６の期間Ｔ３参照）。
ここで、パルス幅演算値Ｔｐｗ＿ｃａｌがキャリア周期ＴＣに一致する（Ｄｕｔｙ比１００％の）指令信号を出力する場合、そもそも、当該キャリア周期ＴＣにおいてオフ期間（開始側オフ期間Ｔｐｗ＿ｏｆｆ＿ａ及び終了側オフ期間Ｔｐｗ＿ｏｆｆ＿ｂ）が存在しなくなる。したがって、この場合は、当該キャリア周期ＴＣにおいて、負電圧サージは発生し得ないため、信号出力部１０２は、算出されたパルス幅演算値Ｔｐｗ＿ｃａｌ通りのパルス幅Ｔｐｗとされた指令信号を出力する（図６の期間Ｔ３参照）。
パルス幅演算値Ｔｐｗ＿ｃａｌがパルス幅下限値Ｔｐｗ＿ｌｉｍよりも小さい場合（図５のステップＳ０５：ＹＥＳに相当）、信号出力部１０２は、パルス幅下限値Ｔｐｗ＿ｌｉｍと同じパルス幅Ｔｐｗ（Ｔｐｗ＝Ｔｐｗ＿ｌｉｍ）の指令信号を出力する（図６の期間Ｔ４参照）。
ここで、パルス幅下限値Ｔｐｗ＿ｌｉｍよりも小さいパルス幅の指令信号を出力しようとすると、高耐圧ＩＣ１１０、１１１、１１２において、指令信号のパルス幅が小さすぎることに起因する誤動作が発生し得る。
したがって、この場合、信号出力部１０２は、パルス幅演算値Ｔｐｗ＿ｃａｌに代えてパルス幅下限値Ｔｐｗ＿ｌｉｍに示されるパルス幅の指令信号を出力する（図６の期間Ｔ４参照）。なお、この場合においても、信号出力部１０２は、キャリア周期ＴＣにおける開始側オフ期間Ｔｐｗ＿ｏｆｆ＿ａと終了側オフ期間Ｔｐｗ＿ｏｆｆ＿ｂとが一致するように上記指令信号を出力する。
これにより、キャリア周期ＴＣにおける指令信号のパルス幅Ｔｐｗは、パルス幅下限値Ｔｐｗ＿ｌｉｍに一致する。即ち、誤動作が生じない最低限のパルス幅（パルス幅下限値Ｔｐｗ＿ｌｉｍ）が確保される。
ここで、パルス幅下限値Ｔｐｗ＿ｌｉｍよりも小さいパルス幅の指令信号を出力しようとすると、高耐圧ＩＣ１１０、１１１、１１２において、指令信号のパルス幅が小さすぎることに起因する誤動作が発生し得る。
したがって、この場合、信号出力部１０２は、パルス幅演算値Ｔｐｗ＿ｃａｌに代えてパルス幅下限値Ｔｐｗ＿ｌｉｍに示されるパルス幅の指令信号を出力する（図６の期間Ｔ４参照）。なお、この場合においても、信号出力部１０２は、キャリア周期ＴＣにおける開始側オフ期間Ｔｐｗ＿ｏｆｆ＿ａと終了側オフ期間Ｔｐｗ＿ｏｆｆ＿ｂとが一致するように上記指令信号を出力する。
これにより、キャリア周期ＴＣにおける指令信号のパルス幅Ｔｐｗは、パルス幅下限値Ｔｐｗ＿ｌｉｍに一致する。即ち、誤動作が生じない最低限のパルス幅（パルス幅下限値Ｔｐｗ＿ｌｉｍ）が確保される。
（作用、効果）
上記のとおり、第１の実施形態に係るＣＰＵ１０（信号出力部１０２）は、パルス幅演算値Ｔｐｗ＿ｃａｌが所定のパルス幅上限値よりも大きい場合には、パルス幅演算値Ｔｐｗ＿ｃａｌに代えて、パルス幅上限値に示されるパルス幅の指令信号を出力する。
このようにすることで、キャリア周期ＴＣを占める指令信号のパルス幅が所定値（パルス幅上限値）以上とならないため、指令信号において、誤動作が生じない程度のオフ期間が確保される。したがって、別途の素子を追加することなく、負電圧サージに基づく誤動作の発生を抑制することができる。
上記のとおり、第１の実施形態に係るＣＰＵ１０（信号出力部１０２）は、パルス幅演算値Ｔｐｗ＿ｃａｌが所定のパルス幅上限値よりも大きい場合には、パルス幅演算値Ｔｐｗ＿ｃａｌに代えて、パルス幅上限値に示されるパルス幅の指令信号を出力する。
このようにすることで、キャリア周期ＴＣを占める指令信号のパルス幅が所定値（パルス幅上限値）以上とならないため、指令信号において、誤動作が生じない程度のオフ期間が確保される。したがって、別途の素子を追加することなく、負電圧サージに基づく誤動作の発生を抑制することができる。
また、上記の通り、第１の実施形態に係るＣＰＵ１０によれば、上述のパルス幅上限値は、キャリア周期ＴＣから所定のオフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍの二倍を差し引いてなる値とされる。また、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍは、指令信号がオフした時点から、当該指令信号に基づいて動作するスイッチング素子（例えば、スイッチング素子１２０Ｈ）のオフ動作に伴って発生する負電圧サージが回復するまでの期間として規定されている（図４参照）。
このようにすることで、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍを、負電圧サージが回復するまでの最短時間として規定することができるので、指令信号のパルス幅Ｔｐｗを、本来のパルス幅演算値Ｔｐｗ＿ｃａｌからパルス幅上限値（ＴＣ−２×Ｔｐｗ＿ｌｉｍ＿ｏｆｆ）にまで低下させた場合に生じ得る電力変換効率の低下を抑制することができる。
このようにすることで、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍを、負電圧サージが回復するまでの最短時間として規定することができるので、指令信号のパルス幅Ｔｐｗを、本来のパルス幅演算値Ｔｐｗ＿ｃａｌからパルス幅上限値（ＴＣ−２×Ｔｐｗ＿ｌｉｍ＿ｏｆｆ）にまで低下させた場合に生じ得る電力変換効率の低下を抑制することができる。
また、上記の通り、第１の実施形態に係るＣＰＵ１０は、パルス幅演算値Ｔｐｗ＿ｃａｌがキャリア周期ＴＣに一致する場合（Ｄｕｔｙ比１００％の場合）には、パルス幅上限値に代えて、キャリア周期ＴＣに一致するパルス幅演算値Ｔｐｗ＿ｃａｌ（＝ＴＣ）に示されるパルス幅の指令信号を出力する。
このようにすることで、Ｄｕｔｙ比１００％の場合に限り、指令信号のパルス幅Ｔｐｗがパルス幅上限値にまで低減されないので、電力変換効率の低下を一層抑制することができる。
このようにすることで、Ｄｕｔｙ比１００％の場合に限り、指令信号のパルス幅Ｔｐｗがパルス幅上限値にまで低減されないので、電力変換効率の低下を一層抑制することができる。
また、上記の通り、第１の実施形態に係るＣＰＵ１０は、パルス幅演算値Ｔｐｗ＿ｃａｌが所定のパルス幅下限値Ｔｐｗ＿ｌｉｍよりも小さい場合には、当該パルス幅演算値Ｔｐｗ＿ｃａｌに代えて、パルス幅下限値Ｔｐｗ＿ｌｉｍに示されるパルス幅の指令信号を出力する。
このようにすることで、パルス幅下限値Ｔｐｗ＿ｌｉｍよりも小さいパルス幅の指令信号が高耐圧ＩＣ１１０、１１１、１１２に出力されなくなるので、指令信号のパルス幅が小さすぎることに起因する誤動作を防止することができる。
このようにすることで、パルス幅下限値Ｔｐｗ＿ｌｉｍよりも小さいパルス幅の指令信号が高耐圧ＩＣ１１０、１１１、１１２に出力されなくなるので、指令信号のパルス幅が小さすぎることに起因する誤動作を防止することができる。
また、第１の実施形態に係るインバータ１は、ＣＰＵ１０、高耐圧ＩＣ１１０、１１１、１１２、及び、スイッチング素子ＩＣ１２は、それぞれ別のＩＣパッケージで実装されている。
このようにすることで、例えば、高耐圧ＩＣとスイッチング素子とが一体でパッケージされたＩＣを用いるよりも、安価な高耐圧ＩＣ及びスイッチング素子のみを用いて製造することができるため、インバータの低コスト化を図ることができる。
このようにすることで、例えば、高耐圧ＩＣとスイッチング素子とが一体でパッケージされたＩＣを用いるよりも、安価な高耐圧ＩＣ及びスイッチング素子のみを用いて製造することができるため、インバータの低コスト化を図ることができる。
＜第２の実施形態＞
次に、第２の実施形態に係るインバータについて、図７〜図１０を参照しながら説明する。なお、第２の実施形態に係るインバータの回路構成については第１の実施形態（図１、図２）と同様である。
次に、第２の実施形態に係るインバータについて、図７〜図１０を参照しながら説明する。なお、第２の実施形態に係るインバータの回路構成については第１の実施形態（図１、図２）と同様である。
（ＣＰＵの機能構成）
図７は、第２の実施形態に係るＣＰＵの機能構成を示す図である。
図７に示すように、第２の実施形態に係るＣＰＵ１０は、第１の実施形態に加え、更に、リミット値学習部１０３を備えている。
以下、リミット値学習部１０３の機能について詳細に説明する。
図７は、第２の実施形態に係るＣＰＵの機能構成を示す図である。
図７に示すように、第２の実施形態に係るＣＰＵ１０は、第１の実施形態に加え、更に、リミット値学習部１０３を備えている。
以下、リミット値学習部１０３の機能について詳細に説明する。
（ＣＰＵの処理フロー）
図８は、第２の実施形態に係るＣＰＵの第１の処理フローを示す図である。
また、図９は、第２の実施形態に係るリミット値学習部の機能を説明する図である。
まず、図８、図９を参照しながら、リミット値学習部１０３が実行する第１の処理フローについて説明する。
図８は、第２の実施形態に係るＣＰＵの第１の処理フローを示す図である。
また、図９は、第２の実施形態に係るリミット値学習部の機能を説明する図である。
まず、図８、図９を参照しながら、リミット値学習部１０３が実行する第１の処理フローについて説明する。
図８に示す第１の処理フローは、例えば、キャリア周期ＴＣごとに実行される。
まず、リミット値学習部１０３は、インバータ電流の電流センサ１３による計測結果であるインバータ電流計測値Ｉ＿ｉｎｖ＿ｓを取得する（ステップＳ１１）。
次に、リミット値学習部１０３は、取得したインバータ電流計測値Ｉ＿ｉｎｖ＿ｓが正常であるか否かを判定する（ステップＳ１２）。ここで、リミット値学習部１０３は、予め用意された参照テーブルＴａｂ１（図９）を参照しながら、取得したインバータ電流計測値Ｉ＿ｉｎｖ＿ｓが正常であるか否かを判定する。
まず、リミット値学習部１０３は、インバータ電流の電流センサ１３による計測結果であるインバータ電流計測値Ｉ＿ｉｎｖ＿ｓを取得する（ステップＳ１１）。
次に、リミット値学習部１０３は、取得したインバータ電流計測値Ｉ＿ｉｎｖ＿ｓが正常であるか否かを判定する（ステップＳ１２）。ここで、リミット値学習部１０３は、予め用意された参照テーブルＴａｂ１（図９）を参照しながら、取得したインバータ電流計測値Ｉ＿ｉｎｖ＿ｓが正常であるか否かを判定する。
図９は、リミット値学習部１０３が有する参照テーブルＴａｂ１の例を示している。
参照テーブルＴａｂ１には、信号出力部１０２が出力する指令信号のパルス幅Ｔｐｗ［μｓ］と、そのパルス幅Ｔｐｗに対応するインバータ電流想定値Ｉ＿ｉｎｖ＿ｉ［Ａ］が関連付けられて記録されている。
ここで、ＣＰＵ１０からあるパルス幅Ｔｐｗの指令信号が出力された際には、そのパルス幅Ｔｐｗに従ってスイッチング素子１２０Ｈ、１２０Ｌのオン／オフ動作が行われることから、当該パルス幅Ｔｐｗに応じたインバータ電流が流れる。参照テーブルＴａｂ１には、パルス幅Ｔｐｗごとに想定されるインバータ電流を示すインバータ電流想定値Ｉ＿ｉｎｖ＿ｉが、事前に取得されたインバータ電流の計測結果等に基づいて規定されている。
なお、負電圧サージ等に基づくＰＷＭ制御の誤動作が発生した場合には、パルス幅Ｔｐｗごとに想定されるインバータ電流とは大きく異なるインバータ電流が生じ得る。
参照テーブルＴａｂ１には、信号出力部１０２が出力する指令信号のパルス幅Ｔｐｗ［μｓ］と、そのパルス幅Ｔｐｗに対応するインバータ電流想定値Ｉ＿ｉｎｖ＿ｉ［Ａ］が関連付けられて記録されている。
ここで、ＣＰＵ１０からあるパルス幅Ｔｐｗの指令信号が出力された際には、そのパルス幅Ｔｐｗに従ってスイッチング素子１２０Ｈ、１２０Ｌのオン／オフ動作が行われることから、当該パルス幅Ｔｐｗに応じたインバータ電流が流れる。参照テーブルＴａｂ１には、パルス幅Ｔｐｗごとに想定されるインバータ電流を示すインバータ電流想定値Ｉ＿ｉｎｖ＿ｉが、事前に取得されたインバータ電流の計測結果等に基づいて規定されている。
なお、負電圧サージ等に基づくＰＷＭ制御の誤動作が発生した場合には、パルス幅Ｔｐｗごとに想定されるインバータ電流とは大きく異なるインバータ電流が生じ得る。
ステップＳ１２において、リミット値学習部１０３は、あるキャリア周期ＴＣで出力した指令信号のパルス幅Ｔｐｗに対応するインバータ電流想定値Ｉ＿ｉｎｖ＿ｉ（図９）と、当該キャリア周期ＴＣにおいて計測されたインバータ電流計測値Ｉ＿ｉｎｖ＿ｓ（ステップＳ１１で取得したもの）と、を比較する。そして、取得したインバータ電流計測値Ｉ＿ｉｎｖ＿ｓとインバータ電流想定値Ｉ＿ｉｎｖ＿ｉとの差が予め規定された許容誤差δの範囲内（Ｉ＿ｉｎｖ＿ｉ−δ＜Ｉ＿ｉｎｖ＿ｓ＜Ｉ＿ｉｎｖ＿ｉ＋δ）にあった場合には、リミット値学習部１０３は、インバータ電流計測値Ｉ＿ｉｎｖ＿ｓが正常であると判定し（ステップＳ１２：ＹＥＳ）、第１の処理フローを終了する。
他方、取得したインバータ電流計測値Ｉ＿ｉｎｖ＿ｓとインバータ電流想定値Ｉ＿ｉｎｖ＿ｉとの差が予め規定された許容誤差δの範囲内にはなかった場合、インバータ電流計測値Ｉ＿ｉｎｖ＿ｓが異常であると判定する（ステップＳ１２：ＮＯ）。
この場合、リミット値学習部１０３は、所定の異常発生フラグＦ（初期値は０とする。）に１を代入し（ステップＳ１３）、第１の処理フローを終了する。
他方、取得したインバータ電流計測値Ｉ＿ｉｎｖ＿ｓとインバータ電流想定値Ｉ＿ｉｎｖ＿ｉとの差が予め規定された許容誤差δの範囲内にはなかった場合、インバータ電流計測値Ｉ＿ｉｎｖ＿ｓが異常であると判定する（ステップＳ１２：ＮＯ）。
この場合、リミット値学習部１０３は、所定の異常発生フラグＦ（初期値は０とする。）に１を代入し（ステップＳ１３）、第１の処理フローを終了する。
図１０は、第２の実施形態に係るＣＰＵの第２の処理フローを示す図である。
次に、リミット値学習部１０３が実行する第２の処理フローについて説明する。
図１０に示す第２の処理フローは、キャリア周期ＴＣごと、又は、キャリア周期ＴＣよりも長い、予め規定された所定期間ごとに実行される。
リミット値学習部１０３は、異常発生フラグＦが０か否かを判定する（ステップＳ２１）。
異常発生フラグＦが０であった場合（ステップＳ２１：ＹＥＳ）、リミット値学習部１０３は、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍを、現時点において規定されている値（例えば、２．５μｓ）から所定の微小値Δ（例えば、Δ＝０．１μｓ）だけ小さくする（ステップＳ２２）。
次に、リミット値学習部１０３が実行する第２の処理フローについて説明する。
図１０に示す第２の処理フローは、キャリア周期ＴＣごと、又は、キャリア周期ＴＣよりも長い、予め規定された所定期間ごとに実行される。
リミット値学習部１０３は、異常発生フラグＦが０か否かを判定する（ステップＳ２１）。
異常発生フラグＦが０であった場合（ステップＳ２１：ＹＥＳ）、リミット値学習部１０３は、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍを、現時点において規定されている値（例えば、２．５μｓ）から所定の微小値Δ（例えば、Δ＝０．１μｓ）だけ小さくする（ステップＳ２２）。
ここで、第１の処理フローにおいて、インバータ電流計測値Ｉ＿ｉｎｖ＿ｓに異常が発生していない場合には、異常発生フラグＦの値は０のままとなる。したがって、リミット値学習部１０３の第２の処理フローによれば、インバータ電流計測値Ｉ＿ｉｎｖ＿ｓに異常が発生していない状態が持続している限り、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍが微小値Δずつ徐々に小さくなっていく。
他方、異常発生フラグＦが１であった場合（ステップＳ２１：ＮＯ）、次に、リミット値学習部１０３は、現時点において規定されているオフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍが初期値（例えば、２．５μｓ）か否かを判定する（ステップＳ２３）。
オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍが初期値であった場合、リミット値学習部１０３は、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍを変更することなく、異常発生フラグＦを０に戻して（ステップＳ２５）、第２の処理フローを終了する。
オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍが初期値でなかった場合、リミット値学習部１０３は、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍを、現時点において規定されている値から所定の微小値Δ（例えば、Δ＝０．１μｓ）だけ大きくする（ステップＳ２４）。そして、リミット値学習部１０３は、異常発生フラグＦを０に戻して（ステップＳ２５）、第２の処理フローを終了する。
オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍが初期値であった場合、リミット値学習部１０３は、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍを変更することなく、異常発生フラグＦを０に戻して（ステップＳ２５）、第２の処理フローを終了する。
オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍが初期値でなかった場合、リミット値学習部１０３は、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍを、現時点において規定されている値から所定の微小値Δ（例えば、Δ＝０．１μｓ）だけ大きくする（ステップＳ２４）。そして、リミット値学習部１０３は、異常発生フラグＦを０に戻して（ステップＳ２５）、第２の処理フローを終了する。
ここで、第１の処理フローにおいて、インバータ電流計測値Ｉ＿ｉｎｖ＿ｓに異常が発生した場合には、異常発生フラグＦの値は１とされる。したがって、リミット値学習部１０３の第２の処理フローによれば、インバータ電流計測値Ｉ＿ｉｎｖ＿ｓに異常が発生した場合、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍが微小値Δだけ大きくなる。
（作用、効果）
上記の通り、第２の実施形態に係るＣＰＵ１０（リミット値学習部１０３）は、指令信号のパルス幅Ｔｐｗに基づいて、インバータ電流の計測値（インバータ電流計測値Ｉ＿ｉｎｖ＿ｓ）が正常か否かを判定する。そして、当該計測値が異常であると判定した場合には、ＣＰＵ１０は、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍを所定の微小値Δずつ大きくし、パルス幅上限値を下げていく。
このようにすることで、ＰＷＭ制御に誤動作が生じやすい状態にある場合には、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍが大きくなって（パルス幅上限値が下がって）、誤動作が生じにくい状態へと移行する。したがって、負電圧サージに基づく誤動作の発生を抑制することができる。
上記の通り、第２の実施形態に係るＣＰＵ１０（リミット値学習部１０３）は、指令信号のパルス幅Ｔｐｗに基づいて、インバータ電流の計測値（インバータ電流計測値Ｉ＿ｉｎｖ＿ｓ）が正常か否かを判定する。そして、当該計測値が異常であると判定した場合には、ＣＰＵ１０は、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍを所定の微小値Δずつ大きくし、パルス幅上限値を下げていく。
このようにすることで、ＰＷＭ制御に誤動作が生じやすい状態にある場合には、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍが大きくなって（パルス幅上限値が下がって）、誤動作が生じにくい状態へと移行する。したがって、負電圧サージに基づく誤動作の発生を抑制することができる。
また、上記の通り、第２の実施形態に係るＣＰＵ１０は、インバータ電流計測値Ｉ＿ｉｎｖ＿ｓが正常であると判定した場合には、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍを所定の微小値Δずつ小さくし、パルス幅上限値を上げていく。
このようにすることで、ＰＷＭ制御に誤動作が生じていない状態にある場合には、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍが小さくなって（パルス幅上限値が上がって）いく。したがって、指令信号のパルス幅Ｔｐｗを、本来のパルス幅演算値Ｔｐｗ＿ｃａｌからパルス幅上限値にまで低下させた場合に生じ得る電力変換効率の低下を抑制することができる。
このようにすることで、ＰＷＭ制御に誤動作が生じていない状態にある場合には、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍが小さくなって（パルス幅上限値が上がって）いく。したがって、指令信号のパルス幅Ｔｐｗを、本来のパルス幅演算値Ｔｐｗ＿ｃａｌからパルス幅上限値にまで低下させた場合に生じ得る電力変換効率の低下を抑制することができる。
＜第３の実施形態＞
次に、第３の実施形態に係るインバータについて、図１１〜図１３を参照しながら説明する。なお、第３の実施形態に係るインバータの回路構成については第１の実施形態（図１、図２）と同様である。
次に、第３の実施形態に係るインバータについて、図１１〜図１３を参照しながら説明する。なお、第３の実施形態に係るインバータの回路構成については第１の実施形態（図１、図２）と同様である。
（ＣＰＵの機能構成）
図１１は、第３の実施形態に係るＣＰＵの機能構成を示す図である。
図１１に示すように、第３の実施形態に係るＣＰＵ１０は、第１の実施形態に加え、更に、リミット値設定部１０４を備えている。
以下、リミット値設定部１０４の機能について詳細に説明する。
図１１は、第３の実施形態に係るＣＰＵの機能構成を示す図である。
図１１に示すように、第３の実施形態に係るＣＰＵ１０は、第１の実施形態に加え、更に、リミット値設定部１０４を備えている。
以下、リミット値設定部１０４の機能について詳細に説明する。
（ＣＰＵの処理フロー）
図１２は、第３の実施形態に係るＣＰＵの処理フローを示す図である。
また、図１３は、第３の実施形態に係るリミット値設定部の機能を説明する図である。
以下、図１２、図１３を参照しながら、リミット値設定部１０４の処理について説明する。
図１２は、第３の実施形態に係るＣＰＵの処理フローを示す図である。
また、図１３は、第３の実施形態に係るリミット値設定部の機能を説明する図である。
以下、図１２、図１３を参照しながら、リミット値設定部１０４の処理について説明する。
リミット値設定部１０４は、インバータ電流の電流センサ１３による計測結果であるインバータ電流計測値Ｉ＿ｉｎｖ＿ｓを取得する（ステップＳ３１）。
次に、リミット値設定部１０４は、取得したインバータ電流計測値Ｉ＿ｉｎｖ＿ｓの値に基づいてオフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍを設定する（ステップＳ３２）。ここで、リミット値設定部１０４は、予め用意された参照テーブルＴａｂ２（図１３）を参照しながら、取得したインバータ電流計測値Ｉ＿ｉｎｖ＿ｓの値に基づいてオフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍを設定する。
次に、リミット値設定部１０４は、取得したインバータ電流計測値Ｉ＿ｉｎｖ＿ｓの値に基づいてオフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍを設定する（ステップＳ３２）。ここで、リミット値設定部１０４は、予め用意された参照テーブルＴａｂ２（図１３）を参照しながら、取得したインバータ電流計測値Ｉ＿ｉｎｖ＿ｓの値に基づいてオフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍを設定する。
図１３は、リミット値設定部１０４が有する参照テーブルＴａｂ２の例を示している。
参照テーブルＴａｂ２には、インバータ電流計測値Ｉ＿ｉｎｖ＿ｓ［Ａ］と、設定すべきオフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍと、が関連付けられて記録されている。
ここで、回復期間ｔｖｓ（図４）のうち、ゲート電圧Ｖｇがオフしてから負荷駆動用電圧Ｖｓが０Ｖに到達するまでの遅延時間（時刻ｔｃから時刻ｔｄまでの時間）は、インバータ電流の大小によって大きく変わることが知られている。具体的には、一般的なスイッチング素子（スイッチング素子１２０Ｈ等）は、インバータ電流が大きいほど、上記遅延時間（時刻ｔｃ〜時刻ｔｄ）は小さくなる特性を有している。したがって、インバータ電流が大きいほど回復期間ｔｖｓも小さくなる。
参照テーブルＴａｂ２には、インバータ電流計測値Ｉ＿ｉｎｖ＿ｓごとに対応するオフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍが、事前に取得された回復期間ｔｖｓの計測結果等に基づいて規定されている。
参照テーブルＴａｂ２には、インバータ電流計測値Ｉ＿ｉｎｖ＿ｓ［Ａ］と、設定すべきオフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍと、が関連付けられて記録されている。
ここで、回復期間ｔｖｓ（図４）のうち、ゲート電圧Ｖｇがオフしてから負荷駆動用電圧Ｖｓが０Ｖに到達するまでの遅延時間（時刻ｔｃから時刻ｔｄまでの時間）は、インバータ電流の大小によって大きく変わることが知られている。具体的には、一般的なスイッチング素子（スイッチング素子１２０Ｈ等）は、インバータ電流が大きいほど、上記遅延時間（時刻ｔｃ〜時刻ｔｄ）は小さくなる特性を有している。したがって、インバータ電流が大きいほど回復期間ｔｖｓも小さくなる。
参照テーブルＴａｂ２には、インバータ電流計測値Ｉ＿ｉｎｖ＿ｓごとに対応するオフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍが、事前に取得された回復期間ｔｖｓの計測結果等に基づいて規定されている。
リミット値設定部１０４は、ステップＳ３１及びステップＳ３２を繰り返し実行し、インバータ電流計測値Ｉ＿ｉｎｖ＿ｓに応じて、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍを逐次変更していく。
（作用、効果）
上述の通り、第３の実施形態に係るＣＰＵ１０（リミット値設定部１０４）は、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍ（即ち、パルス幅上限値）を、インバータ電流計測値Ｉ＿ｉｎｖ＿ｓに応じた値に設定する。
このようにすることで、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍが、インバータ電流に応じた最短期間に設定されるので、電力変換効率の低下を一層抑制することができる。
上述の通り、第３の実施形態に係るＣＰＵ１０（リミット値設定部１０４）は、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍ（即ち、パルス幅上限値）を、インバータ電流計測値Ｉ＿ｉｎｖ＿ｓに応じた値に設定する。
このようにすることで、オフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍが、インバータ電流に応じた最短期間に設定されるので、電力変換効率の低下を一層抑制することができる。
＜各実施形態の変形例＞
以上、第１〜第３の実施形態に係るインバータ１及びＣＰＵ１０について詳細に説明したが、インバータ１及びＣＰＵ１０の具体的な態様は、上述のものに限定されることはなく、要旨を逸脱しない範囲内において種々の設計変更等を加えることは可能である。
以上、第１〜第３の実施形態に係るインバータ１及びＣＰＵ１０について詳細に説明したが、インバータ１及びＣＰＵ１０の具体的な態様は、上述のものに限定されることはなく、要旨を逸脱しない範囲内において種々の設計変更等を加えることは可能である。
例えば、第１の実施形態の説明において、信号出力部１０２は、一つのキャリア周期ＴＣにおける開始側オフ期間Ｔｐｗ＿ｏｆｆ＿ａ（及び終了側オフ期間Ｔｐｗ＿ｏｆｆ＿ｂ）が、少なくともオフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍの時間幅となるように、パルス幅Ｔｐｗに制限をかけるものとした。しかし、他の実施形態においてはこの態様に限定されない。
他の実施形態に係る信号出力部１０２は、一つ前のキャリア周期ＴＣにおける終了側オフ期間Ｔｐｗ＿ｏｆｆ＿ｂと、今回のキャリア周期ＴＣにおける開始側オフ期間Ｔｐｗ＿ｏｆｆ＿ａとの合計がオフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍ未満とならない範囲で制限をかけるものとしてもよい。
具体的には、信号出力部１０２は、一つ前のキャリア周期ＴＣにおける終了側オフ期間Ｔｐｗ＿ｏｆｆ＿ｂ’を参照し、回復期間ｔｖｓに基づいて規定されたオフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍからＴｐｗ＿ｏｆｆ＿ｂ’を差し引いた値を、今回のキャリア周期ＴＣに適用するオフ期間リミット値としてもよい。
このようにすることで、一つ前のキャリア周期ＴＣで出力されたパルス（オン期間）と今回のキャリア周期ＴＣで出力されるパルス（オン期間）との間のオフ期間がオフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍよりも小さくならないように制限をかけることができる。これにより、電力変換効率の低下を一層抑制することができる。
他の実施形態に係る信号出力部１０２は、一つ前のキャリア周期ＴＣにおける終了側オフ期間Ｔｐｗ＿ｏｆｆ＿ｂと、今回のキャリア周期ＴＣにおける開始側オフ期間Ｔｐｗ＿ｏｆｆ＿ａとの合計がオフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍ未満とならない範囲で制限をかけるものとしてもよい。
具体的には、信号出力部１０２は、一つ前のキャリア周期ＴＣにおける終了側オフ期間Ｔｐｗ＿ｏｆｆ＿ｂ’を参照し、回復期間ｔｖｓに基づいて規定されたオフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍからＴｐｗ＿ｏｆｆ＿ｂ’を差し引いた値を、今回のキャリア周期ＴＣに適用するオフ期間リミット値としてもよい。
このようにすることで、一つ前のキャリア周期ＴＣで出力されたパルス（オン期間）と今回のキャリア周期ＴＣで出力されるパルス（オン期間）との間のオフ期間がオフ期間リミット値Ｔｐｗ＿ｏｆｆ＿ｌｉｍよりも小さくならないように制限をかけることができる。これにより、電力変換効率の低下を一層抑制することができる。
また、上述の各実施形態においては、上述したＣＰＵ１０の各種処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって上記各種処理が行われるものとしてもよい。ここで、コンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしてもよい。
上記プログラムは、上述した機能の一部を実現するためのものであってもよい。更に、上述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。更に、ＣＰＵ１０は、１台のコンピュータで構成されていても良いし、通信可能に接続された複数のコンピュータで構成されていてもよい。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものとする。
１ インバータ
１０ ＣＰＵ（制御装置）
１００ パルス幅演算部
１０１ リミット判定部
１０２ 信号出力部
１０３ リミット値学習部
１０４ リミット値設定部
１１０、１１１、１１２ 高耐圧ＩＣ（スイッチング素子駆動回路）
１１０ａ ハイサイド駆動回路
１１０ｂ ローサイド駆動回路
１２ スイッチング素子ＩＣ
１２０Ｈ、１２０Ｌ、１２１Ｈ、１２１Ｌ、１２２Ｈ、１２２Ｌ スイッチング素子
１３ 電流センサ
２ モータ
Ｄ ダイオード素子
ＣＨ、ＣＬ コンデンサ素子
１０ ＣＰＵ（制御装置）
１００ パルス幅演算部
１０１ リミット判定部
１０２ 信号出力部
１０３ リミット値学習部
１０４ リミット値設定部
１１０、１１１、１１２ 高耐圧ＩＣ（スイッチング素子駆動回路）
１１０ａ ハイサイド駆動回路
１１０ｂ ローサイド駆動回路
１２ スイッチング素子ＩＣ
１２０Ｈ、１２０Ｌ、１２１Ｈ、１２１Ｌ、１２２Ｈ、１２２Ｌ スイッチング素子
１３ 電流センサ
２ モータ
Ｄ ダイオード素子
ＣＨ、ＣＬ コンデンサ素子
Claims (11)
- インバータのパルス幅変調制御を行う制御装置であって、
キャリア周期ごとに出力すべき指令信号のパルス幅を示すパルス幅演算値を算出するパルス幅演算部と、
前記キャリア周期ごとに、当該キャリア周期における開始側オフ期間と終了側オフ期間とが一致するように、前記パルス幅演算値に示されるパルス幅の前記指令信号を出力する信号出力部と、
を備え、
前記信号出力部は、
オフ期間リミット値を、前記指令信号がオフした時点から、当該指令信号に基づいて動作するスイッチング素子のオフ動作に伴って発生する負電圧サージが回復するまでの期間とし、パルス幅上限値を前記キャリア周期から前記オフ期間リミット値に基づく値を差し引いた値として、
前記パルス幅演算値が前記パルス幅上限値よりも大きい場合には、前記パルス幅演算値に代えて、前記パルス幅上限値に示されるパルス幅の前記指令信号を出力する
制御装置。 - 前記パルス幅上限値を、
前記キャリア周期から前記オフ期間リミット値の二倍を差し引いてなる値とする、
請求項１に記載の制御装置。 - 前記信号出力部は、更に、
前記パルス幅演算値が前記キャリア周期に一致する場合には、
前記パルス幅上限値に代えて、前記キャリア周期に一致する前記パルス幅演算値に示されるパルス幅の前記指令信号を出力する
請求項１又は請求項２に記載の制御装置。 - 前記信号出力部は、更に、
前記パルス幅演算値が所定のパルス幅下限値よりも小さい場合には、当該パルス幅演算値に代えて、前記パルス幅下限値に示されるパルス幅の前記指令信号を出力する
請求項１から請求項３の何れか一項に記載の制御装置。 - 前記指令信号のパルス幅に基づいて、前記インバータに流れるインバータ電流の計測値が正常か否かを判定するとともに、前記インバータ電流の計測値が異常であると判定した場合には、前記パルス幅上限値を下げるリミット値学習部を更に備える
請求項１から請求項４の何れか一項に記載の制御装置。 - 前記リミット値学習部は、
前記インバータ電流の計測値が正常であると判定した場合には、前記パルス幅上限値を上げる
請求項５に記載の制御装置。 - 前記パルス幅上限値を、前記インバータに流れるインバータ電流の計測値に応じた値に設定するリミット値設定部を更に備える
請求項１から請求項４の何れか一項に記載の制御装置。 - 請求項１から請求項７のいずれか一項に記載の制御装置と、
前記制御装置からの前記指令信号に基づいてスイッチング素子を駆動するスイッチング素子駆動回路と、
前記スイッチング素子と、
を備えるインバータ。 - 前記制御装置、前記スイッチング素子駆動回路、及び、前記スイッチング素子は、
それぞれ別のＩＣパッケージで実装されている
請求項８に記載のインバータ。 - インバータのパルス幅変調制御を行うための制御方法であって、
キャリア周期ごとに出力すべき指令信号のパルス幅を示すパルス幅演算値を算出するパルス幅演算ステップと、
前記キャリア周期ごとに、当該キャリア周期における開始側オフ期間と終了側オフ期間とが一致するように、前記パルス幅演算値に示されるパルス幅の前記指令信号を出力する信号出力ステップと、
を有し、
前記信号出力ステップにおいて、
オフ期間リミット値を、前記指令信号がオフした時点から、当該指令信号に基づいて動作するスイッチング素子のオフ動作に伴って発生する負電圧サージが回復するまでの期間とし、パルス幅上限値を前記キャリア周期から前記オフ期間リミット値に基づく値を差し引いた値として、
前記パルス幅演算値が前記パルス幅上限値よりも大きい場合には、前記パルス幅演算値に代えて、前記パルス幅上限値に示されるパルス幅の前記指令信号を出力する
制御方法。 - インバータのパルス幅変調制御を行う制御装置を、
キャリア周期ごとに出力すべき指令信号のパルス幅を示すパルス幅演算値を算出するパルス幅演算部、
前記キャリア周期ごとに、当該キャリア周期における開始側オフ期間と終了側オフ期間とが一致するように、前記パルス幅演算値に示されるパルス幅の前記指令信号を出力する信号出力部、
して機能させ、
前記信号出力部は、
オフ期間リミット値を、前記指令信号がオフした時点から、当該指令信号に基づいて動作するスイッチング素子のオフ動作に伴って発生する負電圧サージが回復するまでの期間とし、パルス幅上限値を前記キャリア周期から前記オフ期間リミット値に基づく値を差し引いた値として、
前記パルス幅演算値が前記パルス幅上限値よりも大きい場合には、前記パルス幅演算値に代えて、前記パルス幅上限値に示されるパルス幅の前記指令信号を出力する
プログラム。
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