JP6524730B2 - Semiconductor device - Google Patents

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Description

本発明は、半導体装置に関する。   The present invention relates to a semiconductor device.

従来の半導体装置はその外部信号入出力に使用する端子であるＩ／Ｏパッドを有し、そのパッドの構造は次のとおりである。層間絶縁膜上にバリアメタル層が形成され、このバリアメタル層上にＡｌ合金膜が形成され、このＡｌ合金膜上にパッシベーション膜が形成され、そのパッシベーション膜にパッド開口部が形成されている。そのパッド開口部によって露出したＡｌ合金膜がパッドとなる。   The conventional semiconductor device has an I / O pad which is a terminal used for external signal input / output, and the structure of the pad is as follows. A barrier metal layer is formed on the interlayer insulating film, an Al alloy film is formed on the barrier metal layer, a passivation film is formed on the Al alloy film, and a pad opening is formed in the passivation film. The Al alloy film exposed by the pad opening becomes a pad.

このパッドにワイヤーボンディング等の金属を接合することで外部の部品と半導体装置を電気的に接続する。この接続を行う際、または接続を行った後にパッド下の層間絶縁膜にクラックが発生したり、パッドの密着性不足によるパッド剥がれや接続不良が発生するという課題がある。   By bonding a metal such as wire bonding to this pad, an external component and the semiconductor device are electrically connected. When this connection is made or after the connection is made, there is a problem that a crack is generated in the interlayer insulating film under the pad, or pad peeling or connection failure occurs due to insufficient adhesion of the pad.

上記の課題に対する対策として、パッド開口部の下に位置するバリアメタル層を除去することで、パッドのクラックまたはパッド剥がれや接続不良を抑制することが特許文献１に開示されている。   As a countermeasure against the above-mentioned problem, Patent Document 1 discloses that a crack, a pad peeling, or a connection failure of a pad is suppressed by removing a barrier metal layer located under a pad opening.

しかしながら、パッド開口部の下に位置するバリアメタル層を除去するだけでは、パッドのクラックまたはパッド剥がれや接続不良を十分に抑制することができない。   However, simply removing the barrier metal layer located under the pad opening can not sufficiently suppress the crack or the pad peeling or the connection failure of the pad.

特開２００４−２８２０３４号公報（図７）Unexamined-Japanese-Patent No. 2004-228034 (FIG. 7)

本発明の幾つかの態様は、パッド剥がれや接続不良を十分に抑制できる半導体装置に関連している。   Some aspects of the present invention relate to a semiconductor device capable of sufficiently suppressing pad peeling and connection failure.

本発明の一態様は、第１の絶縁膜上に位置する第１の配線と、前記第１の配線及び前記第１の絶縁膜上に位置する第２の絶縁膜と、前記第２の絶縁膜上に位置する第２の配線と、前記第２の配線及び前記第２の絶縁膜上に位置する第３の絶縁膜と、前記第３の絶縁膜上に位置するバリア層と、前記バリア層及び前記第３の絶縁膜上に位置するパッドと、前記パッド及び前記第３の絶縁膜上に位置する第４の絶縁膜と、前記第４の絶縁膜に形成され、前記パッド上に位置する開口部と、を含み、前記開口部の下に位置する前記パッドの下は、前記バリア層及び前記第２の配線を有しておらず、前記第１の配線を有していることを特徴とする半導体装置である。   According to one aspect of the present invention, there is provided a first wiring located on a first insulating film, a second insulating film located on the first wiring and the first insulating film, and the second insulating film. A second wiring located on the film, a third insulating film located on the second wiring and the second insulating film, a barrier layer located on the third insulating film, and the barrier Layer and a pad located on the third insulating film, a fourth insulating film located on the pad and the third insulating film, and the fourth insulating film, and located on the pad An opening, and under the pad located under the opening does not have the barrier layer and the second wiring but has the first wiring. It is a semiconductor device that is characterized.

上記本発明の一態様によれば、開口部の下に位置するパッドの下は、バリア層及び第２の配線を有しておらず、第１の配線を有しているため、第３の絶縁膜とパッドとの密着性を向上させることができる。その結果、パッドに加えられる種々の衝撃によってパッド下の第３の絶縁膜にクラックが発生することを十分に抑制でき、またパッド剥がれや接続不良を十分に抑制できる。   According to one aspect of the present invention, the third layer has a third wiring because the barrier layer and the second wiring are not provided under the pad located below the opening and the first wiring is provided. The adhesion between the insulating film and the pad can be improved. As a result, the occurrence of cracks in the third insulating film below the pad due to various impacts applied to the pad can be sufficiently suppressed, and pad peeling and connection failure can be sufficiently suppressed.

また、本発明の一態様は、上記本発明の一態様において、前記第１の配線は、金属またはポリシリコンからなる配線であることを特徴とする半導体装置である。これにより、金属またはポリシリコンからなる配線の配置の制約によるデメリットを軽減できる。   One embodiment of the present invention is the semiconductor device according to the above-mentioned one embodiment of the present invention, wherein the first wiring is a wiring made of metal or polysilicon. As a result, it is possible to reduce the disadvantage due to the restriction of the arrangement of the interconnection made of metal or polysilicon.

本発明の一態様は、半導体基板に位置する不純物領域からなる第１の配線と、前記第１の配線及び前記半導体基板上に位置する第２の絶縁膜と、前記第２の絶縁膜上に位置する第２の配線と、前記第２の配線及び前記第２の絶縁膜上に位置する第３の絶縁膜と、前記第３の絶縁膜上に位置するバリア層と、前記バリア層及び前記第３の絶縁膜上に位置するパッドと、前記パッド及び前記第３の絶縁膜上に位置する第４の絶縁膜と、前記第４の絶縁膜に形成され、前記パッド上に位置する開口部と、を含み、前記開口部の下に位置する前記パッドの下は、前記バリア層及び前記第２の配線を有しておらず、前記第１の配線を有していることを特徴とする半導体装置である。   In one embodiment of the present invention, a first wiring including an impurity region located in a semiconductor substrate, a second insulating film located on the first wiring and the semiconductor substrate, and a second insulating film are provided. A second wire located, a third insulating film located on the second wire and the second insulating film, a barrier layer located on the third insulating film, the barrier layer, and the barrier layer A pad located on a third insulating film, a fourth insulating film located on the pad and the third insulating film, and an opening located on the pad and formed on the fourth insulating film And under the pad located under the opening, the barrier layer and the second wiring are not provided, and the first wiring is provided. It is a semiconductor device.

上記本発明の一態様によれば、開口部の下に位置するパッドの下は、バリア層及び第２の配線を有しておらず、不純物領域からなる第１の配線を有するため、第３の絶縁膜とパッドとの密着性を向上させることができる。その結果、パッドに加えられる種々の衝撃によってパッド下の第３の絶縁膜にクラックが発生することを十分に抑制でき、またパッド剥がれや接続不良を十分に抑制できる。   According to one aspect of the present invention, the third layer has a first wiring formed of an impurity region and does not have a barrier layer and a second wiring under a pad located under the opening. The adhesion between the insulating film and the pad can be improved. As a result, the occurrence of cracks in the third insulating film below the pad due to various impacts applied to the pad can be sufficiently suppressed, and pad peeling and connection failure can be sufficiently suppressed.

本発明の一態様は、半導体基板または半導体膜に位置するシリサイド領域からなる第１の配線と、前記第１の配線及び前記半導体基板上に位置する第２の絶縁膜と、前記第２の絶縁膜上に位置する第２の配線と、前記第２の配線及び前記第２の絶縁膜上に位置する第３の絶縁膜と、前記第３の絶縁膜上に位置するバリア層と、前記バリア層及び前記第３の絶縁膜上に位置するパッドと、前記パッド及び前記第３の絶縁膜上に位置する第４の絶縁膜と、前記第４の絶縁膜に形成され、前記パッド上に位置する開口部と、を含み、前記開口部の下に位置する前記パッドの下は、前記バリア層及び前記第２の配線を有しておらず、前記第１の配線を有していることを特徴とする半導体装置である。   According to one aspect of the present invention, there is provided a first wiring comprising a silicide region located in a semiconductor substrate or a semiconductor film, a second insulating film located on the first wiring and the semiconductor substrate, and the second insulating film. A second wiring located on the film, a third insulating film located on the second wiring and the second insulating film, a barrier layer located on the third insulating film, and the barrier Layer and a pad located on the third insulating film, a fourth insulating film located on the pad and the third insulating film, and the fourth insulating film, and located on the pad An opening, and under the pad located under the opening does not have the barrier layer and the second wiring but has the first wiring. It is a semiconductor device that is characterized.

上記本発明の一態様によれば、開口部の下に位置するパッドの下は、バリア層及び第２の配線を有しておらず、シリサイド領域からなる第１の配線を有するため、第３の絶縁膜とパッドとの密着性を向上させることができる。その結果、パッドに加えられる種々の衝撃によってパッド下の第３の絶縁膜にクラックが発生することを十分に抑制でき、またパッド剥がれや接続不良を十分に抑制できる。   According to one aspect of the present invention, the third layer has a first wiring formed of a silicide region and does not have a barrier layer and a second wiring under the pad located below the opening. The adhesion between the insulating film and the pad can be improved. As a result, the occurrence of cracks in the third insulating film below the pad due to various impacts applied to the pad can be sufficiently suppressed, and pad peeling and connection failure can be sufficiently suppressed.

本発明の一態様に係る半導体装置の製造方法を説明するための断面図。FIG. 7 is a cross-sectional view for explaining the method for manufacturing a semiconductor device according to one embodiment of the present invention. 本発明の一態様に係る半導体装置の製造方法を説明するための断面図。FIG. 7 is a cross-sectional view for explaining the method for manufacturing a semiconductor device according to one embodiment of the present invention. 本発明の一態様に係る半導体装置の製造方法を説明するための断面図。FIG. 7 is a cross-sectional view for explaining the method for manufacturing a semiconductor device according to one embodiment of the present invention. 本発明の一態様に係る半導体装置の製造方法を説明するための断面図。FIG. 7 is a cross-sectional view for explaining the method for manufacturing a semiconductor device according to one embodiment of the present invention.

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it can be easily understood by those skilled in the art that various changes can be made in the form and details without departing from the spirit of the present invention and the scope thereof. Therefore, the present invention should not be construed as being limited to the description of the embodiments below.

［実施の形態１］
図１は、本発明の一態様に係る半導体装置の製造方法を説明するための断面図である。 First Embodiment
FIG. 1 is a cross-sectional view for explaining a method of manufacturing a semiconductor device according to an aspect of the present invention.

まず、シリコン基板等の半導体基板（図示せず）に半導体素子を形成し、その半導体基板上に第１の層間絶縁膜１１を形成する。次いで、第１の層間絶縁膜１１上にバリアメタル層１２を形成し、バリアメタル層１２上にアルミ合金膜１３を形成する。次いで、このアルミ合金膜１３上に反射防止膜等のメタル層１４を形成する。   First, a semiconductor element is formed on a semiconductor substrate (not shown) such as a silicon substrate, and a first interlayer insulating film 11 is formed on the semiconductor substrate. Next, a barrier metal layer 12 is formed on the first interlayer insulating film 11, and an aluminum alloy film 13 is formed on the barrier metal layer 12. Next, a metal layer 14 such as an antireflective film is formed on the aluminum alloy film 13.

次いで、メタル層１４、アルミ合金膜１３及びバリアメタル層１２をパターニングすることで、第１の層間絶縁膜１１上に第１の配線１５を形成する。次いで、第１の配線１５及び第１の層間絶縁膜１１上に第２の層間絶縁膜（第２の絶縁膜ともいう）１６を形成する。次いで、第２の層間絶縁膜１６上にバリアメタル層１７を形成し、バリアメタル層１７上にアルミ合金膜１８を形成する。次いで、このアルミ合金膜１８上にメタル層１９を形成する。   Next, the metal layer 14, the aluminum alloy film 13 and the barrier metal layer 12 are patterned to form a first wiring 15 on the first interlayer insulating film 11. Next, a second interlayer insulating film (also referred to as a second insulating film) 16 is formed on the first wiring 15 and the first interlayer insulating film 11. Next, a barrier metal layer 17 is formed on the second interlayer insulating film 16, and an aluminum alloy film 18 is formed on the barrier metal layer 17. Next, a metal layer 19 is formed on the aluminum alloy film 18.

次いで、メタル層１９、アルミ合金膜１８及びバリアメタル層１７をパターニングすることで、第２の層間絶縁膜１６上に第２の配線２０を形成する。次いで、第２の配線２０及び第２の層間絶縁膜１６上に第３の層間絶縁膜（第３の絶縁膜ともいう）２１を形成する。次いで、第３の層間絶縁膜２１に第２の配線２０上に位置するビアホールを形成し、このビアホールの内側面及び第３の層間絶縁膜２１上にバリアメタル層２２を形成する。   Next, the metal layer 19, the aluminum alloy film 18 and the barrier metal layer 17 are patterned to form a second wiring 20 on the second interlayer insulating film 16. Next, a third interlayer insulating film (also referred to as a third insulating film) 21 is formed on the second wiring 20 and the second interlayer insulating film 16. Then, a via hole located on the second wiring 20 is formed in the third interlayer insulating film 21, and a barrier metal layer 22 is formed on the inner side surface of the via hole and the third interlayer insulating film 21.

次いで、ビアホール内及びバリアメタル層２２上にＷ膜を形成する。次いで、第３の層間絶縁膜２１上に位置するＷ膜をＣＭＰにより除去することで、ビアホール内にＷ膜からなるＷプラグ２３を埋め込む。   Then, a W film is formed in the via hole and on the barrier metal layer 22. Then, the W film located on the third interlayer insulating film 21 is removed by CMP to bury the W plug 23 made of the W film in the via hole.

次いで、Ｗプラグ２３及び第３の層間絶縁膜２１上にバリアメタル層（バリア層ともいう）２４を形成する。このバリアメタル層２４には例えばＴｉ膜とＴｉＮ膜の積層膜またはＴｉＮ膜を用いることができる。次いで、フォトリソグラフィー技術及びエッチング技術によりバリアメタル層２４に開口部２４ａを形成する。この開口部２４ａは、後述するパッド開口部２８ａの下に位置する。次いで、バリアメタル層２４上にアルミ合金膜２５を形成し、このアルミ合金膜２５上にメタル層２６を形成する。このメタル層２６には例えばＴｉ膜とＴｉＮ膜の積層膜またはＴｉＮ膜を用いることができる。   Next, a barrier metal layer (also referred to as a barrier layer) 24 is formed on the W plug 23 and the third interlayer insulating film 21. For example, a laminated film of a Ti film and a TiN film or a TiN film can be used as the barrier metal layer 24. Next, an opening 24a is formed in the barrier metal layer 24 by photolithography and etching. The opening 24a is located below a pad opening 28a described later. Next, an aluminum alloy film 25 is formed on the barrier metal layer 24, and a metal layer 26 is formed on the aluminum alloy film 25. For example, a laminated film of a Ti film and a TiN film or a TiN film can be used as the metal layer 26.

次いで、メタル層２６、アルミ合金膜２５及びバリアメタル層２４をパターニングすることで、第３の層間絶縁膜２１上にパッド３０を有する第３の配線２７を形成する。次いで、第３の配線２７及び第３の層間絶縁膜２１上にパッシベーション膜（第４の絶縁膜ともいう）２８を形成する。次いで、パッシベーション膜２８にフォトリソグラフィー技術及びエッチング技術によりパッド３０上に位置するパッド開口部２８ａを形成する。   Next, the metal layer 26, the aluminum alloy film 25 and the barrier metal layer 24 are patterned to form a third wiring 27 having a pad 30 on the third interlayer insulating film 21. Then, a passivation film (also referred to as a fourth insulating film) 28 is formed on the third wiring 27 and the third interlayer insulating film 21. Then, a pad opening 28a located on the pad 30 is formed in the passivation film 28 by photolithography and etching.

このようにして作製された半導体装置におけるパッド開口部２８ａの下に位置するパッド３０の下は、バリアメタル層２４及び第２の配線２０を有しておらず、且つ第１の配線１５を有している（図１参照）。つまり、パッド開口部２８ａの下に位置するパッド３０の下は、開口部２４ａを有するがバリアメタル層２４を有しないとともに、第２の配線２０を有しておらず、且つ第１の配線１５を有している。   The barrier metal layer 24 and the second wire 20 are not provided under the pad 30 located under the pad opening 28a in the semiconductor device manufactured in this manner, and the first wire 15 is provided. (See Figure 1). That is, the lower part of the pad 30 located under the pad opening 28 a has the opening 24 a but does not have the barrier metal layer 24 and does not have the second wiring 20, and the first wiring 15. have.

本実施の形態によれば、パッド開口部２８ａの下に位置するバリアメタル層２４及び第２の配線２０を除去し、且つ第１の配線１５を配置することで、第３の層間絶縁膜２１とパッド３０との密着性を向上させることができる。その結果、パッド３０にワイヤーボンディング等の金属を接合する際、または接合した後にパッド３０下の層間絶縁膜にクラックが発生することを十分に抑制でき、またパッド３０の密着性不足によるパッド剥がれや接続不良が発生することを十分に抑制することができる。   According to the present embodiment, third metal insulating film 21 is removed by removing barrier metal layer 24 and second interconnection 20 located under pad opening 28 a and arranging first interconnection 15. The adhesion between the pad 30 and the pad 30 can be improved. As a result, when bonding a metal such as wire bonding to the pad 30 or after bonding, generation of a crack in the interlayer insulating film under the pad 30 can be sufficiently suppressed, and peeling of the pad due to insufficient adhesion of the pad 30 or The occurrence of connection failure can be sufficiently suppressed.

また、本実施の形態では、パッド開口部２８ａの直下の配線より下の第１の配線１５をパッド開口部２８ａの下に配置することが可能であるため、配線の配置の制約によるデメリットを軽減できる。   Further, in the present embodiment, since it is possible to arrange the first wiring 15 below the wiring immediately below the pad opening 28a under the pad opening 28a, the disadvantages due to the restriction of the wiring arrangement are reduced. it can.

なお、本実施の形態では、パッド３０をワイヤーボンディング等の金属と接合するボンディングパッドとして用いているが、パッドに衝撃が加えられるものとして利用するのであれば、種々の利用が可能である。本実施の形態のパッド３０を例えば半導体装置のプローブ検査の際にプローブ針を当てるパッドとして用いることも可能である。   In the present embodiment, although the pad 30 is used as a bonding pad for bonding to a metal such as wire bonding, various uses are possible as long as the pad is used as one to which an impact is applied. It is also possible to use the pad 30 of the present embodiment as a pad for applying a probe needle, for example, in a probe inspection of a semiconductor device.

また、本実施の形態では、アルミ合金膜からなる第１乃至第３の配線１５，２０，２７を用いているが、他の金属膜からなる第１乃至第３の配線を用いてもよい。   Further, although the first to third wirings 15, 20, and 27 made of an aluminum alloy film are used in the present embodiment, first to third wirings made of another metal film may be used.

［実施の形態２］
図２は、本発明の一態様に係る半導体装置の製造方法を説明するための断面図であり、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。 Second Embodiment
FIG. 2 is a cross-sectional view for explaining the method of manufacturing a semiconductor device according to one embodiment of the present invention. The same reference numerals as in FIG. 1 denote the same parts, and only different parts will be described.

半導体基板上に絶縁膜（第１の絶縁膜ともいう）３２を形成する。次いで、絶縁膜３２上にポリシリコン層を形成し、このポリシリコン層をパターニングすることで、絶縁膜３２上にポリシリコン配線３１を形成する。   An insulating film (also referred to as a first insulating film) 32 is formed over the semiconductor substrate. Next, a polysilicon layer is formed on the insulating film 32, and the polysilicon layer 31 is patterned to form a polysilicon wiring 31 on the insulating film 32.

次いで、ポリシリコン配線３１及び絶縁膜３２上に第２の層間絶縁膜（第２の絶縁膜ともいう）１６を形成する工程以降は実施の形態１と同様である。   The subsequent steps of forming a second interlayer insulating film (also referred to as a second insulating film) 16 on the polysilicon interconnection 31 and the insulating film 32 are the same as in the first embodiment.

本実施の形態においても実施の形態１と同様の効果を得ることができる。   Also in the present embodiment, the same effect as that of the first embodiment can be obtained.

［実施の形態３］
図３は、本発明の一態様に係る半導体装置を示す断面図であり、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。 Third Embodiment
FIG. 3 is a cross-sectional view showing a semiconductor device according to one embodiment of the present invention. The same reference numerals as in FIG. 1 denote the same parts, and only different parts will be described.

図３の半導体装置は、半導体基板としてのシリコン基板３３に形成された半導体素子（図示せず）を有し、シリコン基板３３に位置する不純物領域からなる第１の配線３４を有する。この第１の配線３４及びシリコン基板３３上には図１と同様の第２の層間絶縁膜（第２の絶縁膜ともいう）１６が形成されている。パッド開口部２８ａの下に位置するパッド３０の下には第１の配線３４が形成されている。   The semiconductor device of FIG. 3 has a semiconductor element (not shown) formed on a silicon substrate 33 as a semiconductor substrate, and has a first wiring 34 formed of an impurity region located on the silicon substrate 33. A second interlayer insulating film (also referred to as a second insulating film) 16 similar to that of FIG. 1 is formed on the first wiring 34 and the silicon substrate 33. A first wire 34 is formed under the pad 30 located below the pad opening 28 a.

次に、図３を用いて本発明の一態様に係る半導体装置の製造方法を説明するが、実施の形態１と異なる部分についてのみ説明する。   Next, a method of manufacturing a semiconductor device according to one embodiment of the present invention will be described with reference to FIG. 3, but only portions different from the first embodiment will be described.

まず、シリコン基板３３に半導体素子（図示せず）を形成する。次いで、そのシリコン基板３３に不純物イオンを注入し、熱処理を施すことにより、シリコン基板３３に不純物領域からなる拡散層である第１の配線３４を形成する。   First, a semiconductor element (not shown) is formed on the silicon substrate 33. Then, impurity ions are implanted into the silicon substrate 33 and heat treatment is performed to form a first wiring 34 which is a diffusion layer consisting of impurity regions in the silicon substrate 33.

次いで、第１の配線３４及びシリコン基板３３上に第２の層間絶縁膜１６を形成する工程以降は実施の形態１と同様である。   The subsequent steps of forming the second interlayer insulating film 16 on the first wiring 34 and the silicon substrate 33 are the same as in the first embodiment.

本実施の形態においても実施の形態１と同様の効果を得ることができる。   Also in the present embodiment, the same effect as that of the first embodiment can be obtained.

［実施の形態４］
図４は、本発明の一態様に係る半導体装置を示す断面図であり、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。 Fourth Embodiment
FIG. 4 is a cross-sectional view showing a semiconductor device according to one embodiment of the present invention. The same reference numerals as in FIG. 1 denote the same parts, and only different parts will be described.

図４の半導体装置は、半導体基板としてのシリコン基板３３に形成された半導体素子（図示せず）を有し、シリコン基板に位置するシリサイド領域からなる第１の配線３５を有する。この第１の配線３５及びシリコン基板３３上には図１と同様の第２の層間絶縁膜（第２の絶縁膜ともいう）１６が形成されている。パッド開口部２８ａの下に位置するパッド３０の下には第１の配線３５が形成されている。   The semiconductor device of FIG. 4 has a semiconductor element (not shown) formed on a silicon substrate 33 as a semiconductor substrate, and has a first wiring 35 composed of a silicide region located on the silicon substrate. A second interlayer insulating film (also referred to as a second insulating film) 16 similar to that of FIG. 1 is formed on the first wiring 35 and the silicon substrate 33. A first wire 35 is formed under the pad 30 located below the pad opening 28a.

次に、図４を用いて本発明の一態様に係る半導体装置の製造方法を説明するが、実施の形態１と異なる部分についてのみ説明する。   Next, a method of manufacturing a semiconductor device according to one embodiment of the present invention will be described with reference to FIG. 4, but only portions different from the first embodiment will be described.

まず、シリコン基板３３に半導体素子（図示せず）を形成する。次いで、そのシリコン基板３３に金属層を形成し、この金属層とシリコン基板３３に熱処理を施すことにより、シリコン基板３３に金属シリサイド領域からなる第１の配線３５を形成する。   First, a semiconductor element (not shown) is formed on the silicon substrate 33. Then, a metal layer is formed on the silicon substrate 33, and heat treatment is performed on the metal layer and the silicon substrate 33 to form a first wiring 35 composed of a metal silicide region on the silicon substrate 33.

次いで、第１の配線３５及びシリコン基板３３上に第２の層間絶縁膜（第２の絶縁膜ともいう）１６を形成する工程以降は実施の形態１と同様である。   The subsequent steps of forming a second interlayer insulating film (also referred to as a second insulating film) 16 on the first wiring 35 and the silicon substrate 33 are the same as in the first embodiment.

本実施の形態においても実施の形態１と同様の効果を得ることができる。   Also in the present embodiment, the same effect as that of the first embodiment can be obtained.

なお、本実施の形態では、金属シリサイド領域からなる第１の配線３５をシリコン基板３３に形成するが、金属シリサイド領域からなる第１の配線は種々のシリコン層上に形成することが可能であり、例えばポリシリコン層上に形成してもよい。   In the present embodiment, the first wiring 35 formed of the metal silicide region is formed on the silicon substrate 33, but the first wiring formed of the metal silicide region can be formed on various silicon layers. For example, it may be formed on a polysilicon layer.

本発明の一態様において、特定のＡ（以下「Ａ」という）の上（または下）に特定のＢ（以下「Ｂ」という）を形成する（Ｂが形成される）というとき、Ａの上（または下）に直接Ｂを形成する（Ｂが形成される）場合に限定されない。Ａの上（または下）に本発明の作用効果を阻害しない範囲で、他のものを介してＢを形成する（Ｂが形成される）場合も含む。
また上（または下）との表現による構成は、必ずしも一方向に限定されるものではなく、例えばＡの上（または下）にＢを形成する（Ｂが形成される）というとき、半導体装置が天地逆転して使用される際には、Ａの下（または上）にＢを形成する（Ｂが形成される）という場合を含む。 In one embodiment of the present invention, when a specific B (hereinafter referred to as “B”) is formed (or B is formed) above (or below) a specific A (hereinafter referred to as “A”), It is not limited to the case where B is directly formed (or B is formed) (or under). In the range above (or below) A which does not inhibit the effects of the present invention, it also includes the case where B is formed through other things (B is formed).
In addition, the configuration by the expression of above (or below) is not necessarily limited to one direction, and when, for example, B is formed on (above or below) A (a B is formed), the semiconductor device is When used upside down, it includes the case where B is formed below (or above) A (B is formed).

１１…第１の層間絶縁膜（第１の絶縁膜ともいう）、１２…バリアメタル層、１３…アルミ合金膜、１４…メタル層、１５…第１の配線、１６…第２の層間絶縁膜（第２の絶縁膜ともいう）、１７…バリアメタル層、１８…アルミ合金膜、１９…メタル層、２０…第２の配線、２１…第３の層間絶縁膜（第３の絶縁膜ともいう）、２２…バリアメタル層、２３…Ｗプラグ、２４…バリアメタル層（バリア層ともいう）、２４ａ…開口部、２５…アルミ合金膜、２６…メタル層、２７…第３の配線、２８…パッシベーション膜、２８ａ…パッド開口部（開口部ともいう）、３０…パッド、３１…ポリシリコン配線、３２…絶縁膜（第１の絶縁膜ともいう）、３３…シリコン基板、３４，３５…第１の配線。   11 first interlayer insulating film (also referred to as first insulating film) 12 barrier metal layer 13 aluminum alloy film 14 metal layer 15 first wiring 16 second interlayer insulating film (Also referred to as second insulating film) 17: barrier metal layer 18: aluminum alloy film 19: metal layer 20: second wiring 21: third interlayer insulating film (also referred to as third insulating film , 22: barrier metal layer, 23: W plug, 24: barrier metal layer (also referred to as barrier layer), 24a: opening, 25: aluminum alloy film, 26: metal layer, 27: third wiring, 28: Passivation film, 28a: pad opening (also referred to as opening), 30: pad, 31: polysilicon wiring, 32: insulating film (also referred to as first insulating film), 33: silicon substrate, 34, 35: first Wiring.

Claims (2)

半導体基板に位置する不純物領域からなる第１の配線と、
前記第１の配線及び前記半導体基板上に位置する第２の絶縁膜と、
前記第２の絶縁膜上に位置する第２の配線と、
前記第２の配線及び前記第２の絶縁膜上に位置する第３の絶縁膜と、
前記第３の絶縁膜上に位置するバリア層と、
前記バリア層及び前記第３の絶縁膜上に位置するパッドと、
前記パッド及び前記第３の絶縁膜上に位置する第４の絶縁膜と、
前記第４の絶縁膜に形成され、前記パッド上に位置する開口部と、を含み、
前記開口部の下に位置する前記パッドの下は、前記バリア層及び前記第２の配線を有しておらず、前記第１の配線を有しており、
前記パッドと前記第１の配線との間には前記第２の配線を有する配線層が１層のみ配置されていることを特徴とする半導体装置。 A first wiring formed of an impurity region located on a semiconductor substrate;
A second insulating film located on the first wiring and the semiconductor substrate;
A second wire located on the second insulating film;
A third insulating film located on the second wiring and the second insulating film;
A barrier layer located on the third insulating film;
A pad located on the barrier layer and the third insulating film;
A fourth insulating film located on the pad and the third insulating film;
An opening formed on the fourth insulating film and located on the pad;
Under the pad located below the opening, the barrier layer and the second wiring are not provided, but the first wiring is provided.
A semiconductor device characterized in that only one wiring layer having the second wiring is arranged between the pad and the first wiring. 半導体基板または半導体膜に位置するシリサイド領域からなる第１の配線と、
前記第１の配線及び前記半導体基板上に位置する第２の絶縁膜と、
前記第２の絶縁膜上に位置する第２の配線と、
前記第２の配線及び前記第２の絶縁膜上に位置する第３の絶縁膜と、
前記第３の絶縁膜上に位置するバリア層と、
前記バリア層及び前記第３の絶縁膜上に位置するパッドと、
前記パッド及び前記第３の絶縁膜上に位置する第４の絶縁膜と、
前記第４の絶縁膜に形成され、前記パッド上に位置する開口部と、を含み、
前記開口部の下に位置する前記パッドの下は、前記バリア層及び前記第２の配線を有しておらず、前記第１の配線を有しており、
前記パッドと前記第１の配線との間には前記第２の配線を有する配線層が１層のみ配置されていることを特徴とする半導体装置。 A first wiring made of a silicide region located in the semiconductor substrate or the semiconductor film;
A second insulating film located on the first wiring and the semiconductor substrate;
A second wire located on the second insulating film;
A third insulating film located on the second wiring and the second insulating film;
A barrier layer located on the third insulating film;
A pad located on the barrier layer and the third insulating film;
A fourth insulating film located on the pad and the third insulating film;
An opening formed on the fourth insulating film and located on the pad;
Under the pad located below the opening, the barrier layer and the second wiring are not provided, but the first wiring is provided.
A semiconductor device characterized in that only one wiring layer having the second wiring is arranged between the pad and the first wiring.
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