JP2005019696A - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same Download PDF

Info

Publication number
JP2005019696A
JP2005019696A JP2003182733A JP2003182733A JP2005019696A JP 2005019696 A JP2005019696 A JP 2005019696A JP 2003182733 A JP2003182733 A JP 2003182733A JP 2003182733 A JP2003182733 A JP 2003182733A JP 2005019696 A JP2005019696 A JP 2005019696A
Authority
JP
Japan
Prior art keywords
layer
pad
opening
barrier metal
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2003182733A
Other languages
Japanese (ja)
Inventor
Ken Namatame
建 生田目
Yoshihiko Kato
義彦 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2003182733A priority Critical patent/JP2005019696A/en
Publication of JP2005019696A publication Critical patent/JP2005019696A/en
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To improve the adhesiveness of an electrode pad while preventing disconnection at the root part of wiring layers and an electrode. <P>SOLUTION: Interlayer insulation layers 20, 22, 24 and 26 on a semiconductor layer 10, the wiring layers 30, 32 and 34, and a pad wiring layer 40 consist of a pad 100 and a wiring 200. At the wiring, the pad wiring layer consisting of barrier metal layers 40a, 40c and a pad electrode layer 40b is connected with a lower layer wiring by a plurality of contact layers 70, 72 and 74. At the pad, the barrier metal layers 40a and 40c are removed corresponding to a pad opening part 60, and the bottom surface of the pad part positioned under the pad opening part is in direct and close contact with the interlayer insulation layer 26. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、ボンディングパッド構造を有する半導体装置およびその製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
従来の半導体装置において、配線層の信頼性（ストレスマイグレーション耐性およびエレクトロマイグレーション耐性など）を向上させるために、配線層と絶縁層との間にバリアメタルを介在させる方法がある。ここで、配線に接続される電極パッドと絶縁膜との間にもバリアメタルを介在させると、バリアメタル層と絶縁膜の密着性が悪いために、ワイヤボンディング時にパッド電極層が剥がれてしまうことある。
【０００３】
本発明の目的は、配線部とパッド電極層との付け根の部分での断線を防止しつつ、電極パッドの密着性を向上させることができる半導体装置およびその製造方法を提供することにある。
【０００４】
【課題を解決するための手段】
（１）本発明の半導体装置は、半導体層と、
前記半導体層の上方に設けられた第１絶縁層と、
前記第１絶縁層上に設けられ、開口部を有する第１バリアメタル層と、
少なくとも前記第１バリアメタル層上に設けられ、パッド部と該パッド部に接続される引出し配線部とを含む、パッド電極層と、
前記パッド電極層上に設けられ、前記パッド部上方に第１パッド開口部を有する第２バリアメタル層と、
少なくとも前記第２バリアメタル層上に設けられ、前記第１パッド開口部上方に第２パッド開口部を有する保護絶縁層と、
前記第１絶縁層の下方に設けられ、異なるレベルに位置する絶縁層と
前記パッド電極層の下方において、前記異なるレベルに位置する絶縁層上に設けられ、該パッド電極層と同一の平面形状を有する複数の配線層と、
前記引出し配線部の下方に設けられ、前記第１パッド電極層及び前記複数の配線層を電気的に接続する複数のコンタクト層と、を含み、
前記第１バリアメタル層の前記開口部は、前記第２パッド開口部の下方に位置し、
前記第２パッド開口部下方に位置する前記パッド部の底面は、少なくとも前記第１絶縁層に直接密着している。
【０００５】
本発明の半導体装置によれば、保護絶縁層に形成されている第２パッド開口部下方に位置するパッド部の底面では、絶縁層が直接露出することになる。すなわち、保護絶縁層に形成されている第２パッド開口部下方のパッド部の底面には、バリアメタル層が設けられていない。そのため、少なくともパッド電極層のパッド部の一部と、絶縁層とを直接密着させることが可能となる。そのため、パッド電極層の密着強度を向上させることができ、膜剥がれが起きることを防止することができる。その結果、信頼性の高い半導体装置を製造することができる。
【０００６】
また、パッド電極層およびその下方に設けられている複数の配線層を電気的に接続するための複数のコンタクト層は、パッド開口部の外側に設けられている。すなわち、パッド開口部の下方においては、コンタクト層が形成されていない。そのため、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｒｇｒａｔｅｄ ｃｉｒｃｕｉｔ）の製品に本発明を適用する場合には、ユーザーは、パッド開口部の下方にコンタクト層がないという情報を持つライブラリを利用することにより設計を行なうことができるという利点がある。その結果、パッド電極層の下方の配線の積層数の変動の影響を受けることなく、一つのライブラリを用いて設計を行なうことができ、ユーザーの嗜好に応じた半導体装置を提供することができる。
【０００７】
また、パッド電極層の下方において、異なるレベルに位置する絶縁層上に該パッド電極層と同一の平面形状を有する複数の配線層が設けられている。このように、パッド電極層の下方に、同一の平面形状を有する配線層が積層されていることで、パッド電極層の下方の配線の積層数の変動の影響を受けることなく一つのライブラリを用いて設計を行うことができる。
【０００８】
また、少なくとも第２バリアメタル層上に保護絶縁層が設けられている。即ち、パッド電極層とパッド電極層上方に形成されている保護絶縁層との間には、第２バリアメタル層が形成されている。そのため、配線層の信頼性（ストレスマイグレーション耐性およびエレクトロマイグレーション耐性など）をさらに向上させることができる。
【０００９】
本発明は、たとえば、下記の態様をとることができる。
【００１０】
（Ａ）本発明の半導体装置において、前記第１バリアメタル層の前記開口部の開口の形状は、前記第２パッド開口部の平面形状より小さいことができる。
【００１１】
（Ｂ）本発明の半導体装置において、前記第１バリアメタル層の前記開口部の開口の形状は、前記第２パッド開口部の平面形状と同一であることができる。
【００１２】
（Ｃ）本発明の半導体装置において、前記第１バリアメタル層の前記開口部の開口の形状は、前記第２パッド開口部の平面形状より大きいことができる。
【００１３】
（２）本発明の半導体装置の製造方法は、半導体層上に層間絶縁層と前記層間絶縁層上に形成された配線層との積層構造、及び、該積層構造をなす複数の該配線層を相互に接続するコンタクト層を形成する工程と、
前記工程によって形成された最上の配線層上に、第１層間絶縁層を形成する工程と、
前記第１層間絶縁層上に開口部を有する第１バリアメタル層を形成する工程と、
少なくとも前記第１バリアメタル層上に、パッド部と引き出し配線部とからなるパッド電極層を形成する工程と、
前記パッド電極層上に、第２バリアメタル層を形成する工程と、
前記パッド部上方に位置する前記第２バリアメタル層の一部を除去して第１パッド開口部を形成する工程と、
前記第２バリアメタル層上に、前記第１開口部上方に第２パッド開口部を有する保護絶縁層を形成する工程と、を含み、
前記コンタクト層は、前記引き出し配線部下方に形成され、
前記第１バリアメタル層の前記開口部は、前記第２パッド開口部下方に形成され、
前記第２パッド開口部下方に位置する前記パッド部の底面は、少なくとも前記第１層間絶縁層に直接密着している、
本発明の半導体装置の製造方法によれば、パッド電極層下方に形成される第１バリアメタル層が、開口部を有するように形成することができる。これにより、保護絶縁層の第２パッド開口部の下方に位置するパッド電極層の下方に形成された第１バリアメタル層の少なくとも一部を除去することができる。その結果、保護絶縁層の第２パッド開口部下方において、パッド電極層とパッド電極下方に形成された層間絶縁層とが直接接するように形成することができ、膜剥がれが起きることが防止された信頼の高い半導体装置を製造することができる。
【００１４】
本発明は、下記の態様をとることができる。
【００１５】
（Ａ）本発明の半導体装置の製造方法において、前記第１バリアメタル層の前記開口部の開口の形状は、前記第２パッド開口部の開口の形状と比して小さいことができる。
【００１６】
（Ｂ）本発明の半導体装置の製造方法において、前記第１バリアメタル層の前記開口部の開口の形状は、前記第２パッド開口部の開口の形状と同じであることができる。
【００１７】
（Ｃ）本発明の半導体装置の製造方法において、前記第１バリアメタル層の前記開口部の開口の形状は、前記第２パッド開口部の開口の形状と比して大きいことができる。
【００１８】
（Ｄ）本発明の半導体装置の製造方法において、前記第２バリアメタル層の除去は、前記パッド部の表面をオーバーエッチングを行なうこと、を含むことができる。
【００１９】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００２０】
１．半導体装置
図１（Ａ）は、半導体装置における配線層の形状を模式的に示す平面図である。図１（Ｂ）は、図１（Ａ）におけるＡ−Ａ線に沿った断面を模式的に示す断面図である。図２は、第１〜第３の配線層の平面形状を模式的に示す平面図である。
【００２１】
まず、図１（Ａ）を参照しながら、半導体装置１０００の平面構造を説明する。半導体装置１０００は、図１に示すように、パッド部１００と、パッド部１００と接続され、一体となっている引出し配線部２００とを有する。引出し配線部２００は、パッド部１００よりも幅の狭い導電層で構成されている。パッド部１００では、所定の領域にパッド開口部６０が設けられている。
【００２２】
次に、図１（Ｂ）を参照しながら、半導体装置の断面構造について説明する。半導体基板１０の上方には、第１の層間絶縁層２０が形成されている。第１の層間絶縁層２０の上には、第１の配線層３０が形成され、第１の配線層３０の上方には、第２の層間絶縁層２２が形成されている。そして、図１（Ｂ）に示すように、第２の層間絶縁層２２の上方には、第２，３の配線層３２，３４およびパッド配線層４０と、第３，４の層間絶縁層２４，２６とが交互に積層されている。第１の配線層３０，３２，３４とパッド配線層４０とは、図１（Ｂ），図２から明らかなように、同一の平面形状をしている。このように、パッド配線層４０の下方に、同一の平面形状を有する配線層が積層されていることで、パッド電極層の下方の配線の積層数の変動の影響を受けることなく一つのライブラリを用いて設計を行うことができ、また、ボンディングの際の衝撃を配線層が吸収するため、ボンディング強度を高めることができ、半導体装置の信頼性を向上させることができる。
【００２３】
最上に設けられているパッド配線層４０の上には、保護絶縁層５０が形成されている。保護絶縁層５０は、パッド部１００において所定の領域にパッド配線層４０が露出するようにパッド開口部６０を有している。このパッド開口部６０において、外部とパッド配線層４０とを電気的に接続するために、たとえばワイヤボンディングがなされる。
【００２４】
パッド配線層４０は、バリアメタル層４０ａとパッド電極層４０ｂとバリアメタル層４０ｃとが積層された構造を有する。なお、第１〜３配線層３０，３２，３４もパッド配線層４０と同様の構造を有することができる。また、パッド配線層４０を構成するバリアメタル層４０ａ，ｃは、平面的にみて、パッド開口部６０と同一の開口を有する。すなわち、パッド開口部６０の底面には、バリアメタル層４０ａ，ｃが設けられておらず、パッド電極層４０ｂは、第４の層間絶縁層２６と直接密着していることとなる。
【００２５】
第１〜第３配線層３０，３２，３４とパッド配線層４０との相互間は、複数のコンタクト層７０，７２，７４により電気的に接続されている。たとえば、第１の配線層３０と第２の配線層３２との相互間は、コンタクト層７０により電気的に接続されている。同様に、第２の配線層３２と第３の配線層３４との相互間は、コンタクト層７２により電気的に接続され、第３の配線層３４とパッド配線層４０との相互間は、コンタクト層７４により電気的に接続されている。コンタクト層７０，７２，７４は、図１（Ａ），（Ｂ）に示すように、平面的にみて重ならないように千鳥格子状に配置されていることができる。
【００２６】
以下に、本実施の形態の半導体装置の利点を述べる。
【００２７】
（Ａ）本実施の形態の半導体装置では、パッド配線層４０を構成するバリアメタル層４０ａ，ｃは、平面視においてパッド開口部６０と同一の開口を有している。すなわち、パッド開口部６０におけるパッド配線層４０の上面及び底面には、バリアメタル層４０ａ，ｃが設けられておらず、パッド電極層４０ｂと第４の層間絶縁層２６とが直接密着することとなる。そのため、パッド配線層４０と、第４の層間絶縁層２６の密着強度を向上させることができ、膜剥がれが防止され、信頼性の高い半導体装置を提供することができる。
【００２８】
（Ｂ）本実施の形態の半導体装置では、第１〜第３の配線層３０，３２，３４とパッド配線層４０の相互間を電気的に接続するためのコンタクト層７０，７２，７４は、パッド開口部６０の外側の領域（本実施の形態では、引出し配線部２００領域）に形成されている。すなわち、パッド開口部６０の下方にはコンタクト層が形成されていない。そのため、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｒｇｒａｔｅｄ ｃｉｒｃｕｉｔ）の製品に用いる場合には、ユーザーは、パッド開口部の下方にコンタクト層がないという情報を持つライブラリを利用することにより設計を行なうことができるという利点がある。その結果、パッド電極層の下方の配線の積層数の変動の影響を受けることなく、一つのライブラリを用いて設計を行なうことができ、ユーザーの嗜好に応じた半導体装置を提供することができる。
【００２９】
次に、本実施の形態の半導体装置の変形例について説明する。以下の変形例は、バリアメタル層４０ａ，ｃの平面形状が異なる例である。
【００３０】
（変形例１）
図３（Ａ），（Ｂ）に示すように、変形例１にかかる半導体装置では、パッド配線層４０を構成するバリアメタル層４０ａは、平面的に見てパッド開口部６０の形状よりも小さい開口を有している。すなわち、バリアメタル層４０ａは、平面的に見た場合、パッド開口部６０の内側に残存することとなる。この態様では、たとえば、少なくともボンディングワイヤ（図示せず）が接続される領域以外には、バリアメタル層４０ａは残存する構造となり、引出し配線部２００との付け根の部分での断線を防止することができる。
【００３１】
（変形例２）
図４（Ａ），（Ｂ）に示すように、バリアメタル層４０ａ，ｃは、パッド開口部６０と比して平面的に大きい開口を有する。すなわち、バリアメタル層４０ａ，ｃは、パッド開口部６０におけるパッド配線層４０の上面及び底面に設けられていないだけでなく、パッド開口部６０の端面においても露出していない。そのため、この態様によれば、パッド開口部の底面だけでなく側面においてもバリアメタル層が露出することがないようにすることができる。その結果、膜剥がれの防止効果がより向上された半導体装置を製造することができる。
【００３２】
２．半導体装置の製造方法
以下、図５〜８を参照しつつ、本実施の形態に係る半導体装置の製造方法を説明する。図５〜図８のおいて、（Ａ）は、配線層の形状を示す平面図であり、（Ｂ）は、（Ａ）のＡ−Ａ線に沿った断面図を示す。
【００３３】
まず、半導体基板１０の上に、半導体素子（たとえばＭＩＳトランジスタ，メモリトランジスタ）を形成する。次に、図５に示すように、公知の方法により、たとえば、酸化シリコンからなる第１の層間絶縁層２０を形成する。第１の層間絶縁層２０は、必要に応じて、化学的機械的研磨法（ＣＭＰ法）により、平坦化される。
【００３４】
ついで、第１の層間絶縁層２０の上に第１の配線層３０を形成する。第１の配線層３０の形成は、まず、公知の方法により、たとえば、ＴｉＮなどの高融点金属の窒化物膜を含むバリアメタル層３０ａを形成する。また、バリアメタル層３０ａとしては、Ｔｉなどの高融点金属膜や、それらの膜の積層膜を用いることができる。この場合は、たとえば、Ｔｉ／ＴｉＮや、Ｔｉ／ＴｉＮ／Ｔｉの積層膜などを用いることができる。ついで、公知の方法により導電層３０ｂを形成する。導電層３０ｂとしては、たとえばアルミニウム層、アルミニウムと銅との合金層を挙げることができる。さらに、導電層３０ｂの上に、バリアメタル層３０ｃを形成する。バリアメタル層３０ｃは、上述のバリアメタル層３０ａと同様にして形成することができる。
【００３５】
ついで、バリアメタル層３０ａ、導電層３０ｂおよびバリアメタル層３０ｃの積層体を所定のパターンにパターニングすることにより、図５に示されるように、第１の配線層３０を形成することができる。このとき、第１の配線層３０は、後の工程で形成されるパッド電極層と同一の平面形状を有するようにパターニングされる（図２参照）。
【００３６】
次に、第１の配線層３０の上方において、公知の方法により、酸化シリコンからなる第２の層間絶縁層２２を形成する。第２の層間絶縁層２２は、必要に応じて、ＣＭＰ法により平坦化される。次に、第２の層間絶縁層２２において、第１の配線層３０に達するスルーホール７０ａを形成する。スルーホール７０ａは、後の工程で形成されるパッド開口部の外側の領域に形成される。本実施の形態の半導体装置では、引出し配線部２００領域に形成される。次に、スルーホール７０ａの内面に、公知の方法によりバリアメタル層７０ｂを形成した後、スルーホール７０ａを埋め込むように、第１のコンタクト層７０を形成する。第１のコンタクト層７０は、たとえば、タングステン層を全面に形成し、そのタングステン層をエッチバックすることにより形成される。
【００３７】
次に、第１のコンタクト層７０および第２の層間絶縁層２２の上に、第２の配線層３２を形成する。第２の配線層３２は、第１の配線層３０と同様の形成方法、材質を用いて形成される。そして、上述の配線層と、層間絶縁層の形成を繰り返すことにより、図５に示すように、第１〜第４の層間絶縁層２０，２２，２４，２６および第１〜第３の配線層３０，３２，３４が交互に順次積層する。
【００３８】
第４の層間絶縁層２６を形成した後に、パッド配線層４０を形成する。パッド配線層４０の形成では、まず、図５に示すように、第４の層間絶縁層２６の上に、バリアメタル層４０ａを形成する。バリアメタル層４０ａの形成は、第１の配線層３０のバリアメタル層３０ａと同様に行なうことができる。ついで、バリアメタル層４０ａの上に、所定のパターンを有するマスク層Ｍ１を形成する。このとき、マスク層Ｍ１は、後述するパッド開口部６０を形成するためのマスク層と同様の形状のものを用いる。
【００３９】
このマスク層Ｍ１をマスクとして、バリアメタル層４０ａを公知の方法により除去する。これにより、図６に示すように、後の工程でパッド開口部が形成される領域には、第４の層間絶縁層２６が露出することになる。その後、マスク層Ｍ１を除去する。
【００４０】
次に、図７に示すように、バリアメタル層４０ａと、露出した第４の層間絶縁層２６の上にパッド電極層４０ｂおよびバリアメタル層４０ｃを順次積層する。パッド電極層４０ｂおよびバリアメタル層４０ｃの形成は、導電層３０ｂおよびバリアメタル層３０ａの形成と同様に行なうことができる。ついで、図７に参照されるように、最上のバリアメタル層の上に、パッド電極層を形成するためのマスク層Ｍ２を形成する。このマスク層Ｍ２をマスクとして、図８に示すように、バリアメタル層４０ａ，パッド電極層４０ｂおよびバリアメタル層４０ｃをパターニングすることにより、パッド配線層４０が形成される。
ついで、パッド配線層４０の上方に、公知の方法により保護絶縁層５０を形成する。ついで、保護絶縁層５０の上に、パッド開口部を形成するためのマスク層Ｍ３を公知の技術により形成する。このマスク層Ｍ３をマスクとして、保護絶縁層５０およびバリアメタル層４０ｃをエッチングする。このバリアメタル層４０ｃのエッチングにおいては、バリアメタル層４０ｃを除去した後、オーバーエッチングをすることにより、パッド電極層４０ｂの表面を除去することが好ましい。パッド電極層４０ｂと、バリアメタル層４０ｃとの間には、バリアメタル層４０ｃの材質によっては、変質層が生じてしまうことがある。このような変質層は、パッド配線層４０とボンディング電極の密着強度を低下させる一因となる。本実施の形態では、このようにパッド電極層４０ｂの表面をもオーバーエッチングすることにより、この変質層を除去することができ、配線層の信頼性を向上させることができる。
【００４１】
これによりパッド部１００においてパッド開口部６０が形成され、図１に示す半導体装置を製造することができる。
【００４２】
本実施の形態の半導体装置の製造方法によれば、パッド開口部６０の領域では、パッド配線層４０を構成するバリアメタル層４０ａ，ｃを除去することができる。そのため、パッド配線層４０のパッド電極層４０ｂと、第４の層間絶縁層２６とが直接接することとなる。その結果、パッド電極層４０ｂと第４の層間絶縁層２６の密着強度を向上させることができ、ボンディング時の膜剥がれが防止された信頼性の高い半導体装置を製造することができる。
【００４３】
また、保護絶縁層５０と、バリアメタル層４０ｃのパターニングを同一のマスク層を用いて行なうことができるため、工程数を増加させることなく、信頼性の高い半導体装置を製造することができる。
【００４４】
次に、本実施の形態の変形例１にかかる半導体装置の製造方法について説明する。以下に説明する変形例１，２は、パッド配線層４０を構成するバリアメタル層４０ａ，ｃの形状が異なる例であり、以下の説明では、上述の実施の形態と同様に行なうことができる工程については、その詳細な説明を省略する。
【００４５】
（変形例１）
まず、図５に参照されるように、上述の実施の形態と同様にして、第１〜第４の層間絶縁層２０，２２，２４，２６と、第１〜第３の配線層３０，３２，３４と、各配線層３０，３２，３４間を電気的に接続するためのコンタクト層７０，７２，７４と、を形成する。
【００４６】
次に、第４の層間絶縁層２６の上方に、パッド配線層４０のためのバリアメタル層４０ａを形成する。その後、上述の実施の形態と同様にして、バリアメタル層４０ａの上に、所定のパターンを有するマスク層Ｍ１を公知の方法により形成する。このマスク層Ｍ１は、少なくともボンディング電極と接触する領域のバリアメタル層を除去できるだけの開口を有していればよく、後の工程で形成されるパッド開口部６０より小さい開口を有する。このマスク層Ｍ１をマスクとして、バリアメタル層４０ａのエッチングを行なう。これにより、パッド開口部６０内にバリアメタル層４０ａの一部を残存させることができる。
【００４７】
次に、図７に参照されるように、上述の実施の形態と同様にして、バリアメタル層４０ａと、露出している第４の層間絶縁層２６の上方に、パッド電極層４０ｂおよびバリアメタル層４０ｃを形成する。ついで、図７に参照されるように、最上のバリアメタル層の上に、パッド電極層を形成するためのマスク層Ｍ２を形成する。このマスク層Ｍ２をマスクとして、バリアメタル層４０ａ，パッド電極層４０ｂおよびバリアメタル層４０ｃをパターニングすることにより、パッド配線層４０が形成される。
【００４８】
次に、図９に示すように、パッド配線層４０の上に、公知の方法によりマスク層Ｍ３を形成する。マスク層Ｍ３は、上述のマスク層Ｍ１と同様に、少なくともボンディング電極と接触する領域のバリアメタル層を除去できるだけの開口を有してればよく、マスク層Ｍ１と同じ形状の開口を有していることが好ましい。このマスク層Ｍ３をマスクとして、バリアメタル層４０ｃをエッチングする。
【００４９】
次に、図１０に示すように、パッド配線層４０と第４の層間絶縁層２６の上方に上述の実施の形態と同様にして保護絶縁層５０を形成する。その後、パッド開口部６０を形成するためのマスク層Ｍ４を保護絶縁層５０の上に形成する。ついで、マスク層Ｍ４をマスクとして、保護絶縁層５０をエッチングすることにより、パッド開口部６０が形成され、図３（Ａ），（Ｂ）に示す半導体装置を製造することができる。この態様によれば、パッド開口部６０において、少なくとも、ボンディング電極（図示せず）が接する領域以外には、バリアメタル層４０ａ，ｃを残存させることができる。そのため、引出し配線部２００との付け根の部分での断線を防止することが可能となる半導体装置を製造することができる。
【００５０】
（変形例２）
まず、図５に参照されるように、上述の実施の形態と同様にして、第１〜第４の層間絶縁層２０，２２，２４，２６と、第１〜第３の配線層３０，３２，３４と、各配線層間３０，３２，３４を電気的に接続するためのコンタクト層７０，７２，７４と、を形成する。ついで、第４の層間絶縁層２６の上方に、パッド配線層４０のためのバリアメタル層４０ａを形成する。その後、上述の実施の形態と同様にして、バリアメタル層４０ａの上に、所定のパターンを有するマスク層Ｍ１を公知のリソグラフィおよびエッチング技術により形成する。変形例１においては、このマスク層Ｍ１は、少なくとも後の工程で形成されるパッド開口部６０と比して大きい開口を有する。ついで、マスク層Ｍ１をマスクとして、バリアメタル層４０ａのエッチングを行なう。これによりパッド開口部６０内には、バリアメタル層４０ａが残存することはない。
【００５１】
次に、図７に参照されるように、上述の実施の形態と同様にして、バリアメタル層４０ａと、露出している第４の層間絶縁層２６の上方に、パッド電極層４０ｂおよびバリアメタル層４０ｃを形成する。ついで、図７に参照されるように、最上のバリアメタル層の上に、パッド電極層を形成するためのマスク層Ｍ２を形成する。このマスク層Ｍ２をマスクとして、バリアメタル層４０ａ，パッド電極層４０ｂおよびバリアメタル層４０ｃをパターニングすることにより、パッド配線層４０が形成される。
【００５２】
次に、図１１に示すように、パッド配線層４０の上に、公知の方法によりマスク層Ｍ３を形成する。マスク層Ｍ３は、上述のマスク層Ｍ１と同様に、後の工程で形成されるパッド開口部６０と比して大きい開口を有するマスク層を用いる。このマスク層Ｍ３をマスクとして、バリアメタル層４０ｃをエッチングする。
【００５３】
次に、図１２に示すように、パッド配線層４０と第４の層間絶縁層２６の上方に上述の実施の形態と同様にして保護絶縁層５０を形成する。その後、パッド開口部６０を形成するためのマスク層Ｍ３を保護絶縁層の上に形成する。ついで、マスク層Ｍ３をマスクとして、保護絶縁層５０をエッチングすることにより、パッド開口部６０が形成され、図４（Ａ），（Ｂ）に示す半導体装置を製造することができる。
【００５４】
この態様によれば、パッド開口部６０の底面だけでなく側面においてもバリアメタル層４０ａ，ｃが露出することがないようにすることができる。その結果、膜剥がれの防止効果がより向上された半導体装置を製造することができる。
【００５５】
なお、上述の実施の形態の説明においては、第１〜第３の配線層３０，３２，３４およびパッド配線層４０は、バリアメタル層の間に導電層が形成されている場合について説明したが、バリアメタル層と導電層の２層が積層された場合にも適用することができる。
【図面の簡単な説明】
【図１】本実施の形態にかかる半導体装置を模式的に示す図。
【図２】図１に示す半導体装置の第１〜第３の配線層の平面形状を示す図。
【図３】変形例１にかかる半導体装置を模式的に示す図。
【図４】変形例２にかかる半導体装置を模式的に示す図。
【図５】図１に示す半導体装置の製造工程を模式的に示す図。
【図６】図１に示す半導体装置の製造工程を模式的に示す図。
【図７】図１に示す半導体装置の製造工程を模式的に示す図。
【図８】図１に示す半導体装置の製造工程を模式的に示す図。
【図９】図２に示す半導体装置の製造工程を模式的に示す図。
【図１０】図２に示す半導体装置の製造工程を模式的に示す図。
【図１１】図３に示す半導体装置の製造工程を模式的に示す図。
【図１２】図３に示す半導体装置の製造工程を模式的に示す図。
【符号の説明】
１０ 半導体基板、 ２０ 第１の層間絶縁層、 ２２ 第２の層間絶縁層、２４ 第３の層間絶縁層、 ２６ 第４の層間絶縁層、 ３０ 第１の配線 層、 ３２ 第２の配線層、 ３４ 第３の配線層、 ４０ パッド配線層、４０ａ，ｃ バリアメタル層、 ４０ｂ パッド電極層、 ５０ 保護絶縁 層、 ６０ パッド開口部、 ７０，７２，７４ コンタクト層、 １００ パッド部、 ２００ 配線部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having a bonding pad structure and a manufacturing method thereof.
[0002]
[Background Art and Problems to be Solved by the Invention]
In a conventional semiconductor device, there is a method in which a barrier metal is interposed between the wiring layer and the insulating layer in order to improve the reliability (such as stress migration resistance and electromigration resistance) of the wiring layer. Here, if a barrier metal is interposed between the electrode pad connected to the wiring and the insulating film, the adhesion between the barrier metal layer and the insulating film is poor, and therefore the pad electrode layer is peeled off during wire bonding. is there.
[0003]
An object of the present invention is to provide a semiconductor device capable of improving the adhesion of an electrode pad while preventing disconnection at a base portion between a wiring portion and a pad electrode layer, and a method for manufacturing the same.
[0004]
[Means for Solving the Problems]
(1) A semiconductor device of the present invention comprises a semiconductor layer,
A first insulating layer provided above the semiconductor layer;
A first barrier metal layer provided on the first insulating layer and having an opening;
A pad electrode layer provided on at least the first barrier metal layer and including a pad portion and a lead-out wiring portion connected to the pad portion;
A second barrier metal layer provided on the pad electrode layer and having a first pad opening above the pad;
A protective insulating layer provided on at least the second barrier metal layer and having a second pad opening above the first pad opening;
An insulating layer provided below the first insulating layer and located at a different level;
Below the pad electrode layer, provided on the insulating layer located at the different level, a plurality of wiring layers having the same planar shape as the pad electrode layer,
A plurality of contact layers provided below the lead-out wiring portion and electrically connecting the first pad electrode layer and the plurality of wiring layers;
The opening of the first barrier metal layer is located below the second pad opening,
The bottom surface of the pad portion located below the second pad opening is in direct contact with at least the first insulating layer.
[0005]
According to the semiconductor device of the present invention, the insulating layer is directly exposed on the bottom surface of the pad portion located below the second pad opening formed in the protective insulating layer. That is, the barrier metal layer is not provided on the bottom surface of the pad portion below the second pad opening formed in the protective insulating layer. Therefore, at least a part of the pad portion of the pad electrode layer and the insulating layer can be directly adhered. Therefore, the adhesion strength of the pad electrode layer can be improved, and film peeling can be prevented. As a result, a highly reliable semiconductor device can be manufactured.
[0006]
A plurality of contact layers for electrically connecting the pad electrode layer and a plurality of wiring layers provided therebelow are provided outside the pad opening. That is, the contact layer is not formed below the pad opening. Therefore, when the present invention is applied to an ASIC (application specific integrated circuit) product, the user can design by using a library having information that there is no contact layer below the pad opening. There is an advantage. As a result, the design can be performed using one library without being affected by the variation in the number of wiring layers below the pad electrode layer, and a semiconductor device according to the user's preference can be provided.
[0007]
Further, below the pad electrode layer, a plurality of wiring layers having the same planar shape as the pad electrode layer are provided on insulating layers located at different levels. As described above, the wiring layer having the same planar shape is laminated below the pad electrode layer, so that one library can be used without being affected by the fluctuation of the number of wirings laminated below the pad electrode layer. Design.
[0008]
A protective insulating layer is provided at least on the second barrier metal layer. That is, a second barrier metal layer is formed between the pad electrode layer and the protective insulating layer formed above the pad electrode layer. Therefore, the reliability of the wiring layer (stress migration resistance, electromigration resistance, etc.) can be further improved.
[0009]
The present invention can take the following aspects, for example.
[0010]
(A) In the semiconductor device of the present invention, the shape of the opening of the first barrier metal layer may be smaller than the planar shape of the second pad opening.
[0011]
(B) In the semiconductor device of the present invention, the shape of the opening of the first barrier metal layer may be the same as the planar shape of the second pad opening.
[0012]
(C) In the semiconductor device of the present invention, the opening shape of the opening of the first barrier metal layer may be larger than the planar shape of the second pad opening.
[0013]
(2) A method of manufacturing a semiconductor device according to the present invention includes a stacked structure of an interlayer insulating layer on a semiconductor layer and a wiring layer formed on the interlayer insulating layer, and a plurality of the wiring layers forming the stacked structure. Forming a contact layer to be connected to each other;
Forming a first interlayer insulating layer on the uppermost wiring layer formed by the step;
Forming a first barrier metal layer having an opening on the first interlayer insulating layer;
Forming a pad electrode layer comprising a pad portion and a lead-out wiring portion on at least the first barrier metal layer;
Forming a second barrier metal layer on the pad electrode layer;
Removing a part of the second barrier metal layer located above the pad portion to form a first pad opening;
Forming a protective insulating layer having a second pad opening above the first opening on the second barrier metal layer,
The contact layer is formed below the lead wiring portion,
The opening of the first barrier metal layer is formed below the second pad opening,
A bottom surface of the pad portion located below the second pad opening is in direct contact with at least the first interlayer insulating layer;
According to the method for manufacturing a semiconductor device of the present invention, the first barrier metal layer formed below the pad electrode layer can be formed to have an opening. Thereby, at least a part of the first barrier metal layer formed below the pad electrode layer located below the second pad opening of the protective insulating layer can be removed. As a result, the pad electrode layer and the interlayer insulating layer formed under the pad electrode can be formed in direct contact with each other below the second pad opening of the protective insulating layer, thereby preventing film peeling. A highly reliable semiconductor device can be manufactured.
[0014]
The present invention can take the following aspects.
[0015]
(A) In the method for manufacturing a semiconductor device of the present invention, the shape of the opening of the first barrier metal layer can be smaller than the shape of the opening of the second pad opening.
[0016]
(B) In the method of manufacturing a semiconductor device according to the present invention, the shape of the opening of the first barrier metal layer may be the same as the shape of the opening of the second pad opening.
[0017]
(C) In the method for manufacturing a semiconductor device of the present invention, the shape of the opening of the first barrier metal layer may be larger than the shape of the opening of the second pad opening.
[0018]
(D) In the method of manufacturing a semiconductor device of the present invention, the removal of the second barrier metal layer may include over-etching the surface of the pad portion.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.
[0020]
1. Semiconductor device
FIG. 1A is a plan view schematically showing the shape of a wiring layer in a semiconductor device. FIG. 1B is a cross-sectional view schematically showing a cross section taken along line AA in FIG. FIG. 2 is a plan view schematically showing the planar shapes of the first to third wiring layers.
[0021]
First, a planar structure of the semiconductor device 1000 will be described with reference to FIG. As shown in FIG. 1, the semiconductor device 1000 includes a pad unit 100 and a lead-out wiring unit 200 that is connected to the pad unit 100 and integrated therewith. The lead-out wiring part 200 is composed of a conductive layer that is narrower than the pad part 100. In the pad unit 100, a pad opening 60 is provided in a predetermined region.
[0022]
Next, a cross-sectional structure of the semiconductor device is described with reference to FIG. A first interlayer insulating layer 20 is formed above the semiconductor substrate 10. A first wiring layer 30 is formed on the first interlayer insulating layer 20, and a second interlayer insulating layer 22 is formed above the first wiring layer 30. As shown in FIG. 1B, above the second interlayer insulating layer 22, the second and third wiring layers 32 and 34, the pad wiring layer 40, and the third and fourth interlayer insulating layers 24 are provided. , 26 are alternately stacked. The first wiring layers 30, 32, and 34 and the pad wiring layer 40 have the same planar shape, as is apparent from FIGS. As described above, since the wiring layer having the same planar shape is laminated below the pad wiring layer 40, one library can be obtained without being affected by the fluctuation of the number of wiring layers below the pad electrode layer. The wiring layer absorbs shock during bonding, so that the bonding strength can be increased and the reliability of the semiconductor device can be improved.
[0023]
A protective insulating layer 50 is formed on the uppermost pad wiring layer 40. The protective insulating layer 50 has a pad opening 60 so that the pad wiring layer 40 is exposed in a predetermined region in the pad portion 100. In the pad opening 60, for example, wire bonding is performed to electrically connect the outside to the pad wiring layer 40.
[0024]
The pad wiring layer 40 has a structure in which a barrier metal layer 40a, a pad electrode layer 40b, and a barrier metal layer 40c are stacked. The first to third wiring layers 30, 32, and 34 can also have the same structure as the pad wiring layer 40. Further, the barrier metal layers 40a and 40c constituting the pad wiring layer 40 have the same opening as the pad opening 60 in plan view. That is, the barrier metal layers 40 a and 40 c are not provided on the bottom surface of the pad opening 60, and the pad electrode layer 40 b is in direct contact with the fourth interlayer insulating layer 26.
[0025]
The first to third wiring layers 30, 32, 34 and the pad wiring layer 40 are electrically connected by a plurality of contact layers 70, 72, 74. For example, the first wiring layer 30 and the second wiring layer 32 are electrically connected by the contact layer 70. Similarly, the second wiring layer 32 and the third wiring layer 34 are electrically connected by a contact layer 72, and the third wiring layer 34 and the pad wiring layer 40 are contacted with each other. Electrically connected by layer 74. As shown in FIGS. 1A and 1B, the contact layers 70, 72, and 74 can be arranged in a staggered pattern so as not to overlap in plan view.
[0026]
Hereinafter, advantages of the semiconductor device of this embodiment will be described.
[0027]
(A) In the semiconductor device of the present embodiment, the barrier metal layers 40a and 40c constituting the pad wiring layer 40 have the same opening as the pad opening 60 in plan view. That is, the barrier metal layers 40a and 40c are not provided on the top and bottom surfaces of the pad wiring layer 40 in the pad opening 60, and the pad electrode layer 40b and the fourth interlayer insulating layer 26 are in direct contact with each other. Become. Therefore, the adhesion strength between the pad wiring layer 40 and the fourth interlayer insulating layer 26 can be improved, film peeling can be prevented, and a highly reliable semiconductor device can be provided.
[0028]
(B) In the semiconductor device of the present embodiment, the contact layers 70, 72, 74 for electrically connecting the first to third wiring layers 30, 32, 34 and the pad wiring layer 40 are: It is formed in a region outside the pad opening 60 (in the present embodiment, the lead-out wiring portion 200 region). That is, no contact layer is formed below the pad opening 60. Therefore, when used in an ASIC (application specific integrated circuit) product, there is an advantage that the user can design by using a library having information that there is no contact layer below the pad opening. . As a result, the design can be performed using one library without being affected by the variation in the number of wiring layers below the pad electrode layer, and a semiconductor device according to the user's preference can be provided.
[0029]
Next, a modification of the semiconductor device of this embodiment will be described. The following modifications are examples in which the planar shapes of the barrier metal layers 40a and 40c are different.
[0030]
(Modification 1)
As shown in FIGS. 3A and 3B, in the semiconductor device according to Modification 1, the barrier metal layer 40a constituting the pad wiring layer 40 is smaller than the shape of the pad opening 60 in plan view. Has an opening. That is, the barrier metal layer 40a remains inside the pad opening 60 when viewed in plan. In this aspect, for example, the barrier metal layer 40a remains in a region other than at least a region to which a bonding wire (not shown) is connected, and it is possible to prevent disconnection at a base portion with the lead-out wiring portion 200. it can.
[0031]
(Modification 2)
As shown in FIGS. 4A and 4B, the barrier metal layers 40 a and 40 c have openings that are larger in plan than the pad openings 60. That is, the barrier metal layers 40 a and c are not provided on the top and bottom surfaces of the pad wiring layer 40 in the pad opening 60, but are not exposed on the end surface of the pad opening 60. Therefore, according to this aspect, it is possible to prevent the barrier metal layer from being exposed not only on the bottom surface but also on the side surface of the pad opening. As a result, it is possible to manufacture a semiconductor device in which the effect of preventing film peeling is further improved.
[0032]
2. Manufacturing method of semiconductor device
Hereinafter, the method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS. 5 to 8, (A) is a plan view showing the shape of the wiring layer, and (B) is a cross-sectional view taken along the line AA of (A).
[0033]
First, a semiconductor element (for example, a MIS transistor or a memory transistor) is formed on the semiconductor substrate 10. Next, as shown in FIG. 5, a first interlayer insulating layer 20 made of, for example, silicon oxide is formed by a known method. The first interlayer insulating layer 20 is planarized by a chemical mechanical polishing method (CMP method) as necessary.
[0034]
Next, a first wiring layer 30 is formed on the first interlayer insulating layer 20. For forming the first wiring layer 30, first, a barrier metal layer 30a including a nitride film of a refractory metal such as TiN is formed by a known method. As the barrier metal layer 30a, a refractory metal film such as Ti or a laminated film of these films can be used. In this case, for example, Ti / TiN, a laminated film of Ti / TiN / Ti, or the like can be used. Next, the conductive layer 30b is formed by a known method. Examples of the conductive layer 30b include an aluminum layer and an alloy layer of aluminum and copper. Further, a barrier metal layer 30c is formed on the conductive layer 30b. The barrier metal layer 30c can be formed in the same manner as the barrier metal layer 30a described above.
[0035]
Next, the first wiring layer 30 can be formed as shown in FIG. 5 by patterning the laminate of the barrier metal layer 30a, the conductive layer 30b, and the barrier metal layer 30c into a predetermined pattern. At this time, the first wiring layer 30 is patterned so as to have the same planar shape as the pad electrode layer formed in a later step (see FIG. 2).
[0036]
Next, a second interlayer insulating layer 22 made of silicon oxide is formed above the first wiring layer 30 by a known method. The second interlayer insulating layer 22 is planarized by a CMP method as necessary. Next, a through hole 70 a reaching the first wiring layer 30 is formed in the second interlayer insulating layer 22. The through hole 70a is formed in a region outside a pad opening formed in a later process. In the semiconductor device of the present embodiment, it is formed in the lead wiring part 200 region. Next, a barrier metal layer 70b is formed on the inner surface of the through hole 70a by a known method, and then a first contact layer 70 is formed so as to fill the through hole 70a. The first contact layer 70 is formed, for example, by forming a tungsten layer on the entire surface and etching back the tungsten layer.
[0037]
Next, the second wiring layer 32 is formed on the first contact layer 70 and the second interlayer insulating layer 22. The second wiring layer 32 is formed using the same formation method and material as the first wiring layer 30. Then, by repeating the formation of the wiring layer and the interlayer insulating layer, the first to fourth interlayer insulating layers 20, 22, 24, 26 and the first to third wiring layers are formed as shown in FIG. 30, 32, and 34 are alternately stacked sequentially.
[0038]
After the fourth interlayer insulating layer 26 is formed, the pad wiring layer 40 is formed. In forming the pad wiring layer 40, first, as shown in FIG. 5, a barrier metal layer 40 a is formed on the fourth interlayer insulating layer 26. The formation of the barrier metal layer 40 a can be performed in the same manner as the barrier metal layer 30 a of the first wiring layer 30. Next, a mask layer M1 having a predetermined pattern is formed on the barrier metal layer 40a. At this time, the mask layer M1 has the same shape as the mask layer for forming a pad opening 60 described later.
[0039]
Using this mask layer M1 as a mask, the barrier metal layer 40a is removed by a known method. As a result, as shown in FIG. 6, the fourth interlayer insulating layer 26 is exposed in the region where the pad opening is formed in the subsequent process. Thereafter, the mask layer M1 is removed.
[0040]
Next, as shown in FIG. 7, a pad electrode layer 40 b and a barrier metal layer 40 c are sequentially stacked on the barrier metal layer 40 a and the exposed fourth interlayer insulating layer 26. The pad electrode layer 40b and the barrier metal layer 40c can be formed in the same manner as the conductive layer 30b and the barrier metal layer 30a. Next, as shown in FIG. 7, a mask layer M2 for forming a pad electrode layer is formed on the uppermost barrier metal layer. Using this mask layer M2 as a mask, as shown in FIG. 8, the pad metal layer 40 is formed by patterning the barrier metal layer 40a, the pad electrode layer 40b, and the barrier metal layer 40c.
Next, a protective insulating layer 50 is formed above the pad wiring layer 40 by a known method. Next, a mask layer M3 for forming a pad opening is formed on the protective insulating layer 50 by a known technique. Using this mask layer M3 as a mask, the protective insulating layer 50 and the barrier metal layer 40c are etched. In the etching of the barrier metal layer 40c, it is preferable to remove the surface of the pad electrode layer 40b by performing over-etching after removing the barrier metal layer 40c. An altered layer may be formed between the pad electrode layer 40b and the barrier metal layer 40c depending on the material of the barrier metal layer 40c. Such a deteriorated layer contributes to a decrease in the adhesion strength between the pad wiring layer 40 and the bonding electrode. In the present embodiment, this altered layer can be removed by over-etching the surface of the pad electrode layer 40b in this way, and the reliability of the wiring layer can be improved.
[0041]
As a result, a pad opening 60 is formed in the pad portion 100, and the semiconductor device shown in FIG. 1 can be manufactured.
[0042]
According to the manufacturing method of the semiconductor device of the present embodiment, the barrier metal layers 40 a and c constituting the pad wiring layer 40 can be removed in the region of the pad opening 60. Therefore, the pad electrode layer 40b of the pad wiring layer 40 and the fourth interlayer insulating layer 26 are in direct contact with each other. As a result, the adhesion strength between the pad electrode layer 40b and the fourth interlayer insulating layer 26 can be improved, and a highly reliable semiconductor device in which film peeling during bonding is prevented can be manufactured.
[0043]
In addition, since the protective insulating layer 50 and the barrier metal layer 40c can be patterned using the same mask layer, a highly reliable semiconductor device can be manufactured without increasing the number of steps.
[0044]
Next, a method for manufacturing a semiconductor device according to the first modification of the present embodiment will be described. Modifications 1 and 2 to be described below are examples in which the shapes of the barrier metal layers 40a and c constituting the pad wiring layer 40 are different. In the following description, processes that can be performed in the same manner as in the above-described embodiment. The detailed description of is omitted.
[0045]
(Modification 1)
First, as shown in FIG. 5, the first to fourth interlayer insulating layers 20, 22, 24, 26 and the first to third wiring layers 30, 32 are the same as in the above-described embodiment. , 34 and contact layers 70, 72, 74 for electrically connecting the wiring layers 30, 32, 34 to each other.
[0046]
Next, a barrier metal layer 40 a for the pad wiring layer 40 is formed above the fourth interlayer insulating layer 26. Thereafter, similarly to the above-described embodiment, a mask layer M1 having a predetermined pattern is formed on the barrier metal layer 40a by a known method. The mask layer M1 only needs to have an opening that can remove at least the barrier metal layer in a region in contact with the bonding electrode, and has an opening smaller than the pad opening 60 formed in a later step. The barrier metal layer 40a is etched using the mask layer M1 as a mask. Thereby, a part of the barrier metal layer 40a can remain in the pad opening 60.
[0047]
Next, as shown in FIG. 7, the pad electrode layer 40b and the barrier metal are formed above the barrier metal layer 40a and the exposed fourth interlayer insulating layer 26 in the same manner as in the above embodiment. Layer 40c is formed. Next, as shown in FIG. 7, a mask layer M2 for forming a pad electrode layer is formed on the uppermost barrier metal layer. Using this mask layer M2 as a mask, the pad metal layer 40a is formed by patterning the barrier metal layer 40a, the pad electrode layer 40b, and the barrier metal layer 40c.
[0048]
Next, as shown in FIG. 9, a mask layer M3 is formed on the pad wiring layer 40 by a known method. Like the mask layer M1, the mask layer M3 only needs to have an opening that can remove at least the barrier metal layer in a region in contact with the bonding electrode. The mask layer M3 has an opening having the same shape as the mask layer M1. Preferably it is. The barrier metal layer 40c is etched using the mask layer M3 as a mask.
[0049]
Next, as shown in FIG. 10, a protective insulating layer 50 is formed above the pad wiring layer 40 and the fourth interlayer insulating layer 26 in the same manner as in the above-described embodiment. Thereafter, a mask layer M4 for forming the pad opening 60 is formed on the protective insulating layer 50. Next, the protective insulating layer 50 is etched using the mask layer M4 as a mask, whereby the pad opening 60 is formed, and the semiconductor device shown in FIGS. 3A and 3B can be manufactured. According to this aspect, the barrier metal layers 40a and 40c can be left in the pad opening 60 at least in a region other than the region where the bonding electrode (not shown) is in contact. Therefore, it is possible to manufacture a semiconductor device that can prevent disconnection at the base of the lead wiring part 200.
[0050]
(Modification 2)
First, as shown in FIG. 5, the first to fourth interlayer insulating layers 20, 22, 24, 26 and the first to third wiring layers 30, 32 are the same as in the above-described embodiment. , 34 and contact layers 70, 72, 74 for electrically connecting the respective wiring layers 30, 32, 34 are formed. Next, a barrier metal layer 40 a for the pad wiring layer 40 is formed above the fourth interlayer insulating layer 26. Thereafter, similarly to the above-described embodiment, a mask layer M1 having a predetermined pattern is formed on the barrier metal layer 40a by a known lithography and etching technique. In the first modification, the mask layer M1 has an opening larger than at least the pad opening 60 formed in the subsequent process. Next, the barrier metal layer 40a is etched using the mask layer M1 as a mask. Thus, the barrier metal layer 40a does not remain in the pad opening 60.
[0051]
Next, as shown in FIG. 7, the pad electrode layer 40b and the barrier metal are formed above the barrier metal layer 40a and the exposed fourth interlayer insulating layer 26 in the same manner as in the above embodiment. Layer 40c is formed. Next, as shown in FIG. 7, a mask layer M2 for forming a pad electrode layer is formed on the uppermost barrier metal layer. Using this mask layer M2 as a mask, the pad metal layer 40a is formed by patterning the barrier metal layer 40a, the pad electrode layer 40b, and the barrier metal layer 40c.
[0052]
Next, as shown in FIG. 11, a mask layer M3 is formed on the pad wiring layer 40 by a known method. As the mask layer M3, a mask layer having an opening larger than that of the pad opening 60 formed in a later step is used as in the mask layer M1 described above. The barrier metal layer 40c is etched using the mask layer M3 as a mask.
[0053]
Next, as shown in FIG. 12, a protective insulating layer 50 is formed above the pad wiring layer 40 and the fourth interlayer insulating layer 26 in the same manner as in the above-described embodiment. Thereafter, a mask layer M3 for forming the pad opening 60 is formed on the protective insulating layer. Next, the protective insulating layer 50 is etched using the mask layer M3 as a mask, whereby the pad opening 60 is formed, and the semiconductor device shown in FIGS. 4A and 4B can be manufactured.
[0054]
According to this aspect, it is possible to prevent the barrier metal layers 40a and 40c from being exposed not only on the bottom surface of the pad opening 60 but also on the side surfaces. As a result, it is possible to manufacture a semiconductor device in which the effect of preventing film peeling is further improved.
[0055]
In the description of the above-described embodiment, the first to third wiring layers 30, 32, and 34 and the pad wiring layer 40 have been described in the case where a conductive layer is formed between the barrier metal layers. The present invention can also be applied when two layers of a barrier metal layer and a conductive layer are stacked.
[Brief description of the drawings]
FIG. 1 is a diagram schematically showing a semiconductor device according to an embodiment.
2 is a diagram showing a planar shape of first to third wiring layers of the semiconductor device shown in FIG. 1;
FIG. 3 is a diagram schematically showing a semiconductor device according to a first modification.
FIG. 4 is a diagram schematically showing a semiconductor device according to a second modification.
FIG. 5 is a view schematically showing a manufacturing process of the semiconductor device shown in FIG. 1;
6 is a view schematically showing a manufacturing process of the semiconductor device shown in FIG. 1. FIG.
7 is a view schematically showing a manufacturing process of the semiconductor device shown in FIG. 1. FIG.
FIG. 8 is a view schematically showing a manufacturing process of the semiconductor device shown in FIG. 1;
9 is a diagram schematically showing a manufacturing process of the semiconductor device shown in FIG. 2;
10 is a diagram schematically showing a manufacturing process of the semiconductor device shown in FIG. 2;
11 is a view schematically showing a manufacturing process of the semiconductor device shown in FIG. 3;
12 is a view schematically showing a manufacturing process of the semiconductor device shown in FIG. 3;
[Explanation of symbols]
10 semiconductor substrate, 20 first interlayer insulating layer, 22 second interlayer insulating layer, 24 third interlayer insulating layer, 26 fourth interlayer insulating layer, 30 first wiring layer, 32 second wiring layer, 34 third wiring layer, 40 pad wiring layer, 40a, c barrier metal layer, 40b pad electrode layer, 50 protective insulating layer, 60 pad opening, 70, 72, 74 contact layer, 100 pad part, 200 wiring part

Claims (11)

半導体層と、
前記半導体層の上方に設けられた第１絶縁層と、
前記第１絶縁層上に設けられ、開口部を有する第１バリアメタル層と、
少なくとも前記第１バリアメタル層上に設けられ、パッド部と該パッド部に接続される引出し配線部とを含む、パッド電極層と、
前記パッド電極層上に設けられ、前記パッド部上方に第１パッド開口部を有する第２バリアメタル層と、
少なくとも前記第２バリアメタル層上に設けられ、前記第１パッド開口部上方に第２パッド開口部を有する保護絶縁層と、
前記第１絶縁層の下方に設けられ、異なるレベルに位置する絶縁層と
前記パッド電極層の下方において、前記異なるレベルに位置する絶縁層上に設けられ、該パッド電極層と同一の平面形状を有する複数の配線層と、
前記引出し配線部の下方に設けられ、前記第１パッド電極層及び前記複数の配線層を電気的に接続する複数のコンタクト層と、を含み、
前記第１バリアメタル層の前記開口部は、前記第２パッド開口部の下方に位置し、
前記第２パッド開口部下方に位置する前記パッド部の底面は、少なくとも前記第１絶縁層に直接密着している、半導体装置。A semiconductor layer;
A first insulating layer provided above the semiconductor layer;
A first barrier metal layer provided on the first insulating layer and having an opening;
A pad electrode layer provided on at least the first barrier metal layer and including a pad portion and a lead-out wiring portion connected to the pad portion;
A second barrier metal layer provided on the pad electrode layer and having a first pad opening above the pad;
A protective insulating layer provided on at least the second barrier metal layer and having a second pad opening above the first pad opening;
Provided below the first insulating layer, provided on the insulating layer located at the different level below the insulating layer located at a different level and the pad electrode layer, and having the same planar shape as the pad electrode layer A plurality of wiring layers having,
A plurality of contact layers provided below the lead-out wiring portion and electrically connecting the first pad electrode layer and the plurality of wiring layers;
The opening of the first barrier metal layer is located below the second pad opening,
The semiconductor device, wherein the bottom surface of the pad portion located below the second pad opening is in direct contact with at least the first insulating layer. 請求項１において、
前記第１バリアメタル層の前記開口部の開口の形状は、前記第２パッド開口部の平面形状より小さい、半導体装置。In claim 1,
The shape of the opening of the opening of the first barrier metal layer is a semiconductor device smaller than the planar shape of the second pad opening. 請求項１において、
前記第１バリアメタル層の前記開口部の開口の形状は、前記第２パッド開口部の平面形状と同一である、半導体装置。In claim 1,
The shape of the opening of the opening of the first barrier metal layer is the same as the planar shape of the second pad opening. 請求項１において、
前記第１バリアメタル層の前記開口部の開口の形状は、前記第２パッド開口部の平面形状より大きい、半導体装置。In claim 1,
The shape of the opening of the opening of the first barrier metal layer is a semiconductor device larger than the planar shape of the second pad opening. 請求項１〜４のいずれかにおいて、
前記複数のコンタクト層は、平面的に見たとき、重ならないように設けられている、半導体装置。In any one of Claims 1-4,
The plurality of contact layers are provided so as not to overlap when viewed in a plan view. 請求項１〜５のいずれかにおいて、
前記複数のコンタクト層は、千鳥格子状に形成されている、半導体装置。In any one of Claims 1-5,
The semiconductor device, wherein the plurality of contact layers are formed in a staggered pattern. 半導体層の上方に、層間絶縁層と前記層間絶縁層上に形成された配線層との積層構造、及び、該積層構造をなす複数の該配線層を相互に接続するコンタクト層を形成する工程と、
前記工程によって形成された最上の配線層上に、第１層間絶縁層を形成する工程と、
前記第１層間絶縁層上に開口部を有する第１バリアメタル層を形成する工程と、
少なくとも前記第１バリアメタル層上に、パッド部と引き出し配線部とからなるパッド電極層を形成する工程と、
前記パッド電極層上に、第２バリアメタル層を形成する工程と、
前記パッド部上方に位置する前記第２バリアメタル層の一部を除去して第１パッド開口部を形成する工程と、
前記第２バリアメタル層上に、前記第１開口部上方に第２パッド開口部を有する保護絶縁層を形成する工程と、を含み、
前記コンタクト層は、前記引き出し配線部下方に形成され、
前記第１バリアメタル層の前記開口部は、前記第２パッド開口部下方に形成され、
前記第２パッド開口部下方に位置する前記パッド部の底面は、少なくとも前記第１層間絶縁層に直接密着している、半導体装置の製造方法。Forming a laminated structure of an interlayer insulating layer and a wiring layer formed on the interlayer insulating layer above the semiconductor layer, and a contact layer for interconnecting the plurality of wiring layers forming the laminated structure; ,
Forming a first interlayer insulating layer on the uppermost wiring layer formed by the step;
Forming a first barrier metal layer having an opening on the first interlayer insulating layer;
Forming a pad electrode layer comprising a pad portion and a lead-out wiring portion on at least the first barrier metal layer;
Forming a second barrier metal layer on the pad electrode layer;
Removing a part of the second barrier metal layer located above the pad portion to form a first pad opening;
Forming a protective insulating layer having a second pad opening above the first opening on the second barrier metal layer,
The contact layer is formed below the lead wiring portion,
The opening of the first barrier metal layer is formed below the second pad opening,
A method of manufacturing a semiconductor device, wherein a bottom surface of the pad portion located below the second pad opening is in direct contact with at least the first interlayer insulating layer. 請求項７において、
前記第１バリアメタル層の前記開口部の開口の形状は、前記第２パッド開口部の開口の形状と比して小さい、半導体装置の製造方法。In claim 7,
The method of manufacturing a semiconductor device, wherein an opening shape of the opening of the first barrier metal layer is smaller than an opening shape of the second pad opening. 請求項７において、
前記第１バリアメタル層の前記開口部の開口の形状は、前記第２パッド開口部の開口の形状と同じ、半導体装置の製造方法。In claim 7,
The shape of the opening of the opening of the first barrier metal layer is the same as the shape of the opening of the second pad opening. 請求項７において、
前記第１バリアメタル層の前記開口部の開口の形状は、前記パッド開口部の開口の形状と比して大きい、半導体装置の製造方法。In claim 7,
The method of manufacturing a semiconductor device, wherein an opening shape of the opening of the first barrier metal layer is larger than an opening shape of the pad opening. 請求項７〜１０のいずれかにおいて、
前記第２バリアメタル層の除去は、前記パッド部の表面をオーバーエッチングを行なうこと、を含む、半導体装置の製造方法。In any one of Claims 7-10,
The removal of the second barrier metal layer includes over-etching the surface of the pad portion.
JP2003182733A 2003-06-26 2003-06-26 Semiconductor device and method of manufacturing the same Withdrawn JP2005019696A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003182733A JP2005019696A (en) 2003-06-26 2003-06-26 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003182733A JP2005019696A (en) 2003-06-26 2003-06-26 Semiconductor device and method of manufacturing the same

Publications (1)

Publication Number Publication Date
JP2005019696A true JP2005019696A (en) 2005-01-20

Family

ID=34183037

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003182733A Withdrawn JP2005019696A (en) 2003-06-26 2003-06-26 Semiconductor device and method of manufacturing the same

Country Status (1)

Country Link
JP (1) JP2005019696A (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007227556A (en) * 2006-02-22 2007-09-06 Nec Electronics Corp Semiconductor device
US7679109B2 (en) 2006-12-08 2010-03-16 Seiko Epson Corporation Semiconductor device, layout design method thereof, and layout design device using the same
JP2012089703A (en) * 2010-10-20 2012-05-10 Lapis Semiconductor Co Ltd Method of manufacturing semiconductor device and semiconductor device
JP2016174089A (en) * 2015-03-17 2016-09-29 セイコーエプソン株式会社 Semiconductor device
CN112563241A (en) * 2019-09-10 2021-03-26 铠侠股份有限公司 Semiconductor device with a plurality of semiconductor chips

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02143531A (en) * 1988-11-25 1990-06-01 Hitachi Ltd Semiconductor device
JPH02271632A (en) * 1989-04-13 1990-11-06 Seiko Epson Corp Semiconductor device
JPH04253337A (en) * 1991-01-28 1992-09-09 Mitsubishi Electric Corp Semiconductor device
JP2000208520A (en) * 2000-01-01 2000-07-28 Hitachi Ltd Semiconductor integrated circuit device and its manufacture
JP2000208553A (en) * 1999-01-08 2000-07-28 Seiko Epson Corp Semiconductor device and production thereof
JP2001176875A (en) * 1999-12-16 2001-06-29 Hitachi Ltd Semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02143531A (en) * 1988-11-25 1990-06-01 Hitachi Ltd Semiconductor device
JPH02271632A (en) * 1989-04-13 1990-11-06 Seiko Epson Corp Semiconductor device
JPH04253337A (en) * 1991-01-28 1992-09-09 Mitsubishi Electric Corp Semiconductor device
JP2000208553A (en) * 1999-01-08 2000-07-28 Seiko Epson Corp Semiconductor device and production thereof
JP2001176875A (en) * 1999-12-16 2001-06-29 Hitachi Ltd Semiconductor device
JP2000208520A (en) * 2000-01-01 2000-07-28 Hitachi Ltd Semiconductor integrated circuit device and its manufacture

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007227556A (en) * 2006-02-22 2007-09-06 Nec Electronics Corp Semiconductor device
US7679109B2 (en) 2006-12-08 2010-03-16 Seiko Epson Corporation Semiconductor device, layout design method thereof, and layout design device using the same
JP2012089703A (en) * 2010-10-20 2012-05-10 Lapis Semiconductor Co Ltd Method of manufacturing semiconductor device and semiconductor device
JP2016174089A (en) * 2015-03-17 2016-09-29 セイコーエプソン株式会社 Semiconductor device
CN112563241A (en) * 2019-09-10 2021-03-26 铠侠股份有限公司 Semiconductor device with a plurality of semiconductor chips
CN112563241B (en) * 2019-09-10 2023-08-29 铠侠股份有限公司 Semiconductor device with a semiconductor device having a plurality of semiconductor chips

Similar Documents

Publication Publication Date Title
JP3961412B2 (en) Semiconductor device and method for forming the same
JP2974022B1 (en) Bonding pad structure of semiconductor device
KR100691051B1 (en) Dual damascene bond pad structure for lowering stress and allowing circuitry under pads and a process to form the same
JP3923440B2 (en) Semiconductor device having reinforcing structure under bonding pad and manufacturing method thereof
JPH09246313A (en) Semiconductor device with pad formed on multilayer conductive layer and manufacture thereof
JP4001115B2 (en) Semiconductor device and manufacturing method thereof
JP2002222811A (en) Semiconductor device and manufacturing method therefor
CN100388476C (en) Semiconductor device with multi-layered wiring arrangement including reinforcing patterns, and production method for manufacturing such semiconductor device
JP2005019696A (en) Semiconductor device and method of manufacturing the same
US7781334B2 (en) Method of manufacturing a semiconductor device with through-chip vias
JP2004247522A (en) Semiconductor device and its fabricating process
JP2006228977A (en) Semiconductor device and manufacturing method thereof
JP6327079B2 (en) Manufacturing method of semiconductor device
JP3603673B2 (en) Manufacturing method of bonding pad structure
JP2001358304A (en) Semiconductor device and its manufacturing method
JP2006041552A (en) Semiconductor device and its manufacturing method
TW200421544A (en) Method of forming metal line of semiconductor device
JPH1167763A (en) Semiconductor device and manufacturing method therefor
JPH1154508A (en) Semiconductor device and manufacture thereof
JP2005191072A (en) Semiconductor device and its manufacturing method
JP2007227970A (en) Semiconductor device, and method of manufacturing same
US20070066031A1 (en) Method of manufacturing semiconductor stucture
JP3225289B2 (en) Method for forming metal wiring of semiconductor device
TW471147B (en) Bonding pad structure and process of chip
JP2003309120A (en) Semiconductor device

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060112

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060502

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080604

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100421

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20100618