JPH1167763A - Semiconductor device and manufacturing method therefor - Google Patents

Semiconductor device and manufacturing method therefor

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JPH1167763A
JPH1167763A JP9225058A JP22505897A JPH1167763A JP H1167763 A JPH1167763 A JP H1167763A JP 9225058 A JP9225058 A JP 9225058A JP 22505897 A JP22505897 A JP 22505897A JP H1167763 A JPH1167763 A JP H1167763A
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wiring
pad
groove
forming
semiconductor device
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JP9225058A
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Japanese (ja)
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Keiichi Maeda
圭一 前田
Junichi Aoyama
純一 青山
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which can be manufactured at high manufacturing yield with a pad of wiring or part of wiring requiring a larger width which is not affected by dishing by a chemical mechanical polishing, when the wiring is formed by using a buried wiring technique, and a manufacturing method therefor. SOLUTION: A pad 1 of a lower layer wiring and a pad 2 of an upper layer wiring are provided in a square pad region of 100 μm square. The pads 1, 2 are constituted of groove wirings 3, 4, which are narrower than the entire sizes of the pads 1, 2. The width of the groove wirings 3, 4 is set at 0.4 μm. The groove wirings 3, 4 are made as a picture drawn in a single stroke, such that they form the shape of the pads 1, 2 as a whole in the pad regions.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は半導体装置および
その製造方法に関し、特に、埋め込み配線技術により形
成された配線を有する半導体装置およびその製造方法に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a wiring formed by an embedded wiring technique and a method of manufacturing the same.

【０００２】[0002]

【従来の技術】ＬＳＩの高集積化によりその内部配線の
微細化、多層化が進むなか、配線形成時の平坦化技術の
開発や微細配線の加工および信頼性確保が重要な課題と
なっている。これらの問題点の解決手段の一つとして、
埋め込み配線技術が検討されている。ここで、埋め込み
配線の形成方法の一例を示す。2. Description of the Related Art As the integration of LSIs has become finer and more multilayered due to the higher integration of LSIs, the development of flattening techniques at the time of wiring formation, the processing of fine wirings, and the securing of reliability have become important issues. . As one of the solutions to these problems,
Embedded wiring technology is being studied. Here, an example of a method for forming an embedded wiring will be described.

【０００３】この埋め込み配線の形成方法においては、
まず、図１７に示すように、あらかじめ素子（図示せ
ず）が形成されたシリコン（Ｓｉ）基板１０１上に二酸
化シリコン（ＳｉＯ2 ）膜のような層間絶縁膜１０２を
形成した後、この層間絶縁膜１０２に、例えばフォトリ
ソグラフィー工程および反応性イオンエッチング（ＲＩ
Ｅ）工程により、配線溝１０３およびパッド形成用の孔
１０４を形成する。ここで、配線溝１０３の幅は例えば
０．４μｍ、深さは例えば０．５μｍである。また、パ
ッド形成用の孔１０４は、例えば正方形状の平面形状を
有し、その一辺の大きさは１００μｍ、深さは０．５μ
ｍである。In this method of forming a buried wiring,
First, as shown in FIG. 17, an interlayer insulating film 102 such as a silicon dioxide (SiO 2 ) film is formed on a silicon (Si) substrate 101 on which elements (not shown) are formed in advance. For example, a photolithography process and reactive ion etching (RI
E), a wiring groove 103 and a hole 104 for forming a pad are formed. Here, the width of the wiring groove 103 is, for example, 0.4 μm, and the depth is, for example, 0.5 μm. The hole 104 for forming a pad has, for example, a square planar shape, and the size of one side is 100 μm and the depth is 0.5 μm.
m.

【０００４】さて、層間絶縁膜１０２に形成された配線
溝１０３およびパッド形成用の孔１０４に配線材料を埋
め込む方法としては、従来よりリフロー法が用いられて
いるが、その中でも特に、通常のリフロー法と比べて埋
め込み特性に優れている高圧リフロー法が検討されてい
る。As a method of embedding a wiring material in the wiring groove 103 and the pad forming hole 104 formed in the interlayer insulating film 102, a reflow method has been conventionally used. A high-pressure reflow method, which is superior in embedding characteristics as compared with the method, has been studied.

【０００５】この高圧リフロー法を用いて、層間絶縁膜
１０２に形成された配線溝１０３およびパッド形成用の
孔１０４の内部に、配線材料として例えばアルミニウム
（Ａｌ）合金を埋め込み、埋め込み配線を形成する方法
について説明する。By using this high-pressure reflow method, for example, an aluminum (Al) alloy is buried as a wiring material in a wiring groove 103 and a pad forming hole 104 formed in the interlayer insulating film 102 to form a buried wiring. The method will be described.

【０００６】すなわち、上述のようにして層間絶縁膜１
０２に配線溝１０３およびパッド形成用の孔１０４を形
成した後、図１８に示すように、高真空中において全面
にＤＣマグネトロンスパッタリング法によりチタン（Ｔ
ｉ）膜および窒化チタン（ＴｉＮ）膜を順次形成し、下
地バリアメタルとしてのＴｉＮ／Ｔｉ膜１０５を形成す
る。引き続き、高真空中において全面にＤＣマグネトロ
ンスパッタリング法により、配線材料として、例えばＡ
ｌ−０．５％ＣｕからなるＡｌ合金膜１０６を形成す
る。このとき、このＡｌ合金膜１０６が配線溝１０３お
よびパッド形成用の孔１０４の上部を塞ぎ、それらの内
部にボイドが残されるようにする（以下、この状態をブ
リッジ形状と呼ぶ）。That is, as described above, the interlayer insulating film 1
After a wiring groove 103 and a hole 104 for forming a pad are formed in the substrate 02, titanium (T) is formed on the entire surface by DC magnetron sputtering in a high vacuum, as shown in FIG.
i) A film and a titanium nitride (TiN) film are sequentially formed, and a TiN / Ti film 105 as a base barrier metal is formed. Subsequently, the entire surface is subjected to DC magnetron sputtering in a high vacuum to form a wiring material such as A
An Al alloy film 106 made of 1-0.5% Cu is formed. At this time, the Al alloy film 106 closes the upper part of the wiring groove 103 and the hole 104 for forming a pad, so that a void is left in the inside (hereinafter, this state is called a bridge shape).

【０００７】引き続き、高真空に排気された高圧リフロ
ー炉内でＳｉ基板１０１をＡｌ合金の融点付近まで加熱
してＡｌ合金膜１０６を溶融ないし軟化させ、この状態
で高圧リフロー炉内に例えばアルゴン（Ａｒ）などの不
活性ガスを高圧で導入することにより、図１９に示すよ
うに、配線溝１０３およびパッド形成用の孔１０４の内
部にＡｌ合金を完全に充填する。Subsequently, the Si substrate 101 is heated to near the melting point of the Al alloy in a high-pressure reflow furnace evacuated to a high vacuum to melt or soften the Al alloy film 106. In this state, for example, argon (Al) is introduced into the high-pressure reflow furnace. By introducing an inert gas such as Ar) at a high pressure, the Al alloy is completely filled in the wiring groove 103 and the pad forming hole 104 as shown in FIG.

【０００８】この後、化学機械研磨（Chemical Mechani
cal Polish，以下、ＣＭＰという）法により、層間絶縁
膜１０２の表面が露出するまでＡｌ合金膜１０６および
ＴｉＮ／Ｔｉ膜１０５を研磨し、配線溝１０３およびパ
ッド形成用の孔１０４の部分以外の部分に形成されたＡ
ｌ合金膜１０６およびＴｉＮ／Ｔｉ膜１０５を除去す
る。これにより、図２０に示すように、溝配線１０３お
よびパッド形成用の孔１０４の内部に、それぞれ溝配線
１０７およびパッド１０８が形成される。Thereafter, chemical mechanical polishing (Chemical Mechani polishing)
The aluminum alloy film 106 and the TiN / Ti film 105 are polished until the surface of the interlayer insulating film 102 is exposed by a cal polishing (hereinafter, referred to as CMP) method, and the portions other than the portions of the wiring grooves 103 and the holes 104 for forming the pads are polished. A formed on
The 1 alloy film 106 and the TiN / Ti film 105 are removed. As a result, as shown in FIG. 20, groove wirings 107 and pads 108 are formed inside the groove wirings 103 and the holes 104 for forming pads, respectively.

【０００９】[0009]

【発明が解決しようとする課題】しかしながら、上述の
従来の溝配線の形成方法には、次のような問題があっ
た。However, the above-described conventional method for forming a trench wiring has the following problems.

【００１０】すなわち、従来の溝配線の形成方法では、
配線溝１０３およびパッド形成用の孔１０４の部分以外
の部分に形成されたＡｌ合金膜を、ＣＭＰ法により研磨
して溝配線１０７およびパッド１０８を形成すると、溝
配線１０７のうち幅の広い部分やパッド１０８の部分で
は、中央部の表面が周辺部の表面よりも低くなる、いわ
ゆるディッシングの問題が生じる。特に、図２０に示す
ように、１００μｍ角以上の大きな寸法を有するパッド
１０８の部分では、ディッシングの影響が顕著であり、
中央部のＡｌ合金がほとんど無くなってしまい、ＣＭＰ
法による研磨工程に引き続き行われる平坦化や、組み立
て工程でのワイヤーボンディングに大きな支障をきたす
という問題があった。That is, in the conventional method of forming the trench wiring,
When the Al alloy film formed in a part other than the part of the wiring groove 103 and the pad forming hole 104 is polished by the CMP method to form the groove wiring 107 and the pad 108, the wide part of the groove wiring 107 and the In the portion of the pad 108, a so-called dishing problem occurs in which the surface of the central portion is lower than the surface of the peripheral portion. In particular, as shown in FIG. 20, in the portion of the pad 108 having a large size of 100 μm square or more, the influence of dishing is remarkable.
Al alloy in the center is almost gone, and CMP
There is a problem that flattening performed after the polishing process by the method and wire bonding in the assembling process are greatly hindered.

【００１１】一方、上述の高圧リフロー法による埋め込
み原理から明らかなように、高圧リフロー法により配線
溝１０３およびパッド形成用の孔１０４の内部に配線材
料を充填して埋め込みを行うためには、高圧リフローを
行う前に、配線溝１０３およびパッド形成用の孔１０４
の上部を配線材料で塞ぎ（この部分の上部で配線材料が
つがなり）、それらの内部にボイドが残されたブリッジ
形状を形成しておく必要がある。言い換えれば、Ａｌ合
金膜１０６の形成の際に、配線溝１０３またはパッド形
成用の孔１０４の一部にブリッジング不良が発生した場
合、これらの配線溝１０３またはパッド形成用の孔１０
４の内部には、Ａｌ合金膜１０６を全く埋め込むことが
できなくなるという不具合を生じる。ここで、Ａｌ合金
膜１０６のブリッジング不良は、配線の幅、したがっ
て、配線溝の開口の幅が急激に変化する部分で発生しや
すい。図２１は、パッド形成用の孔１０４の部分でＡｌ
合金膜１０６のブリッジング不良が発生したときの様子
を示すが、このパッド形成用の孔１０４の部分では、特
に開口の幅が急激に変化しているため、Ａｌ合金膜１０
６がパッド形成用の孔１０４の途中で途切れてしまい、
安定にブリッジ形状を形成することが困難となってい
る。このため、パッド形成用の孔１０４の内部へのＡｌ
合金膜１０６の埋め込み特性が悪化し、その結果、歩留
まりが低くなるという問題があった。On the other hand, as is apparent from the above-described principle of embedding by the high-pressure reflow method, in order to fill the wiring groove 103 and the hole 104 for pad formation with the wiring material by the high-pressure reflow method and to embed the wiring material, a high-pressure reflow method is required. Before performing the reflow, the wiring groove 103 and the hole 104 for forming the pad are formed.
Must be closed with a wiring material (the wiring material is connected at the top of this portion), and a bridge shape in which voids are left inside them must be formed. In other words, when a bridging failure occurs in a part of the wiring groove 103 or the pad forming hole 104 during the formation of the Al alloy film 106, the wiring groove 103 or the pad forming hole 10
4 has a disadvantage that the Al alloy film 106 cannot be buried at all. Here, the bridging failure of the Al alloy film 106 is likely to occur in a portion where the width of the wiring, and hence the width of the opening of the wiring groove, changes rapidly. FIG. 21 shows that a portion of the pad forming hole 104
The state when bridging failure of the alloy film 106 has occurred is shown. In the portion of the hole 104 for forming a pad, particularly, the width of the opening is rapidly changed.
6 is interrupted in the middle of the pad forming hole 104,
It is difficult to stably form the bridge shape. For this reason, the Al inside the hole 104 for pad formation is
There is a problem that the embedding characteristics of the alloy film 106 are deteriorated, and as a result, the yield is reduced.

【００１２】したがって、この発明の目的は、配線を埋
め込み配線技術を用いて形成した場合に、配線のパッド
または配線のうち幅を広くする必要のある部分が、化学
機械研磨法による研磨によるディッシングの影響を受け
にくく、かつ、高い製造歩留まりで製造することができ
る半導体装置およびその製造方法を提供することにあ
る。[0012] Therefore, an object of the present invention is to provide a wiring pad or a part of a wiring which needs to be widened when a wiring is formed by using a buried wiring technique. It is an object of the present invention to provide a semiconductor device which is hardly affected by the influence and which can be manufactured with a high manufacturing yield, and a manufacturing method thereof.

【００１３】[0013]

【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明による半導体装置は、配線の
パッドがこのパッドの大きさに比べて幅の狭い溝配線に
より構成されていることを特徴とするものである。In order to achieve the above object, a semiconductor device according to a first aspect of the present invention has a wiring pad formed by a groove wiring having a width smaller than the size of the pad. It is characterized by having.

【００１４】この発明の第２の発明による半導体装置
は、配線のうち幅を広くする必要のある部分が、この部
分の幅に比べて幅の狭い溝配線により構成されているこ
とを特徴とするものである。A semiconductor device according to a second aspect of the present invention is characterized in that a portion of the wiring that needs to be wider is formed by a groove wiring that is narrower than the width of this portion. Things.

【００１５】この発明の第３の発明による半導体装置
は、ボンディングパッドの下方の領域の一部に、ボンデ
ィングパッドの大きさに比べて幅の狭い溝配線により構
成されたパッド引き出し線が、ボンディングパッドと重
なるように設けられていることを特徴とするものであ
る。In a semiconductor device according to a third aspect of the present invention, a pad lead line formed by a groove wiring having a width smaller than the size of the bonding pad is formed in a part of a region below the bonding pad. It is characterized by being provided so as to overlap.

【００１６】この発明の第４の発明は、配線のパッドが
このパッドの大きさに比べて幅の狭い溝配線により構成
されている半導体装置の製造方法であって、半導体基板
上に層間絶縁膜を形成する工程と、パッドに対応する部
分における層間絶縁膜に、パッドの大きさに比べて幅の
狭い配線溝を形成する工程と、層間絶縁膜の全面に配線
溝の上部を塞ぐように導電膜を形成する工程と、導電膜
を高圧リフロー法により配線溝の内部に埋め込む工程
と、配線溝の部分以外の部分の導電膜を化学機械研磨法
により除去することにより、パッドを構成する溝配線を
形成する工程とを有することを特徴とするものである。According to a fourth aspect of the present invention, there is provided a method of manufacturing a semiconductor device in which a wiring pad is formed by a groove wiring having a width smaller than the size of the pad, wherein an interlayer insulating film is formed on the semiconductor substrate. Forming a wiring groove in the interlayer insulating film at a portion corresponding to the pad, and forming a wiring groove narrower than the size of the pad, and conducting over the entire surface of the interlayer insulating film so as to cover the upper portion of the wiring groove. A step of forming a film, a step of embedding a conductive film in a wiring groove by a high-pressure reflow method, and a step of forming a pad by forming a pad by removing a part of the conductive film other than the wiring groove by a chemical mechanical polishing method. And a step of forming

【００１７】この発明の第５の発明は、配線のうち幅を
広くする必要のある部分が、この部分の幅に比べて幅の
狭い溝配線により構成された半導体装置の製造方法であ
って、半導体基板上に層間絶縁膜を形成する工程と、配
線のうち幅を広くする必要のある部分に対応する部分に
おける層間絶縁膜に、配線のうち幅を広くする必要のあ
る部分の幅に比べて幅の狭い配線溝を形成する工程と、
層間絶縁膜の全面に配線溝の上部を塞ぐように導電膜を
形成する工程と、導電膜を高圧リフロー法により配線溝
の内部に埋め込む工程と、配線溝の部分以外の部分の導
電膜を化学機械研磨法により除去することにより、幅を
広くする必要のある部分を構成する溝配線を形成する工
程とを有することを特徴とするものである。According to a fifth aspect of the present invention, there is provided a method of manufacturing a semiconductor device in which a portion of a wiring which needs to be widened is formed by a groove wiring having a width smaller than the width of the portion. A step of forming an interlayer insulating film on a semiconductor substrate, and a step of forming an interlayer insulating film in a portion corresponding to a portion of the wiring corresponding to a need to increase the width of a portion of the wiring corresponding to a portion requiring a wider width. Forming a narrow wiring groove;
A step of forming a conductive film on the entire surface of the interlayer insulating film so as to cover the upper portion of the wiring groove, a step of embedding the conductive film in the wiring groove by a high-pressure reflow method, and a step of chemically forming a conductive film in a portion other than the wiring groove. Forming a trench wiring forming a portion that needs to be widened by removing it by a mechanical polishing method.

【００１８】この発明の第６の発明は、ボンディングパ
ッドの下方の領域の一部に、ボンディングパッドの大き
さに比べて幅の狭い溝配線により構成されたパッド引き
出し線が、ボンディングパッドと重なるように設けらた
半導体装置の製造方法であって、半導体基板上に層間絶
縁膜を形成する工程と、ボンディングパッドの下方の領
域の一部に対応する部分における層間絶縁膜に、ホンデ
ィングパッドの大きさに比べて幅の狭い配線溝を形成す
る工程と、層間絶縁膜の全面に配線溝の上部を塞ぐよう
に導電膜を形成する工程と、導電膜を高圧リフロー法に
より配線溝の内部に埋め込む工程と、配線溝の部分以外
の部分の導電膜を化学機械研磨法により除去することに
より、パッド引き出し線を構成する溝配線を形成する工
程と、層間絶縁膜上にボンディングパッドを形成する工
程とを有することを特徴とするものである。According to a sixth aspect of the present invention, in a part of a region below the bonding pad, a pad lead line formed by a groove wiring having a width smaller than the size of the bonding pad is overlapped with the bonding pad. Forming an interlayer insulating film on a semiconductor substrate, and forming a size of the bonding pad on the interlayer insulating film in a portion corresponding to a part of a region below the bonding pad. A step of forming a wiring groove narrower than the above, a step of forming a conductive film on the entire surface of the interlayer insulating film so as to cover the upper part of the wiring groove, and embedding the conductive film in the wiring groove by a high-pressure reflow method Forming a groove wiring forming a pad lead-out line by removing the conductive film in a portion other than the wiring groove portion by a chemical mechanical polishing method; It is characterized in that a step of forming a bonding pad.

【００１９】この発明の第１〜第６の発明において、溝
配線は、例えばアルミニウム、銅、銀、金またはこれら
の合金からなる。In the first to sixth aspects of the present invention, the groove wiring is made of, for example, aluminum, copper, silver, gold or an alloy thereof.

【００２０】上述のように構成されたこの発明の第１の
発明および第４の発明によれば、配線のパッドがこのパ
ッドの大きさに比べて幅の狭い溝配線により構成されて
いることにより、パッドの全体の大きさが、化学機械研
磨法による研磨によるディッシングの影響が問題となる
ような大きさであっても、パッドを構成する溝配線の幅
は、ディッシングがほとんど生じない程度にすることが
できる。また、パッドとパッド引き出し線との接続部分
で、配線の幅が急激に変化しないようにすることができ
るので、配線材料となる導電膜を形成する際に、パッド
の部分でも、この導電膜を容易にブリッジ形状とするこ
とができる。According to the first and fourth aspects of the present invention configured as described above, the wiring pad is formed by the groove wiring having a width smaller than the size of the pad. Even if the overall size of the pad is such that the influence of dishing due to polishing by the chemical mechanical polishing method becomes a problem, the width of the groove wiring forming the pad is set to such an extent that dishing hardly occurs. be able to. In addition, since the width of the wiring can be prevented from suddenly changing at the connection portion between the pad and the pad lead line, when forming a conductive film to be a wiring material, this conductive film is also used at the pad portion. It can be easily formed into a bridge shape.

【００２１】上述のように構成されたこの発明の第２の
発明および第５の発明によれば、配線のうち幅を広くす
る必要のある部分が、この部分の大きさに比べて幅の狭
い溝配線により構成されていることにより、この幅を広
くする必要のある部分の全体の幅が、化学機械研磨法に
よる研磨によるディッシングの影響が問題となるような
大きさであっても、この部分を構成する溝配線の幅は、
ディッシングがほとんど生じない程度にすることができ
る。また、配線材料となる導電膜を形成する際に、配線
のうち幅を広くする必要のある部分でも、この導電膜を
容易にブリッジ形状とすることができる。According to the second and fifth aspects of the present invention configured as described above, the portion of the wiring that needs to be widened is narrower than the size of this portion. Even though the entire width of the portion that needs to be increased by the groove wiring is large enough to cause the problem of dishing due to polishing by the chemical mechanical polishing method, The width of the groove wiring constituting
The dishing can be reduced to a level that hardly occurs. Further, when forming a conductive film to be a wiring material, the conductive film can be easily formed into a bridge shape even in a portion of the wiring that needs to be widened.

【００２２】上述のように構成されたこの発明の第３の
発明および第６の発明によれば、ボンディングパッドの
下方の領域の一部に、ボンディングパッドの大きさに比
べて幅の狭い溝配線により構成されたパッド引き出し線
が、ボンディングパッドと重なるように設けられている
ことにより、従来のように、ボンディングパッドの下方
の領域に対応する部分に、ボンディングパッドとほぼ同
じ大きさのパッドを設けなくても、パッド引き出し線を
通じて配線とボンディングパッドとを接続させることが
でき、さらに、ボンディングパッドと重なる部分のパッ
ド引き出し線は、ボンディングパッドの大きさに比べて
幅の狭い溝配線により構成されているので、化学機械研
磨法による研磨によるディッシングの影響を受けにく
く、しかも、配線材料となる導電膜を形成する際に、こ
の導電膜を容易にブリッジ形状とすることができる。According to the third and sixth aspects of the present invention configured as described above, a groove wiring narrower in width than the size of the bonding pad is formed in a part of the region below the bonding pad. Is provided so as to overlap with the bonding pad, so that a pad having substantially the same size as the bonding pad is provided in a portion corresponding to a region below the bonding pad as in the related art. It is possible to connect the wiring and the bonding pad through the pad lead line without using the pad lead line. Further, the pad lead line in a portion overlapping with the bonding pad is formed by a groove wiring having a width smaller than the size of the bonding pad. Is less susceptible to dishing caused by chemical mechanical polishing. In forming the conductive film to be the can to the conductive film readily bridge shape.

【００２３】[0023]

【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００２４】まず、この発明の第１の実施形態について
説明する。図１はこの第１の実施形態による半導体装置
を示す平面図である。First, a first embodiment of the present invention will be described. FIG. 1 is a plan view showing the semiconductor device according to the first embodiment.

【００２５】図１に示すように、この第１の実施形態に
よる半導体装置は、所定の部分にほぼ正方形状のパッド
領域（図１中、一点鎖線で囲まれた領域）を有してい
る。このパッド領域の一辺の大きさは例えば１００μｍ
である。また、この半導体装置は、下層配線および上層
配線を有し、下層配線のパッド１および上層配線のパッ
ド２がパッド領域に設けられている。これらのパッド１
およびパッド２の全体の大きさは、パッド領域とほぼ同
一となっている。この半導体装置においては、これらの
パッド１，２が、それぞれ、パッド１，２の全体の大き
さ（パッド領域の大きさ）に比べて幅の狭い溝配線３，
４により構成されている。この場合、溝配線３および溝
配線４は、それぞれ、パッド領域内に、全体としてパッ
ド１およびパッド２の形状となるように、交わることな
く一筆書き形状に引き回されている。なお、この場合、
パッド２を構成する溝配線４は、パッド１を構成する溝
配線３の上側に対応する部分に設けられ、パッド１およ
びパッド２はほぼ同一の平面形状を有している。符号Ｃ
1 は、パッド１とパッド２との接続に用いる接続孔を示
す。As shown in FIG. 1, the semiconductor device according to the first embodiment has a substantially square pad region (a region surrounded by a chain line in FIG. 1) in a predetermined portion. The size of one side of the pad area is, for example, 100 μm.
It is. This semiconductor device has a lower wiring and an upper wiring, and a pad 1 of the lower wiring and a pad 2 of the upper wiring are provided in the pad area. These pads 1
The entire size of the pad 2 is substantially the same as the pad area. In this semiconductor device, these pads 1 and 2 have groove wirings 3 each having a width smaller than the entire size of pads 1 and 2 (the size of the pad area).
4. In this case, the groove wiring 3 and the groove wiring 4 are routed in a single-stroke shape without intersecting each other in the pad area so as to have the shape of the pad 1 and the pad 2 as a whole. In this case,
The groove wiring 4 forming the pad 2 is provided in a portion corresponding to the upper side of the groove wiring 3 forming the pad 1, and the pad 1 and the pad 2 have substantially the same planar shape. Code C
Reference numeral 1 denotes a connection hole used for connection between the pad 1 and the pad 2.

【００２６】パッド１を構成する溝配線３およびパッド
２を構成する溝配線４の幅は、それぞれ、パッド領域内
でほぼ均一となっている。ここで、パッド１を構成する
溝配線３およびパッド２を構成する溝配線４の幅の一例
を挙げると、それぞれ、例えば０．４μｍである。符号
５，６は、それぞれ、下層配線のパッド引き出し線およ
び上層配線のパッド引き出し線を示す。この場合、パッ
ド１を構成する溝配線３とパッド引き出し線５との接続
部分およびパッド２を構成する溝配線４とパッド引き出
し線６との接続部分においては、配線幅が急激に変化し
ないように、具体的には、配線幅が例えば２倍以上に変
化しないようにされている。ここでは、パッド引き出し
線５，６の幅は、それぞれ、溝配線３，４の幅とほぼ等
しく選ばれている。ここで、パッド１およびパッド引き
出し線５を含む下層配線ならびにパッド２およびパッド
引き出し線６を含む上層配線は、例えば、Ａｌ−０．５
％ＣｕのようなＡｌ合金からなる。The width of the groove wiring 3 forming the pad 1 and the width of the groove wiring 4 forming the pad 2 are substantially uniform in the pad area. Here, an example of the width of the groove wiring 3 forming the pad 1 and the width of the groove wiring 4 forming the pad 2 is 0.4 μm, for example. Reference numerals 5 and 6 denote a pad lead line of the lower layer wiring and a pad lead line of the upper layer wiring, respectively. In this case, in the connection portion between the groove wiring 3 forming the pad 1 and the pad lead-out line 5 and in the connection portion between the groove wiring 4 forming the pad 2 and the pad lead-out line 6, the wiring width does not change rapidly. Specifically, the wiring width is prevented from changing, for example, twice or more. Here, the widths of the pad lead lines 5 and 6 are selected to be substantially equal to the widths of the groove wirings 3 and 4, respectively. Here, the lower layer wiring including the pad 1 and the pad lead line 5 and the upper layer wiring including the pad 2 and the pad lead line 6 are, for example, Al-0.5.
% Cu.

【００２７】次に、図１および図２を参照して、この半
導体装置のより詳細な構造について説明する。ここで、
図２は、図１のＩＩ−ＩＩ線に沿った断面図である。Next, a more detailed structure of the semiconductor device will be described with reference to FIGS. here,
FIG. 2 is a sectional view taken along the line II-II in FIG.

【００２８】図１および図２に示すように、この第１の
実施形態による半導体装置においては、素子（図示せ
ず）が設けられたＳｉ基板１１上に、例えば、厚さ１．
５μｍのＳｉＯ2 膜のような層間絶縁膜１２が設けられ
ている。パッド１およびパッド引き出し線５を含む下層
配線は、この層間絶縁膜１２に埋め込まれている。この
層間絶縁膜１２のパッド領域に対応する部分には、パッ
ド１の全体の大きさに比べて幅の狭い配線溝１３が、全
体としてパッド１の形状となるように形成されている。
この配線溝１３の幅は例えば０．４μｍ、深さは例えば
０．５μｍである。この配線溝１３の内部に、例えばＴ
ｉＮ／Ｔｉ膜１４を下地バリアメタルとして、Ａｌ合金
からなる溝配線３が埋め込まれ、これによりパッド１が
構成されている。なお、図１では、ＴｉＮ／Ｔｉ膜１４
は図示省略されている。また、図示は省略するが、所定
部分における下層配線形成用の配線溝の底部には、Ｓｉ
基板１１の表面に達する接続孔が設けられており、この
接続孔の内部は、例えばタングステン（Ｗ）プラグによ
り埋められている。これにより、下層配線とＳｉ基板１
１とが接続されている。As shown in FIGS. 1 and 2, in the semiconductor device according to the first embodiment, for example, a silicon substrate having a thickness of 1.times.
An interlayer insulating film 12 such as a 5 μm SiO 2 film is provided. The lower wiring including the pad 1 and the pad lead-out line 5 is buried in the interlayer insulating film 12. In a portion of the interlayer insulating film 12 corresponding to the pad region, a wiring groove 13 having a width smaller than the entire size of the pad 1 is formed so as to have the shape of the pad 1 as a whole.
The width of the wiring groove 13 is, for example, 0.4 μm, and the depth is, for example, 0.5 μm. For example, T
Using the iN / Ti film 14 as a base barrier metal, the groove wiring 3 made of an Al alloy is buried, thereby forming the pad 1. In FIG. 1, the TiN / Ti film 14
Are not shown. Although not shown, the bottom of the wiring groove for forming the lower layer wiring at a predetermined portion is
A connection hole reaching the surface of the substrate 11 is provided, and the inside of the connection hole is filled with, for example, a tungsten (W) plug. Thereby, the lower wiring and the Si substrate 1
1 are connected.

【００２９】層間絶縁膜１２上には、例えば、厚さ１．
０μｍのＳｉＯ2 膜のような層間絶縁膜１５が設けられ
ている。パッド領域におけるこの層間絶縁膜１５には、
パッド１を構成する溝配線３の所定部分に達する接続孔
Ｃ1 が設けられている。この接続孔Ｃ1 の口径は例えば
０．２５μｍである。この接続孔Ｃ1 の内部に、例えば
Ｗプラグ１６が埋め込まれている。On the interlayer insulating film 12, for example, a thickness of 1.
An interlayer insulating film 15 such as a 0 μm SiO 2 film is provided. In the interlayer insulating film 15 in the pad region,
Connection hole C 1 is provided to reach a predetermined portion of the trench wiring 3 of the pad 1. Diameter of the connection hole C 1 is 0.25μm, for example. Inside the connection hole C 1, for example, W plugs 16 are buried.

【００３０】層間絶縁膜１５上には、例えば、厚さ０．
５μｍのＳｉＯ2 膜のような層間絶縁膜１７が設けられ
ている。パッド２およびパッド引き出し線６を含む上層
配線は、この層間絶縁膜１７に埋め込まれている。この
層間絶縁膜１７のパッド領域に対応する部分には、パッ
ド２の全体の大きさに比べて幅の狭い配線溝１８が、全
体としてパッド２の形状となるように形成されている。
所定部分の配線溝１８の底部には、上述の接続孔Ｃ1 が
設けられている。この配線溝１８の幅は例えば０．４μ
ｍ、深さは例えば０．５μｍである。この配線溝１８の
内部に、例えばＴｉＮ／Ｔｉ膜１９を下地バリアメタル
として、Ａｌ合金からなる溝配線４が埋め込まれ、これ
によりパッド２が構成されている。パッド２を構成する
溝配線４は、接続孔Ｃ1 の内部に埋め込まれたＷプラグ
１６を通じてパッド１を構成する溝配線３と電気的に接
続されている。なお、図１では、ＴｉＮ／Ｔｉ膜１９は
図示省略されている。On the interlayer insulating film 15, for example, a layer having a thickness of 0.1 mm is used.
An interlayer insulating film 17 such as a 5 μm SiO 2 film is provided. The upper layer wiring including the pad 2 and the pad lead line 6 is buried in the interlayer insulating film 17. In a portion of the interlayer insulating film 17 corresponding to the pad region, a wiring groove 18 narrower in width than the entire size of the pad 2 is formed so as to have the shape of the pad 2 as a whole.
At the bottom of the predetermined portion of the wiring groove 18, it is provided a connection hole C 1 described above. The width of the wiring groove 18 is, for example, 0.4 μm.
m and the depth are, for example, 0.5 μm. Inside the wiring groove 18, a groove wiring 4 made of an Al alloy is buried using, for example, a TiN / Ti film 19 as a base barrier metal, thereby forming the pad 2. Trench wiring constituting the pad 2 4 connections are grooved lines 3 electrically connected to constitute the pad 1 through W plugs 16 buried in the hole C 1. In FIG. 1, the TiN / Ti film 19 is not shown.

【００３１】層間絶縁膜１７上には、例えば、厚さ０．
５μｍのＳｉＯ2 膜のような層間絶縁膜２０が設けられ
ている。この層間絶縁膜２０は、パッド２の上側に対応
する部分に開口２１を有している。この開口２１を含む
層間絶縁膜２０上には、ほぼ正方形状の平面形状を有
し、かつ、パッド領域とほぼ同じ大きさの、したがっ
て、パッド１，２の全体とほぼ同じ大きさのボンディン
グパッド２２が設けられている。このボンディングパッ
ド２２は、開口２１の底部において露出したパッド２と
コンタクトしている。また、このホンディングパッド２
２は、例えば、厚さ２０ｎｍのＴｉ膜２２ａ、厚さ５０
０ｎｍのＡｌ−Ｃｕ膜のようなＡｌ合金膜２２ｂおよび
厚さ３０ｎｍのＴｉＮ膜２２ｃが、この順に積層された
多層膜からなる。On the interlayer insulating film 17, for example, a thickness of 0.1 mm is used.
An interlayer insulating film 20 such as a 5 μm SiO 2 film is provided. This interlayer insulating film 20 has an opening 21 at a portion corresponding to the upper side of the pad 2. On the interlayer insulating film 20 including the opening 21, a bonding pad having a substantially square planar shape and substantially the same size as the pad region, and therefore substantially the same size as the entire pads 1 and 2. 22 are provided. The bonding pad 22 is in contact with the exposed pad 2 at the bottom of the opening 21. In addition, this Honda pad 2
2 is, for example, a 20 nm thick Ti film 22a,
An Al alloy film 22b such as a 0-nm Al-Cu film and a 30-nm-thick TiN film 22c are formed of a multilayer film laminated in this order.

【００３２】符号２３は、例えば窒化シリコン（Ｓｉ
Ｎ）膜のようなパッシベーション膜を示す。このパッシ
ベーション膜２３の厚さは、例えば０．７５μｍであ
る。このパッシベーション膜２３は、ボンディングパッ
ド２２の上側に対応する部分に開口２４を有している。
この半導体装置をリードフレーム上にマウントする場合
は、開口２４の部分に露出したボンディングパッド２２
が、リードフレームのリードとワイヤーにより結線され
る。なお、図１においては、上層配線のパッド２よりも
上側の層間絶縁膜２０、ボンディングパッド２２および
パッシベーション膜２４は図示省略されている。Reference numeral 23 denotes, for example, silicon nitride (Si
N) shows a passivation film such as a film. The thickness of the passivation film 23 is, for example, 0.75 μm. The passivation film 23 has an opening 24 at a portion corresponding to the upper side of the bonding pad 22.
When this semiconductor device is mounted on a lead frame, the bonding pad 22
Are connected to the leads of the lead frame by wires. In FIG. 1, the interlayer insulating film 20, the bonding pad 22, and the passivation film 24 above the pad 2 of the upper wiring are not shown.

【００３３】次に、この半導体装置の製造方法について
説明する。図３〜図１１は、この半導体装置の製造方法
を説明するための断面図である。Next, a method of manufacturing the semiconductor device will be described. 3 to 11 are cross-sectional views illustrating the method for manufacturing the semiconductor device.

【００３４】この半導体装置を製造するためには、ま
ず、図３に示すように、予め素子（図示せず）が形成さ
れたＳｉ基板１１上に、例えば、ＣＶＤ法により例えば
ＳｉＯ2 膜のような層間絶縁膜１２を形成した後、例え
ばフォトリソグラフィー工程およびＲＩＥ工程により、
この層間絶縁膜１２の所定の部分に、下層配線形成用の
配線溝を形成する。このとき、層間絶縁膜１２のパッド
領域に対応する部分には、パッド１を構成する溝配線３
を形成するための配線溝１３を形成する。なお、図示は
省略するが、下層配線とＳｉ基板１１とを、Ｗプラグを
通じて接続する場合は、層間絶縁膜１２のうち、下層配
線形成用の配線溝の下側の部分に相当する部分を形成
し、この部分に接続孔を形成した後、この接続孔の内部
にＷプラグを形成し、さらに、層間絶縁膜１２の残りの
部分に相当する部分を形成した後、この部分に配線溝１
３を含む下層配線形成用の配線溝を形成する。In order to manufacture this semiconductor device, first, as shown in FIG. 3, on a Si substrate 11 on which elements (not shown) have been formed in advance, for example, an SiO 2 film is formed by a CVD method. After forming the interlayer insulating film 12, for example, by a photolithography process and an RIE process,
A wiring groove for forming a lower wiring is formed in a predetermined portion of the interlayer insulating film 12. At this time, the portion corresponding to the pad region of the interlayer insulating film 12 is provided with the groove wiring 3 constituting the pad 1.
Are formed to form wiring grooves 13. Although not shown, when the lower wiring and the Si substrate 11 are connected through a W plug, a portion of the interlayer insulating film 12 corresponding to the lower portion of the wiring groove for forming the lower wiring is formed. After a connection hole is formed in this portion, a W plug is formed in the connection hole, a portion corresponding to the remaining portion of the interlayer insulating film 12 is formed, and a wiring groove 1 is formed in this portion.
Then, a wiring groove for forming a lower layer wiring including No. 3 is formed.

【００３５】次に、高圧リフロー法を用いた埋め込み配
線技術により下層配線を形成する。すなわち、図４に示
すように、例えば、高真空中において、ＤＣマグネトロ
ンスパッタリング法により、層間絶縁膜１２の全面に、
例えば厚さ２０ｎｍのＴｉ膜および例えば厚さ５０ｎｍ
のＴｉＮ膜を順次形成し、下地パリアメタルとしてのＴ
ｉＮ／Ｔｉ膜１４を形成する。ここで、ＴｉＮ／Ｔｉ膜
１４の下層のＴｉ膜を形成する際のスパッタリング条件
の一例を挙げると、例えば、プロセスガスとしてＡｒガ
スを用い、その流量を１００ｓｃｃｍとし、圧力を０．
４Ｐａ、ＤＣパワーを５ｋＷ、基板温度を１５０℃とす
る。また、ＴｉＮ／Ｔｉ膜１４の上層のＴｉＮ膜を形成
する際のスパッタリング条件の一例を挙げると、プロセ
スガスとしてＡｒと窒素（Ｎ2 ）との混合ガスを用い、
これらのＡｒガスおよびＮ2 ガスの流量をそれぞれ３０
ｓｃｃｍ、８０ｓｃｃｍとし、圧力を０．４Ｐａ、ＤＣ
パワーを１０ｋＷ、基板温度を１５０℃とする。Next, a lower wiring is formed by a buried wiring technique using a high-pressure reflow method. That is, as shown in FIG. 4, for example, in a high vacuum, the entire surface of the interlayer insulating film 12 is formed by DC magnetron sputtering.
For example, a Ti film having a thickness of 20 nm and a thickness of, for example, 50 nm
TiN films are sequentially formed, and T
An iN / Ti film 14 is formed. Here, as an example of the sputtering conditions for forming the Ti film under the TiN / Ti film 14, for example, Ar gas is used as a process gas, the flow rate is set to 100 sccm, and the pressure is set to 0.1.
4 Pa, DC power is 5 kW, and substrate temperature is 150 ° C. Further, as an example of sputtering conditions for forming the upper layer of the TiN film 14, a mixed gas of Ar and nitrogen (N 2 ) is used as a process gas.
The flow rate of each of these Ar gas and N 2 gas is 30
sccm, 80sccm, pressure 0.4Pa, DC
The power is 10 kW and the substrate temperature is 150 ° C.

【００３６】引き続き、例えば、高真空中において、Ｄ
Ｃマグネトロンスパッタリング法により、ＴｉＮ／Ｔｉ
膜１４上に例えばＡｌ−０．５％ＣｕからなるＡｌ合金
膜２５を形成する。このとき、このＡｌ合金膜２５が、
配線溝１３を含む下層配線形成用の配線溝の上部を塞
ぎ、これらの内部にボイドが残されたブリッジ形状とな
るように、このＡｌ合金膜２５の厚さを最適化する。こ
こでは、配線溝１３の幅が０．４μｍであるので、Ａｌ
合金膜２５の厚さを１２００ｎｍ程度とすることで、パ
ッド領域においても、図４に示すような良好なブリッジ
形状を実現することができる。なお、埋め込み配線技術
により配線を形成する場合、配線溝の部分以外の部分の
Ａｌ合金膜２５は後の工程で除去されるため、Ａｌ合金
膜２５の厚さの上限には、特に制限がない。また、ここ
では、Ａｌ合金膜２５を形成する際に、Ｓｉ基板１１を
例えば４００℃程度に加熱することにより、Ａｌのマイ
グレーションを促進させ、Ａｌ合金膜２５がブリッジ形
状となることを助けている。このＡｌ合金膜２５を形成
する際のスパッタリング条件の一例を挙げると、プロセ
スガスとしてＡｒガスを用い、その流量を１００ｓｃｃ
ｍとし、圧力を０．４Ｐａ、ＤＣパワーを１５ｋＷ、基
板温度を４００℃とする。Subsequently, for example, in a high vacuum, D
TiN / Ti by C magnetron sputtering
An Al alloy film 25 made of, for example, Al-0.5% Cu is formed on the film 14. At this time, this Al alloy film 25
The thickness of the Al alloy film 25 is optimized so that the upper part of the wiring groove for forming the lower layer wiring including the wiring groove 13 is closed and a bridge shape having voids left therein is formed. Here, since the width of the wiring groove 13 is 0.4 μm,
By setting the thickness of the alloy film 25 to about 1200 nm, a favorable bridge shape as shown in FIG. 4 can be realized even in the pad region. When the wiring is formed by the buried wiring technique, the upper limit of the thickness of the Al alloy film 25 is not particularly limited because the Al alloy film 25 other than the wiring groove is removed in a later step. . Further, here, when forming the Al alloy film 25, the Si substrate 11 is heated to, for example, about 400 ° C. to promote the migration of Al and help the Al alloy film 25 to have a bridge shape. . As an example of sputtering conditions for forming the Al alloy film 25, Ar gas is used as a process gas and the flow rate is 100 scc.
m, the pressure is 0.4 Pa, the DC power is 15 kW, and the substrate temperature is 400 ° C.

【００３７】次に、Ａｌ合金膜２５の形成までを行った
Ｓｉ基板１１を高圧リフロー炉（図示せず）内に導入
し、さらに、Ｓｉ基板１１を、例えば４００℃以上に加
熱してＡｌ合金膜２５を軟化させ、高圧リフロー法によ
るＡｌ合金膜２５の埋め込みを行う。この高圧リフロー
の条件の一例を挙げると、プロセスガスとしてＡｒガス
を用い、その圧力を１×１０6 Ｐａ以上とし、基板温度
を４５０℃、リフロー時間を１分間とする。これによっ
て、図５に示すように、Ａｌ合金膜２５が高圧下で流動
しながら配線溝１３を含む下層配線形成用の配線溝の内
部に押し込まれ、こららの内部がＡｌ合金膜２５で充填
されるとともに、Ａｌ合金膜２５の表面平坦化が行われ
る。Next, the Si substrate 11 on which the Al alloy film 25 has been formed is introduced into a high-pressure reflow furnace (not shown), and the Si substrate 11 is further heated to, for example, 400 ° C. or higher to form an Al alloy. The film 25 is softened, and the Al alloy film 25 is buried by a high-pressure reflow method. As an example of the conditions of the high-pressure reflow, Ar gas is used as a process gas, the pressure is set to 1 × 10 6 Pa or more, the substrate temperature is set to 450 ° C., and the reflow time is set to 1 minute. As a result, as shown in FIG. 5, the Al alloy film 25 flows into the wiring groove for forming the lower layer wiring including the wiring groove 13 while flowing under high pressure, and the inside of these is filled with the Al alloy film 25. At the same time, the surface of the Al alloy film 25 is flattened.

【００３８】なお、上述のＴｉＮ／Ｔｉ膜１４の形成か
らリフローまでの一連の処理は、好適には、マルチチャ
ンバー型の処理装置を用いて真空中で連続的に行う。A series of processes from the formation of the TiN / Ti film 14 to the reflow described above is preferably performed continuously in a vacuum using a multi-chamber type processing apparatus.

【００３９】次に、例えばＣＭＰ法により、配線溝１３
を含む下層配線形成用の配線溝の部分以外の部分に形成
されたＡｌ合金膜２５およびＴｉＮ／Ｔｉ膜１４を順次
研磨する。これにより、図６に示すように、配線溝１３
の内部にＴｉＮ／Ｔｉ膜１４を下地バリアメタルとし
て、Ａｌ合金からなる溝配線３が形成されるとともに、
その他の配線溝の内部に、パッド引き出し線５などが形
成される。このＣＭＰ法による研磨の条件の一例を挙げ
ると、Ｈ2 Ｏ2 ベースでアルミナ含有のスラリーを用
い、その流量を１００ｃｃ／ｍｉｎとし、研磨圧力を１
００ｇ／ｃｍ2 、温度を２５〜３０℃とし、定盤および
研磨ヘッドの回転数をそれぞれ３０ｒｐｍとする。Next, the wiring groove 13 is formed by, eg, CMP.
The Al alloy film 25 and the TiN / Ti film 14 formed in portions other than the portion of the wiring groove for forming the lower layer wiring including the above are sequentially polished. As a result, as shown in FIG.
The trench wiring 3 made of an Al alloy is formed inside the substrate with the TiN / Ti film 14 as a base barrier metal.
Pad lead lines 5 and the like are formed inside the other wiring grooves. As an example of polishing conditions by the CMP method, a slurry containing alumina based on H 2 O 2 is used, the flow rate is 100 cc / min, and the polishing pressure is 1.
00 g / cm 2 , the temperature is 25-30 ° C., and the rotation speeds of the platen and the polishing head are each 30 rpm.

【００４０】以上のように、高圧リフロー法を用いた埋
め込み配線技術により、パッド１およびパッド引き出し
線５を含む下層配線が形成される。As described above, the lower wiring including the pad 1 and the pad lead 5 is formed by the embedded wiring technique using the high-pressure reflow method.

【００４１】次に、図７に示すように、層間絶縁膜１２
上に、例えば、ＣＶＤ法によりＳｉＯ2 膜のような層間
絶縁膜１５を形成した後、例えばフォトリソグラフィー
工程およびＲＩＥ工程により、この層間絶縁膜１５のう
ちパッド１を構成する配線溝３の上側に対応する部分
に、接続孔Ｃ1 を形成する。次に、層間絶縁膜１５の全
面に、例えば、ＣＶＤ法により、Ｗ膜をその表面がほぼ
平坦となるように十分に厚く形成した後、このＷ膜をＲ
ＩＥ工程により、層間絶縁膜１５の表面が露出するまで
エッチバックする。これにより、層間絶縁膜１５に形成
された接続孔Ｃ1の内部を埋めるように、Ｗプラグ１６
が形成される。Next, as shown in FIG.
After an interlayer insulating film 15 such as a SiO 2 film is formed thereon by, for example, a CVD method, a photolithography process and an RIE process are performed to form an interlayer insulating film 15 above the wiring groove 3 constituting the pad 1 in the interlayer insulating film 15. corresponding parts, to form a connection hole C 1. Next, a W film is formed on the entire surface of the interlayer insulating film 15 by, for example, a CVD method so as to be sufficiently thick so that its surface is substantially flat.
In the IE process, etch back is performed until the surface of the interlayer insulating film 15 is exposed. Thus, to fill the connection hole C 1 formed in the interlayer insulating film 15, W plug 16
Is formed.

【００４２】次に、図８に示すように、層間絶縁膜１５
の全面に、例えば、ＣＶＤ法によりＳｉＯ2 膜のような
層間絶縁膜１７を形成した後、例えばフォトリソグラフ
ィー工程およびＲＩＥ工程により、この層間絶縁膜１７
の所定の部分に上層配線形成用の配線溝を形成する。こ
の際、層間絶縁膜１７のパッド領域に対応する部分に
は、パッド２を構成する溝配線４を形成するための配線
溝１８を形成する。次に、下層配線を形成したときと同
様に、高圧リフロー法を用いた埋め込み配線技術により
上層配線を形成する。これにより、配線溝１８の内部に
ＴｉＮ／Ｔｉ膜１９を下地バリアメタルとして、Ａｌ合
金からなる溝配線４が形成されるとともに、その他の配
線溝の内部に、パッド引き出し線６などが形成される。
以上のようにして、上層配線が形成される。Next, as shown in FIG.
After an interlayer insulating film 17 such as a SiO 2 film is formed on the entire surface of the substrate by a CVD method, for example, the interlayer insulating film 17 is formed by a photolithography process and an RIE process.
A wiring groove for forming an upper layer wiring is formed in a predetermined portion of the wiring. At this time, a wiring groove 18 for forming the groove wiring 4 constituting the pad 2 is formed in a portion corresponding to the pad region of the interlayer insulating film 17. Next, as in the case of forming the lower wiring, the upper wiring is formed by a buried wiring technique using a high-pressure reflow method. As a result, the groove wiring 4 made of an Al alloy is formed inside the wiring groove 18 using the TiN / Ti film 19 as a base barrier metal, and the pad lead-out lines 6 and the like are formed inside the other wiring grooves. .
As described above, the upper layer wiring is formed.

【００４３】なお、この後、層間絶縁膜を形成し、接続
孔形成、接続孔埋め込み、配線溝形成、配線溝埋め込み
およびＣＭＰ法による研磨を繰り返すことで、さらなる
多層配線化が可能となる。After that, an interlayer insulating film is formed, and connection holes are formed, connection holes are buried, wiring grooves are formed, wiring grooves are buried, and polishing by the CMP method is repeated, so that further multilayer wiring can be realized.

【００４４】最上層では、組み立てボンディング用のボ
ンディングパッドを、以下のようにして形成する。すな
わち、図９に示すように、層間絶縁膜１７の全面に、例
えば、ＣＶＤ法によりＳｉＯ2 膜のような層間絶縁膜２
０を形成した後、パッド領域におけるこの層間絶縁膜２
０に、ほぼ１００μｍ角の正方形状の開口２１を形成す
る。これにより、この開口２１の底部に、上層配線のパ
ッド２を露出させる。On the uppermost layer, bonding pads for assembly bonding are formed as follows. That is, as shown in FIG. 9, an interlayer insulating film 2 such as a SiO 2 film is
0, the interlayer insulating film 2 in the pad region is formed.
At 0, a square opening 21 of approximately 100 μm square is formed. Thereby, the pad 2 of the upper wiring is exposed at the bottom of the opening 21.

【００４５】次に、図１０に示すように、全面に、例え
ばＤＣマグネトロンスパッタリング法により、例えば厚
さ３０ｎｍのＴｉ膜２２ａ、例えば厚さ５００ｎｍのＡ
ｌ合金膜２２ｂおよび例えば厚さ３０ｎｍのＴｉＮ膜２
２ｃを順次形成する。ここで、Ｔｉ膜２２ａを形成する
際のスパッタリング条件の一例を挙げると、プロセスガ
スとしてＡｒガスを用い、その流量を１００ｓｃｃｍと
し、圧力を０．４Ｐａ、ＤＣパワーを５ｋＷ、基板温度
を１５０℃とする。また、Ａｌ合金膜２２ｂを形成する
際のスパッタリング条件の一例を挙げると、プロセスガ
スとしてＡｒガスを用い、その流量を１００ｓｃｃｍと
し、圧力を１００ｓｃｃｍ、ＤＣパワーを１５ｋＷ、基
板温度を４００℃とする。また、ＴｉＮ膜２２ｃを形成
する際のスパッタリング条件の一例を挙げると、プロセ
スガスとしてＡｒおよびＮ2 の混合ガスを用い、これら
のＡｒガスおよびＮ2 ガスの流量をそれぞれ３０ｓｃｃ
ｍ、８０ｓｃｃｍとし、圧力を０．４Ｐａ、ＤＣパワー
を１０ｋＷ、基板温度を１５０℃とする。Next, as shown in FIG. 10, a Ti film 22a having a thickness of, for example, 30 nm, for example, an A film having a thickness of 500 nm is formed on the entire surface by, for example, DC magnetron sputtering.
1 alloy film 22b and TiN film 2 having a thickness of, for example, 30 nm
2c are sequentially formed. Here, as an example of sputtering conditions for forming the Ti film 22a, Ar gas is used as a process gas, the flow rate is 100 sccm, the pressure is 0.4 Pa, the DC power is 5 kW, and the substrate temperature is 150 ° C. I do. In addition, as an example of sputtering conditions for forming the Al alloy film 22b, Ar gas is used as a process gas, the flow rate is 100 sccm, the pressure is 100 sccm, the DC power is 15 kW, and the substrate temperature is 400 ° C. Also, as an example of the sputtering conditions when forming the TiN film 22c, a mixed gas of Ar and N 2 is used as a process gas, and the flow rates of these Ar gas and N 2 gas are each 30 scc.
m, 80 sccm, pressure 0.4 Pa, DC power 10 kW, substrate temperature 150 ° C.

【００４６】次に、図１１に示すように、例えばフォト
リソグラフィー工程およびＲＩＥ工程により、ＴｉＮ膜
２２ｃ、Ａｌ合金膜２２ｂおよびＴｉ膜２２ａを所定形
状にパターニングする。これにより、開口２１の部分で
パッド２と接続するボンディングパッド２２が形成され
る。Next, as shown in FIG. 11, the TiN film 22c, the Al alloy film 22b, and the Ti film 22a are patterned into a predetermined shape by, for example, a photolithography process and an RIE process. As a result, a bonding pad 22 connected to the pad 2 at the opening 21 is formed.

【００４７】次に、例えば、ＣＶＤ法によりＳｉＮ膜の
ようなパッシベーション膜２３を形成した後、例えばフ
ォトリソグラフィー工程およびＲＩＥ工程により、この
パッシベーション膜２３のうち、ボンディングパッド２
２の上側に対応する部分に開口２４を形成する。Next, after a passivation film 23 such as a SiN film is formed by, for example, a CVD method, the bonding pad 2 of the passivation film 23 is formed by, for example, a photolithography process and an RIE process.
An opening 24 is formed in a portion corresponding to the upper side of 2.

【００４８】以上の工程を経て、図１および図２に示す
ように、目的とする半導体装置が製造される。Through the above steps, the intended semiconductor device is manufactured as shown in FIGS.

【００４９】上述のように構成されたこの第１の実施形
態によれば、下層配線のパッド１および上層配線のパッ
ド２の全体の大きさが、ＣＭＰ法による研磨によるディ
ッシングの影響が問題となるような大きさであっても、
これらのパッド１およびパッド２が、それぞれ、パッド
１，２の大きさに比べて幅の狭い、具体的には、幅が
０．４μｍの溝配線３および溝配線４により構成されて
いることにより、ＣＭＰ法による研磨を行っても、溝配
線３，４にはディッシングがほとんど生じない。このた
め、ほぼ１００μｍ角の寸法を有する大きなパッド１，
２の部分で、ディッシングを防止することができる。ま
た、これにより、パッド１，２の部分での平坦性が向上
するので、ＣＭＰ法による研磨工程の後に行われる組み
立て工程において、ボンディングパッド２２上へのワイ
ヤーボンディングを、特に支障をきたすことなく容易に
行うことができる。According to the first embodiment configured as described above, the overall size of the pad 1 of the lower layer wiring and the pad 2 of the upper layer wiring is affected by dishing caused by polishing by the CMP method. Even if the size is
The pad 1 and the pad 2 are configured by the groove wiring 3 and the groove wiring 4 each having a width smaller than the size of the pads 1 and 2, specifically, a width of 0.4 μm. Even when polishing is performed by the CMP method, dishing hardly occurs in the groove wirings 3 and 4. For this reason, a large pad 1 having a size of approximately 100 μm square,
In part 2, dishing can be prevented. This also improves the flatness of the pads 1 and 2, so that in the assembly process performed after the polishing process by the CMP method, wire bonding on the bonding pad 22 can be easily performed without any particular trouble. Can be done.

【００５０】また、パッド１およびパッド２が、それぞ
れ、パッド１，２の大きさに比べて幅の狭い溝配線３お
よび溝配線４により構成され、さらに、この場合、溝配
線３，４の幅をパッド引き出し線５，６の幅とほぼ等し
くしていることにより、配線の幅が急激に変化する（大
きくなる）部分がないので、配線材料となるＡｌ合金膜
を形成する際に、Ａｌ合金膜が、配線溝１３や配線溝１
８の開口の上部でつながったブリッジ形状になりやすい
という利点がある。これにより、Ａｌ合金膜のブリッジ
ング不良が大幅に低減するので、半導体装置の製造歩留
まりの向上を図ることができる。The pads 1 and 2 are formed by groove wirings 3 and 4 having a width smaller than the size of the pads 1 and 2, respectively. Is substantially equal to the width of the pad lead lines 5 and 6, there is no portion where the width of the wiring changes rapidly (increases). Therefore, when forming the Al alloy film as the wiring material, The film is formed by the wiring groove 13 or the wiring groove 1
There is an advantage that a bridge shape that is connected at the upper part of the opening 8 is easily formed. As a result, bridging defects of the Al alloy film are significantly reduced, so that the production yield of the semiconductor device can be improved.

【００５１】また、パッド１およびパッド２が、それぞ
れ、パッド領域内で一筆書き形状に引き回された溝配線
３および溝配線４により構成され、さらに、これらの溝
配線３および溝配線４の幅、したがって、配線溝１３お
よび配線溝１８の幅が、パッド領域内でほぼ均一になっ
ていることにより、高圧リフロー法によるＡｌ合金膜の
埋め込みを行う際に、パッド１およびパッド２の部分で
も、Ａｌ合金膜の埋め込みを容易に、かつ、均一に行う
ことができる。The pad 1 and the pad 2 are respectively constituted by a groove wiring 3 and a groove wiring 4 drawn in a one-stroke shape in the pad area, and the width of the groove wiring 3 and the width of the groove wiring 4 are further defined. Therefore, since the width of the wiring groove 13 and the width of the wiring groove 18 are substantially uniform in the pad region, when the Al alloy film is buried by the high-pressure reflow method, even the pad 1 and the pad 2 The embedding of the Al alloy film can be performed easily and uniformly.

【００５２】次に、この発明の第２の実施形態について
説明する。図１２は、この第２の実施形態による半導体
装置を示す平面図である。Next, a second embodiment of the present invention will be described. FIG. 12 is a plan view showing the semiconductor device according to the second embodiment.

【００５３】図１２に示すように、この半導体装置にお
いては、下層配線のパッド１および上層配線のパッド２
が、それぞれ、パッド領域内に櫛形に配置された溝配線
３，４により構成されている。すなわち、パッド領域の
周辺の一部には、櫛の柄に相当する溝配線３，４が、パ
ッド領域の一辺にほぼ平行に沿って配置され、それ以外
のパッド領域には、櫛の歯に相当する複数の溝配線３，
４が、互いに並列に、かつ、ほぼ等間隔に配置され、櫛
の柄に相当する溝配線３，４に対してほぼ直交するよう
に接続されている。その他の構成は、第１の実施形態に
よる半導体装置と同様であるので、説明を省略する。As shown in FIG. 12, in this semiconductor device, pad 1 for lower wiring and pad 2 for upper wiring
Are formed by groove wirings 3 and 4 arranged in a comb shape in the pad area, respectively. That is, groove wirings 3 and 4 corresponding to the pattern of the comb are arranged along part of the periphery of the pad area substantially in parallel with one side of the pad area, and the other pad areas are provided with the teeth of the comb. Corresponding multiple groove wiring 3,
4 are arranged in parallel with each other and at substantially equal intervals, and are connected so as to be substantially orthogonal to the groove wirings 3 and 4 corresponding to the comb pattern. Other configurations are the same as those of the semiconductor device according to the first embodiment, and thus description thereof is omitted.

【００５４】この半導体装置の製造方法は、第１の実施
形態による半導体装置の製造方法と同様であるので説明
を省略する。The method of manufacturing the semiconductor device is the same as the method of manufacturing the semiconductor device according to the first embodiment, and a description thereof will not be repeated.

【００５５】この第２の実施形態によれば、第１の実施
形態と同様な効果を得ることができる。According to the second embodiment, the same effects as in the first embodiment can be obtained.

【００５６】次に、この発明の第３の実施形態について
説明する。図１３は、この第３の実施形態による半導体
装置を示す平面図である。Next, a third embodiment of the present invention will be described. FIG. 13 is a plan view showing the semiconductor device according to the third embodiment.

【００５７】図１３に示すように、この半導体装置にお
いては、所定部分に、例えばほぼ正方形状のボンディン
グパッド３１が設けられている。このボンディングパッ
ド３１の一辺の大きさは、例えば１００μｍである。図
１３中、一点鎖線で囲まれた領域は、このボンディング
パッド３１の部分に対応するパッド領域を示す。また、
符号３２はボンディングパッド３１の下層側に設けられ
た配線のパッド引き出し線を示す。このパッド引き出し
線３２は、パッド領域、したがって、ボンディングパッ
ド３１の下方の領域まで達している。すなわち、ボンデ
ィングパッド３１の下方の領域の一部には、パッド引き
出し線３２が、ボンディングパッド３１と重なるように
設けられている。そして、パッド引き出し線３２は、ボ
ンディングパッド３１の大きさに比べて幅の狭い溝配線
３３により構成されている。ここで、この溝配線３３の
幅は、例えば０．４μｍである。As shown in FIG. 13, in this semiconductor device, for example, a substantially square bonding pad 31 is provided at a predetermined portion. The size of one side of the bonding pad 31 is, for example, 100 μm. In FIG. 13, a region surrounded by a dashed line indicates a pad region corresponding to the bonding pad 31. Also,
Reference numeral 32 denotes a pad lead line of a wiring provided below the bonding pad 31. The pad lead-out line 32 reaches the pad area, that is, the area below the bonding pad 31. That is, the pad lead-out line 32 is provided in a part of the region below the bonding pad 31 so as to overlap the bonding pad 31. The pad lead-out line 32 is formed by a groove wiring 33 having a width smaller than the size of the bonding pad 31. Here, the width of the groove wiring 33 is, for example, 0.4 μm.

【００５８】符号３２ａは、パッド引き出し線３２の末
端部を示す。この場合、このパッド引き出し線３２の末
端部３２ａは、パッド領域の一辺にほぼ平行に沿って延
びており、パッド引き出し線３１の延在する方向とほぼ
直交する方向に延びている。ボンディングパッド３１と
パッド引き出し線３２とは、末端部３２ａの部分で接続
孔Ｃ2 を通じて互いに電気的に接続されている。この場
合、パッド引き出し線３２の末端部３２ａは、ボンディ
ングパッド３１との接続に用いる接続孔Ｃ2 を設けるの
に必要な長さであればよい。具体的には、この末端部３
２ａの長さＬは、例えば１０μｍである。Reference numeral 32a indicates the end of the pad lead-out line 32. In this case, the end portion 32a of the pad lead line 32 extends substantially parallel to one side of the pad region, and extends in a direction substantially orthogonal to the direction in which the pad lead line 31 extends. The bonding pad 31 and the pad lead line 32 are electrically connected to each other through a connection hole C 2 at the portion of the distal portion 32a. In this case, the distal end 32a of the pad lead line 32 may be any length required to provide a connection hole C 2 is used to connect the bonding pad 31. Specifically, this terminal 3
The length L of 2a is, for example, 10 μm.

【００５９】また、ボンディングパッド３１の下方の領
域のうち、パッド引き出し線３２が設けられた部分と異
なる部分には、他の溝配線３４がボンディングパッド３
１と重なるよう設けられている。ここで、パッド引き出
し線３２および溝配線３４を含む配線は、例えば、Ａｌ
−０．５％ＣｕのようなＡｌ合金からなる。Further, in a region below the bonding pad 31, a portion different from the portion provided with the pad lead-out line 32 is provided with another groove wiring 34.
1 is provided. Here, the wiring including the pad lead-out line 32 and the groove wiring 34 is made of, for example, Al.
It is made of an Al alloy such as -0.5% Cu.

【００６０】以下に、図１３〜図１６を参照して、この
半導体装置の構造について説明する。ここで、図１４
は、図１３のＸＩＶ−ＸＩＶ線に沿った断面図、図１５
は、図１３のＸＶ−ＸＶ線に沿った断面図、図１６は、
図１３のＸＶＩ−ＸＶＩ線に沿った断面図である。The structure of this semiconductor device will be described below with reference to FIGS. Here, FIG.
FIG. 15 is a sectional view taken along line XIV-XIV in FIG.
Is a cross-sectional view taken along the line XV-XV in FIG. 13, and FIG.
FIG. 14 is a sectional view taken along the line XVI-XVI in FIG. 13.

【００６１】図１３〜図１６に示すように、この半導体
装置においては、素子（図示せず）が設けられたＳｉ基
板４１上に、例えば、厚さ１．５μｍのＳｉＯ2 膜のよ
うな層間絶縁膜４２が設けられている。配線はこの層間
絶縁膜４２に埋め込まれるように設けられている。この
層間絶縁膜４２の所定部分には、パッド引き出し線３２
を構成する溝配線３３を形成するための配線溝４３およ
び溝配線３４を形成するための配線溝４４が形成されて
いる。この場合、配線溝４３の一部はパッド領域に達
し、配線溝４４はパッド領域の一部を横切っている。こ
こで、これらの配線溝４３，４４の幅は例えば０．４μ
ｍ、深さは例えば０．５μｍである。これらの配線溝４
３および配線溝４４の内部に、それぞれ、例えばＴｉＮ
／Ｔｉ膜４５を下地バリアメタルとして、パッド引き出
し線３２を構成する溝配線３３および溝配線３４が埋め
込まれている。なお、図１３においては、ＴｉＮ／Ｔｉ
膜４５は図示省略されている。As shown in FIGS. 13 to 16, in this semiconductor device, for example, an interlayer such as a SiO 2 film having a thickness of 1.5 μm is formed on a Si substrate 41 provided with elements (not shown). An insulating film 42 is provided. The wiring is provided so as to be embedded in the interlayer insulating film 42. A predetermined portion of the interlayer insulating film 42 has a pad lead line 32
A wiring groove 43 for forming the groove wiring 33 and a wiring groove 44 for forming the groove wiring 34 are formed. In this case, a part of the wiring groove 43 reaches the pad region, and the wiring groove 44 crosses a part of the pad region. Here, the width of these wiring grooves 43 and 44 is, for example, 0.4 μm.
m and the depth are, for example, 0.5 μm. These wiring grooves 4
3 and the wiring groove 44, for example, TiN
With the / Ti film 45 as a base barrier metal, groove wirings 33 and groove wirings 34 constituting the pad lead-out lines 32 are buried. In FIG. 13, TiN / Ti
The film 45 is not shown.

【００６２】層間絶縁膜４２上には、例えば、厚さ１．
０μｍのＳｉＯ2 膜のような層間絶縁膜４６が設けられ
ている。パッド引き出し線３２の末端部３２ａの上側に
対応する部分における層間絶縁膜４６には、パッド引き
出し線３２の末端部３２ａの所定部分に達する接続孔Ｃ
2 が設けられている。この接続孔Ｃ2 の口径は例えば
０．２５μｍである。この接続孔Ｃ2 の内部に、例えば
Ｗプラグ４７が埋め込まれている。On the interlayer insulating film 42, for example,
An interlayer insulating film 46 such as a 0 μm SiO 2 film is provided. In the interlayer insulating film 46 at a portion corresponding to the upper side of the terminal 32a of the pad lead 32, a connection hole C reaching a predetermined portion of the terminal 32a of the pad lead 32 is provided.
Two are provided. Diameter of the connection hole C 2 is 0.25μm, for example. Inside the connection hole C 2, for example, W plugs 47 are buried.

【００６３】層間絶縁膜４６上には、例えば、厚さ０．
５μｍのＳｉＯ2 膜のような層間絶縁膜４８が設けられ
ている。この層間絶縁膜４８は、パッド領域に対応する
部分に、ほぼ１００μｍ角の正方形状の開口４９を有し
ている。この開口４９の部分を含む層間絶縁膜４８上
に、ボンディングパッド３１が設けられている。このボ
ンディングパッド３１は、開口４９の底部の一部に露出
したＷプラグ４７を通じて、パッド引き出し線３２の末
端部３２ａにコンタクトしている。このホンディングパ
ッド３１は、例えば、厚さ２０ｎｍのＴｉ膜３１ａ、厚
さ５００ｎｍのＡｌ−Ｃｕ膜のようなＡｌ合金膜３１ｂ
および厚さ３０ｎｍのＴｉＮ膜３１ｃが、この順に積層
された多層膜により構成されている。符号５０は、例え
ばＳｉＮ膜のようなパッシベーション膜を示す。このパ
ッシベーション膜５０の厚さは、例えば０．７５μｍで
ある。このパッシベーション膜５０は、ボンディングパ
ッド３１の上側に対応する部分に開口５１を有してい
る。この半導体装置をリードフレーム上にマウントする
場合は、開口５２の部分に露出したボンディングパッド
３１が、リードフレームのリードとワイヤーにより結線
される。On the interlayer insulating film 46, for example, a thickness of 0.
An interlayer insulating film 48 such as a 5 μm SiO 2 film is provided. The interlayer insulating film 48 has a square opening 49 of approximately 100 μm square at a portion corresponding to the pad region. The bonding pad 31 is provided on the interlayer insulating film 48 including the opening 49. The bonding pad 31 is in contact with the terminal 32 a of the pad lead-out line 32 through the W plug 47 exposed at a part of the bottom of the opening 49. The bonding pad 31 is made of, for example, an Al alloy film 31b such as a Ti film 31a having a thickness of 20 nm and an Al-Cu film having a thickness of 500 nm.
A TiN film 31c having a thickness of 30 nm is formed of a multilayer film laminated in this order. Reference numeral 50 denotes a passivation film such as a SiN film. The thickness of the passivation film 50 is, for example, 0.75 μm. The passivation film 50 has an opening 51 at a portion corresponding to the upper side of the bonding pad 31. When this semiconductor device is mounted on a lead frame, the bonding pads 31 exposed at the openings 52 are connected to the leads of the lead frame by wires.

【００６４】この第３の実施形態による半導体装置の製
造方法は、第１の実施形態による半導体装置の製造方法
とほぼ同様であるので、説明を省略する。The method of manufacturing the semiconductor device according to the third embodiment is substantially the same as the method of manufacturing the semiconductor device according to the first embodiment, and a description thereof will not be repeated.

【００６５】この第３の実施形態によれば、ボンディン
グパッド３１の下方の領域の一部に、このボンディング
パッド３１と重なるようにパッド引き出し線３２が設け
られ、さらに、このパッド引き出し線３２が、ボンディ
ングパッド３１の大きさに比べて幅の狭い、具体的に
は、幅が０．４μｍの溝配線３３により構成されている
ことにより、従来のように、ボンディングパッド３１の
下方の領域に、このボンディングパッド３１とほぼ同じ
大きさのパッドを設ける場合に比べて、ＣＭＰ法による
研磨によるデッシングの影響を大幅に低減することがで
き、かつ、高圧リフロー法による配線材料の埋め込み特
性が向上する。これにより、この第３の実施形態によっ
ても、第１の実施形態と同様な効果を得ることができ
る。According to the third embodiment, the pad lead-out line 32 is provided in a part of the region below the bonding pad 31 so as to overlap with the bonding pad 31. Further, the pad lead-out line 32 is The groove wiring 33 having a width smaller than the size of the bonding pad 31, more specifically, having a width of 0.4 μm, allows the area below the bonding pad 31 to be formed in a conventional manner. Compared with the case where a pad having substantially the same size as the bonding pad 31 is provided, the influence of the dishing due to the polishing by the CMP method can be greatly reduced, and the filling characteristics of the wiring material by the high-pressure reflow method can be improved. As a result, the third embodiment can provide the same effects as those of the first embodiment.

【００６６】また、この場合、配線とボンディングパッ
ド３１との接続は、ボンディングパッド３１の下方の領
域まで達したパッド引き出し線３２の末端部３２ａを通
じて行うことが可能であり、さらに、パッド引き出し線
３２の末端部３２ａは、ボンディングパッド３１との接
続に用いる接続孔Ｃ2 を設けるのに必要な大きさであれ
ばよいので、ボンディングパッド３１の下方の領域に
は、パッド引き出し線３２以外に、他の溝配線３４を設
けることが可能となるので、配線のレイアウトの自由度
が向上するという利点がある。In this case, the connection between the wiring and the bonding pad 31 can be made through the end 32a of the pad lead 32 reaching the area below the bonding pad 31. the distal ends 32a, so may be a size necessary to provide a connection hole C 2 is used to connect the bonding pad 31, the lower region of the bonding pad 31, in addition to the pad lead line 32, the other Since the groove wiring 34 can be provided, there is an advantage that the degree of freedom of the wiring layout is improved.

【００６７】以上この発明の実施形態について具体的に
説明したが、この発明は、上述の実施形態に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。例えば、実施形態において挙げた数
値、材料、構造、製造プロセスなどはあくまで例にすぎ
ず、これに限定されるものではない。Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above embodiments, and various modifications based on the technical idea of the present invention are possible. For example, the numerical values, materials, structures, manufacturing processes, and the like described in the embodiments are merely examples, and the present invention is not limited thereto.

【００６８】また、例えば、上述の第１〜第３の実施形
態においては、配線材料としてＡｌ合金を用いている
が、配線材料としては、純Ａｌを用いることも可能であ
り、これ以外にも、Ｃｕ、Ａｇ、Ａｕまたはこれらの合
金などを用いることも可能である。また、配線材料の埋
め込みを高圧リフロー法に代えて、通常のリフロー法に
より行っても問題はない。Further, for example, in the above-described first to third embodiments, an Al alloy is used as a wiring material, but pure Al can be used as a wiring material. , Cu, Ag, Au, or an alloy thereof can also be used. In addition, there is no problem if the embedding of the wiring material is performed by a normal reflow method instead of the high-pressure reflow method.

【００６９】また、上述の第１〜第３の実施形態におけ
るパッド１，２またはパッド引き出し線３２の形状は、
一例に過ぎず、例示したものと異なる形状であってもよ
い。また、第１および第２の実施形態においては、パッ
ド１およびパッド２の形状を必ずしも同一とする必要は
なく、パッド１とパッド２との接続が十分になされてい
れば、両者は互いに異なる形状であってもよい。また、
第３の実施形態においては、配線を多層化してもよい。
さらに、上述の第１〜第３の実施形態を組み合わせるこ
とも可能である。The shapes of the pads 1 and 2 or the pad lead-out lines 32 in the first to third embodiments are as follows.
This is merely an example, and the shape may be different from that illustrated. Further, in the first and second embodiments, the shapes of the pads 1 and 2 do not necessarily have to be the same, and if the connection between the pads 1 and 2 is sufficiently made, they are different from each other. It may be. Also,
In the third embodiment, the wiring may be multilayered.
Furthermore, it is also possible to combine the above-described first to third embodiments.

【００７０】また、この発明は、配線のうち幅を広くす
る必要のある部分に適用することも可能である。この場
合、例えば、配線のうち幅を広くする必要のある部分
を、この部分の幅よりも幅が狭く、かつ、並列に延びる
複数の溝配線により構成する。これにより、配線のうち
幅を広くする必要のある部分において、第１の実施形態
と同様な効果を得ることができる。The present invention can also be applied to a portion of a wiring that needs to be widened. In this case, for example, a portion of the wiring that needs to be wider is formed of a plurality of groove wirings that are narrower than this portion and extend in parallel. Thus, the same effect as in the first embodiment can be obtained in a portion of the wiring that needs to be widened.

【００７１】また、この発明は、デュアルダマシン構造
の配線に応用してもよい。The present invention may be applied to a wiring having a dual damascene structure.

【００７２】[0072]

【発明の効果】以上説明したように、この発明の第１の
発明および第４の発明によれば、配線のパッドがこのパ
ッドの大きさに比べて幅の狭い溝配線により構成されて
いることにより、パッドの全体の大きさが、化学機械研
磨法による研磨によるディッシングの影響が問題となる
ような大きさであっても、パッドを構成する溝配線の幅
は、ディッシングがほとんど生じない程度にすることが
できる。これにより、パッドの部分でのディッシングを
防止することができる。また、パッドとパッド引き出し
線との接続部分で、配線の幅が急激に変化しないように
することができるので、配線材料となる導電膜を形成す
る際に、パッドの部分でも、この導電膜を容易にブリッ
ジ形状（配線溝の上部を塞ぎ、この部分でつながった形
状）とすることができる。このため、高圧リフロー法を
用いた埋め込み配線技術により配線を形成する場合に、
配線材料の埋め込みを容易に行うことができる。これに
より、半導体装置の製造歩留まりの向上を図ることがで
きる。As described above, according to the first and fourth aspects of the present invention, the wiring pad is formed by the groove wiring having a width smaller than the size of the pad. Therefore, even if the overall size of the pad is such that the effect of dishing due to polishing by the chemical mechanical polishing method becomes a problem, the width of the groove wiring constituting the pad is set to such an extent that dishing hardly occurs. can do. This can prevent dishing at the pad portion. In addition, since the width of the wiring can be prevented from suddenly changing at the connection portion between the pad and the pad lead line, when forming a conductive film to be a wiring material, this conductive film is also used at the pad portion. A bridge shape (a shape in which the upper portion of the wiring groove is closed and connected at this portion) can be easily obtained. For this reason, when wiring is formed by embedded wiring technology using a high-pressure reflow method,
The embedding of the wiring material can be easily performed. Thus, the production yield of the semiconductor device can be improved.

【００７３】上述のように構成されたこの発明の第２の
発明および第５の発明によれば、配線のうち幅を広くす
る必要のある部分が、この部分の大きさに比べて幅の狭
い溝配線により構成されていることにより、この幅を広
くする必要のある部分の全体の幅が、化学機械研磨法に
よる研磨によるディッシングの影響が問題となるような
大きさであっても、この部分を構成する溝配線の幅は、
ディッシングがほとんど生じない程度にすることがで
き、また、配線材料となる導電膜を形成する際に、配線
のうち幅を広くする必要のある部分でも、この導電膜を
容易にブリッジ形状とすることができる。したがって、
この第２の発明および第５の発明によっても、第１の発
明および第４の発明と同様な効果を得ることができる。According to the second and fifth aspects of the present invention configured as described above, the portion of the wiring that needs to be widened is narrower than the size of this portion. Even though the entire width of the portion that needs to be increased by the groove wiring is large enough to cause the problem of dishing due to polishing by the chemical mechanical polishing method, The width of the groove wiring constituting
The dishing can be reduced to a level that hardly occurs, and when forming a conductive film to be a wiring material, even in a portion of the wiring where the width needs to be increased, the conductive film can be easily formed into a bridge shape. Can be. Therefore,
According to the second invention and the fifth invention, the same effects as those of the first invention and the fourth invention can be obtained.

【００７４】上述のように構成されたこの発明の第３の
発明および第６の発明によれば、ボンディングパッドの
下方の領域の一部に、ボンディングパッドの大きさに比
べて幅の狭い溝配線により構成されたパッド引き出し線
が、ボンディングパッドと重なるように設けられている
ことにより、従来のように、ボンディングパッドの下方
の領域に対応する部分に、ボンディングパッドとほぼ同
じ大きさのパッドを設けなくても、パッド引き出し線を
通じて配線とボンディングパッドとを接続させることが
でき、さらに、ボンディングパッドと重なる部分のパッ
ド引き出し線は、ボンディングパッドの大きさに比べて
幅の狭い溝配線により構成されているので、化学機械研
磨法による研磨によるディッシングの影響を受けにく
く、しかも、配線材料となる導電膜を形成する際に、こ
の導電膜を容易にブリッジ形状とすることができる。し
たがって、この第３の発明および第６の発明によって
も、第１の発明および第４の発明と同様な効果を得るこ
とができる。さらに、この第３の発明および第６の発明
によれば、ボンディングパッドの下方の領域のうち、パ
ッド引き出し線が設けられた部分以外の部分に、他の配
線を設けることができるので、配線のレイアウトの自由
度が向上するという利点も有する。According to the third and sixth aspects of the present invention configured as described above, a groove wiring having a width smaller than the size of the bonding pad is formed in a part of the region below the bonding pad. Is provided so as to overlap with the bonding pad, so that a pad having substantially the same size as the bonding pad is provided in a portion corresponding to a region below the bonding pad as in the related art. It is possible to connect the wiring and the bonding pad through the pad lead line without using the pad lead line. Further, the pad lead line in a portion overlapping with the bonding pad is formed by a groove wiring having a width smaller than the size of the bonding pad. Is less susceptible to dishing caused by chemical mechanical polishing. In forming the conductive film to be the can to the conductive film readily bridge shape. Therefore, according to the third and sixth aspects, effects similar to those of the first and fourth aspects can be obtained. Furthermore, according to the third and sixth aspects of the present invention, other wiring can be provided in a region below the bonding pad other than the portion where the pad lead-out line is provided. Another advantage is that the degree of freedom in layout is improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 この発明の第１の実施形態による半導体装置
を示す平面図である。FIG. 1 is a plan view showing a semiconductor device according to a first embodiment of the present invention.

【図２】 図１のＩＩ−ＩＩ線に沿った断面図である。FIG. 2 is a sectional view taken along the line II-II in FIG.

【図３】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。FIG. 3 is a sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention;

【図４】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。FIG. 4 is a sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention;

【図５】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。FIG. 5 is a sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention;

【図６】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。FIG. 6 is a sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention;

【図７】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。FIG. 7 is a sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention;

【図８】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。FIG. 8 is a sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention;

【図９】 この発明の第１の実施形態による半導体装置
の製造方法を説明するための断面図である。FIG. 9 is a sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention;

【図１０】 この発明の第１の実施形態による半導体装
置の製造方法を説明するための断面図である。FIG. 10 is a sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention;

【図１１】 この発明の第１の実施形態による半導体装
置の製造方法を説明するための断面図である。FIG. 11 is a sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention;

【図１２】 この発明の第２の実施形態による半導体装
置を示す平面図である。FIG. 12 is a plan view showing a semiconductor device according to a second embodiment of the present invention.

【図１３】 この発明の第３の実施形態による半導体装
置を示す平面図である。FIG. 13 is a plan view showing a semiconductor device according to a third embodiment of the present invention.

【図１４】 図１３のＸＩＶ−ＸＩＶ線に沿った断面図
である。FIG. 14 is a sectional view taken along the line XIV-XIV in FIG.

【図１５】 図１３のＸＶ−ＸＶ線に沿った断面図であ
る。FIG. 15 is a sectional view taken along the line XV-XV in FIG.

【図１６】 図１３のＸＶＩ−ＸＶＩ線に沿った断面図
である。16 is a sectional view taken along the line XVI-XVI in FIG.

【図１７】 従来の高圧リフロー法を用いた埋め込み配
線技術による溝配線の形成方法を説明するための断面図
である。FIG. 17 is a cross-sectional view for explaining a method of forming a trench wiring by a buried wiring technique using a conventional high-pressure reflow method.

【図１８】 従来の高圧リフロー法を用いた埋め込み配
線技術による溝配線の形成方法を説明するための断面図
である。FIG. 18 is a cross-sectional view for explaining a method of forming a trench wiring by a buried wiring technique using a conventional high-pressure reflow method.

【図１９】 従来の高圧リフロー法を用いた埋め込み配
線技術による溝配線の形成方法を説明するための断面図
である。FIG. 19 is a cross-sectional view for explaining a method of forming a trench wiring by a buried wiring technique using a conventional high-pressure reflow method.

【図２０】 従来の高圧リフロー法を用いた埋め込み配
線技術による溝配線の形成方法を説明するための断面図
である。FIG. 20 is a cross-sectional view for explaining a method of forming a trench wiring by a buried wiring technique using a conventional high-pressure reflow method.

【図２１】 パッド形成用の孔の部分でＡｌ合金膜のブ
リッジング不良が発生したときの様子を示す断面図であ
る。FIG. 21 is a cross-sectional view showing a state in which bridging failure of an Al alloy film has occurred in a portion of a hole for forming a pad.

【符号の説明】[Explanation of symbols]

１，２・・・パッド、３，４，３３，３４・・・溝配
線、５，６，３２・・・パッド引き出し線、１１，４１
・・・Ｓｉ基板、１２，１５，１７，２０，４２，４
６，４８・・・層間絶縁膜、１３，１８，４３，４４・
・・配線溝、１４，１９，４５・・・ＴｉＮ／Ｔｉ膜、
２２，３１・・・ボンディングパッド1, 2, pad, 3, 4, 33, 34 groove wiring, 5, 6, 32 pad lead wire, 11, 41
... Si substrate, 12, 15, 17, 20, 42, 4
6, 48 ... interlayer insulating film, 13, 18, 43, 44
..Wiring grooves, 14, 19, 45... TiN / Ti films,
22, 31, ... bonding pad

Claims (16)

【特許請求の範囲】[Claims] 【請求項１】 配線のパッドがこのパッドの大きさに比
べて幅の狭い溝配線により構成されていることを特徴と
する半導体装置。1. A semiconductor device, wherein a wiring pad is formed by a groove wiring having a width smaller than the size of the pad. 【請求項２】 上記パッドの領域に、上記溝配線が全体
として上記パッドの形状となるように一筆書き形状に引
き回されていることを特徴とする請求項１記載の半導体
装置。2. The semiconductor device according to claim 1, wherein the groove wiring is drawn in a one-stroke shape in the pad area so as to have the shape of the pad as a whole. 【請求項３】 上記パッドの領域に、電気的に接続され
た複数の上記溝配線が全体として上記パッドの形状とな
るように設けられていることを特徴とする請求項１記載
の半導体装置。3. The semiconductor device according to claim 1, wherein a plurality of the electrically connected trench wirings are provided in the pad area so as to have a shape of the pad as a whole. 【請求項４】 上記パッドとパッド引き出し線との接続
部分で、上記パッドを構成する上記溝配線の幅が、上記
パッド引き出し線の幅に対して急激に変化しないことを
特徴とする請求項１記載の半導体装置。4. The width of the groove wiring forming the pad at a connection portion between the pad and the pad lead line does not change rapidly with respect to the width of the pad lead line. 13. The semiconductor device according to claim 1. 【請求項５】 上記パッドを構成する上記溝配線の幅
が、パッド引き出し線の幅とほぼ等しいことを特徴とす
る請求項１記載の半導体装置。5. The semiconductor device according to claim 1, wherein the width of the groove wiring forming the pad is substantially equal to the width of the pad lead line. 【請求項６】 上記溝配線がアルミニウム、銅、銀、金
またはこれらの合金からなることを特徴とする請求項１
記載の半導体装置。6. The method according to claim 1, wherein the groove wiring is made of aluminum, copper, silver, gold or an alloy thereof.
13. The semiconductor device according to claim 1. 【請求項７】 配線のうち幅を広くする必要のある部分
が、この部分の幅に比べて幅の狭い溝配線により構成さ
れていることを特徴とする半導体装置。7. The semiconductor device according to claim 1, wherein a portion of the wiring that needs to be wide is formed by a groove wiring having a width smaller than the width of the portion. 【請求項８】 上記溝配線がアルミニウム、銅、銀、金
またはこれらの合金からなることを特徴とする請求項７
記載の半導体装置。8. The groove wiring is made of aluminum, copper, silver, gold or an alloy thereof.
13. The semiconductor device according to claim 1. 【請求項９】 ボンディングパッドの下方の領域の一部
に、上記ボンディングパッドの大きさに比べて幅の狭い
溝配線により構成されたパッド引き出し線が、上記ボン
ディングパッドと重なるように設けられていることを特
徴とする半導体装置。9. A pad lead line formed by a groove wiring having a width smaller than the size of the bonding pad is provided in a part of a region below the bonding pad so as to overlap the bonding pad. A semiconductor device characterized by the above-mentioned. 【請求項１０】 上記溝配線がアルミニウム、銅、銀、
金またはこれらの合金からなることを特徴とする請求項
９記載の半導体装置。10. The groove wiring is made of aluminum, copper, silver,
10. The semiconductor device according to claim 9, comprising gold or an alloy thereof. 【請求項１１】 配線のパッドがこのパッドの大きさに
比べて幅の狭い溝配線により構成されている半導体装置
の製造方法であって、 半導体基板上に層間絶縁膜を形成する工程と、 上記パッドに対応する部分における上記層間絶縁膜に、
上記パッドの大きさに比べて幅の狭い配線溝を形成する
工程と、 上記層間絶縁膜の全面に上記配線溝の上部を塞ぐように
導電膜を形成する工程と、 上記導電膜を高圧リフロー法により上記配線溝の内部に
埋め込む工程と、 上記配線溝の部分以外の部分の上記導電膜を化学機械研
磨法により除去することにより、上記パッドを構成する
上記溝配線を形成する工程とを有することを特徴とする
半導体装置の製造方法。11. A method of manufacturing a semiconductor device in which a wiring pad is formed by a groove wiring having a width smaller than the size of the pad, the method comprising: forming an interlayer insulating film on a semiconductor substrate; In the interlayer insulating film in a portion corresponding to the pad,
A step of forming a wiring groove having a width smaller than the size of the pad; a step of forming a conductive film over the entire surface of the interlayer insulating film so as to cover an upper part of the wiring groove; Embedding the inside of the wiring groove by the above, and a step of forming the groove wiring constituting the pad by removing the conductive film in a portion other than the portion of the wiring groove by a chemical mechanical polishing method A method for manufacturing a semiconductor device, comprising: 【請求項１２】 上記溝配線がアルミニウム、銅、銀、
金またはこれらの合金からなることを特徴とする請求項
１１記載の半導体装置の製造方法。12. The groove wiring is made of aluminum, copper, silver,
The method of manufacturing a semiconductor device according to claim 11, wherein the method is made of gold or an alloy thereof. 【請求項１３】 配線のうち幅を広くする必要のある部
分が、この部分の幅に比べて幅の狭い溝配線により構成
された半導体装置の製造方法であって、 半導体基板上に層間絶縁膜を形成する工程と、 上記配線のうち幅を広くする必要のある部分に対応する
部分における上記層間絶縁膜に、上記配線のうち幅を広
くする必要のある部分の幅に比べて幅の狭い配線溝を形
成する工程と、 上記層間絶縁膜の全面に上記配線溝の上部を塞ぐように
導電膜を形成する工程と、 上記導電膜を高圧リフロー法により上記配線溝の内部に
埋め込む工程と、 上記配線溝の部分以外の部分の上記導電膜を化学機械研
磨法により除去することにより、上記幅を広くする必要
のある部分を構成する上記溝配線を形成する工程とを有
することを特徴とする半導体装置の製造方法。13. A method of manufacturing a semiconductor device, wherein a portion of a wiring that needs to be widened is formed by a groove wiring having a width smaller than the width of the portion, wherein an interlayer insulating film is formed on the semiconductor substrate. Forming a wiring having a width smaller than a width of a portion of the wiring that needs to be increased in the interlayer insulating film in a portion corresponding to a portion of the wiring that needs to be increased in width. Forming a groove, forming a conductive film on the entire surface of the interlayer insulating film so as to cover an upper portion of the wiring groove, embedding the conductive film in the wiring groove by a high-pressure reflow method, Removing the conductive film in a portion other than the portion of the wiring groove by a chemical mechanical polishing method, thereby forming the groove wiring constituting the portion in which the width needs to be widened. Equipment Production method. 【請求項１４】 上記溝配線がアルミニウム、銅、銀、
金またはこれらの合金からなることを特徴とする請求項
１３記載の半導体装置の製造方法。14. The groove wiring is made of aluminum, copper, silver,
14. The method for manufacturing a semiconductor device according to claim 13, comprising gold or an alloy thereof. 【請求項１５】 ボンディングパッドの下方の領域の一
部に、上記ボンディングパッドの大きさに比べて幅の狭
い溝配線により構成されたパッド引き出し線が、上記ボ
ンディングパッドと重なるように設けらた半導体装置の
製造方法であって、 半導体基板上に層間絶縁膜を形成する工程と、 上記ボンディングパッドの下方の領域の一部に対応する
部分における上記層間絶縁膜に、上記ホンディングパッ
ドの大きさに比べて幅の狭い配線溝を形成する工程と、 上記層間絶縁膜の全面に上記配線溝の上部を塞ぐように
導電膜を形成する工程と、 上記導電膜を高圧リフロー法により上記配線溝の内部に
埋め込む工程と、 上記配線溝の部分以外の部分の上記導電膜を化学機械研
磨法により除去することにより、上記パッド引き出し線
を構成する上記溝配線を形成する工程と、 上記層間絶縁膜上に上記ボンディングパッドを形成する
工程とを有することを特徴とする半導体装置の製造方
法。15. A semiconductor provided in a part of a region below a bonding pad, a pad lead line formed by a groove wiring having a width smaller than the size of the bonding pad so as to overlap the bonding pad. A method of manufacturing a device, comprising: a step of forming an interlayer insulating film on a semiconductor substrate; and forming the interlayer insulating film in a portion corresponding to a part of a region below the bonding pad to a size of the bonding pad. Forming a wiring groove having a smaller width, forming a conductive film on the entire surface of the interlayer insulating film so as to cover the upper part of the wiring groove, and forming the conductive film inside the wiring groove by a high-pressure reflow method. And forming the pad lead-out line by removing the conductive film in a portion other than the wiring groove portion by a chemical mechanical polishing method. Forming a wiring, a method of manufacturing a semiconductor device characterized by a step of forming the bonding pads on the interlayer insulating film. 【請求項１６】 上記配線がアルミニウム、銅、銀、金
またはこれらの合金からなることを特徴とする請求項１
５記載の半導体装置の製造方法。16. The wiring according to claim 1, wherein said wiring is made of aluminum, copper, silver, gold or an alloy thereof.
6. The method for manufacturing a semiconductor device according to item 5.
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