JP4074721B2 - Semiconductor chip and method for manufacturing semiconductor chip - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、たとえば、半導体チップの表面に他の半導体チップを重ね合わせて接合するチップ・オン・チップ構造や半導体チップの表面をプリント配線基板に対向させて接合するフリップ・チップ・ボンディング構造に適用される半導体チップおよびその製造方法に関する。
【０００２】
【従来の技術】
従来から、半導体装置の小型化および高集積化を図るための構造として、一対の半導体チップを対向させ、これらをバンプによって互いに電気接続する、いわゆるチップ・オン・チップ構造が提案されている。
【０００３】
【発明が解決しようとする課題】
このチップ・オン・チップ構造の半導体装置の実現に際して、本願発明者は、半導体チップの表面に、バンプと同じ耐酸化性の材料で表面配線を形成することを考えた。たとえば、この表面配線をバンプに接続しておけば、他の半導体チップのバンプを表面配線に接合させることにより、互いに対向する半導体チップ間の電気接続を達成することができ、他の半導体チップのバンプ形成位置の自由度を増すことができる。また、表面配線で異なる内部配線間を接続するようにすれば、半導体チップの厚みを増大させることなく配線数を増やすことができる。
【０００４】
しかしながら、図７に示すように、互いに対向する半導体チップ８０，９０の表面にそれぞれ表面配線８１，９１を設けた場合、半導体チップ８０の表面配線８１と他の半導体チップ９０の表面配線９１とが接触し、半導体チップ８０，９０間で所望しない電気接続が形成されるおそれがあった。
この問題は、チップ・オン・チップ構造に限らず、半導体チップの表面をプリント配線基板の表面に対向させて接合する、いわゆるフリップ・チップ・ボンディング構造において、半導体チップの表面に表面配線を設けた場合にも生じるおそれがある。
【０００５】
そこで、この発明の目的は、上述の技術的課題を解決し、表面配線による他の半導体チップ等との所望しない電気接続を防止できる半導体チップおよびその製造方法を提供することである。
【０００６】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、固体表面に接合される半導体チップであって、上記固体表面に対向する表面に形成された表面保護膜と、この表面保護膜上に隆起して形成され、当該半導体チップと上記固体とを電気的に接続するためのバンプと、上記表面保護膜に形成された凹部に設けられ、上記バンプよりも高さが低く形成された表面配線とを含むことを特徴とする半導体チップである。
【０００７】
なお、上記固体表面は、他の半導体チップの表面であってもよいし、配線基板の表面であってもよい。
この発明によれば、表面保護膜上に設けられた表面配線は、表面保護膜上に隆起したバンプより低く形成されている。したがって、この半導体チップを他の半導体チップなどの固体に対向させたときに、この半導体チップの表面配線が対向する固体表面に設けられた表面配線などに接触するおそれがない。ゆえに、この半導体チップと上記固体との間で、表面配線による所望しない電気接続がなされるおそれがない。
【０００８】
請求項２記載の発明は、固体表面に接合される半導体チップを製造するための方法であって、当該半導体チップの基体をなす半導体基板上に内部配線を配設する工程と、上記内部配線上に表面保護膜を積層する工程と、上記表面保護膜に上記内部配線の一部を露出させるための開口部を形成する工程と、上記開口部を介して露出した内部配線上に選択的にメッキを堆積させることにより、上記表面保護膜の表面に対して隆起したバンプを形成する工程と、上記開口部外の表面保護膜上の予め定める領域に選択的にメッキを堆積させることにより、上記バンプよりも高さの低い表面配線を形成する工程とを含むことを特徴とする半導体チップの製造方法である。
【０００９】
この方法によれば、表面保護膜上に、バンプよりも高さの低い表面配線を形成することができる。
請求項３記載の発明は、半導体基板上に内部配線を配設する工程と、上記内部配線上に表面保護膜を積層する工程と、上記表面保護膜に上記内部配線の一部を露出させるための開口部を形成する工程と、上記開口部を介して露出した内部配線上および上記開口部外の表面保護膜上の予め定める領域に選択的にメッキを堆積させることにより、バンプの一部および表面配線を形成する工程と、上記バンプの一部をなす部分上にメッキをさらに選択的に堆積させることにより、上記表面保護膜の表面に対して隆起したバンプを完成する工程とを含むことを特徴とする半導体チップの製造方法である。
【００１０】
この方法によっても、表面保護膜上に、バンプよりも高さの低い表面配線を形成することができる。
請求項４記載の発明は、半導体基板上に内部配線を配設する工程と、上記内部配線上に表面保護膜を積層する工程と、上記表面保護膜に凹部および上記内部配線の一部を露出させるための開口部を形成する工程と、上記開口部および凹部内にそれぞれバンプの一部および表面配線を形成する工程と、上記開口部内に形成された上記バンプの一部をなす部分上に選択的にメッキを堆積させることにより、上記表面保護膜の表面に対して隆起したバンプを完成する工程とを含むことを特徴とする半導体チップの製造方法である。
【００１１】
この方法によれば、表面保護膜に形成された凹部内に、バンプよりも高さの低い表面配線を形成することができる。
なお、上記バンプの一部および表面配線を形成する工程は、上記開口部および凹部が形成された表面保護膜上に金属膜を積層する工程と、上記開口部および凹部外に積層された金属膜をすべて除去する工程とを含んでいてもよい。
【００１２】
また、上記バンプの一部および表面配線を形成する工程は、上記開口部および凹部が形成された表面保護膜上に金属膜を積層する工程と、上記開口部および凹部外に積層された金属膜を平坦化して途中まで除去する工程とを含んでいてもよい。この場合、上記バンプまたは表面配線を構成しない不要な金属膜は、上記バンプを完成する工程の後に除去されるとよい。
【００１３】
請求項５記載の発明は、半導体基板上に内部配線を配設する工程と、上記内部配線上に表面保護膜を積層する工程と、上記表面保護膜に上記内部配線の一部を露出させるための開口部および上記内部配線の上面よりも低い底面を有する凹部を形成する工程と、上記開口部および凹部内に選択的にメッキを堆積させることにより、それぞれ上記表面保護膜の表面に対して隆起したバンプおよびこのバンプよりも高さが低い表面配線を形成する工程とを含むことを特徴とする半導体チップの製造方法である。
【００１４】
この方法によれば、表面保護膜上に、内部配線の上面と凹部の底面との段差分だけバンプよりも高さの低い表面配線を形成することができる。
請求項６記載の発明は、上記表面保護膜を積層する工程と上記開口部および凹部を形成する工程との間に、上記表面保護膜の表面を平坦化する工程をさらに含むことを特徴とする請求項５記載の半導体チップの製造方法である。
【００１５】
この方法のように、表面保護膜に開口部および凹部を形成する前に、表面保護膜の表面を平坦化しておけば、たとえば、表面保護膜に開口部および凹部を形成するためのフォトリソグラフィ工程の露光時に焦点ずれなどを生じるおそれがない。ゆえに、開口部および凹部を精密に形成することができ、その結果、バンプおよび表面配線を正確な位置に形成することができる。
【００１６】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体チップが適用された半導体装置の概略構成を示す図解的な断面図である。この半導体装置は、いわゆるチップ・オン・チップ構造を有しており、親チップ１の表面１１に子チップ２を重ね合わせて接合した後、これらを樹脂封止してパッケージ３に納めることによって構成されている。
【００１７】
親チップ１は、たとえばシリコンチップからなっている。親チップ１の表面１１は、親チップ１の基体をなす半導体基板においてトランジスタなどの機能素子が形成された活性表層領域側の表面であり、最表面は、絶縁性を有する表面保護膜で覆われている。この表面保護膜上には、外部接続用の複数のパッド１２が、表面１１の周縁付近に露出して配置されている。外部接続用パッド１２は、ボンディングワイヤ４１によってリードフレーム４２に接続されている。また、表面保護膜上には、内部配線に電気接続された複数個のバンプＢＭが設けられている。
【００１８】
子チップ２は、たとえばシリコンチップからなっている。子チップ２の表面２１は、子チップ２の基体をなす半導体基板においてトランジスタなどの機能素子が形成された活性表層領域側の表面であり、最表面は、絶縁性を有する表面保護膜で覆われている。この表面保護膜上には、内部配線に接続された複数個のバンプＢＳが設けられている。
【００１９】
子チップ２は、表面２１を親チップ１の表面１１に対向させた、いわゆるフェースダウン方式で親チップ１に接合されている。子チップ２のバンプＢＳは、親チップ１のバンプＢＭを考慮した位置に設けられており、子チップ２は、バンプＢＳがそれぞれ対応する親チップ１のバンプＢＭに接続されることにより、親チップ１の上方に支持されるとともに、親チップ１と電気的に接続されている。
【００２０】
図２は、親チップ１の表面付近の構成および製造工程を示す断面図である。親チップ１の基体をなす半導体基板（図示せず）上には、たとえば酸化シリコンで構成される層間絶縁膜１３が形成されており、この層間絶縁膜１３上に内部配線１４Ａ，１４Ｂ，１４Ｃが配設されている。層間絶縁膜１３および内部配線１４Ａ，１４Ｂ，１４Ｃの表面は、たとえば窒化シリコンで構成される表面保護膜１５で覆われている。表面保護膜１５には、内部配線１４Ａ，１４Ｂ，１４Ｃに対向し、内部配線１４Ａ，１４Ｂ，１４Ｃの一部をそれぞれ露出させるための開口部１６Ａ，１６Ｂ，１６Ｃが形成されている。
【００２１】
開口部１６Ａ，１６Ｂ上には、それぞれバンプＢＭ１，ＢＭ２が隆起して形成されている。バンプＢＭ１，ＢＭ２は、たとえば金、プラチナ、銀、パラジウムまたはイリジウムなどの耐酸化性を有する材料を用いて、ほぼ同じ高さに形成されている。また、バンプＢＭ２には、表面保護膜１５上に配設された表面配線１７の一端が接続されており、この表面配線１７の他端は、開口部１６Ｃを介して内部配線１４Ｃに接続されている。つまり、内部配線１４Ｂと内部配線１４Ｃとは、バンプＢＭ２および表面配線１７によって電気的に接続されている。表面配線１７は、バンプＢＭ１，ＢＭ２と同じ材料で構成されており、バンプＢＭ１，ＢＭ２よりも低く形成されている。
【００２２】
バンプＢＭ１，ＢＭ２および表面配線１７を形成する際には、まず、図２(a) に示すように、フォトリソグラフィ技術により、表面保護膜１５に開口部１６Ａ，１６Ｂ，１６Ｃを形成する。次に、図２(b) に示すように、開口部１６Ａ，１６Ｂ，１６Ｃが形成された表面保護膜１５の表面に、スパッタ法によってバリアメタル膜１８およびシード膜１９を形成する。バリアメタル膜１８は、シード膜１９を構成する金属が表面保護膜１５中に拡散するのを防止するためのものである。たとえば、バンプＢＭ１，ＢＭ２が金で構成される場合には、バリアメタル膜１８はチタンタングステンで構成され、シード膜１９は金で構成されるとよい。
【００２３】
次いで、図２(c) に示すように、バンプＢＭ１，ＢＭ２を形成すべき領域、すなわち開口部１６Ａ，１６Ｂに対向する領域以外のシード膜１９上にレジストパターンＲＰ１を形成した後、バンプＢＭ１，ＢＭ２の材料を用いた電解メッキを行う。これにより、レジストパターンＲＰ１から露出したシード膜１９上、すなわち開口部１６Ａ，１６Ｂに対向するシード膜１９上にのみメッキが成長し、開口部１６Ａ，１６Ｂ上にそれぞれバンプＢＭ１，ＢＭ２が形成される。
【００２４】
その後、図２(d) に示すように、シード膜１９上のレジストパターンＲＰ１を除去する。そして、図２(e) に示すように、表面配線１７を形成すべき領域以外のシード膜１９上に、新たなレジストパターンＲＰ２を形成した後、表面配線１７の材料を用いた電解メッキを行う。これにより、レジストパターンＲＰ２から露出したシード膜１９上にのみメッキが成長し、このシード膜１９上に、一端がバンプＢＭ２に接続され、他端が開口部１６Ｃを介して内部配線１４Ｃに接続された表面配線１７が形成される。なお、表面配線１７を形成するためのメッキ時間は、バンプＢＭ１，ＢＭ２を形成するためのメッキ時間よりも短く設定される。
【００２５】
そして、シード膜１９上のレジストパターンＲＰ２を除去した後、バンプＢＭ１，ＢＭ２および表面配線１７のいずれにも接していない不要なシード膜１９をエッチングによって除去し、さらにシード膜１９の除去によって露出したバリアメタル膜１８をエッチングによって除去することにより、開口部１６Ａ，１６Ｂ上にそれぞれ隆起したバンプＢＭ１，ＢＭ２と、これらのバンプＢＭ１，ＢＭ２よりも低く形成された表面配線１７とを得ることができる。
【００２６】
以上のように、この実施形態によれば、親チップ１の表面には、子チップ２との電気接続のためのバンプＢＭ（ＢＭ１，ＢＭ２）と、内部配線１４Ｂ，１４Ｃを電気接続する表面配線１７とが設けられており、この表面配線１７はバンプＢＭよりも低く形成されている。したがって、子チップ２の表面に形成されたバンプＢＳが親チップ１の表面配線１７に接触するおそれがなく、親チップ１と子チップ２との所望しない電気接続がなされるおそれがない。
【００２７】
なお、以上では親チップ１の構成を中心に説明したが、図１に示すように、子チップ２の表面にも表面配線２２が配設されていてもよい。この場合、子チップ２の表面配線２２も、親チップ１の表面配線１７と同様に、バンプＢＳよりも低く形成されることが好ましい。こうすることにより、親チップ１のバンプＢＭが子チップ２の表面配線２２に接触することを防止でき、親チップ１と子チップ２との所望しない電気接続を防ぐことができる。
【００２８】
図３は、バンプＢＭおよび表面配線１７の他の製造方法を工程順に示す断面図である。この図３において、図２に示す各部に相当する部分には、図２の場合と同一の参照符号を付して示す。
上述した図２に示す製造方法では、バンプＢＭ１，ＢＭ２が形成された後に、表面配線１７が形成されるとしたが、この図３に示す製造方法では、表面配線１７が形成された後に、バンプＢＭ１，ＢＭ２が形成される。
【００２９】
具体的に説明すると、まず、図３(a) に示すように、フォトリソグラフィ技術により、表面保護膜１５に開口部１６Ａ，１６Ｂ，１６Ｃが形成される。次に、図３(b) に示すように、開口部１６Ａ，１６Ｂ，１６Ｃが形成された表面保護膜１５の表面に、スパッタ法によってバリアメタル膜１８およびシード膜１９が形成される。そして、バンプＢＭ１，ＢＭ２を形成すべき領域および表面配線１７を形成すべき領域以外のシード膜１９上にレジストパターンＲＰ３が形成された後、バンプＢＭ１，ＢＭ２および表面配線１７の材料を用いた電解メッキが行われる。これにより、レジストパターンＲＰ３から露出したシード膜１９上にのみメッキが成長し、開口部１６Ａ，１６Ｂ上にそれぞれバンプＢＭ１，ＢＭ２の一部が形成されるとともに、バンプＢＭ２の一部と内部配線１４Ｃとを接続するように表面配線１７が形成される。
【００３０】
次いで、図３(c) に示すように、バンプＢＭ１，ＢＭ２を形成すべき領域、すなわち開口部１６Ａ，１６Ｂに対向する領域以外の表面上に、新たなレジストパターンＲＰ４が形成された後、バンプＢＭ１，ＢＭ２の材料を用いた電解メッキが行われる。これにより、開口部１６Ａ，１６Ｂに対向する領域上にメッキがさらに成長し、開口部１６Ａ，１６Ｂ上に、それぞれ表面配線１７よりも高く隆起したバンプＢＭ１，ＢＭ２が形成される。
【００３１】
以上のように、この図３に示す製造方法によっても、バンプＢＭ１，ＢＭ２よりも低く形成された表面配線１７を得ることができる。
図４は、バンプＢＭおよび表面配線１７のさらに他の製造方法を工程順に示す断面図である。この図４において、図２に示す各部に相当する部分には、図２の場合と同一の参照符号を付して示す。
【００３２】
この図４に示す製造方法では、バンプＢＭ１，ＢＭ２が、それぞれ内部配線１４Ａ，１４Ｂ上に隆起した状態に形成されるとともに、内部配線１４Ｂ，１４Ｃを電気接続する表面配線１７が、表面保護膜１５に埋め込まれた状態に形成される。
具体的に説明すると、まず、内部配線１４Ａ，１４Ｂ，１４Ｃ上に、表面保護膜１５が内部配線１４Ａよりも厚く積層される。そして、たとえばＣＭＰ（Chemical Mechanical Polishing ：化学的機械的研磨法) 処理が行われることにより、表面保護膜１５の表面が平坦化された後、図４(a) に示すように、フォトリソグラフィ技術により、表面保護膜１５に開口部１６Ａおよび凹部１６Ｄが形成される。開口部１６Ａは、内部配線１４Ａに臨んで形成され、凹部１６Ｄは、内部配線１４Ｂ，１４Ｃに跨った状態に形成される。これにより、開口部１６Ａを介して、内部配線１４Ａの一部が露出し、また凹部１６Ｄを介して、内部配線１４Ｂ，１４Ｃの一部および内部配線１４Ｂ，１４Ｃ間の表面保護膜１５の一部が露出する。
【００３３】
次に、開口部１６Ａおよび凹部１６Ｄが形成された表面保護膜１５の表面に、スパッタ法によってバリアメタル膜１８およびシード膜１９が形成される。そして、シード膜１９の表面全域に、バンプＢＭ１，ＢＭ２および表面配線１７の材料を用いた電解メッキが行われる。このメッキは、開口部１６Ａおよび凹部１６Ｄ内がメッキ材料で満たされるまで続けられ、これにより、シード膜１９上には、開口部１６Ａおよび凹部１６Ｄの深さよりも大きい膜厚を有する金属膜ＭＦが形成される。その後、ＣＭＰ処理が行われることにより、図４(b) に示すように、シード膜１９上に形成された金属膜ＭＦの表面が平坦化される。
【００３４】
次いで、図４(c) に示すように、バンプＢＭ１，ＢＭ２を形成すべき領域、すなわち内部配線１４Ａ，１４Ｂに対向する領域以外の金属膜ＭＦ上にレジストパターンＲＰ５が形成された後、バンプＢＭ１，ＢＭ２の材料を用いた電解メッキが行われる。これにより、レジストパターンＲＰ５を介して露出した金属膜ＭＦ上にのみメッキが成長する。そして、レジストパターンＲＰ５が除去された後、ウエットエッチングが行われて、表面保護膜１５上の不要な金属膜ＭＦ、シード膜１９およびバリアメタル膜１８が除去される。これにより、内部配線１４Ａ，１４Ｂ上に隆起したバンプＢＭ１，ＢＭ２が得られるとともに、表面保護膜１５に埋め込まれた表面配線１７が得られる。
【００３５】
以上のように、この図４に示す製造方法によっても、バンプＢＭ１，ＢＭ２よりも低く形成された表面配線１７を得ることができる。
なお、この図４に示す製造方法では、平坦化された金属膜ＭＦ上にレジストパターンＲＰ５が形成されるとしたが、ＣＭＰ処理によって開口部１６Ａおよび凹部１６Ｄ外の金属膜ＭＦをすべて除去し、これにより露出したシード膜１９上にレジストパターンＲＰ５が形成されてもよい。
【００３６】
また、ＣＭＰ処理で金属膜ＭＦとともに開口部１６Ａおよび凹部１６Ｄ外のシード膜１９およびバリアメタル膜１８を除去し、開口部１６Ａおよび凹部１６Ｄ内に残された金属膜ＭＦ上に選択的にメッキを堆積させることにより、バンプＢＭ１，ＢＭ２が形成されてもよい。
なお、以上の説明では、表面配線１７は内部配線１４Ｂ，１４Ｃを電気接続するものであるとしたが、表面配線１７は、必ずしも内部配線１４Ｂ，１４Ｃを電気接続するものでなくてもよい。たとえば、表面配線１７は、半導体基板の表面に形成されたソース領域やドレイン領域などの拡散領域に接続されたものであってもよい。
【００３７】
また、表面配線１７をバンプＢＭよりも低く形成する方法は、上述した各製造方法に限定されず、さらに他の製造方法が適用されてもよい。
たとえば、図５に示すように、内部配線５１上に表面保護膜５２を積層した後、この表面保護膜５２に、内部配線５１の一部を露出させるための開口部５３、およびこの開口部５３に連続した凹部５４を形成する。そして、開口部５３および凹部５４外の表面保護膜５２上にレジストパターンを形成した後、このレジストパターンから露出した開口部５３および凹部５４内に、バンプＢＭおよび表面配線１７の材料を用いた電解メッキを施すことにより、バンプＢＭおよび表面配線１７が形成されてもよい。この場合、内部配線５１の上面と凹部５４の底面との段差分だけ、内部配線５１上のバンプＢＭよりも凹部５４内の表面配線１７を低く形成することができる。
【００３８】
さらに、図６に示すように、内部配線５１上の表面保護膜５２を平坦化した後に、開口部５３および凹部５４を形成してもよい。こうすれば、表面保護膜５２に開口部５３および凹部５４を形成するためのフォトリソグラフィ工程の露光時に焦点ずれなどを生じるおそれがなく、開口部５３および凹部５４を精密に形成することができる。なお、表面保護膜５２の平坦化は、たとえば、表面保護膜５２がＨＤＰ(High Density Plasma) 法またはＳＯＧ（Spin On Glass)法で形成されることにより達成されてもよいし、表面保護膜５２がプラズマＣＶＤ(Chemical Vapor Deposition) 法により形成された後に、ＣＭＰ処理が施されることにより達成されてもよい。
【００３９】
また、親チップ１および子チップ２は、いずれもシリコンからなるチップであるとしたが、シリコンの他にも、化合物半導体（たとえばガリウム砒素半導体など）やゲルマニウム半導体などの他の任意の半導体材料を用いた半導体チップであってもよい。この場合に、親チップ１の半導体材料と子チップ２の半導体材料は、同じでもよいし異なっていてもよい。
【００４０】
さらに、上述の実施形態では、チップ・オン・チップ構造を取り上げたが、この発明に係る半導体チップは、半導体チップの表面をプリント配線基板に対向させて接合するフリップ・チップ・ボンディング構造にも適用できる。
その他、特許請求の範囲に記載された事項の範囲内で、種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体チップが適用された半導体装置の概略構成を示す図解的な断面図である。
【図２】上記半導体チップの表面付近の構成および製造工程を示す断面図である。
【図３】半導体チップの他の製造方法を工程順に示す断面図である。
【図４】半導体チップのさらに他の製造方法を工程順に示す断面図である。
【図５】半導体チップのさらに他の製造方法を説明するための断面図である。
【図６】図５に示す半導体チップの製造方法の変形例を説明するための断面図である。
【図７】従来の表面配線を有する半導体チップの問題点を説明するための断面図である。
【符号の説明】
１ 親チップ（半導体チップ）
１１ 表面（固体表面に対向する表面）
１４Ａ，１４Ｂ，１４Ｃ 内部配線
１５ 表面保護膜
１６Ａ，１６Ｂ 開口部
１６Ｄ 凹部
１７ 表面配線
２ 子チップ（固体）
２１ 表面（固体表面）
５１ 内部配線
５２ 表面保護膜
５３ 開口部
５４ 凹部
ＢＭ，ＢＭ１，ＢＭ２ バンプ
ＭＦ 金属膜[0001]
BACKGROUND OF THE INVENTION
The present invention is applied to, for example, a chip-on-chip structure in which another semiconductor chip is bonded to the surface of the semiconductor chip and a flip-chip bonding structure in which the surface of the semiconductor chip is bonded to face the printed wiring board. The present invention relates to a semiconductor chip and a manufacturing method thereof.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, a so-called chip-on-chip structure in which a pair of semiconductor chips are opposed and electrically connected to each other by bumps has been proposed as a structure for reducing the size and integration of a semiconductor device.
[0003]
[Problems to be solved by the invention]
In realizing the semiconductor device having this chip-on-chip structure, the inventor of the present application has considered that the surface wiring is formed on the surface of the semiconductor chip with the same oxidation resistant material as the bump. For example, if this surface wiring is connected to the bumps, the electrical connection between the semiconductor chips facing each other can be achieved by bonding the bumps of other semiconductor chips to the surface wiring. The degree of freedom of the bump formation position can be increased. Further, if different internal wirings are connected by surface wiring, the number of wirings can be increased without increasing the thickness of the semiconductor chip.
[0004]
However, as shown in FIG. 7, when the surface wirings 81 and 91 are provided on the surfaces of the semiconductor chips 80 and 90 facing each other, the surface wiring 81 of the semiconductor chip 80 and the surface wiring 91 of the other semiconductor chip 90 are There is a possibility that an undesired electrical connection is formed between the semiconductor chips 80 and 90 due to contact.
This problem is not limited to the chip-on-chip structure. In a so-called flip chip bonding structure in which the surface of the semiconductor chip is bonded to face the surface of the printed wiring board, surface wiring is provided on the surface of the semiconductor chip. It may occur in some cases.
[0005]
SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor chip that can solve the above technical problems and prevent unwanted electrical connection with other semiconductor chips or the like by surface wiring and a method for manufacturing the same.
[0006]
[Means for Solving the Problems and Effects of the Invention]
The invention according to claim 1 for achieving the above object is a semiconductor chip bonded to a solid surface, the surface protective film formed on the surface facing the solid surface, and on the surface protective film A bump formed to protrude and provided in a bump for electrically connecting the semiconductor chip and the solid, and a recess formed in the surface protection film , and a surface wiring formed at a lower height than the bump The semiconductor chip characterized by including.
[0007]
The solid surface may be the surface of another semiconductor chip or the surface of a wiring board.
According to the present invention, the surface wiring provided on the surface protective film is formed lower than the bumps raised on the surface protective film. Therefore, when this semiconductor chip is opposed to a solid such as another semiconductor chip, there is no possibility that the surface wiring of this semiconductor chip contacts the surface wiring provided on the opposing solid surface. Therefore, there is no possibility that undesired electrical connection by surface wiring is made between the semiconductor chip and the solid.
[0008]
The invention according to claim 2 is a method for manufacturing a semiconductor chip bonded to a solid surface, the step of disposing an internal wiring on a semiconductor substrate forming a base of the semiconductor chip, and the above-mentioned internal wiring A step of laminating a surface protective film on the surface, a step of forming an opening for exposing a part of the internal wiring in the surface protective film, and selective plating on the internal wiring exposed through the opening by depositing and forming a bump that protrudes to the surface of the surface protective film, by selectively depositing plating beforehand defined regions on the surface protective film of the opening outer, the bump Forming a surface wiring having a lower height than that of the semiconductor chip.
[0009]
According to this method, a surface wiring having a height lower than that of the bump can be formed on the surface protective film.
According to a third aspect of the present invention, there is provided a step of disposing an internal wiring on a semiconductor substrate, a step of laminating a surface protective film on the internal wiring, and exposing a part of the internal wiring to the surface protective film. Forming a portion of the bump, and selectively depositing plating on a predetermined region on the internal wiring exposed through the opening and on the surface protective film outside the opening, thereby forming a part of the bump and Forming a surface wiring and completing a bump raised from the surface of the surface protective film by further selectively depositing a plating on a part of the bump. This is a feature of a semiconductor chip manufacturing method.
[0010]
Also by this method, the surface wiring having a height lower than that of the bump can be formed on the surface protective film.
According to a fourth aspect of the present invention, there is provided a step of disposing an internal wiring on a semiconductor substrate, a step of laminating a surface protective film on the internal wiring, and exposing a recess and a part of the internal wiring on the surface protective film. forming an opening for the portion which forms a step of forming a part and the surface wiring their respective bus amplifier in the opening and the recess, a portion of the bumps formed in the opening And a step of depositing a plating selectively on the surface of the surface protection film to complete a bump raised from the surface of the surface protection film.
[0011]
According to this method, the surface wiring having a height lower than that of the bump can be formed in the recess formed in the surface protective film.
The step of forming a part of the bump and the surface wiring includes a step of laminating a metal film on the surface protective film in which the opening and the recess are formed, and a metal film laminated outside the opening and the recess. May be included.
[0012]
The step of forming a part of the bump and the surface wiring includes a step of laminating a metal film on the surface protective film in which the opening and the recess are formed, and a metal film laminated outside the opening and the recess. Flattening and removing to the middle. In this case, an unnecessary metal film that does not constitute the bump or the surface wiring may be removed after the step of completing the bump.
[0013]
According to a fifth aspect of the present invention, there is provided a step of disposing an internal wiring on a semiconductor substrate, a step of laminating a surface protective film on the internal wiring, and exposing a part of the internal wiring to the surface protective film. Forming a recess having a bottom surface lower than the upper surface of the opening and the inner wiring, and selectively depositing plating in the opening and the recess, thereby raising the surface of the surface protection film, respectively. And a step of forming a surface wiring having a lower height than that of the bump.
[0014]
According to this method, a surface wiring having a height lower than that of the bump can be formed on the surface protective film by a level difference between the upper surface of the internal wiring and the bottom surface of the recess.
The invention according to claim 6 further includes a step of flattening the surface of the surface protective film between the step of laminating the surface protective film and the step of forming the opening and the recess. A method for manufacturing a semiconductor chip according to claim 5.
[0015]
If the surface of the surface protective film is flattened before forming the opening and the recess in the surface protective film as in this method, for example, a photolithography process for forming the opening and the concave in the surface protective film There is no risk of defocusing during exposure. Therefore, the opening and the recess can be formed precisely, and as a result, the bump and the surface wiring can be formed at an accurate position.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device to which a semiconductor chip according to an embodiment of the present invention is applied. This semiconductor device has a so-called chip-on-chip structure, and is constructed by superposing and joining a child chip 2 on the surface 11 of the parent chip 1 and then encapsulating them in a package 3 after sealing them. Has been.
[0017]
The parent chip 1 is made of, for example, a silicon chip. The surface 11 of the parent chip 1 is the surface on the active surface layer region side where functional elements such as transistors are formed on the semiconductor substrate that forms the base of the parent chip 1, and the outermost surface is covered with a surface protective film having insulation properties. ing. On the surface protective film, a plurality of pads 12 for external connection are disposed in the vicinity of the periphery of the surface 11. The external connection pad 12 is connected to the lead frame 42 by a bonding wire 41. Further, a plurality of bumps BM electrically connected to the internal wiring are provided on the surface protective film.
[0018]
The child chip 2 is made of, for example, a silicon chip. The surface 21 of the child chip 2 is a surface on the active surface layer region side where a functional element such as a transistor is formed on the semiconductor substrate that forms the base of the child chip 2, and the outermost surface is covered with a surface protective film having an insulating property. ing. A plurality of bumps BS connected to the internal wiring are provided on the surface protective film.
[0019]
The child chip 2 is joined to the parent chip 1 by a so-called face-down method in which the surface 21 faces the surface 11 of the parent chip 1. The bump BS of the child chip 2 is provided at a position in consideration of the bump BM of the parent chip 1, and the child chip 2 is connected to the corresponding bump BM of the parent chip 1 by the bump BS. 1 and is electrically connected to the parent chip 1.
[0020]
FIG. 2 is a cross-sectional view showing the configuration near the surface of the parent chip 1 and the manufacturing process. An interlayer insulating film 13 made of, for example, silicon oxide is formed on a semiconductor substrate (not shown) that forms the base of the parent chip 1, and internal wirings 14A, 14B, and 14C are formed on the interlayer insulating film 13. It is arranged. The surfaces of the interlayer insulating film 13 and the internal wirings 14A, 14B, 14C are covered with a surface protective film 15 made of, for example, silicon nitride. The surface protective film 15 has openings 16A, 16B, and 16C that face the internal wirings 14A, 14B, and 14C and expose portions of the internal wirings 14A, 14B, and 14C, respectively.
[0021]
Bumps BM1 and BM2 are formed to protrude on the openings 16A and 16B, respectively. The bumps BM1 and BM2 are formed at substantially the same height using a material having oxidation resistance such as gold, platinum, silver, palladium or iridium. Further, one end of the surface wiring 17 disposed on the surface protective film 15 is connected to the bump BM2, and the other end of the surface wiring 17 is connected to the internal wiring 14C through the opening 16C. Yes. That is, the internal wiring 14B and the internal wiring 14C are electrically connected by the bump BM2 and the surface wiring 17. The surface wiring 17 is made of the same material as the bumps BM1 and BM2, and is formed lower than the bumps BM1 and BM2.
[0022]
When the bumps BM1 and BM2 and the surface wiring 17 are formed, first, openings 16A, 16B and 16C are formed in the surface protective film 15 by photolithography as shown in FIG. Next, as shown in FIG. 2B, a barrier metal film 18 and a seed film 19 are formed on the surface of the surface protective film 15 in which the openings 16A, 16B, and 16C are formed by sputtering. The barrier metal film 18 is for preventing the metal constituting the seed film 19 from diffusing into the surface protective film 15. For example, when the bumps BM1 and BM2 are made of gold, the barrier metal film 18 may be made of titanium tungsten and the seed film 19 may be made of gold.
[0023]
Next, as shown in FIG. 2C, after the resist pattern RP1 is formed on the seed film 19 other than the regions where the bumps BM1 and BM2 are to be formed, that is, the regions facing the openings 16A and 16B, the bumps BM1 and BM1 are formed. Electrolytic plating using the material of BM2 is performed. As a result, plating grows only on the seed film 19 exposed from the resist pattern RP1, that is, on the seed film 19 facing the openings 16A and 16B, and bumps BM1 and BM2 are formed on the openings 16A and 16B, respectively. .
[0024]
Thereafter, as shown in FIG. 2D, the resist pattern RP1 on the seed film 19 is removed. Then, as shown in FIG. 2E, after a new resist pattern RP2 is formed on the seed film 19 other than the region where the surface wiring 17 is to be formed, electrolytic plating using the material of the surface wiring 17 is performed. . As a result, plating grows only on the seed film 19 exposed from the resist pattern RP2, and one end is connected to the bump BM2 on the seed film 19 and the other end is connected to the internal wiring 14C through the opening 16C. Surface wiring 17 is formed. The plating time for forming the surface wiring 17 is set shorter than the plating time for forming the bumps BM1 and BM2.
[0025]
Then, after removing the resist pattern RP2 on the seed film 19, the unnecessary seed film 19 that is not in contact with any of the bumps BM1, BM2 and the surface wiring 17 is removed by etching, and further exposed by removing the seed film 19. By removing the barrier metal film 18 by etching, bumps BM1 and BM2 raised on the openings 16A and 16B, respectively, and the surface wiring 17 formed lower than these bumps BM1 and BM2 can be obtained.
[0026]
As described above, according to this embodiment, on the surface of the parent chip 1, the bumps BM (BM1, BM2) for electrical connection with the child chip 2 and the surface wiring for electrically connecting the internal wirings 14B, 14C are provided. 17 and the surface wiring 17 is formed lower than the bump BM. Therefore, there is no possibility that the bump BS formed on the surface of the child chip 2 contacts the surface wiring 17 of the parent chip 1, and there is no possibility that an undesired electrical connection between the parent chip 1 and the child chip 2 is made.
[0027]
In the above description, the configuration of the parent chip 1 has been mainly described. However, as shown in FIG. 1, the surface wiring 22 may be disposed on the surface of the child chip 2. In this case, the surface wiring 22 of the child chip 2 is preferably formed lower than the bump BS, similarly to the surface wiring 17 of the parent chip 1. By doing so, it is possible to prevent the bumps BM of the parent chip 1 from coming into contact with the surface wiring 22 of the child chip 2 and to prevent undesired electrical connection between the parent chip 1 and the child chip 2.
[0028]
FIG. 3 is a cross-sectional view showing another method of manufacturing the bump BM and the surface wiring 17 in the order of steps. 3, parts corresponding to the parts shown in FIG. 2 are denoted by the same reference numerals as in FIG.
In the manufacturing method shown in FIG. 2, the surface wiring 17 is formed after the bumps BM1 and BM2 are formed. However, in the manufacturing method shown in FIG. 3, the bumps BM1 and BM2 are formed after the surface wiring 17 is formed. BM1 and BM2 are formed.
[0029]
More specifically, first, as shown in FIG. 3A, openings 16A, 16B, and 16C are formed in the surface protective film 15 by photolithography. Next, as shown in FIG. 3B, a barrier metal film 18 and a seed film 19 are formed by sputtering on the surface of the surface protective film 15 in which the openings 16A, 16B, and 16C are formed. Then, after the resist pattern RP3 is formed on the seed film 19 other than the region where the bumps BM1 and BM2 are to be formed and the region where the surface wiring 17 is to be formed, electrolysis using the material of the bumps BM1 and BM2 and the surface wiring 17 is performed. Plating is performed. As a result, plating grows only on the seed film 19 exposed from the resist pattern RP3, and a part of the bumps BM1 and BM2 is formed on the openings 16A and 16B, respectively, and a part of the bump BM2 and the internal wiring 14C are formed. Surface wiring 17 is formed so as to connect the two.
[0030]
Next, as shown in FIG. 3C, after a new resist pattern RP4 is formed on the surface other than the region where the bumps BM1 and BM2 are to be formed, that is, the region facing the openings 16A and 16B, Electroplating using the materials BM1 and BM2 is performed. As a result, the plating further grows on the regions facing the openings 16A and 16B, and bumps BM1 and BM2 that are higher than the surface wiring 17 are formed on the openings 16A and 16B.
[0031]
As described above, the surface wiring 17 formed lower than the bumps BM1 and BM2 can also be obtained by the manufacturing method shown in FIG.
FIG. 4 is a cross-sectional view showing still another method of manufacturing the bump BM and the surface wiring 17 in the order of steps. 4, parts corresponding to the respective parts shown in FIG. 2 are denoted by the same reference numerals as those in FIG.
[0032]
In the manufacturing method shown in FIG. 4, the bumps BM1 and BM2 are formed in a raised state on the internal wirings 14A and 14B, respectively, and the surface wiring 17 that electrically connects the internal wirings 14B and 14C is formed on the surface protective film 15. It is formed in an embedded state.
More specifically, first, the surface protective film 15 is laminated on the internal wirings 14A, 14B, and 14C to be thicker than the internal wiring 14A. Then, for example, a CMP (Chemical Mechanical Polishing) process is performed to flatten the surface of the surface protective film 15, and then, as shown in FIG. The opening 16A and the recess 16D are formed in the surface protective film 15. The opening 16A is formed facing the internal wiring 14A, and the recess 16D is formed in a state straddling the internal wirings 14B and 14C. Thereby, a part of the internal wiring 14A is exposed through the opening 16A, and a part of the internal wirings 14B and 14C and a part of the surface protection film 15 between the internal wirings 14B and 14C are provided through the recess 16D. Is exposed.
[0033]
Next, a barrier metal film 18 and a seed film 19 are formed by sputtering on the surface of the surface protective film 15 in which the opening 16A and the recess 16D are formed. Then, electrolytic plating using the materials of the bumps BM1 and BM2 and the surface wiring 17 is performed on the entire surface of the seed film 19. This plating is continued until the openings 16A and the recesses 16D are filled with the plating material, whereby the metal film MF having a film thickness larger than the depths of the openings 16A and the recesses 16D is formed on the seed film 19. It is formed. Thereafter, a CMP process is performed to flatten the surface of the metal film MF formed on the seed film 19 as shown in FIG.
[0034]
Next, as shown in FIG. 4C, after the resist pattern RP5 is formed on the metal film MF other than the region where the bumps BM1 and BM2 are to be formed, that is, the region facing the internal wirings 14A and 14B, the bump BM1 is formed. , BM2 is used for electrolytic plating. Thereby, the plating grows only on the metal film MF exposed through the resist pattern RP5. Then, after the resist pattern RP5 is removed, wet etching is performed, and unnecessary metal film MF, seed film 19 and barrier metal film 18 on the surface protective film 15 are removed. Thereby, bumps BM1 and BM2 raised on the internal wirings 14A and 14B are obtained, and the surface wiring 17 embedded in the surface protective film 15 is obtained.
[0035]
As described above, the surface wiring 17 formed lower than the bumps BM1 and BM2 can also be obtained by the manufacturing method shown in FIG.
In the manufacturing method shown in FIG. 4, the resist pattern RP5 is formed on the planarized metal film MF. However, the metal film MF outside the openings 16A and the recesses 16D is completely removed by the CMP process. Thus, a resist pattern RP5 may be formed on the exposed seed film 19.
[0036]
Further, the seed film 19 and the barrier metal film 18 outside the opening 16A and the recess 16D are removed together with the metal film MF by the CMP process, and selective plating is performed on the metal film MF remaining in the opening 16A and the recess 16D. The bumps BM1 and BM2 may be formed by depositing.
In the above description, the surface wiring 17 is used to electrically connect the internal wirings 14B and 14C. However, the surface wiring 17 may not necessarily be used to electrically connect the internal wirings 14B and 14C. For example, the surface wiring 17 may be connected to a diffusion region such as a source region or a drain region formed on the surface of the semiconductor substrate.
[0037]
Further, the method of forming the surface wiring 17 lower than the bump BM is not limited to the above-described manufacturing methods, and other manufacturing methods may be applied.
For example, as shown in FIG. 5, after a surface protective film 52 is laminated on the internal wiring 51, an opening 53 for exposing a part of the internal wiring 51 to the surface protective film 52, and the opening 53 Concave portion 54 is formed continuously. Then, after a resist pattern is formed on the surface protective film 52 outside the opening 53 and the recess 54, electrolysis using the material of the bump BM and the surface wiring 17 is provided in the opening 53 and the recess 54 exposed from the resist pattern. The bump BM and the surface wiring 17 may be formed by plating. In this case, the surface wiring 17 in the recess 54 can be formed lower than the bump BM on the internal wiring 51 by a level difference between the upper surface of the internal wiring 51 and the bottom surface of the recess 54.
[0038]
Furthermore, as shown in FIG. 6, the opening 53 and the recess 54 may be formed after the surface protective film 52 on the internal wiring 51 is planarized. By so doing, there is no risk of defocusing or the like during exposure in the photolithography process for forming the opening 53 and the recess 54 in the surface protective film 52, and the opening 53 and the recess 54 can be accurately formed. The planarization of the surface protective film 52 may be achieved, for example, by forming the surface protective film 52 by an HDP (High Density Plasma) method or an SOG (Spin On Glass) method. May be achieved by performing a CMP process after the film is formed by a plasma CVD (Chemical Vapor Deposition) method.
[0039]
Further, although the parent chip 1 and the child chip 2 are both chips made of silicon, in addition to silicon, other arbitrary semiconductor materials such as a compound semiconductor (for example, a gallium arsenide semiconductor) and a germanium semiconductor are used. The semiconductor chip used may be used. In this case, the semiconductor material of the parent chip 1 and the semiconductor material of the child chip 2 may be the same or different.
[0040]
Furthermore, in the above-described embodiment, the chip-on-chip structure is taken up. However, the semiconductor chip according to the present invention is also applied to a flip chip bonding structure in which the surface of the semiconductor chip is bonded to face the printed wiring board. it can.
In addition, various design changes can be made within the scope of the matters described in the claims.
[Brief description of the drawings]
FIG. 1 is an illustrative sectional view showing a schematic configuration of a semiconductor device to which a semiconductor chip according to an embodiment of the present invention is applied.
FIG. 2 is a cross-sectional view showing a configuration near the surface of the semiconductor chip and a manufacturing process;
FIG. 3 is a cross-sectional view showing another method of manufacturing a semiconductor chip in the order of steps.
FIG. 4 is a cross-sectional view showing still another method for manufacturing a semiconductor chip in the order of steps.
FIG. 5 is a cross-sectional view for explaining still another method for manufacturing a semiconductor chip.
6 is a cross-sectional view for explaining a modification of the semiconductor chip manufacturing method shown in FIG. 5;
FIG. 7 is a cross-sectional view for explaining a problem of a semiconductor chip having a conventional surface wiring.
[Explanation of symbols]
1 Parent chip (semiconductor chip)
11 Surface (surface facing the solid surface)
14A, 14B, 14C Internal wiring 15 Surface protective film 16A, 16B Opening 16D Recessed portion 17 Surface wiring 2 Child chip (solid)
21 Surface (solid surface)
51 Internal wiring 52 Surface protective film 53 Opening 54 Recess BM, BM1, BM2 Bump MF Metal film

Claims (6)

固体表面に接合される半導体チップであって、
上記固体表面に対向する表面に形成された表面保護膜と、
この表面保護膜上に隆起して形成され、当該半導体チップと上記固体とを電気的に接続するためのバンプと、
上記表面保護膜に形成された凹部に設けられ、上記バンプよりも高さが低く形成された表面配線とを含むことを特徴とする半導体チップ。A semiconductor chip bonded to a solid surface,
A surface protective film formed on the surface facing the solid surface;
Bumps formed on the surface protective film so as to electrically connect the semiconductor chip and the solid,
A semiconductor chip comprising: a surface wiring provided in a recess formed in the surface protective film and having a height lower than that of the bump. 固体表面に接合される半導体チップを製造するための方法であって、
当該半導体チップの基体をなす半導体基板上に内部配線を配設する工程と、
上記内部配線上に表面保護膜を積層する工程と、
上記表面保護膜に上記内部配線の一部を露出させるための開口部を形成する工程と、
上記開口部を介して露出した内部配線上に選択的にメッキを堆積させることにより、上記表面保護膜の表面に対して隆起したバンプを形成する工程と、
上記開口部外の表面保護膜上の予め定める領域に選択的にメッキを堆積させることにより、上記バンプよりも高さの低い表面配線を形成する工程とを含むことを特徴とする半導体チップの製造方法。A method for manufacturing a semiconductor chip bonded to a solid surface comprising:
A step of disposing internal wiring on a semiconductor substrate that forms the base of the semiconductor chip;
Laminating a surface protective film on the internal wiring;
Forming an opening for exposing a part of the internal wiring in the surface protective film;
Forming bumps raised on the surface of the surface protective film by selectively depositing plating on the internal wiring exposed through the opening; and
Forming a surface wiring having a height lower than that of the bump by selectively depositing plating on a predetermined region on the surface protective film outside the opening. Method. 半導体基板上に内部配線を配設する工程と、
上記内部配線上に表面保護膜を積層する工程と、
上記表面保護膜に上記内部配線の一部を露出させるための開口部を形成する工程と、
上記開口部を介して露出した内部配線上および上記開口部外の表面保護膜上の予め定める領域に選択的にメッキを堆積させることにより、バンプの一部および表面配線を形成する工程と、
上記バンプの一部をなす部分上にメッキをさらに選択的に堆積させることにより、上記表面保護膜の表面に対して隆起したバンプを完成する工程とを含むことを特徴とする半導体チップの製造方法。A step of disposing internal wiring on the semiconductor substrate;
Laminating a surface protective film on the internal wiring;
Forming an opening for exposing a part of the internal wiring in the surface protective film;
Forming a part of the bump and the surface wiring by selectively depositing plating on a predetermined region on the internal wiring exposed through the opening and on the surface protective film outside the opening;
And a step of further selectively depositing a plating on a part of the bump to complete a bump raised with respect to the surface of the surface protective film. . 半導体基板上に内部配線を配設する工程と、
上記内部配線上に表面保護膜を積層する工程と、
上記表面保護膜に凹部および上記内部配線の一部を露出させるための開口部を形成する工程と、
上記開口部および凹部内にそれぞれバンプの一部および表面配線を形成する工程と、
上記開口部内に形成された上記バンプの一部をなす部分上に選択的にメッキを堆積させることにより、上記表面保護膜の表面に対して隆起したバンプを完成する工程とを含むことを特徴とする半導体チップの製造方法。A step of disposing internal wiring on the semiconductor substrate;
Laminating a surface protective film on the internal wiring;
Forming a recess and exposing an opening for exposing a part of the internal wiring in the surface protective film;
Forming a part and the surface wiring their respective bus amplifier in the opening and the recess,
By selectively depositing plating on the portion forming part of the bumps formed in the opening, and characterized in that it comprises the step of completing a bump that protrudes to the surface of the surface protective film A method for manufacturing a semiconductor chip. 半導体基板上に内部配線を配設する工程と、
上記内部配線上に表面保護膜を積層する工程と、
上記表面保護膜に上記内部配線の一部を露出させるための開口部および上記内部配線の上面よりも低い底面を有する凹部を形成する工程と、
上記開口部および凹部内に選択的にメッキを堆積させることにより、それぞれ上記表面保護膜の表面に対して隆起したバンプおよびこのバンプよりも高さが低い表面配線を形成する工程とを含むことを特徴とする半導体チップの製造方法。A step of disposing internal wiring on the semiconductor substrate;
Laminating a surface protective film on the internal wiring;
Forming a recess having an opening for exposing a part of the internal wiring in the surface protective film and a bottom surface lower than the top surface of the internal wiring;
Forming a bump protruding from the surface of the surface protection film and a surface wiring having a height lower than that of the bump by selectively depositing plating in the opening and the recess, respectively. A method of manufacturing a semiconductor chip. 上記表面保護膜を積層する工程と上記開口部および凹部を形成する工程との間に、上記表面保護膜の表面を平坦化する工程をさらに含むことを特徴とする請求項５記載の半導体チップの製造方法。  6. The semiconductor chip according to claim 5, further comprising a step of flattening a surface of the surface protective film between the step of laminating the surface protective film and the step of forming the opening and the recess. Production method.
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