JP2005191072A - Semiconductor device and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which can improve adhesive properties of an electrode pad while preventing a wiring part and the root of a pad electrode layer from being disconnected. <P>SOLUTION: The semiconductor device includes a semiconductor layer 10, an interlayer insulating layer 26 provided above the semiconductor layer 10, a contact hole 74a provided in the interlayer insulating layer 26, a first barrier metal layer 40a provided on the inner surface of the contact hole 74 and above the interlayer insulating layer, a contact layer 74 embedded in the contact hole 74a, a protective layer 42 provided at least above the contact layer 74, a conductive layer 40b provided above the protective layer 42, and a protective insulating layer 50 provided above the conductive layer 40b and having a pad opening. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、ボンディングパッド構造を有する半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device having a bonding pad structure and a manufacturing method thereof.

従来の半導体装置において、配線層の信頼性(ストレスマイグレーション耐性およびエレクトロマイグレーション耐性など)を向上させるために、配線層と絶縁層との間にバリアメタルを介在させる方法がある。しかし、配線に接続される電極パッドと絶縁膜との間にもバリアメタルを介在させると、バリアメタル層と絶縁膜の密着性が悪いために、ボンディング時にパッド電極層が剥がれてしまうことがある。
特開2002―222811号公報
In a conventional semiconductor device, there is a method in which a barrier metal is interposed between the wiring layer and the insulating layer in order to improve the reliability (stress migration resistance, electromigration resistance, etc.) of the wiring layer. However, if a barrier metal is also interposed between the electrode pad connected to the wiring and the insulating film, the pad electrode layer may be peeled off at the time of bonding due to poor adhesion between the barrier metal layer and the insulating film. .
Japanese Patent Laid-Open No. 2002-2222811

本発明の目的は、配線部とパッド電極層との付け根の部分での断線を防止しつつ、パッド電極層の密着性を向上させることができる半導体装置およびその製造方法を提供することにある。   An object of the present invention is to provide a semiconductor device capable of improving the adhesion of the pad electrode layer while preventing disconnection at the base portion between the wiring portion and the pad electrode layer, and a method for manufacturing the same.

本発明の半導体装置は、半導体層と、
前記半導体層の上方に設けられた層間絶縁層と、
前記層間絶縁層に設けられたコンタクトホールと、
前記コンタクトホールの内面および前記層間絶縁層の上方に設けられた第1バリアメタル層と、
前記コンタクトホールに埋めこまれたコンタクト層と、
少なくとも前記コンタクト層の上方に設けられた保護層と、
前記保護層の上方に設けられた導電層と、
前記導電層の上方に設けられ、パッド開口部を備えた保護絶縁層と、をむ。
The semiconductor device of the present invention includes a semiconductor layer,
An interlayer insulating layer provided above the semiconductor layer;
A contact hole provided in the interlayer insulating layer;
A first barrier metal layer provided above the inner surface of the contact hole and the interlayer insulating layer;
A contact layer embedded in the contact hole;
A protective layer provided at least above the contact layer;
A conductive layer provided above the protective layer;
And a protective insulating layer provided above the conductive layer and provided with a pad opening.

本発明の半導体装置によれば、コンタクトホールに埋めこまれた導電層の上に保護層が設けられている。そのため、コンタクトホールに埋めこまれている導電層の表面が露出することを防ぐことができる。その結果、抵抗の低く、ばらつきの少ない安定したコンタクトホール層を形成することができ、信頼性の高い半導体装置を提供することができる。また、本発明の半導体装置では、パッド開口部が形成される領域の保護層および第1バリアメタル層が除去されており、導電層が直接層間絶縁層と接している。そのため、導電層と層間絶縁層の密着性の向上を図られ、配線部とパッド電極層の密着性が向上した半導体装置を提供することができる。   According to the semiconductor device of the present invention, the protective layer is provided on the conductive layer buried in the contact hole. Therefore, it is possible to prevent the surface of the conductive layer buried in the contact hole from being exposed. As a result, a stable contact hole layer with low resistance and little variation can be formed, and a highly reliable semiconductor device can be provided. In the semiconductor device of the present invention, the protective layer and the first barrier metal layer in the region where the pad opening is formed are removed, and the conductive layer is in direct contact with the interlayer insulating layer. Therefore, the adhesion between the conductive layer and the interlayer insulating layer can be improved, and a semiconductor device with improved adhesion between the wiring portion and the pad electrode layer can be provided.

なお、本発明において、特定の層(以下、「A層」という)の上方に他の特定の層(以下、「B層」という)が設けられているとは、A層上に直接、B層が設けられている場合と、A層上の他の層を介して、B層が設けられている場合と、を含む。   In the present invention, the fact that another specific layer (hereinafter referred to as “B layer”) is provided above a specific layer (hereinafter referred to as “A layer”) means that B directly The case where the layer is provided and the case where the B layer is provided via another layer on the A layer are included.

本発明の半導体装置は、さらに下記の態様をとることができる。   The semiconductor device of the present invention can further take the following aspects.

本発明の半導体装置において、前記パッド開口部は、前記コンタクトホールの鉛直上方以外の領域に形成されていることができる。   In the semiconductor device of the present invention, the pad opening may be formed in a region other than vertically above the contact hole.

本発明の半導体装置において、前記パッド開口部の下方の保護層および第1バリアメタル層は、除去されていることができる。   In the semiconductor device of the present invention, the protective layer and the first barrier metal layer below the pad opening can be removed.

本発明の半導体装置において、前記保護層の材質は、前記導電層と同一であることができる。   In the semiconductor device of the present invention, the material of the protective layer may be the same as that of the conductive layer.

本発明の半導体装置において、前記保護層の材質は、前記バリア層と同一であることができる。   In the semiconductor device of the present invention, the material of the protective layer may be the same as that of the barrier layer.

本発明の半導体装置において、前記保護絶縁層と、前記導電層との間に第2バリアメタル層が設けられていることができる。   In the semiconductor device of the present invention, a second barrier metal layer can be provided between the protective insulating layer and the conductive layer.

本発明の半導体装置の製造方法は、
(a)半導体層の上方に層間絶縁層を形成する工程と、
(b)前記層間絶縁層に、コンタクトホールを形成する工程と、
(c)前記コンタクトホールの内面および前記層間絶縁層の上方に第1バリアメタル層を形成する工程と、
(d)前記コンタクトホール内にコンタクト層を形成する工程と、
(e)少なくとも前記コンタクト層の上方に保護層を形成する工程と、
(f)パッド開口部が形成される領域の前記保護層および前記第1バリアメタル層を除去する工程と、
(g)前記保護層の上方に導電層を形成する工程と、
(h)前記導電層の上方に、前記パッド開口部を有する保護絶縁層を形成する工程と、を含む。
A method for manufacturing a semiconductor device of the present invention includes:
(A) forming an interlayer insulating layer above the semiconductor layer;
(B) forming a contact hole in the interlayer insulating layer;
(C) forming a first barrier metal layer above the inner surface of the contact hole and the interlayer insulating layer;
(D) forming a contact layer in the contact hole;
(E) forming a protective layer at least above the contact layer;
(F) removing the protective layer and the first barrier metal layer in a region where a pad opening is to be formed;
(G) forming a conductive layer above the protective layer;
(H) forming a protective insulating layer having the pad opening above the conductive layer.

本発明の半導体装置の製造方法によれば、コンタクトホールに導電層を埋め込んだ後に、この導電層の上面を覆うように保護層を形成している。パッド開口部では、膜剥がれを防止するために、パッド開口部のバリア層を除去する工程が行なわれる。この工程では、マスク層を形成してバリア層の除去を終えた後、このマスク層を除去することにより行なわれる。マスク層の除去の際に、導電層の上面が保護層に覆われているため、導電層の表面がエッチング液と接触することを防ぐことができる。そのため、導電層の表面が腐食されることなどを防ぐことができ、良好なコンタクト層を形成することができる。その結果、抵抗のばらつきなどが減少された信頼性の高い半導体装置を製造することができる。また、工程(f)において、パッド開口部が形成される領域の保護層および第1バリアメタル層が除去されているため、導電層と層間絶縁層とが直接接触することができ、密着性を向上させることができる。その結果、配線層部とパッド電極層との膜剥がれを防止することができ、信頼性の高い半導体装置を製造することができる。   According to the method for manufacturing a semiconductor device of the present invention, after the conductive layer is embedded in the contact hole, the protective layer is formed so as to cover the upper surface of the conductive layer. In the pad opening, a step of removing the barrier layer in the pad opening is performed in order to prevent film peeling. In this step, the mask layer is formed and the barrier layer is removed, and then the mask layer is removed. When the mask layer is removed, since the upper surface of the conductive layer is covered with the protective layer, the surface of the conductive layer can be prevented from coming into contact with the etching solution. Therefore, the surface of the conductive layer can be prevented from being corroded, and a good contact layer can be formed. As a result, a highly reliable semiconductor device in which variation in resistance is reduced can be manufactured. Further, in the step (f), since the protective layer and the first barrier metal layer in the region where the pad opening is formed are removed, the conductive layer and the interlayer insulating layer can be in direct contact with each other, and adhesion is improved Can be improved. As a result, film peeling between the wiring layer portion and the pad electrode layer can be prevented, and a highly reliable semiconductor device can be manufactured.

なお、本発明の半導体装置の製造方法において、特定の層(以下、「A層」という)の上方に他の特定の層(以下、「B層」という)を形成するとは、A層上に直接、B層を形成する場合と、A層上の他の層を介して、B層を形成する場合と、を含む。   In the method for manufacturing a semiconductor device of the present invention, forming another specific layer (hereinafter referred to as “B layer”) above a specific layer (hereinafter referred to as “A layer”) The case where the B layer is directly formed and the case where the B layer is formed via another layer on the A layer are included.

本発明の半導体装置の製造方法において、
前記(g)の後に、
前記導電層の上方に第2バリアメタル層を形成する工程と、
前記パッド開口部が形成される領域の前記第2バリアメタル層を除去する工程と、を含むことができる。
In the method for manufacturing a semiconductor device of the present invention,
After (g)
Forming a second barrier metal layer above the conductive layer;
Removing the second barrier metal layer in a region where the pad opening is to be formed.

以下、本発明の好適な実施の形態について、図1〜5を参照しながら説明する。   Hereinafter, a preferred embodiment of the present invention will be described with reference to FIGS.

1.半導体装置
図1(A)は、半導体装置における配線層の平面形状を模式的に示す平面図である。図1(B)は、図1(A)におけるA−A線に沿った断面を模式的に示す断面図である。
1. Semiconductor Device FIG. 1A is a plan view schematically showing a planar shape of a wiring layer in a semiconductor device. FIG. 1B is a cross-sectional view schematically showing a cross section taken along line AA in FIG.

まず、図1(A)を参照しながら、半導体装置1000の平面構造を説明する。半導体装置1000は、図1に示すように、パッド部100と、パッド部100と接続され、一体となっている引出し配線部200とを有する。引出し配線部200は、パッド部100よりも幅の狭い導電層で構成されている。パッド部100では、所定の領域にパッド開口部60が設けられている。   First, a planar structure of the semiconductor device 1000 will be described with reference to FIG. As shown in FIG. 1, the semiconductor device 1000 includes a pad unit 100 and a lead-out wiring unit 200 that is connected to the pad unit 100 and integrated therewith. The lead-out wiring part 200 is composed of a conductive layer that is narrower than the pad part 100. In the pad unit 100, a pad opening 60 is provided in a predetermined region.

次に、図1(B)を参照しながら、半導体装置の断面構造について説明する。半導体基板10の上方には、第1層間絶縁層20が形成されている。第1層間絶縁層20の上には、第1配線層30が形成され、第1配線層30の上方には、第2層間絶縁層22が形成されている。そして、図1(B)に示すように、第2層間絶縁層22の上方には、第2,3の配線層32,34およびパッド配線層40と、第3,4の層間絶縁層24,26とが交互に積層されている。本実施の形態の半導体装置では、図1(B)に示すように、第1配線層30,32,34とパッド配線層40とが、同一の平面形状を有する場合を例として説明する。このように、パッド配線層40の下方に、同一の平面形状を有する配線層が積層されている場合、パッド配線層40の下方の配線の積層数の変動の影響を受けることなく一つのライブラリを用いて設計を行うことができ、また、ボンディングの際の衝撃を配線層が吸収するため、ボンディング強度を高めることができ、半導体装置の信頼性を向上させることができる。   Next, a cross-sectional structure of the semiconductor device is described with reference to FIG. A first interlayer insulating layer 20 is formed above the semiconductor substrate 10. A first wiring layer 30 is formed on the first interlayer insulating layer 20, and a second interlayer insulating layer 22 is formed above the first wiring layer 30. As shown in FIG. 1B, above the second interlayer insulating layer 22, the second and third wiring layers 32 and 34, the pad wiring layer 40, the third and fourth interlayer insulating layers 24, 26 are alternately stacked. In the semiconductor device according to the present embodiment, as shown in FIG. 1B, the case where the first wiring layers 30, 32, and 34 and the pad wiring layer 40 have the same planar shape will be described as an example. In this way, when wiring layers having the same planar shape are stacked below the pad wiring layer 40, one library can be obtained without being affected by fluctuations in the number of wiring layers below the pad wiring layer 40. The wiring layer absorbs shock during bonding, so that the bonding strength can be increased and the reliability of the semiconductor device can be improved.

最上に設けられているパッド配線層40の上には、保護絶縁層50が形成されている。保護絶縁層50は、パッド部100において所定の領域にパッド配線層40が露出するようにパッド開口部60を有している。このパッド開口部60において、外部とパッド配線層40とを電気的に接続するために、たとえばワイヤボンディングがなされる。   A protective insulating layer 50 is formed on the uppermost pad wiring layer 40. The protective insulating layer 50 has a pad opening 60 so that the pad wiring layer 40 is exposed in a predetermined region in the pad portion 100. In the pad opening 60, for example, wire bonding is performed to electrically connect the outside to the pad wiring layer 40.

パッド配線層40は、バリアメタル層40aとパッド電極層40bとバリアメタル層40cとが積層された構造を有する。また、パッド配線層40では、下方にあるバリアメタル層40aの上に保護層42が設けられている。第1配線層30は、バリアメタル層30aと電極層30bとバリアメタル層30cとが積層された構造を有する。第2,3配線層32,34は、第1配線層30と同様の構造を有することができる。また、パッド配線層40を構成するバリアメタル層40a,cは、平面的にみて、パッド開口部60と同一の開口を有する。すなわち、パッド開口部60の底面には、バリアメタル層40a,cが設けられておらず、パッド開口部60において、パッド電極層40bは、第4層間絶縁層26と直接密着していることとなる。   The pad wiring layer 40 has a structure in which a barrier metal layer 40a, a pad electrode layer 40b, and a barrier metal layer 40c are stacked. In the pad wiring layer 40, a protective layer 42 is provided on the barrier metal layer 40a below. The first wiring layer 30 has a structure in which a barrier metal layer 30a, an electrode layer 30b, and a barrier metal layer 30c are stacked. The second and third wiring layers 32 and 34 can have the same structure as the first wiring layer 30. Further, the barrier metal layers 40a and 40c constituting the pad wiring layer 40 have the same opening as the pad opening 60 in plan view. That is, the barrier metal layers 40 a and 40 c are not provided on the bottom surface of the pad opening 60, and the pad electrode layer 40 b is in direct contact with the fourth interlayer insulating layer 26 in the pad opening 60. Become.

第1〜第3配線層30,32,34とパッド配線層40との相互間は、複数のコンタクト層70,72,74により電気的に接続されている。たとえば、第1配線層30と第2配線層32との相互間は、コンタクト層70により電気的に接続されている。同様に、第2配線層32と第3配線層34との相互間は、コンタクト層72により電気的に接続され、第3配線層34とパッド配線層40との相互間は、コンタクト層74により電気的に接続されている。コンタクト層70,72,74は、図1(A),(B)に示すように、平面的にみて重ならないように千鳥格子状に配置されていることができる。   The first to third wiring layers 30, 32, 34 and the pad wiring layer 40 are electrically connected by a plurality of contact layers 70, 72, 74. For example, the first wiring layer 30 and the second wiring layer 32 are electrically connected by the contact layer 70. Similarly, the second wiring layer 32 and the third wiring layer 34 are electrically connected by a contact layer 72, and the third wiring layer 34 and the pad wiring layer 40 are connected by a contact layer 74. Electrically connected. As shown in FIGS. 1A and 1B, the contact layers 70, 72, and 74 can be arranged in a staggered pattern so as not to overlap in plan view.

以下に、本実施の形態の半導体装置の利点を述べる。   Hereinafter, advantages of the semiconductor device of this embodiment will be described.

本実施の形態の半導体装置によれば、コンタクトホール74aに埋めこまれたコンタクト層74の上に保護層42が設けられている。そのため、コンタクトホール74aに埋めこまれているコンタクト層74の表面が露出することを防ぐことができる。その結果、抵抗の低く、ばらつきの少ない安定したコンタクトホール層を形成することができ、信頼性の高い半導体装置を提供することができる。   According to the semiconductor device of the present embodiment, the protective layer 42 is provided on the contact layer 74 buried in the contact hole 74a. Therefore, it is possible to prevent the surface of the contact layer 74 buried in the contact hole 74a from being exposed. As a result, a stable contact hole layer with low resistance and little variation can be formed, and a highly reliable semiconductor device can be provided.

また、本実施の形態の半導体装置では、パッド配線層40を構成するバリアメタル層40a,cは、平面視においてパッド開口部60と同一の開口を有している。すなわち、パッド開口部60におけるパッド配線層40の上面及び底面には、バリアメタル層40a,cが設けられておらず、パッド電極層40bと第4層間絶縁層26とが直接密着することとなる。そのため、パッド配線層40と、第4層間絶縁層26の密着強度を向上させることができ、膜剥がれが防止され、信頼性の高い半導体装置を提供することができる。   In the semiconductor device according to the present embodiment, the barrier metal layers 40a and 40c constituting the pad wiring layer 40 have the same opening as the pad opening 60 in plan view. That is, the barrier metal layers 40a and 40c are not provided on the top and bottom surfaces of the pad wiring layer 40 in the pad opening 60, and the pad electrode layer 40b and the fourth interlayer insulating layer 26 are in direct contact with each other. . Therefore, the adhesion strength between the pad wiring layer 40 and the fourth interlayer insulating layer 26 can be improved, and film peeling can be prevented and a highly reliable semiconductor device can be provided.

2.半導体装置の製造方法
以下、図2〜5を参照しつつ、本実施の形態に係る半導体装置の製造方法を説明する。図2〜5において、(A)は、配線層の形状を示す平面図であり、(B)は、(A)のA−A線に沿った断面図を示す。
2. Semiconductor Device Manufacturing Method Hereinafter, a semiconductor device manufacturing method according to the present embodiment will be described with reference to FIGS. 2-5, (A) is a top view which shows the shape of a wiring layer, (B) shows sectional drawing along the AA of (A).

まず、半導体層である半導体基板10の上に、半導体素子(たとえばMISトランジスタ,メモリトランジスタ)を形成する。次に、図2に示すように、公知の方法により、たとえば、酸化シリコンからなる第1層間絶縁層20を形成する。第1層間絶縁層20は、必要に応じて、化学的機械的研磨法(CMP法)により、平坦化される。   First, a semiconductor element (for example, a MIS transistor or a memory transistor) is formed on a semiconductor substrate 10 that is a semiconductor layer. Next, as shown in FIG. 2, a first interlayer insulating layer 20 made of, for example, silicon oxide is formed by a known method. The first interlayer insulating layer 20 is planarized by a chemical mechanical polishing method (CMP method) as necessary.

ついで、第1層間絶縁層20の上に第1配線層30を形成する。第1配線層30の形成は、まず、公知の方法により、たとえば、TiNなどの高融点金属の窒化物膜を含むバリアメタル層30aを形成する。また、バリアメタル層30aとしては、Tiなどの高融点金属膜や、それらの膜の積層膜を用いることができる。この場合は、たとえば、Ti/TiNや、Ti/TiN/Tiの積層膜などを用いることができる。ついで、公知の方法により導電層30bを形成する。導電層30bとしては、たとえばアルミニウム層、アルミニウムと銅との合金層を挙げることができる。さらに、導電層30bの上に、バリアメタル層30cを形成する。バリアメタル層30cは、上述のバリアメタル層30aと同様にして形成することができる。   Next, the first wiring layer 30 is formed on the first interlayer insulating layer 20. For forming the first wiring layer 30, first, a barrier metal layer 30a including a nitride film of a refractory metal such as TiN is formed by a known method. As the barrier metal layer 30a, a refractory metal film such as Ti or a laminated film of these films can be used. In this case, for example, Ti / TiN, a laminated film of Ti / TiN / Ti, or the like can be used. Next, the conductive layer 30b is formed by a known method. Examples of the conductive layer 30b include an aluminum layer and an alloy layer of aluminum and copper. Further, a barrier metal layer 30c is formed on the conductive layer 30b. The barrier metal layer 30c can be formed in the same manner as the barrier metal layer 30a described above.

ついで、バリアメタル層30a、導電層30bおよびバリアメタル層30cの積層体を所定のパターンにパターニングすることにより、図2に示されるように、第1配線層30を形成することができる。このとき、第1配線層30は、後の工程で形成されるパッド電極層と同一の平面形状を有するようにパターニングしてもよい。この場合は、パッド配線層40の下方に、同一の平面形状を有する配線層が積層されることとなり、ユーザーは、パッド配線層40の下方の配線の積層数の変動の影響を受けることなく一つのライブラリを用いて設計を行うことができるという利点がある。   Next, the first wiring layer 30 can be formed as shown in FIG. 2 by patterning the laminated body of the barrier metal layer 30a, the conductive layer 30b, and the barrier metal layer 30c into a predetermined pattern. At this time, the first wiring layer 30 may be patterned so as to have the same planar shape as a pad electrode layer formed in a later step. In this case, a wiring layer having the same planar shape is stacked below the pad wiring layer 40, and the user is not affected by fluctuations in the number of stacked wirings below the pad wiring layer 40. There is an advantage that the design can be performed using two libraries.

次に、第1配線層30の上方において、公知の方法により、酸化シリコンからなる第2層間絶縁層22を形成する。第2層間絶縁層22は、必要に応じて、CMP法により平坦化される。次に、第2層間絶縁層22において、第1配線層30に達するコンタクトホール70aを形成する。コンタクトホール70aは、後の工程で形成されるパッド開口部の外側の領域に形成される。本実施の形態の半導体装置では、引出し配線部200領域に形成される。次に、コンタクトホール70aの内面に、公知の方法によりバリアメタル層70bを形成する。なお、本実施の形態ではこのバリアメタル層70bは、第2配線層32のバリアメタル層32aの形成と同一の工程で形成される。コンタクトホール70aを埋め込むように、第1コンタクト層70を形成する。第1コンタクト層70は、たとえば、タングステン層を全面に形成し、そのタングステン層をエッチバックすることにより形成される。   Next, a second interlayer insulating layer 22 made of silicon oxide is formed above the first wiring layer 30 by a known method. The second interlayer insulating layer 22 is planarized by a CMP method as necessary. Next, a contact hole 70 a reaching the first wiring layer 30 is formed in the second interlayer insulating layer 22. The contact hole 70a is formed in a region outside a pad opening formed in a later process. In the semiconductor device of the present embodiment, it is formed in the lead wiring part 200 region. Next, a barrier metal layer 70b is formed on the inner surface of the contact hole 70a by a known method. In the present embodiment, the barrier metal layer 70b is formed in the same process as the formation of the barrier metal layer 32a of the second wiring layer 32. The first contact layer 70 is formed so as to fill the contact hole 70a. The first contact layer 70 is formed, for example, by forming a tungsten layer on the entire surface and etching back the tungsten layer.

次に、第1コンタクト層70および第2層間絶縁層22の上に、第2配線層32を形成する。第2配線層32は、第1配線層30と同様の形成方法、材質を用いて形成される。そして、上述の配線層と、層間絶縁層の形成を繰り返すことにより、図2に示すように、第1〜第4層間絶縁層20,22,24,26および第1〜第3配線層30,32,34を交互に順次積層する。   Next, the second wiring layer 32 is formed on the first contact layer 70 and the second interlayer insulating layer 22. The second wiring layer 32 is formed using the same formation method and material as the first wiring layer 30. Then, by repeating the formation of the wiring layer and the interlayer insulating layer, the first to fourth interlayer insulating layers 20, 22, 24, 26 and the first to third wiring layers 30, as shown in FIG. 32 and 34 are laminated alternately and sequentially.

次に、第4層間絶縁層26においては、パッド配線層40と第3配線層30とを電気的に接続するためのコンタクト層74を、第4層間絶縁層26の上には最上のパッド配線層40を形成する。まず、引出し配線部200の領域において、コンタクトホール74aを公知の一般的な技術により形成する。その後、第4層間絶縁層26の上方には、バリアメタル層40aを、コンタクトホール74aの内面には、バリアメタル層74bを形成する。バリアメタル層40a,74bの形成方法は、第1配線層30のバリアメタル層の形成と同様に行なうことができる。その後、コンタクトホール74aを埋め込むように、導電層(図示せず)を公知の技術により形成し、コンタクト層74を形成する。ついで、バリアメタル層40aおよびコンタクト層74の表面の上に、保護層42を形成する。保護層42としては、バリアメタル層40aと同様の材質や、後述する工程で形成されるパッド電極層40bと同一の材質を用いることができる。また、保護層42は、バリアメタル層40aのパターニングにおいて、バリアメタル層40aの表面が露出することを防ぐことができる膜厚を有していればよく、特に限定はされない。ついで、保護層42の上に、所定のパターンを有するマスク層M1を形成する。このとき、マスク層M1は、後述するパッド開口部60を形成するためのマスク層と同様の形状のものを用いることができる。   Next, in the fourth interlayer insulating layer 26, a contact layer 74 for electrically connecting the pad wiring layer 40 and the third wiring layer 30 is formed on the fourth interlayer insulating layer 26 and the uppermost pad wiring. Layer 40 is formed. First, in the region of the lead-out wiring part 200, the contact hole 74a is formed by a known general technique. Thereafter, a barrier metal layer 40a is formed above the fourth interlayer insulating layer 26, and a barrier metal layer 74b is formed on the inner surface of the contact hole 74a. The method for forming the barrier metal layers 40 a and 74 b can be performed in the same manner as the formation of the barrier metal layer of the first wiring layer 30. Thereafter, a conductive layer (not shown) is formed by a known technique so as to fill the contact hole 74a, and the contact layer 74 is formed. Next, the protective layer 42 is formed on the surfaces of the barrier metal layer 40 a and the contact layer 74. As the protective layer 42, the same material as the barrier metal layer 40a or the same material as the pad electrode layer 40b formed in the process described later can be used. Further, the protective layer 42 is not particularly limited as long as it has a film thickness that can prevent the surface of the barrier metal layer 40a from being exposed in the patterning of the barrier metal layer 40a. Next, a mask layer M 1 having a predetermined pattern is formed on the protective layer 42. At this time, the mask layer M1 may have a shape similar to that of a mask layer for forming a pad opening 60 described later.

このマスク層M1をマスクとして、バリアメタル層40aおよび保護層42を公知の方法により除去する。これにより、図3に示すように、後の工程でパッド開口部が形成される領域には、第4層間絶縁層26が露出することになる。その後、マスク層M1を除去する。   Using this mask layer M1 as a mask, the barrier metal layer 40a and the protective layer 42 are removed by a known method. As a result, as shown in FIG. 3, the fourth interlayer insulating layer 26 is exposed in a region where the pad opening is formed in a later step. Thereafter, the mask layer M1 is removed.

次に、図4に示すように、保護層42と、露出した第4層間絶縁層26の上にパッド電極層40bおよびバリアメタル層40cを順次積層する。パッド電極層40bおよびバリアメタル層40cの形成は、導電層30bおよびバリアメタル層30aの形成と同様に行なうことができる。ついで、図4に参照されるように、最上のバリアメタル層の上に、パッド電極層を形成するためのマスク層M2を形成する。このマスク層M2をマスクとして、図5に示すように、バリアメタル層40a,パッド電極層40bおよびバリアメタル層40cをパターニングすることにより、パッド配線層40が形成される。   Next, as shown in FIG. 4, a pad electrode layer 40 b and a barrier metal layer 40 c are sequentially stacked on the protective layer 42 and the exposed fourth interlayer insulating layer 26. The pad electrode layer 40b and the barrier metal layer 40c can be formed in the same manner as the conductive layer 30b and the barrier metal layer 30a. Next, as shown in FIG. 4, a mask layer M2 for forming a pad electrode layer is formed on the uppermost barrier metal layer. Using this mask layer M2 as a mask, as shown in FIG. 5, the pad wiring layer 40 is formed by patterning the barrier metal layer 40a, the pad electrode layer 40b, and the barrier metal layer 40c.

ついで、パッド配線層40の上方に、公知の方法により保護絶縁層50(図1参照)を形成する。ついで、保護絶縁層50の上に、パッド開口部を形成するためのマスク層M3を公知の技術により形成する。このマスク層M3をマスクとして、保護絶縁層50およびバリアメタル層40cをエッチングする。このバリアメタル層40cのエッチングにおいては、バリアメタル層40cを除去した後、オーバーエッチングをすることにより、パッド電極層40bの表面を除去することが好ましい。パッド電極層40bと、バリアメタル層40cとの間には、バリアメタル層40cの材質によっては、変質層が生じてしまうことがある。このような変質層は、パッド配線層40とボンディング電極の密着強度を低下させる一因となる。本実施の形態では、このようにパッド電極層40bの表面をもオーバーエッチングすることにより、この変質層を除去することができ、配線層の信頼性を向上させることができる。このように、保護絶縁層50と、バリアメタル層40cのパターニングを同一のマスク層を用いて行なう場合、工程数を増加させることなく半導体装置の製造を行なうことができる。   Next, a protective insulating layer 50 (see FIG. 1) is formed above the pad wiring layer 40 by a known method. Next, a mask layer M3 for forming a pad opening is formed on the protective insulating layer 50 by a known technique. Using this mask layer M3 as a mask, the protective insulating layer 50 and the barrier metal layer 40c are etched. In the etching of the barrier metal layer 40c, it is preferable to remove the surface of the pad electrode layer 40b by performing over-etching after removing the barrier metal layer 40c. An altered layer may be formed between the pad electrode layer 40b and the barrier metal layer 40c depending on the material of the barrier metal layer 40c. Such a deteriorated layer contributes to a decrease in the adhesion strength between the pad wiring layer 40 and the bonding electrode. In the present embodiment, this altered layer can be removed by over-etching the surface of the pad electrode layer 40b in this way, and the reliability of the wiring layer can be improved. As described above, when the protective insulating layer 50 and the barrier metal layer 40c are patterned using the same mask layer, the semiconductor device can be manufactured without increasing the number of steps.

これによりパッド部100においてパッド開口部60が形成され、図1に示す半導体装置を製造することができる。   As a result, a pad opening 60 is formed in the pad portion 100, and the semiconductor device shown in FIG. 1 can be manufactured.

本実施の形態の半導体装置の製造方法によれば、コンタクトホール74aにコンタクト層74を形成した後に、このコンタクト層74の上面を覆うように保護層42を形成している。パッド開口部60では、膜剥がれを防止するために、パッド開口部60領域に形成されているバリアメタル層40aを除去する工程が行なわれる。この工程では、マスク層M1を形成してバリアメタル層40aのパターニングを終えた後、このマスク層M1を除去することにより行なわれる。マスク層M1の除去の際に、コンタクト層74の上面が保護層に覆われているため、コンタクト層74の表面がエッチング液と接触することを防ぐことができる。そのため、コンタクト層の表面が腐食や酸化されることなどを防ぐことができ、良好なコンタクト層を形成することができる。その結果、抵抗のばらつきなどが減少された信頼性の高い半導体装置を製造することができる。   According to the manufacturing method of the semiconductor device of the present embodiment, after forming the contact layer 74 in the contact hole 74a, the protective layer 42 is formed so as to cover the upper surface of the contact layer 74. In the pad opening 60, a process of removing the barrier metal layer 40a formed in the pad opening 60 region is performed in order to prevent film peeling. In this step, the mask layer M1 is formed and the patterning of the barrier metal layer 40a is completed, and then the mask layer M1 is removed. When the mask layer M1 is removed, the upper surface of the contact layer 74 is covered with the protective layer, so that the surface of the contact layer 74 can be prevented from coming into contact with the etching solution. Therefore, the surface of the contact layer can be prevented from being corroded or oxidized, and a good contact layer can be formed. As a result, a highly reliable semiconductor device in which variation in resistance is reduced can be manufactured.

また、本実施の形態の半導体装置の製造方法によれば、パッド開口部60の領域では、パッド配線層40を構成するバリアメタル層40a,cを除去することができる。そのため、パッド配線層40のパッド電極層40bと、第4層間絶縁層26とが直接接することとなる。その結果、パッド電極層40bと第4層間絶縁層26の密着強度を向上させることができ、ボンディング時の膜剥がれが防止された信頼性の高い半導体装置を製造することができる。   Further, according to the method for manufacturing the semiconductor device of the present embodiment, the barrier metal layers 40a and 40c constituting the pad wiring layer 40 can be removed in the region of the pad opening 60. Therefore, the pad electrode layer 40b of the pad wiring layer 40 and the fourth interlayer insulating layer 26 are in direct contact with each other. As a result, the adhesion strength between the pad electrode layer 40b and the fourth interlayer insulating layer 26 can be improved, and a highly reliable semiconductor device in which film peeling during bonding is prevented can be manufactured.

なお、本発明は、上述の実施の形態に限定されることなく、本発明の要旨の範囲内で変形が可能である。たとえば、本実施の形態では、第1〜3の配線層30,32,34とパッド配線層40の平面形状が同一の場合を例示したが、特にこの形態に限定される必要はない。また、パッド配線層40を構成するバリアメタル層40a,cの開口形状は、パッド開口部60の開口形状と同一でも異なっていてもよい。また、本実施の形態の半導体装置では、パッド配線層40は、導電層40bがバリアメタル層40a,cに挟まれた構成をとる場合を例として説明したが、特にこれに限定されず、バリアメタル層40aのみが設けられていてもよい。   The present invention is not limited to the above-described embodiment, and can be modified within the scope of the gist of the present invention. For example, in the present embodiment, the case where the planar shapes of the first to third wiring layers 30, 32, and 34 and the pad wiring layer 40 are the same is illustrated, but it is not necessary to be limited to this form. Moreover, the opening shape of the barrier metal layers 40 a and c constituting the pad wiring layer 40 may be the same as or different from the opening shape of the pad opening 60. In the semiconductor device according to the present embodiment, the pad wiring layer 40 has been described as an example in which the conductive layer 40b is sandwiched between the barrier metal layers 40a and c. Only the metal layer 40a may be provided.

本実施の形態にかかる半導体装置を模式的に示す図。The figure which shows typically the semiconductor device concerning this Embodiment. 本実施の形態にかかる半導体装置の製造工程を模式的に示す図。The figure which shows typically the manufacturing process of the semiconductor device concerning this Embodiment. 本実施の形態にかかる半導体装置の製造工程を模式的に示す図。The figure which shows typically the manufacturing process of the semiconductor device concerning this Embodiment. 本実施の形態にかかる半導体装置の製造工程を模式的に示す図。The figure which shows typically the manufacturing process of the semiconductor device concerning this Embodiment. 本実施の形態にかかる半導体装置の製造工程を模式的に示す図。The figure which shows typically the manufacturing process of the semiconductor device concerning this Embodiment.

符号の説明Explanation of symbols

10 半導体層、 20,22,24,26 第1〜4層間絶縁層、 30,32,34 第1〜3配線層、30a,30c,32a,32c,34a,34c バリアメタル層、 42 保護層 50 保護絶縁層、 60パッド開口部、 70,72,74 コンタクト層、 100 パッド部、 200 引出し配線部
DESCRIPTION OF SYMBOLS 10 Semiconductor layer 20, 22, 24, 26 1st-4th interlayer insulation layer, 30, 32, 34 1st-3rd wiring layer, 30a, 30c, 32a, 32c, 34a, 34c Barrier metal layer, 42 Protection layer 50 Protective insulating layer, 60 pad opening, 70, 72, 74 contact layer, 100 pad, 200 lead-out wiring

Claims (8)

半導体層と、
前記半導体層の上方に設けられた層間絶縁層と、
前記層間絶縁層に設けられたコンタクトホールと、
前記コンタクトホールの内面および前記層間絶縁層の上方に設けられた第1バリアメタル層と、
前記コンタクトホールに埋めこまれたコンタクト層と、
少なくとも前記コンタクト層の上方に設けられた保護層と、
前記保護層の上方に設けられた導電層と、
前記導電層の上方に設けられ、パッド開口部を備えた保護絶縁層と、を含む、半導体装置。
A semiconductor layer;
An interlayer insulating layer provided above the semiconductor layer;
A contact hole provided in the interlayer insulating layer;
A first barrier metal layer provided above the inner surface of the contact hole and the interlayer insulating layer;
A contact layer embedded in the contact hole;
A protective layer provided at least above the contact layer;
A conductive layer provided above the protective layer;
And a protective insulating layer provided above the conductive layer and provided with a pad opening.
請求項1において、
前記パッド開口部は、前記コンタクトホールの鉛直上方以外の領域に形成されている、半導体装置。
In claim 1,
The pad opening is a semiconductor device formed in a region other than vertically above the contact hole.
請求項2において、
前記パッド開口部下方の保護層および第1バリアメタル層は除去されている、半導体装置。
In claim 2,
The semiconductor device, wherein the protective layer and the first barrier metal layer below the pad opening are removed.
請求項1〜3のいずれかにおいて、
前記保護層の材質は、前記導電層と同一である、半導体装置。
In any one of Claims 1-3,
The semiconductor device is a semiconductor device in which the material of the protective layer is the same as that of the conductive layer.
請求項1〜3のいずれかにおいて、
前記保護層の材質は、前記バリアメタル層と同一である、半導体装置。
In any one of Claims 1-3,
A semiconductor device, wherein the material of the protective layer is the same as that of the barrier metal layer.
請求項1〜5のいずれかにおいて、
前記保護絶縁層と、前記導電層との間に第2バリアメタル層が設けられている、半導体装置。
In any one of Claims 1-5,
A semiconductor device, wherein a second barrier metal layer is provided between the protective insulating layer and the conductive layer.
(a)半導体層の上方に層間絶縁層を形成する工程と、
(b)前記層間絶縁層に、コンタクトホールを形成する工程と、
(c)前記コンタクトホールの内面および前記層間絶縁層の上方に第1バリアメタル層を形成する工程と、
(d)前記コンタクトホール内にコンタクト層を形成する工程と、
(e)少なくとも前記コンタクト層の上方に保護層を形成する工程と、
(f)パッド開口部が形成される領域の下方に形成された前記保護層および前記第1バリアメタル層を除去する工程と、
(g)前記保護層の上方に導電層を形成する工程と、
(h)前記導電層の上方に、前記パッド開口部を有する保護絶縁層を形成する工程と、を含む、半導体装置の製造方法。
(A) forming an interlayer insulating layer above the semiconductor layer;
(B) forming a contact hole in the interlayer insulating layer;
(C) forming a first barrier metal layer above the inner surface of the contact hole and the interlayer insulating layer;
(D) forming a contact layer in the contact hole;
(E) forming a protective layer at least above the contact layer;
(F) removing the protective layer and the first barrier metal layer formed below the region where the pad opening is formed;
(G) forming a conductive layer above the protective layer;
(H) forming a protective insulating layer having the pad opening above the conductive layer; and a method of manufacturing a semiconductor device.
請求項7において、
前記(g)の後に、
前記導電層の上方に第2バリアメタル層を形成する工程と、
前記パッド開口部が形成される領域の前記第2バリアメタル層を除去する工程と、をさらに含む、半導体装置の製造方法。
In claim 7,
After (g)
Forming a second barrier metal layer above the conductive layer;
Removing the second barrier metal layer in a region where the pad opening is to be formed.
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