JPH02143531A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の配線構造に関するもので、さら
に詳しくは、下側にバリア層が形成されかつ外部接続用
の電極引出し部が形成される金属配線の構造に関するも
のである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a wiring structure of a semiconductor device, and more specifically, a wiring structure in which a barrier layer is formed on the lower side and an electrode lead-out portion for external connection is formed. This paper relates to the structure of metal wiring.
［従来の技術］
半導体集積回路の微細化に伴ってＰＮ接合の深さが浅く
なってきた。そして、それに従って、配線金属としては
ＡＱの代わりにＡＱ−Ｓｉ合金が用いられるようになっ
てきた。このＡ Ｑ −Ｓ ｉ合金は、接合を破壊する
ことなく浅いＮ型拡散層へのオーミックコンタクトを形
成できるという利点を持っている。[Prior Art] With the miniaturization of semiconductor integrated circuits, the depth of PN junctions has become shallower. Accordingly, AQ-Si alloys have been used instead of AQ as wiring metals. This AQ-Si alloy has the advantage of being able to form an ohmic contact to a shallow N-type diffusion layer without destroying the junction.
ところが、このＡＱ−Ｓｉ合金は、そのコンタクト面積
が小さくなると、固溶限度以上に含有されているＳｉが
、ＡＱがドープされたＰ型Ｓｉとしてコンタクト部に優
先的に析出し、コンタクト抵抗を実効的に増大させてし
まうという欠点があった。この間の事情を具体的に説明
すれば下記のとおりである。However, when the contact area of this AQ-Si alloy becomes small, the Si contained above the solid solution limit preferentially precipitates in the contact area as AQ-doped P-type Si, which reduces the effective contact resistance. The disadvantage is that it increases the A detailed explanation of the circumstances during this time is as follows.
例えば、２μｍルールの半導体集積回路にあっては、拡
散層およびゲート電極と金属配線との導通をとるための
絶縁膜のコンタクトホールの径つまりコンタクト面積が
比較的大きい。したがって、上記コンタクトホールを通
して拡散層へ接続される金属配線のコンタクト部にシリ
コン析出が生じた場合であっても、そのコンタクト部全
体にシリコン析出が進行しないためコンタクト抵抗はさ
ほど高くはならない、もっとも、２μ゛ｍルールの半導
体集積回路にあっても、金属配線が接続される拡散層が
Ｎ′拡散層でありしかもそれがリン拡散によって形成さ
れたものでは、シリコン析出によってコンタクト抵抗が
増大し、導通不良が発生し易いことが確認されている。For example, in a semiconductor integrated circuit based on the 2 μm rule, the diameter of a contact hole in an insulating film for establishing conduction between a diffusion layer, a gate electrode, and a metal wiring, that is, a contact area is relatively large. Therefore, even if silicon precipitation occurs in the contact portion of the metal wiring connected to the diffusion layer through the contact hole, the contact resistance will not become very high because the silicon precipitation will not progress to the entire contact portion. Even in semiconductor integrated circuits based on the 2 μm rule, if the diffusion layer to which the metal wiring is connected is an N' diffusion layer and it is formed by phosphorus diffusion, the contact resistance increases due to silicon precipitation, resulting in poor conduction. It has been confirmed that defects are likely to occur.
これはリン拡散によってＮ′拡散層を形成する場合には
、その他の場合（例えば、砒素のイオン打込みによって
Ｎ°拡散層を形成する場合）に比べて半導体基板の表面
に結晶欠陥が生じにくく、したがって、シリコンの単結
晶成長化が進み易いことによる。This is because when an N' diffusion layer is formed by phosphorus diffusion, crystal defects are less likely to occur on the surface of the semiconductor substrate than in other cases (for example, when an N° diffusion layer is formed by arsenic ion implantation). Therefore, silicon single crystal growth tends to progress.
一方、１．３μｍルールの半導体集積回路にあっては、
＃！！縁膜に形成されるコンタクトホールの径つまりコ
ンタクト面積が小さいため、金属配線のコンタクト部全
体にシリコン析出が進行し易く、そのためコンタクト抵
抗の増大が顕著となり、導通不良が生じることが多々あ
った。今後、半導体集積回路の微細化が進むにつれ、そ
の傾向が顕著となる。On the other hand, in semiconductor integrated circuits using the 1.3 μm rule,
#! ! Since the diameter of the contact hole formed in the edge film, that is, the contact area, is small, silicon precipitation tends to progress over the entire contact portion of the metal wiring, resulting in a significant increase in contact resistance, often resulting in poor conduction. In the future, as the miniaturization of semiconductor integrated circuits progresses, this trend will become more noticeable.
そこで、従来、上記のようなシリコン析出による導通不
良を防止するため、拡散層に接続される金属配線の下側
にＭｏ等の金属のシリサイド層からなるバリア層を介在
することが行われてきた。Therefore, in order to prevent the conduction failure caused by silicon precipitation as described above, a barrier layer made of a silicide layer of a metal such as Mo has been interposed below the metal wiring connected to the diffusion layer. .
つまり、このバリア層の介在によって、ＡｎとＳｉとの
合金化反応が抑制され、拡散層へのオーミックコンタク
ト形成が実現できることになる。このような技術につい
ては、例えば、昭和６１年１１月１５日に株式会社培風
館から発行された「超高速ＭＯＳデバイス」第９５頁〜
第９６頁に記載されている。In other words, the presence of this barrier layer suppresses the alloying reaction between An and Si, making it possible to form an ohmic contact with the diffusion layer. Regarding such technology, for example, "Ultra High Speed MOS Device" published by Baifukan Co., Ltd. on November 15, 1985, pages 95--
It is described on page 96.
ところで、従来、上記のように金属配線の下側にバリア
層を形成するにあたっては、全屈配線下側の層間絶縁膜
へのスルーホール形成後、このスルーホール内および層
間絶縁膜上全面にスパッタリングによってＭｏシリサイ
ドを形成し、その後、このＭｏシリサイド上全面に同じ
くスパッタリングによってＡＱ（Ｓｉ含有）を形成し、
ＡＱおよびＭｏシリサイドのパターンニングを行ってい
た。By the way, conventionally, when forming a barrier layer under the metal wiring as described above, after forming a through hole in the interlayer insulating film under the fully bent wiring, sputtering is performed inside the through hole and on the entire surface of the interlayer insulating film. After that, AQ (containing Si) is formed on the entire surface of the Mo silicide by sputtering,
Patterning of AQ and Mo silicide was carried out.
［発明が解決しようとする課題］
ところが、下側にバリア層を介在した金属配線が最終金
属配線である場合、つまり外部接続用の電極引出し部が
形成される金属配線である場合にあっては、電極の剪断
強度および引張り強度の低下が引き起こされた。例えば
、電極としてバンプを形成するものでは、バンプ強度試
験の際にバンプ剥れが生じ易かった。かかる問題は、電
極引出し部をそのままポンディングパッドとして利用す
る場合にも生じる。[Problems to be Solved by the Invention] However, when the metal wiring with a barrier layer interposed below is the final metal wiring, that is, when the metal wiring is the metal wiring in which the electrode extension part for external connection is formed, , which caused a decrease in the shear strength and tensile strength of the electrode. For example, in the case where a bump is formed as an electrode, bump peeling tends to occur during a bump strength test. Such a problem also occurs when the electrode extension portion is used as it is as a bonding pad.
本発明者は、かかる問題を解明するため、種々の実験を
行なったところ下記のことが分かった。In order to solve this problem, the inventor conducted various experiments and found the following.
即ち、最終金属配線の下側に（殊に外部接続用の電極引
出し部下側に）バリア層が設けられているものでは、下
側にバリア層が存在しない金属配線に比べて、その下側
の眉間絶縁膜との接着強度が弱い。したがって、バンプ
を通じて配線に引張り力または剪断力が作用すると、バ
リア層がＭｏ膜に対して容易に剥離されてしまう。この
ような問題は、バリア層がＭｏシリサイド以外の高融点
金属シリサイドで構成されている場合、さらには高融点
金属で構成されている場合にも生じる。In other words, in the case where a barrier layer is provided below the final metal wiring (particularly below the electrode drawer for external connection), compared to the metal wiring without a barrier layer below, the Adhesion strength with the glabella insulating film is weak. Therefore, when tensile force or shear force is applied to the wiring through the bump, the barrier layer is easily peeled off from the Mo film. Such a problem also occurs when the barrier layer is made of a high melting point metal silicide other than Mo silicide, or even when it is made of a high melting point metal.
本発明は、かかる点に鑑みなされたもので、電極の外力
に対する強度を向上させることが可能な半導体装置を提
供することを目的としている。The present invention has been made in view of this point, and an object of the present invention is to provide a semiconductor device that can improve the strength of electrodes against external forces.
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。[Means for Solving the Problems] Representative inventions disclosed in this application will be summarized as follows.
即ち、下側にバリア層が形成されかつ外部接続用の電極
引出し部が形成される金属配線において、上記電極引出
し部の下側部分にはバリア層を設けないようにしたもの
である。That is, in a metal wiring in which a barrier layer is formed on the lower side and an electrode extension part for external connection is formed, the barrier layer is not provided below the electrode extension part.
［作用コ
上記した手段によれば、電極引出し部の下側部分にバリ
ア層を設けないので、核部では金属配線とその下側の層
間絶縁膜とは直接に接触する。したがって、金属配線と
その下側に位置する層間絶縁膜との接着強度が増大する
。その結果、外部接続用の電極に外力が作用した場合で
あっても金属配線が層間絶縁膜から剥がれづらくなり、
外部接続用の電極の外力に対する強度が増し、電極の信
頼性が向上することとなる。[Operation] According to the above-described means, since no barrier layer is provided in the lower part of the electrode lead-out part, the metal wiring and the interlayer insulating film below it are in direct contact in the core part. Therefore, the adhesive strength between the metal wiring and the interlayer insulating film located below the metal wiring increases. As a result, even when an external force is applied to the external connection electrode, the metal wiring becomes difficult to peel off from the interlayer insulation film.
The strength of the electrode for external connection against external force is increased, and the reliability of the electrode is improved.
［実施例］
以下、本発明に係る半導体装置の実施例を図面に基づい
て説明する。[Example] Hereinafter, an example of a semiconductor device according to the present invention will be described based on the drawings.
第１図には実施例の半導体装置の断面構造が示されてい
る。また、第２図にはその平面レイアウトが示されてい
る。FIG. 1 shows a cross-sectional structure of a semiconductor device according to an embodiment. Further, FIG. 2 shows its planar layout.
第１図において符号１は例えばＰ型半専体基板を表わし
ており、この半導体基板１にはフィールド絶縁膜２によ
って他の回路素子と絶縁分離されるようにして例えばＮ
チャネルＭＯ８ＦＥＴが構成されている。つまり、半導
体基板１のフィールド酸化膜２によって区画される領域
にはソース／ドレインを構成するＮ’拡散層３が形成さ
れ、さらにソース／ドレイン間のチャネルとなる領域上
側にはゲート酸化膜４を介してゲート電極５が形成され
ている。また、ゲート電極５の上にはＣＶＤ酸化膜６が
形成され、さらに、このＣＶＤ酸化膜６の上には該ＣＶ
Ｄ酸化膜６と共に層間絶縁膜を構成するＰＳＧ膜７が形
成されている。さらにまた、上記ＰＳＧ膜７の上には金
属配線８が設けられている。この金属配線８の一端は、
上記ＰＳＧ膜７およびＣＶＤ膜６に形成したスルーホー
ル７ａを通して上記拡散層３に接続されており、−方、
その他端には、第２図にも示すように、矩形の電極引出
し部（バンプ付設部もしくはポンディングパッド）８ａ
が形成されている。また、この金属配線８の上には最終
パッシベーション膜９が形成されており、この最終パッ
シベーション膜９に設けたスルーホール９ａからは上記
電極引出し部８ａが外部に露出されるようになっている
。In FIG. 1, reference numeral 1 represents, for example, a P-type semi-dedicated substrate, and this semiconductor substrate 1 is insulated and separated from other circuit elements by a field insulating film 2.
A channel MO8FET is configured. That is, an N' diffusion layer 3 constituting the source/drain is formed in a region defined by the field oxide film 2 of the semiconductor substrate 1, and a gate oxide film 4 is further formed above the region that will become a channel between the source/drain. A gate electrode 5 is formed therebetween. Further, a CVD oxide film 6 is formed on the gate electrode 5, and the CVD oxide film 6 is further formed on the CVD oxide film 6.
A PSG film 7 that constitutes an interlayer insulating film together with the D oxide film 6 is formed. Furthermore, a metal wiring 8 is provided on the PSG film 7. One end of this metal wiring 8 is
It is connected to the diffusion layer 3 through a through hole 7a formed in the PSG film 7 and the CVD film 6, and
At the other end, as shown in FIG.
is formed. Further, a final passivation film 9 is formed on the metal wiring 8, and the electrode extension portion 8a is exposed to the outside through a through hole 9a provided in the final passivation film 9.
ここで、上記金属配線８はＡ Ｑ −Ｓ ｉ合金によっ
て構成されている。そして、この金属配線８の下側には
部分的にバリア層１２が敷設されている。Here, the metal wiring 8 is made of an AQ-S i alloy. A barrier layer 12 is partially laid under the metal wiring 8.
つまり、バリア層１２は上記Ｎ’拡散Ｍ３とのコンタク
ト部およびその周辺部には設けられているが、上記電極
引出し部８ａの下側には設けられてはいない。なお、バ
リア層１２は例えばＭｏ、Ｔａ、Ｔｉ、Ｗなどの高融点
金属またはそのシリサイド層またはＴｉＷ、ＴｉＮなど
の金属から構成されている。In other words, the barrier layer 12 is provided at the contact portion with the N' diffusion M3 and its periphery, but is not provided below the electrode extension portion 8a. The barrier layer 12 is made of a high melting point metal such as Mo, Ta, Ti, or W, or a silicide layer thereof, or a metal such as TiW or TiN.
次に、上記半導体装置の製造方法を説明する。Next, a method for manufacturing the above semiconductor device will be explained.
フィールド酸化膜２が形成された半導体基板１の上にゲ
ート酸化膜４を形成した後ゲート電極５を形成する。こ
のゲート電極５は例えばポリシリコン、高融点金属のシ
リサイドによって構成されている。なお、シリサイドを
用いる場合には一般的にシリサイドとポリシリコンとの
積層構造とされる。その後、ソース／ドレインのＮ’拡
散層３を形成し、ＣＶＤ酸化膜６およびＰＳＧ膜７の形
成を行った後、Ｎ′拡散層３へのコンタクトのためのス
ルーホール７ａを形成する。ここまで終了した状態が第
３図（Ａ）に示されている。A gate oxide film 4 is formed on the semiconductor substrate 1 on which the field oxide film 2 is formed, and then a gate electrode 5 is formed. This gate electrode 5 is made of, for example, polysilicon or silicide of a high melting point metal. Note that when silicide is used, it generally has a stacked structure of silicide and polysilicon. Thereafter, a source/drain N' diffusion layer 3 is formed, a CVD oxide film 6 and a PSG film 7 are formed, and then a through hole 7a for contacting the N' diffusion layer 3 is formed. The state that has been completed up to this point is shown in FIG. 3(A).
次いで、スパッタもしくは蒸着等により上記ＰＳＧ膜７
上全面に例えばＭＯシリサイドからなるバリア層１２を
形成する（第３図（Ｂ）参照）。Next, the PSG film 7 is formed by sputtering or vapor deposition.
A barrier layer 12 made of, for example, MO silicide is formed on the entire upper surface (see FIG. 3(B)).
その後、ホトリソグラフィおよびエツチングによって電
極引出し部８ａに対応する領域のバリア層１２をエツチ
ングする（第３図（Ｃ）参照）。このときのエツチング
としては例えばＦ系またはＣＱ系のガスを用いたプラズ
マエツチングが行われる。続いて、バリア層１２上全面
にスパッタもしくは蒸着によってＡＱ （Ｓｉを含有）
からなる金属配線８を形成しく第３図（Ｄ）参照）、そ
の後、ホトリソグラフィおよびエツチングによって金属
配線８およびバリア層１２のパターンニングを行う（第
３図（Ｅ）参照）。このときのエツチングとしては、例
えばＣＱ系ガスを用いたプラズマエツチングが行われる
。Thereafter, the barrier layer 12 in the region corresponding to the electrode extension portion 8a is etched by photolithography and etching (see FIG. 3(C)). Etching at this time is, for example, plasma etching using F-based or CQ-based gas. Subsequently, AQ (containing Si) is deposited on the entire surface of the barrier layer 12 by sputtering or vapor deposition.
After that, the metal wiring 8 and the barrier layer 12 are patterned by photolithography and etching (see FIG. 3E). Etching at this time is, for example, plasma etching using CQ-based gas.
その後、金属配線８上全面に最終パッシベーション膜９
を形成し、このパッシベーション膜９の電極引出し部８
ａに対応する領域にスルーホール９ａを形成する。そし
て、核部をそのままポンディングパッドとして利用する
か、もしくは核部にバンプを形成する。なお、バンプを
形成する場合には最終パッシベーション膜９を例えばＰ
ＳＧとポリイミド系の樹脂との２層構造とする。After that, a final passivation film 9 is formed on the entire surface of the metal wiring 8.
is formed, and the electrode lead-out portion 8 of this passivation film 9 is formed.
A through hole 9a is formed in a region corresponding to a. Then, the core is used as it is as a bonding pad, or a bump is formed on the core. Note that when forming bumps, the final passivation film 9 is made of, for example, P.
It has a two-layer structure of SG and polyimide resin.
上記のような構造を持つ半導体装置によれば下記のよう
な効果を得ることができる。A semiconductor device having the above structure can provide the following effects.
即ち、上記半導体装置によれば、電極引出し部８ａの下
側にはバリアＭ１２が設けられていないので、核部では
金属配線８とＰＳＧ膜７とが直接接触する。その結果１
両者の接着強度が向上するという作用によって、電極の
外力に対する強度が向上することとなる。That is, according to the semiconductor device described above, since the barrier M12 is not provided below the electrode extension portion 8a, the metal wiring 8 and the PSG film 7 are in direct contact with each other in the core portion. Result 1
The effect of improving the adhesive strength between the two improves the strength of the electrode against external forces.
また一方、例えばＮ’拡散層３とのコンタクト部分では
２層化配線となっているため、シリコン析出などの心配
もない。On the other hand, since the contact portion with, for example, the N' diffusion layer 3 is a two-layer wiring, there is no fear of silicon precipitation.
故に、歩留り・信頼性の高い半導体装置の実現が可能と
なる。Therefore, it is possible to realize a semiconductor device with high yield and reliability.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。Although the invention made by the present inventor has been specifically explained above based on examples, it goes without saying that the present invention is not limited to the above-mentioned examples, and can be modified in various ways without departing from the gist thereof. Nor.
上記においては、一端がＮ’拡散層３に接続されるもの
について説明してきたが、勿論ｐｉ拡散層３に接続され
るものでも良く、さらには、多層配、ｓｍ造の最上層金
属配線またはゲート電極をそのまま配線として用いるも
のにも適用できることは勿論である。In the above explanation, one end is connected to the N' diffusion layer 3, but of course it may be connected to the Pi diffusion layer 3, and furthermore, it is possible to connect the uppermost layer metal wiring or gate of a multilayer structure or an SM structure. Of course, the present invention can also be applied to those in which the electrodes are used as wiring.
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。[Effects of the Invention] The effects obtained by typical inventions disclosed in this application are briefly explained below.
即ち、下側にバリア層が形成されかつ外部接続用の電極
引出し部が形成される金属配線において、上記電極引出
し部下側にはバリア層を設けないようにしたので、核部
では金属配線とその下側の層間絶縁膜との接着強度が増
大する。その結果、外部接続用電極に外力が作用した場
合であっても金属配線が層間絶縁膜から剥がれづらくな
り、外部接続用電極の外力に対する強度が増し、電極の
信頼性が向上することとなる。That is, in a metal wiring in which a barrier layer is formed on the lower side and an electrode extension part for external connection is formed, the barrier layer is not provided below the electrode extension, so that the metal wiring and its The adhesive strength with the lower interlayer insulating film increases. As a result, even when an external force acts on the external connection electrode, the metal wiring becomes difficult to peel off from the interlayer insulating film, the strength of the external connection electrode against external force increases, and the reliability of the electrode improves.
第１図は本発明に係る半導体装置の実施例の縦断面図、
第２図は第１図の半導体装置の平面図。
第３図（Ａ）〜（Ｅ）は第１図の半導体装置の製造工程
を示す縦断面図である。
８・・・・Ａρ配線、１２・・・・バリア層。
第
図
（Ａ）
第
図
（ＤＪ
（Ｅ）FIG. 1 is a longitudinal sectional view of an embodiment of a semiconductor device according to the present invention, and FIG. 2 is a plan view of the semiconductor device of FIG. 1. 3(A) to 3(E) are longitudinal sectional views showing the manufacturing process of the semiconductor device of FIG. 1. 8... Aρ wiring, 12... Barrier layer. Figure (A) Figure (DJ (E)
Claims (1)
層を有する半導体装置において、電極引出し部にはバリ
ア層が設けられていないことを特徴とする半導体装置。 ２、上記バリア層は高融点金属シリサイドからなること
を特徴とする請求項１記載の半導体装置。 ３、上記バリア層は高融点金属からなることを特徴とす
る請求項１記載の半導体装置。[Scope of Claims] 1. A semiconductor device having a metal wiring layer composed of an aluminum layer and a barrier layer, characterized in that the barrier layer is not provided in the electrode extension portion. 2. The semiconductor device according to claim 1, wherein the barrier layer is made of high melting point metal silicide. 3. The semiconductor device according to claim 1, wherein the barrier layer is made of a high melting point metal.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29859988A JPH02143531A (en) | 1988-11-25 | 1988-11-25 | Semiconductor device |
| US07/364,463 US5061985A (en) | 1988-06-13 | 1989-06-12 | Semiconductor integrated circuit device and process for producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29859988A JPH02143531A (en) | 1988-11-25 | 1988-11-25 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02143531A true JPH02143531A (en) | 1990-06-01 |
Family
ID=17861820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29859988A Pending JPH02143531A (en) | 1988-06-13 | 1988-11-25 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02143531A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005019696A (en) * | 2003-06-26 | 2005-01-20 | Seiko Epson Corp | Semiconductor device and method of manufacturing the same |
| US6881669B2 (en) | 2000-05-03 | 2005-04-19 | The United States Of America As Represented By The Secretary Of The Navy | Process for making electronic devices having a monolayer diffusion barrier |
| JP2016174089A (en) * | 2015-03-17 | 2016-09-29 | セイコーエプソン株式会社 | Semiconductor device |
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1988
- 1988-11-25 JP JP29859988A patent/JPH02143531A/en active Pending
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