JP2008306103A - Semiconductor device and method of designing conductive pattern - Google Patents
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Abstract
Description
本発明は、半導体装置及び導電パターン設計方法に関する。特に本発明は、導電パターンにクラックが入ることを抑制できる半導体装置及び導電パターン設計方法に関する。 The present invention relates to a semiconductor device and a conductive pattern design method. In particular, the present invention relates to a semiconductor device and a conductive pattern design method capable of suppressing cracks in a conductive pattern.
図5(A)は、従来の半導体装置が有する導電パターンを説明するための平面図であり、図5(B)は図5(A)のA−A´断面図である。本図に示す導電パターン112,114は最上層の配線層に属しており、最上層の層間絶縁膜110上に形成されている。導電パターン112,114は直線状のパターンであり、互いの端部が接合している。導電パターン112に対する導電パターン114の角度は90°である。また導電パターン112,114上及び層間絶縁膜110上には、パッシベーション膜120が形成されている。パッシベーション膜120は、酸化シリコン膜120bと窒化シリコン膜120aをこの順に積層した構造である(例えば特許文献1参照)。
FIG. 5A is a plan view for explaining a conductive pattern included in a conventional semiconductor device, and FIG. 5B is a cross-sectional view taken along the line AA ′ of FIG. The
パッシベーション膜120は窒化シリコン膜120aを有しているため、パッシベーション膜120から導電パターン112,114に応力が加わる。このため、導電パターン112,114の接合部分にクラック112aが生じることがある。
Since the
上記したように最上層の配線層において、2つの直線状の導電パターンの端部が90°の角度を成すように接合している場合、パッシベーション膜から加わる応力に起因して、接合部分にクラックが生じる場合があった。 As described above, in the uppermost wiring layer, when the ends of the two linear conductive patterns are bonded so as to form an angle of 90 °, the bonded portion is cracked due to the stress applied from the passivation film. May occur.
本発明は上記のような事情を考慮してなされたものであり、その目的は、導電パターンにクラックが入ることを抑制できる半導体装置及び導電パターン設計方法を提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device and a conductive pattern design method capable of suppressing cracks in the conductive pattern.
上記課題を解決するため、本発明に係る半導体装置は、絶縁膜上に設けられた直線状の第1の導電パターンと、
前記絶縁膜上に設けられ、前記第1の導電パターンの端部に、該第1の導電パターンに対して90°を成す向きで接合している直線状の第2の導電パターンと、
前記第1の導電パターンと前記第2の導電パターンの接合部分の内角側に位置する前記絶縁膜上に設けられ、前記第1の導電パターン及び前記第2の導電パターンそれぞれに接続する直角三角形状の補助パターンと、
前記絶縁膜上、前記第1の導電パターン上、及び前記補助パターン上に形成されたパッシベーション膜と、
を具備し、
前記補助パターンは、直角部分を挟む2辺が、それぞれ前記第1の導電パターン及び前記第2の導電パターンに線接触している。
In order to solve the above problems, a semiconductor device according to the present invention includes a linear first conductive pattern provided on an insulating film,
A linear second conductive pattern provided on the insulating film and bonded to an end of the first conductive pattern in an orientation of 90 ° with respect to the first conductive pattern;
A right triangle shape provided on the insulating film located on the inner corner side of the joint portion of the first conductive pattern and the second conductive pattern and connected to the first conductive pattern and the second conductive pattern, respectively. Auxiliary patterns,
A passivation film formed on the insulating film, on the first conductive pattern, and on the auxiliary pattern;
Comprising
In the auxiliary pattern, two sides sandwiching a right angle portion are in line contact with the first conductive pattern and the second conductive pattern, respectively.
この半導体装置によれば、前記第1の導電パターンと前記第2の導電パターンの接合部分の内角側は、前記補助パターンが形成されている。このため、パッシベーション膜から前記接合部分に応力が加わっても応力は分散され、該接合部分にクラックが入ることが抑制される。 According to this semiconductor device, the auxiliary pattern is formed on the inner corner side of the joint portion between the first conductive pattern and the second conductive pattern. For this reason, even if stress is applied to the joint portion from the passivation film, the stress is dispersed, and cracks are suppressed from entering the joint portion.
本発明に係る半導体装置は、絶縁膜上に設けられた直線状の第1の導電パターンと、
前記絶縁膜上に設けられ、前記第1の導電パターンの端部に、該第1の導電パターンに対して90°を成す向きで接合している直線状の第2の導電パターンと、
前記第1の導電パターンと前記第2の導電パターンの接合部分の内角側に位置する前記絶縁膜上に設けられ、前記第1の導電パターン及び前記第2の導電パターンそれぞれに接続している補助パターンと、
前記絶縁膜上、前記第1の導電パターン上、及び前記補助パターン上に形成されたパッシベーション膜と、
を具備し、
前記補助パターンは、
前記第1の導電パターンに線接触しており、一端が前記接合部分の内角の角に位置する第1の辺と、
前記第2の導電パターンに線接触しており、一端が前記接合部分の内角の角に位置する第2の辺と、
前記第1の辺の他端と前記第2の辺の他端を繋ぎ、内側に向けて凹となっている第3の辺とを具備する。
前記第1の辺及び前記第2の辺は長さが互いに略等しいのが好ましい。
A semiconductor device according to the present invention includes a linear first conductive pattern provided on an insulating film,
A linear second conductive pattern provided on the insulating film and bonded to an end of the first conductive pattern in an orientation of 90 ° with respect to the first conductive pattern;
Auxiliary provided on the insulating film located on the inner corner side of the joint portion of the first conductive pattern and the second conductive pattern, and connected to the first conductive pattern and the second conductive pattern, respectively. With patterns,
A passivation film formed on the insulating film, on the first conductive pattern, and on the auxiliary pattern;
Comprising
The auxiliary pattern is
A first side that is in line contact with the first conductive pattern and one end of which is located at an inner corner of the joint portion;
A second side that is in line contact with the second conductive pattern and one end of which is located at an inner corner of the joint portion;
A third side that connects the other end of the first side and the other end of the second side and is concave inward.
The first side and the second side are preferably substantially equal in length.
前記第1の導電パターン及び前記第2の導電パターンは、長さが2μm以上であり、前記補助パターン、前記第1の導電パターン、及び前記第2の導電パターンは厚さが4μm以上である場合、前記パッシベーション膜に起因した応力は基準値より大きくなるため、本発明は特に効果を生じる。 The first conductive pattern and the second conductive pattern have a length of 2 μm or more, and the auxiliary pattern, the first conductive pattern, and the second conductive pattern have a thickness of 4 μm or more. Since the stress resulting from the passivation film is larger than the reference value, the present invention is particularly effective.
本発明に係る導電パターン設計方法は、絶縁膜上の導電パターンを設計する導電パターン設計方法であって、
コンピュータを用いて、直線状の第1の導電パターンと、前記第1の導電パターンの端部に該第1の導電パターンに対して90°を成す向きで接合している直線状の第2の導電パターンとを示すパターンデータを生成する工程と、
前記コンピュータが、前記第1の導電パターンと前記第2の導電パターンの接合部分の内角側に位置し、前記第1の導電パターン及び前記第2の導電パターンそれぞれに接続する直角三角形状の補助パターンを発生させる工程と、
を具備し、
前記補助パターンは、直角部分を挟む2辺が、それぞれ前記第1の導電パターン及び前記第2の導電パターンに線接触している。
The conductive pattern design method according to the present invention is a conductive pattern design method for designing a conductive pattern on an insulating film,
Using a computer, a linear first conductive pattern and a linear second conductive pattern joined to an end of the first conductive pattern at an angle of 90 ° to the first conductive pattern. Generating pattern data indicating a conductive pattern;
An auxiliary pattern in the shape of a right triangle that the computer is located on the inner corner side of the joint portion of the first conductive pattern and the second conductive pattern and is connected to each of the first conductive pattern and the second conductive pattern A step of generating
Comprising
In the auxiliary pattern, two sides sandwiching a right angle portion are in line contact with the first conductive pattern and the second conductive pattern, respectively.
本発明に係る他の導電パターン設計方法は、絶縁膜上の導電パターンを設計する導電パターン設計方法であって、
コンピュータを用いて、直線状の第1の導電パターンと、前記第1の導電パターンの端部に該第1の導電パターンに対して90°を成す向きで接合している直線状の第2の導電パターンとを示すパターンデータを生成する工程と、
前記コンピュータが、前記第1の導電パターンと前記第2の導電パターンの接合部分の内角側に位置し、前記第1の導電パターン及び前記第2の導電パターンそれぞれに接続する直角三角形状の補助パターンを発生させる工程と、
を具備し、
前記補助パターンは、
前記第1の導電パターンに線接触しており、一端が前記接合部分の内角の角に位置する第1の辺と、
前記第2の導電パターンに線接触しており、一端が前記接合部分の内角の角に位置する第1の辺と、
前記第1の辺の他端と前記第2の辺の他端を繋ぎ、内側に向けて凹となっている第3の辺とを具備する。
Another conductive pattern design method according to the present invention is a conductive pattern design method for designing a conductive pattern on an insulating film,
Using a computer, a linear first conductive pattern and a linear second conductive pattern joined to an end of the first conductive pattern at an angle of 90 ° to the first conductive pattern. Generating pattern data indicating a conductive pattern;
An auxiliary pattern in the shape of a right triangle that the computer is located on the inner corner side of the joint portion of the first conductive pattern and the second conductive pattern and is connected to each of the first conductive pattern and the second conductive pattern A step of generating
Comprising
The auxiliary pattern is
A first side that is in line contact with the first conductive pattern and one end of which is located at an inner corner of the joint portion;
A first side that is in line contact with the second conductive pattern and one end of which is located at an inner corner of the joint portion;
A third side that connects the other end of the first side and the other end of the second side and is concave inward.
以下、図面を参照して本発明の実施形態について説明する。図1(A)は、本発明の第1の実施形態に係る半導体装置を説明するための平面図であり、図1(B)は図1(A)のA−A´断面図である。この半導体装置は、最上層の層間絶縁膜10上に、Al合金配線12,14を有する。Al合金配線12,14は直線状の配線であり、互いの端部が接合している。Al合金配線12,14が互いに成す角度は90°である。層間絶縁膜10上、及びAl合金配線12,14上には、保護膜であるパッシベーション膜20が形成されている。パッシベーション膜20は、酸化シリコン膜20b及び窒化シリコン膜20aをこの順に積層した構造である。酸化シリコン膜20bの厚さは例えば1500nm以下であり、窒化シリコン膜20aの厚さは例えば300nm以上1000nm以下である。
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1A is a plan view for explaining a semiconductor device according to the first embodiment of the present invention, and FIG. 1B is a cross-sectional view taken along line AA ′ of FIG. This semiconductor device has
なお、層間絶縁膜10の下方には、半導体基板(図示せず)、及び半導体基板に形成されたトランジスタ(図示せず)が位置している。このトランジスタは、Al合金配線12,14に電気的に接続している。
A semiconductor substrate (not shown) and a transistor (not shown) formed on the semiconductor substrate are located below the
層間絶縁膜10上には、Al合金配線12,14の接合部分の内角側に位置する補助パターン16が形成されている。補助パターン16の平面形状は直角二等辺三角形であり、直角部分を挟む2辺16a,16bが、それぞれAl合金配線12,14に線接触している。
On the
パッシベーション膜20は窒化シリコン膜20aを有しているため、Al合金配線12,14の側壁には、パッシベーション膜20に起因した応力が加わる。Al合金配線12,14は互いに直交する方向に延伸しているため、Al合金配線12,14の接合部分には、接合部分を切り裂く方向の応力が加わる。
Since the
これに対して本実施形態では、上記したようにAl合金配線12,14の接合部分の内角側には、補助パターン16が形成されている。このため、パッシベーション膜20に起因した応力は、補助パターン16とAl合金配線12,14の接合部分16c,16dの2箇所に分散して加わる。従って、従来と比較して、Al合金配線12,14の接合部分にクラックが生じることが抑制される。このような効果は、Al合金配線12,14の長さがそれぞれ2μm以上、かつAl合金配線12,14の厚さが4μm以上の場合に、特に顕著になる。
On the other hand, in this embodiment, as described above, the
このような半導体装置は、以下のようにして形成される。まず、層間絶縁膜10上にAl合金膜をスパッタリング法により形成する。次いで、Al合金膜上にフォトレジスト膜(図示せず)を形成し、レチクルを用いてこのフォトレジスト膜を露光し、その後現像する。これにより、Al合金膜上に位置するレジストパターンが形成される。次いで、このレジストパターンをマスクとしてAl合金膜をエッチングする。これにより、Al合金配線12,14及び補助パターン16が形成される。その後、レジストパターンを除去する。次いで、酸化シリコン膜20b及び窒化シリコン膜20aをこの順に積層する。
Such a semiconductor device is formed as follows. First, an Al alloy film is formed on the
図2は、図1に示したAl合金配線12,14及び補助パターン16のパターン設計方法を説明するためのフローチャートである。まず設計者は、コンピュータを用いて、Al合金配線12,14のパターンを示すパターンデータを生成する(S2)。次いでコンピュータが、Al合金配線12,14が互いに直線状であって端部同士が接合しており、かつ互いが成す角度が90°であることを検出し、かつAl合金配線12,14の長さ及び厚さが基準値以上であることを検出した場合、補助パターン16を示すパターンデータを発生させ、このパターンデータを、Al合金配線12,14を示すパターンデータに合成する(S4)。このため、設計者に要求される労力を少なくすることができる。
FIG. 2 is a flowchart for explaining a pattern design method of the Al alloy wirings 12 and 14 and the
以上、第1の実施形態によれば、Al合金配線12,14の接合部分の内角側には、補助パターン16が形成されている。このため、従来と比較して、Al合金配線12,14の接合部分にクラックが生じることが抑制される。また配線パターンを設計する段階において、コンピュータが補助パターン16に対応するパターンデータを自動で発生させ、Al合金配線12,14に対応するパターンデータに合成する。従って、設計者に要求される労力は小さい。
As described above, according to the first embodiment, the
図3(A)は、第2の実施形態に係る半導体装置の構成を説明するための平面図である。本実施形態に係る半導体装置は、補助パターン16の平面形状を除いて、第1の実施形態と同様の構成である。以下、第1の実施形態と同様の構成については同一の符号を付して、説明を省略する。
FIG. 3A is a plan view for explaining the configuration of the semiconductor device according to the second embodiment. The semiconductor device according to this embodiment has the same configuration as that of the first embodiment except for the planar shape of the
本実施形態において補助パターン16は、第1の実施形態に示した補助パターン16のうち斜辺16eを内側に向けてなだらかに凹にした形状である。他の2つの辺16a,16bは、第1の実施形態と同様に、一端がAl合金配線12,14の接合部分の内角の角に位置している。
本実施形態に係る半導体装置の製造方法、並びにAl合金配線12,14及び補助パターン16のパターン設計方法は、第1の実施形態と同様である。
In the present embodiment, the
The manufacturing method of the semiconductor device according to the present embodiment and the pattern design method of the Al alloy wirings 12 and 14 and the
図3(B)は、本実施形態で用いられるレチクルの開口パターンを説明するための平面図である。本実施形態においてレチクルの開口パターンは、Al合金配線12,14に対応する直線状の開口パターン32,34に、補助パターン16に対応する開口パターン36を合成した形状である。開口パターン36のうち斜辺16eに対応する部分は、階段形状になっている。このようにすると、露光及び現像時に階段形状は略円弧形状になり、図3(A)に示した斜辺16eが形成される。
以上、本実施形態によっても第1の実施形態と同様の効果を得ることができる。
FIG. 3B is a plan view for explaining an opening pattern of a reticle used in the present embodiment. In the present embodiment, the opening pattern of the reticle has a shape in which the
As described above, the present embodiment can provide the same effects as those of the first embodiment.
図4は、第3の実施形態に係る半導体装置の構成を説明するための平面図である。本実施形態に係る半導体装置は、Al合金配線14がコイルとなっている点、Al合金配線14の内周側の端部が、Al合金配線14の一層下の配線層に属するAl合金配線40を介して、Al合金配線14と同一層に位置するAl合金配線18に接続している点を除いて、第1の実施形態に係る半導体装置と同様の構成である。
FIG. 4 is a plan view for explaining the configuration of the semiconductor device according to the third embodiment. In the semiconductor device according to this embodiment, the
Al合金配線18は、コイルであるAl合金配線14の外部に位置している。Al合金配線40とAl合金配線14,18は、層間絶縁膜10に埋め込まれたタングステンプラグ11を介して相互に接続している。以下、第1の実施形態と同様の構成については同一の符号を付し、説明を省略する。
The
本実施形態によっても、第1の実施形態と同様の効果を得ることができる。なお本実施形態において、補助パターン16の形状を第2の実施形態と同様の形状にしても、第1の実施形態と同様の効果を得ることができる。
Also according to this embodiment, the same effect as that of the first embodiment can be obtained. In the present embodiment, even if the
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。 Note that the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention.
10,110…層間絶縁膜、11…タングステンプラグ、12,14,18,40…Al合金配線、16a,16b…辺、16c,16d…接合部分、16e…斜辺、20,120…パッシベーション膜、20a,120a…窒化シリコン膜、20b,120b…酸化シリコン膜、32,34,36…開口パターン、112,114…導電パターン、112a…クラック
DESCRIPTION OF SYMBOLS 10,110 ... Interlayer insulation film, 11 ... Tungsten plug, 12, 14, 18, 40 ... Al alloy wiring, 16a, 16b ... Side, 16c, 16d ... Joint part, 16e ... Oblique side, 20, 120 ... Passivation film,
Claims (6)
前記絶縁膜上に設けられ、前記第1の導電パターンの端部に、該第1の導電パターンに対して90°を成す向きで接合している直線状の第2の導電パターンと、
前記第1の導電パターンと前記第2の導電パターンの接合部分の内角側に位置する前記絶縁膜上に設けられ、前記第1の導電パターン及び前記第2の導電パターンそれぞれに接続する直角三角形状の補助パターンと、
前記絶縁膜上、前記第1の導電パターン上、及び前記補助パターン上に形成されたパッシベーション膜と、
を具備し、
前記補助パターンは、直角部分を挟む2辺が、それぞれ前記第1の導電パターン及び前記第2の導電パターンに線接触している半導体装置。 A linear first conductive pattern provided on the insulating film;
A linear second conductive pattern provided on the insulating film and bonded to an end of the first conductive pattern in an orientation of 90 ° with respect to the first conductive pattern;
A right triangle shape provided on the insulating film located on the inner corner side of the joint portion of the first conductive pattern and the second conductive pattern and connected to the first conductive pattern and the second conductive pattern, respectively. Auxiliary patterns,
A passivation film formed on the insulating film, on the first conductive pattern, and on the auxiliary pattern;
Comprising
The auxiliary pattern is a semiconductor device in which two sides sandwiching a right angle portion are in line contact with the first conductive pattern and the second conductive pattern, respectively.
前記絶縁膜上に設けられ、前記第1の導電パターンの端部に、該第1の導電パターンに対して90°を成す向きで接合している直線状の第2の導電パターンと、
前記第1の導電パターンと前記第2の導電パターンの接合部分の内角側に位置する前記絶縁膜上に設けられ、前記第1の導電パターン及び前記第2の導電パターンそれぞれに接続している補助パターンと、
前記絶縁膜上、前記第1の導電パターン上、及び前記補助パターン上に形成されたパッシベーション膜と、
を具備し、
前記補助パターンは、
前記第1の導電パターンに線接触しており、一端が前記接合部分の内角の角に位置する第1の辺と、
前記第2の導電パターンに線接触しており、一端が前記接合部分の内角の角に位置する第2の辺と、
前記第1の辺の他端と前記第2の辺の他端を繋ぎ、内側に向けて凹となっている第3の辺と、
を具備する半導体装置。 A linear first conductive pattern provided on the insulating film;
A linear second conductive pattern provided on the insulating film and bonded to an end of the first conductive pattern in an orientation of 90 ° with respect to the first conductive pattern;
Auxiliary provided on the insulating film located on the inner corner side of the joint portion of the first conductive pattern and the second conductive pattern, and connected to the first conductive pattern and the second conductive pattern, respectively. With patterns,
A passivation film formed on the insulating film, on the first conductive pattern, and on the auxiliary pattern;
Comprising
The auxiliary pattern is
A first side that is in line contact with the first conductive pattern and one end of which is located at an inner corner of the joint portion;
A second side that is in line contact with the second conductive pattern and one end of which is located at an inner corner of the joint portion;
A third side that connects the other end of the first side and the other end of the second side and is concave toward the inside;
A semiconductor device comprising:
前記補助パターン、前記第1の導電パターン、及び前記第2の導電パターンは厚さが4μm以上である請求項1〜3のいずれか一項に記載の半導体装置。 The first conductive pattern and the second conductive pattern have a length of 2 μm or more,
The semiconductor device according to claim 1, wherein the auxiliary pattern, the first conductive pattern, and the second conductive pattern have a thickness of 4 μm or more.
コンピュータを用いて、直線状の第1の導電パターンと、前記第1の導電パターンの端部に該第1の導電パターンに対して90°を成す向きで接合している直線状の第2の導電パターンとを示すパターンデータを生成する工程と、
前記コンピュータが、前記第1の導電パターンと前記第2の導電パターンの接合部分の内角側に位置し、前記第1の導電パターン及び前記第2の導電パターンそれぞれに接続する直角三角形状の補助パターンを発生させる工程と、
を具備し、
前記補助パターンは、直角部分を挟む2辺が、それぞれ前記第1の導電パターン及び前記第2の導電パターンに線接触している導電パターン設計方法。 A conductive pattern design method for designing a conductive pattern on an insulating film,
Using a computer, a linear first conductive pattern and a linear second conductive pattern joined to an end of the first conductive pattern at an angle of 90 ° to the first conductive pattern. Generating pattern data indicating a conductive pattern;
An auxiliary pattern in the shape of a right triangle that the computer is located on the inner corner side of the joint portion of the first conductive pattern and the second conductive pattern and is connected to each of the first conductive pattern and the second conductive pattern A step of generating
Comprising
The auxiliary pattern is a conductive pattern design method in which two sides sandwiching a right angle portion are in line contact with the first conductive pattern and the second conductive pattern, respectively.
コンピュータを用いて、直線状の第1の導電パターンと、前記第1の導電パターンの端部に該第1の導電パターンに対して90°を成す向きで接合している直線状の第2の導電パターンとを示すパターンデータを生成する工程と、
前記コンピュータが、前記第1の導電パターンと前記第2の導電パターンの接合部分の内角側に位置し、前記第1の導電パターン及び前記第2の導電パターンそれぞれに接続する直角三角形状の補助パターンを発生させる工程と、
を具備し、
前記補助パターンは、
前記第1の導電パターンに線接触しており、一端が前記接合部分の内角の角に位置する第1の辺と、
前記第2の導電パターンに線接触しており、一端が前記接合部分の内角の角に位置する第1の辺と、
前記第1の辺の他端と前記第2の辺の他端を繋ぎ、内側に向けて凹となっている第3の辺と、
を具備する導電パターン設計方法。 A conductive pattern design method for designing a conductive pattern on an insulating film,
Using a computer, a linear first conductive pattern and a linear second conductive pattern joined to an end of the first conductive pattern at an angle of 90 ° to the first conductive pattern. Generating pattern data indicating a conductive pattern;
An auxiliary pattern in the shape of a right triangle that the computer is located on the inner corner side of the joint portion of the first conductive pattern and the second conductive pattern and is connected to each of the first conductive pattern and the second conductive pattern A step of generating
Comprising
The auxiliary pattern is
A first side that is in line contact with the first conductive pattern and one end of which is located at an inner corner of the joint portion;
A first side that is in line contact with the second conductive pattern and one end of which is located at an inner corner of the joint portion;
A third side that connects the other end of the first side and the other end of the second side and is concave toward the inside;
A conductive pattern design method comprising:
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ID=40234522
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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2007
- 2007-06-11 JP JP2007153867A patent/JP2008306103A/en not_active Withdrawn
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