JP6503782B2 - 情報処理装置及びプログラム - Google Patents

Description

本発明は、情報処理装置及びプログラムに関する。

省電力化するモードが搭載された情報処理装置では、当該モード中に、ネットワークから最低限のデータを受信するために、一部のハードウェアを動作させておくことがある（例えば特許文献１，２）。特許文献１には、メインＣＰＵ（Central Processing Unit）と、メインＣＰＵよりも消費電力の小さいサブＣＰＵとを備えた画像形成システムにおいて、省エネルギーモードの場合は、サブＣＰＵに電源を供給する一方でメインＣＰＵへの電源の供給を停止し、外部機器からデータを受信したときは、サブＣＰＵからの指示に応じて、メインＣＰＵ等への電力の供給を再開することが記載されている。特許文献２には、サブＣＰＵが、メインＣＰＵにおいて処理すべきパケットか否かの判定を行うことによって、メインＣＰＵのスリープ状態が不必要に解除されるのを抑制することが記載されている。

特開２００４−５０２９号公報 特開２０１０−１７６２２０号公報

本発明の目的は、省電力化するモードの場合に通信回線からのデータを受信する、情報処理装置に組み込み可能な回路の組み込みの有無によらないで、当該データを受信するための制御を行うことである。

請求項１に係る情報処理装置は、第１モード、及び前記第１モードよりも自情報処理装置の消費電力の量を少なくする第２モードの場合に、通信回線と接続する第１の回路と、少なくとも前記第１モードの場合に、前記通信回線からのデータを受信する第２の回路と、前記第２モードの場合に、前記第２の回路に代わって前記データを受信する、自情報処理装置に組み込み可能な第３の回路が組み込まれているときは、前記第１の回路、前記第３の回路、及び前記第２の回路の順で直列に接続し、前記第３の回路が組み込まれていないときは、前記第１の回路、及び前記第２の回路を直列に接続する接続制御部と、書き込まれたプログラムに従って、自情報処理装置を起動するためのシーケンス制御を行う単一のシーケンサと、前記プログラムを、前記第３の回路が組み込まれているときは、第１のシーケンス制御を行うための第１のプログラムに、前記第３の回路が組み込まれていないときは、前記第１のシーケンス制御と異なる第２のシーケンス制御を行うための第２のプログラムに書き換える書換制御部とを備える。

請求項２に係る情報処理装置は、第１モード、及び前記第１モードよりも自情報処理装置の消費電力の量を少なくする第２モードの場合に、通信回線と接続する第１の回路と、少なくとも前記第１モードの場合に、前記通信回線からのデータを受信する第２の回路と、を備える情報処理装置のコンピュータに、前記第２モードの場合に、前記第２の回路に代わって前記データを受信する、自情報処理装置に組み込み可能な第３の回路が組み込まれているときは、前記第１の回路、前記第３の回路、及び前記第２の回路の順で直列に接続し、前記第３の回路が組み込まれていないときは、前記第１の回路、及び前記第２の回路を直列に接続するステップと、書き込まれたプログラムに従って、自情報処理装置を起動するためのシーケンス制御を行う単一のシーケンサと、前記プログラムを、前記第３の回路が組み込まれているときは、第１のシーケンス制御を行うための第１のプログラムに、前記第３の回路が組み込まれていないときは、前記第１のシーケンス制御と異なる第２のシーケンス制御を行うための第２のプログラムに書き換えるステップとを実行させるためのプログラムである。

請求項１，３に係る発明によれば、省電力化するモードの場合に通信回線からのデータを受信する、情報処理装置に組み込み可能な回路の組み込みの有無によらないで、当該データを受信するための制御を行うことができる。
請求項２に係る発明によれば、省電力化するモードの場合に通信回線からのデータを受信する、情報処理装置に組み込み可能な回路の組み込みの有無によらないで、当該情報処理装置を起動するためのシーケンス制御を、単一のシーケンサによって行うことができる。

本発明の一実施形態に係る情報処理装置のハードウェア構成を示す図。 同実施形態に係る情報処理装置の省電力モード時に動作するハードウェアの説明図。 同実施形態に係る情報処理装置のシーケンス制御を決定する処理を示すフローチャート。

本発明の一実施形態について図面を参照しつつ説明する。
図１は、本実施形態の情報処理装置１のハードウェア構成を示すブロック図である。図１（Ａ）には、回路モジュール９０が組み込まれた場合の、図１（Ｂ）には、回路モジュール９０が組み込まれていない場合のハードウェア構成が示されている。図１及び後で説明する図２では、実線の矢印は信号の流れを意味し、破線の矢印は電力の流れを意味する。

回路モジュール９０は、情報処理装置１が省電力化するモードの場合にデータを受信するための回路をモジュール化した構成で、情報処理装置１に組み込み可能に構成されている。回路モジュール９０の機能については後で説明するが、ここでは、ネットワーク待機応答ＬＳＩ（Large Scale Integration）に相当する機能を実現する。

図１（Ａ），（Ｂ）に示すように、情報処理装置１は、ＰＨＹチップ１０と、メイン制御部２０と、伝送路制御部３０と、シーケンサ４０と、書換制御部５０と、ＡＳＩＣ（Application Specific Integrated Circuit）６０と、メモリ７０と、電源制御部８０とを備える。
ＰＨＹチップ１０は、本発明の第１の回路の一例で、通信回線１００に接続するための回路である。ＰＨＹチップ１０は、ＯＳＩ（Open Systems Interconnection）参照モデルの物理層に関する処理を司る物理層変換部として機能する。ＰＨＹチップ１０は、接続した通信回線１００と電気信号をやり取りし、この電気信号と情報処理装置１内を伝送するデータとを相互に変換する。ＰＨＹチップ１０は、ここでは、ＭＩＩ（Media Independent Interface）に対応している。

通信回線１００は、ここでは、イーサネット（登録商標）の規格に従って通信を行うＬＡＮ（Local Area Network）である。通信回線１００は、例えば、ＴＣＰ（Transmission Control Protocol）／ＩＰ（Internet Protocol）や、ＵＤＰ（User Datagram Protocol）／ＩＰ等の各種のプロトコルに基づいて通信を行う。

メイン制御部２０は、例えばＡＳＳＰ（Application Specific Standard Produce）を用いて構成され、情報処理装置１の全体を制御する制御回路である。この制御には、通信回線１００を介して行われる通信の制御が含まれる。メイン制御部２０は、演算処理装置としてのメインＣＰＵ、ワークメモリとしてのＲＡＭ（Random Access Memory）、及びＲＯＭ（Read Only Memory）を有する。

メイン制御部２０は、更に、ＭＡＣ（Media Access Controller）２１を有する。ＭＡＣ２１は、本発明の第２の回路の一例で、通信回線１００からのデータを受信するための回路である。ＭＡＣ２１は、ＯＳＩ参照モデルのデータリンク層の下位副層に関する処理を司る媒体アクセス制御部（メディアアクセスコントローラ）として機能する。ＭＡＣ２１は、例えば、ＰＨＹチップ１０から受け取ったデジタルデータからパケット単位のデータを特定し、当該データを受信する。ＭＡＣ２１は、ＰＨＹチップ１０と同じく、ＭＩＩに対応している。メイン制御部２０は、ＭＡＣ２１を介して受信したデータを処理して、各種の処理を実行する。

伝送路制御部３０は、本発明の接続制御部の一例で、回路モジュール９０の組み込みの有無に応じて、情報処理装置１内の回路間の接続を制御する。換言すると、伝送路制御部３０は、情報処理装置１内のデータが伝送する伝送路を制御する。回路モジュール９０が組み込まれているか否かは、回路モジュール９０が組み込まれる部位に設けられた接続部（例えばコネクタ。図示略）からの検出信号Ｄ＿ＳＩＧに基づいて検知される。検出信号Ｄ＿ＳＩＧは、回路モジュール９０が組み込まれているときはハイ（Ｈ）レベルとなり、それ以外のとき、即ち回路モジュール９０が組み込まれていないときはロー（Ｌ）レベルとなる信号である。

伝送路制御部３０は、信号線Ｌ１を介してＰＨＹチップ１０と接続され、信号線Ｌ２を介してＭＡＣ２１と接続されている。検出信号Ｄ＿ＳＩＧがＨレベルの場合、伝送路制御部３０は、図１（Ａ）に示すように、信号線Ｌ３，Ｌ４を介して回路モジュール９０（より詳細にはサブＣＰＵ９１）と接続する。このように伝送路制御部３０は、ＰＨＹチップ１０、回路モジュール９０、及びＭＡＣ２１の順で直列に接続した伝送路とする。これにより、回路モジュール９０が、信号線Ｌ３と介してＰＨＹチップ１０と接続され、信号線Ｌ４を介してＭＡＣ２１と接続された、シリアル接続が実現する。これに対し、検出信号Ｄ＿ＳＩＧがＬレベルの場合、伝送路制御部３０は、図１（Ｂ）に示すように、ＰＨＹチップ１０、及びＭＡＣ２１を直列に接続した伝送路とする。
なお、図１には、伝送路制御部３０がスイッチを物理的に切り替える構成が示されているが、ソフトウェア処理等の別の方法によって伝送路が制御されてもよい。

シーケンサ４０は、書き込まれたプログラム（以下「シーケンサプログラム」という。）に従って、情報処理装置１を起動するためのシーケンス制御を行う、単一のシーケンサである。このシーケンス制御は、例えば、情報処理装置１の電源が投入されたときや、再起動時において行われる。シーケンサプログラムは、情報処理装置１内の各ハードウェアの電源のオン／オフの順番やタイミング、リセットを解除する順番やタイミング、及びクロックの供給を開始する順番やタイミングを指定するアルゴリズムが記述されたプログラムである。

書換制御部５０は、シーケンサ４０のシーケンサプログラムを書き換える。書換制御部５０は、シーケンサプログラムを、検出信号Ｄ＿ＳＩＧがＨレベルの場合、第１のシーケンス制御を行うための第１のシーケンサプログラムに、検出信号Ｄ＿ＳＩＧがＬレベルの場合、第１のシーケンス制御と異なる第２のシーケンス制御を行うための第２のシーケンサプログラムに書き換える。回路モジュール９０が組み込まれている場合と、組み込まれていない場合とでは、情報処理装置１内で動作するハードウェアが異なる。この理由により、回路モジュール９０の組み込みの有無によらないで情報処理装置１が正常に起動し得るように、２種類のシーケンス制御（シーケンサプログラム）が用意されている。

ＡＳＩＣ６０は、例えば画像処理を行う回路である。ＡＳＩＣ６０が行う画像処理は、例えばレンダリングであるが、レンダリング以外の画像処理が行われてもよい。メモリ７０は、例えば半導体メモリであり、各種のデータを記憶する。

電源制御部８０は、例えばレギュレータやＦＥＴ（Field effect transistor）を有し、情報処理装置１の各部への電源の供給を制御する。電源制御部８０は、パワー・マネージメントの機能を有し、「通常モード」、及び「省電力モード」の一方に基づいて動作する。電源制御部８０は、情報処理装置１のモードと、検出信号Ｄ＿ＳＩＧとに基づいて、電源の供給を制御する。通常モードは、本発明の第１モードの一例であり、図１（Ａ），（Ｂ）で説明した情報処理装置１の全ての回路に、電源が供給されるモードである。省電力モードは、本発明の第２モードの一例であり、図１（Ａ），（Ｂ）で説明した情報処理装置１の一部の回路への電源の供給を停止して、情報処理装置１における消費電力の量を少なくする（即ち省電力化する）モードである。

図２は、情報処理装置１の省電力モード時に動作するハードウェアを説明する図である。図２（Ａ）には、回路モジュール９０が組み込まれている場合に動作するハードウェアが、図２（Ｂ）には、回路モジュール９０が組み込まれていない場合に動作するハードウェアが示されている。
図２（Ａ），（Ｂ）に示すように、電源制御部８０は、回路モジュール９０の組み込みの有無によらないで、シーケンサ４０、書換制御部５０、ＡＳＩＣ６０、及びメモリ７０への電源の供給を停止又は減じる一方で、ＰＨＹチップ１０、及び伝送路制御部３０への電源を供給する。このため、ＰＨＹチップ１０は、通常モード、及び省電力モードの場合に、通信回線１００に接続する。回路モジュール９０の組み込みの有無で異なる点として、電源制御部８０は、回路モジュール９０が組み込まれているときは、回路モジュール９０へ電源を供給する一方で、メイン制御部２０の全体への電源の供給を停止又は減じる。この場合、ＭＡＣ２１は、データを受信する動作を停止する。電源制御部８０は、回路モジュール９０が組み込まれていないときは、ＭＡＣ２１へ電源を供給する一方で、メイン制御部２０のＭＡＣ２１を除く部分への電源の供給を停止又は減じる。この場合、ＭＡＣ２１は、データを受信する動作を行う。このようにＭＡＣ２１は、通常モードの場合、及び省電力モード時の、回路モジュール９０が組み込まれていない場合に、データを受信する動作を行う。

図１（Ａ）に戻って説明する。
回路モジュール９０は、本発明の第３の回路の一例で、省電力モードの場合に、ＭＡＣ２１に代わって通信回線１００からのデータを受信する。回路モジュール９０は、ＭＡＣ２１よりも動作時の消費電力の量が少なくなるように、設計、製造されている。回路モジュール９０は、サブＣＰＵ９１と、周辺回路９２とを基板上に実装した構成である。サブＣＰＵ９１は、回路モジュール９０を制御する制御回路である。周辺回路９２は、例えばレギュレータやロードスイッチ、論理回路等を備え、サブＣＰＵ９１の動作に必要な制御を行う回路である。回路モジュール９０は、更に、情報処理装置１に対して着脱可能に接続するための接続部（例えばコネクタ）を備える。

省電力モードの場合、サブＣＰＵ９１は、例えばＡＲＰ（Address Resolution Protocol ）要求等の、情報処理装置１への接続の要求に関するデータを受信した場合、通信回線１００に当該受信に対する応答を行う。また、サブＣＰＵ９１は、ＴＣＰやＵＤＰ等の、予め決められたプロトコルに対応したデータを受信した場合、省電力モードから通常モードに移行するように、メイン制御部２０、及び電源制御部８０に指示する。この指示に応じて、情報処理装置１では通常モードに移行するための制御が行われる。
回路モジュール９０が組み込まれていない場合、ＭＡＣ２１が、少なくとも前述したサブＣＰＵ９１の制御を行う。
通常モードの場合、回路モジュール９０は、ＰＨＹチップ１０からのデータをＭＡＣ２１にパスし、ＭＡＣ２１が当該データを受信する。

以上の構成の下、情報処理装置１は、回路モジュール９０の組み込みの有無に応じて、シーケンサ制御を決定する処理を実行する。図３は、情報処理装置１のシーケンス制御を決定する処理を示すフローチャートである。
情報処理装置１を起動する場合、書換制御部５０は、まず、検出信号Ｄ＿ＳＩＧに基づいて、回路モジュール９０の組み込みの有無を判定する（ステップＳ１）。次に、書換制御部５０は、シーケンサ４０からシーケンサバージョンを読み取る（ステップＳ２）。シーケンサバージョンは、シーケンサ４０に現在書き込まれているシーケンサプログラムを示す情報である。シーケンサバージョンは、例えばシーケンサプログラムに内包されている。

次に、書換制御部５０は、読み取ったシーケンサバージョンと、回路モジュール９０の組み込みの有無との関係が正しいか否かを判定する（ステップＳ３）。ここで、回路モジュール９０が組み込まれ、且つシーケンサバージョンが第１のシーケンサプログラムを示していたとする。この場合、書換制御部５０は、ステップＳ３で「ＹＥＳ」と判定し、シーケンサ４０に対して、第１のシーケンサプログラムに従った第１のシーケンス制御により情報処理装置１を起動するよう指示する（ステップＳ４）。シーケンサ４０は、この指示を受け付けて第１のシーケンス制御を行う。

ステップＳ３において、回路モジュール９０が組み込まれ、且つシーケンサバージョンが第２のシーケンサプログラムを示していたとする。この場合、書換制御部５０は、ステップＳ３で「ＮＯ」と判定し、シーケンサ４０のシーケンサプログラムを書き換える（ステップＳ５）。ここでは、書換制御部５０は、第２のシーケンサプログラムから第１のシーケンサプログラムに書き換える。そして、書換制御部５０は、ステップＳ１の処理に戻す。引き続き、書換制御部５０は、ステップＳ１〜Ｓ３の処理ステップを実行する。ここでは、回路モジュール９０が組み込まれ、且つシーケンサバージョンが第１のシーケンサプログラムを示しているから、書換制御部５０は、ステップＳ３で「ＹＥＳ」と判定し、シーケンサ４０に対して、第１のシーケンサプログラムに従った第１のシーケンス制御により情報処理装置１を起動するよう指示する（ステップＳ４）。

ステップＳ３で、回路モジュール９０が組み込まれておらず、且つシーケンサバージョンが第２のシーケンサプログラムを示していた場合、書換制御部５０は、ステップＳ３で「ＹＥＳ」と判定し、シーケンサ４０に対して、第２のシーケンサプログラムに従った第２のシーケンス制御により情報処理装置１を起動するよう指示する（ステップＳ４）。

ステップＳ３で、回路モジュール９０が組み込まれておらず、且つシーケンサバージョンが第１のシーケンサプログラムを示していた場合、書換制御部５０は、ステップＳ３で「ＮＯ」と判定し、シーケンサ４０のシーケンサプログラムを、第１のシーケンサプログラムから第２のシーケンサプログラムに書き換える（ステップＳ５）。そして、書換制御部５０は、ステップＳ１〜Ｓ３の処理ステップを実行した後、シーケンサ４０に対して、第２のシーケンサプログラムに従った第２のシーケンス制御により情報処理装置１を起動するよう指示する（ステップＳ４）。

以上説明した実施形態によれば、情報処理装置１への回路モジュール９０の組み込みの有無に応じて、伝送路制御部３０が伝送路を切り替える制御を行う。これにより、回路モジュール９０の組み込みの有無によらないで、省電力モード中において、情報処理装置１によるデータの受信が可能となる。省電力モードの場合に、情報処理装置１に回路モジュール９０が組み込まれているときは、回路モジュール９０が、ＭＡＣ２１に代わって通信回線１００からのデータを受信する。よって、従来方式のように、省電力モードのときにＭＡＣに電源を供給してデータを受信する場合に比べて、省電力化の効果の向上が期待される。情報処理装置１のユーザが省電力化の効果を重視していなかったり、回路モジュール９０を使用しないことで情報処理装置１の導入コストを低減させたりした場合でも、情報処理装置１は、省電力モードのときにＭＡＣ２１を介して通信回線１００からのデータを受信する。

更に、書換制御部５０は、回路モジュール９０の組み込みの有無に応じて、シーケンサ４０のシーケンサプログラムを書き換える。この書き換えにより、情報処理装置１を起動するためのシーケンス制御が、単一のシーケンサ４０によって行われる。このように、情報処理装置１では、回路モジュール９０が組み込まれている場合と組み込まれていない場合とで、シーケンス制御のためのハードウェアが共通化されている。回路モジュール９０の組み込みの有無に応じてシーケンサを使い分ける構成でも、シーケンス制御を行うこと自体は可能であるが、この場合に比べて情報処理装置１の回路規模が縮小される。

本発明は、上述した実施形態と異なる形態で実施してもよい。また、以下に示す変形例は、各々を組み合わせてもよい。
情報処理装置１は、製品出荷後においてユーザが回路モジュール９０を着脱し得るように構成されてもよいし、製品出荷前又はサービスマンによるメンテナンス時において回路モジュール９０を着脱し得るように構成されてもよい。
情報処理装置１は、画像処理を行う装置に限られず、通信回線１００からデータを受信して機能を有する装置であれば、画像処理を行う装置以外の装置であってもよい。
また、図１で説明した情報処理装置１のハードウェア構成はあくまで一例であり、別のハードウェアが含まれていてもよいし、一部のハードウェアが省略されてもよい。
通信回線１００は、イーサネットの規格に従って通信を行うＬＡＮに限られない。また、通信回線１００は、有線、無線又はこれらを組み合わせた通信回線のいずれであってもよい。

また、メイン制御部２０、伝送路制御部３０、シーケンサ４０、書換制御部５０、ＡＳＩＣ６０、及び電源制御部８０の各機能が、１又は複数のハードウェア回路により実現されてもよいし、コンピュータに同機能を実現させるための１又は複数のプログラムを実行することにより実現されてもよいし、これらの組み合わせにより実現されてもよい。同機能がプログラムを用いて実現される場合、このプログラムは、磁気記録媒体（磁気テープ、磁気ディスク（ＨＤＤ、ＦＤ（Flexible Disk））等）、光記録媒体（光ディスク等）、光磁気記録媒体、半導体メモリ等のコンピュータに読み取り可能な記録媒体に記憶した状態で提供されてもよいし、インターネット等の通信回線を介して配信されてもよい。

１…情報処理装置、１０…ＰＨＹチップ、２０…メイン制御部、２１…ＭＡＣ、３０…伝送路制御部、４０…シーケンサ、５０…書換制御部、６０…ＡＳＩＣ、７０…メモリ、８０…電源制御部、９０…回路モジュール、９１…サブＣＰＵ、９２…周辺回路、１００…通信回線

Claims (2)

1. 第１モード、及び前記第１モードよりも自情報処理装置の消費電力の量を少なくする第２モードの場合に、通信回線と接続する第１の回路と、
   少なくとも前記第１モードの場合に、前記通信回線からのデータを受信する第２の回路と、
   前記第２モードの場合に、前記第２の回路に代わって前記データを受信する、自情報処理装置に組み込み可能な第３の回路が組み込まれているときは、前記第１の回路、前記第３の回路、及び前記第２の回路の順で直列に接続し、
   前記第３の回路が組み込まれていないときは、前記第１の回路、及び前記第２の回路を直列に接続する接続制御部と、
   書き込まれたプログラムに従って、自情報処理装置を起動するためのシーケンス制御を行う単一のシーケンサと、
   前記プログラムを、前記第３の回路が組み込まれているときは、第１のシーケンス制御を行うための第１のプログラムに、前記第３の回路が組み込まれていないときは、前記第１のシーケンス制御と異なる第２のシーケンス制御を行うための第２のプログラムに書き換える書換制御部と
   を備える情報処理装置。
2. 第１モード、及び前記第１モードよりも自情報処理装置の消費電力の量を少なくする第２モードの場合に、通信回線と接続する第１の回路と、
   少なくとも前記第１モードの場合に、前記通信回線からのデータを受信する第２の回路と、
   を備える情報処理装置のコンピュータに、
   前記第２モードの場合に、前記第２の回路に代わって前記データを受信する、自情報処理装置に組み込み可能な第３の回路が組み込まれているときは、前記第１の回路、前記第３の回路、及び前記第２の回路の順で直列に接続し、
   前記第３の回路が組み込まれていないときは、前記第１の回路、及び前記第２の回路を直列に接続するステップと、
   書き込まれたプログラムに従って、自情報処理装置を起動するためのシーケンス制御を行う単一のシーケンサと、
   前記プログラムを、前記第３の回路が組み込まれているときは、第１のシーケンス制御を行うための第１のプログラムに、前記第３の回路が組み込まれていないときは、前記第１のシーケンス制御と異なる第２のシーケンス制御を行うための第２のプログラムに書き換えるステップと
   を実行させるためのプログラム。

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