JP6495983B2

JP6495983B2 - ロスレス定常状態の動作を有する過渡抑制

Info

Publication number: JP6495983B2
Application number: JP2017159271A
Authority: JP
Inventors: ビナヤク，ビカス; ドゥロギ，セルジュ・フランソワ
Original assignee: クアンタンス，インコーポレイテッド
Priority date: 2013-03-13
Filing date: 2017-08-22
Publication date: 2019-04-03
Anticipated expiration: 2034-03-12
Also published as: US20140266128A1; CN105075044A; JP2017228309A; JP6227110B2; WO2014159752A1; EP2973916A4; CN105075044B; JP2016518649A; EP2973916A1; KR20150128704A; US9535441B2; US20170075376A1; US10466730B2; KR102259224B1; HK1213368A1; EP2973916B1

Description

関連出願の相互参照
本出願はＶｉｋａｓＶｉｎａｙａｋとＳｅｒｇｅＦｒａｎｃｏｉｓＤｒｏｇｉとによって２０１３年３月１３日に出願された“ＴｒａｎｓｉｅｎｔＳｕｐｐｒｅｓｓｉｏｎｗｉｔｈＬｏｓｓｌｅｓｓＳｔｅａｄｙＳｔａｔｅＯｐｅｒａｔｉｏｎ（ロスレス定常状態動作を有する過渡抑制）”と題する米国仮特許出願第６１／７８０，１９２号の利益を主張し、その内容は、参照により本明細書中に組み込まれる。

背景
１．技術分野
本明細書に開示された実施形態は、電源に関し、より具体的には電源における過渡負荷電流の管理に関する。

２．関連技術の説明
ノートパソコン、スマートフォン、タブレットなどの現代のモバイルデバイスは、一般的に内部の電子デバイスに電力を供給するために再充電可能なバッテリを含む。バッテリは、多くの場合、携帯機器を小型・軽量化するために、できるだけ小さく保たれる。結果として、これらのバッテリは、限りある容量、負荷に電流を供給するための限りある能力を有する。

電流を供給するためのバッテリの能力は、バッテリの内部抵抗によって定量化される。バッテリがいずれの負荷回路にも接続されない場合には、「開路電圧」と呼ばれる、その端子間に特定の電圧が示されるだろう。負荷回路がバッテリに接続されると、電流は負荷回路を介してバッテリから流れる。この電流の増加により、バッテリの端子間電圧がその開回路電圧より垂下する。大きな内部抵抗のバッテリは、与えられた負荷電流の大きな電圧の垂下を生成する。

これらの負荷電流は、アプリケーション・プロセッサ、デジタル・ベースバンド・プロセッサ、画像プロセッサ、などといった１つのバッテリから動作する複数の回路を含む最新の電子デバイスでは特に大きくなることがある。起動中またはバッテリから大電流の流出は他の過渡状態の下で、電圧がもはや負荷回路の動作を維持するのに足りなくなるまでバッテリの電圧が落ちることがあり、装置全体がリセットされることを引き起こす。

図面の簡単な説明
本明細書に開示される実施形態の教示は、添付の図面とともに以下の詳細な説明を検討されると容易に理解され得る。

負荷過渡抑制回路の第１の実施形態を示す回路図である。負荷過渡抑制回路の動作に関する例の波形を示す波形図である。負荷現象抑制回路の第２の実施形態を示す回路図である。

詳細な説明
図および以下の説明は、一例としてのみさまざまな実施形態に関する。なお、以下の記載から、本明細書に開示される構造および方法の代替的な実施形態が、本明細書に記載される原則から逸脱せずに採用され得る実施可能な代替物として容易に認識されるであろう。

ここで、いくつかの実施形態を詳しく参照し、これらの例が添付の図に示される。なお、可能な限り、図において同様の参照番号が使用され、これらは同様の機能を示し得る。図は、例示目的でのみさまざまな実施形態を図示する。当業者であれば、以下の説明から、本明細書に例示される構造および方法の代替的な実施形態が、本明細書に記載される原則から逸脱せずに採用され得ることを容易に認識されるであろう。

電源は、効率的にバッテリ電圧が落ち込むのを防止し、電荷を蓄積し、過渡事象中に過渡に実質的に等しいが反対量の割合で電荷を放出することによって過渡電圧を抑制する。一実施形態では、蓄積された電荷は、過渡において予想される電荷量の最大値、または、この予想される最大値の所定の範囲内の電荷を有する。説明される電源は、過渡抑制のための従来のアーキテクチャに比べて改善された効率を提供し、これによりバッテリの充電間の時間の長さを増加させ、より優れたユーザエクスペリエンスを作成する。

図１は、バッテリ１１０および電子デバイス１３０に並列に結合された負荷過渡抑制回路１２０の第１の実施形態を示す。バッテリ１１０は、電圧Ｖｏと内部抵抗Ｒ４を生成する電圧源１０２として図１に表わされ、電子デバイス１３０に接続される全体的なバッテリ電圧Ｖｄｄをもたらす。負荷過渡抑制回路１２０は、電圧Ｖｄｄが過渡負荷中に閾値電圧（たとえば、電子デバイス１３０の最小動作電圧）を下回らないことを保証する。

負荷過渡抑制回路１２０は、演算増幅器Ｘ１と、キャパシタＣ３−Ｃ４と、抵抗Ｒ３と、演算増幅器入力回路とを備え、演算増幅器入力回路１４０は、抵抗Ｒ１−Ｒ２と、キャパシタＣ１−Ｃ２と、電圧減算回路１０４とを含む。演算増幅器入力回路１４０は、差動電圧Ｖ＋、Ｖ−を生成し、過渡状態下で正の差動電圧、公称状態下で負の差動電圧を演算増幅器Ｘ１に供給するために提供される。電圧減算回路１０４は、たとえば、電圧減算構成の差動増幅器のような、任意の従来の技術を使用して実施することができる。公称負荷状態中、電圧降下Ｖ１に起因して、演算増幅器Ｘ１の正の入力ノードの電圧Ｖ＋は、負の入力ノードの電圧Ｖ−以下である。このため、演算増幅器Ｘ１の出力は（たとえば、Ｖｏｕｔ＝０Ｖ）の公称状態中にグランドにレールされる。このように、公称状態中に、演算増幅器Ｘ１は、そのバイアス電流以外の任意の他の電流を提供または消費しない。演算増幅器Ｘ１の電源端子は、電源電圧Ｖｃｃを受ける。電源電圧Ｖｃｃは、公称状態下でＶｄｄに近づき、Ｃ４およびＣ３の両方が大よそＶｄｄに充電される。Ｒ４が小さいと仮定すると、Ｖｄｄは大よそＶｏである。

デバイス電流Ｉｏｕｔが急上昇する過渡的状態の下では、電圧Ｖｄｄは、バッテリ１１０の内部抵抗Ｒ４に起因して低下し始めるだろう。これは、演算増幅器Ｘ１の負入力ノードでの電圧Ｖ−および正の入力ノードでのＶ＋を、それぞれＲ_１Ｃ_１およびＲ_２Ｃ_２の時定数に関するそれぞれの割合で降下することを引き起こす。抵抗Ｒ１、Ｒ２およびキャパシタＣ１、Ｃ２の値は、たとえばτ_１＝Ｒ_１Ｃ_１＜＜τ_２＝Ｒ_２Ｃ_２である、ように選択され、ここで、τ_１は、演算増幅器Ｘ１の負の入力ノードに結合された抵抗Ｒ１およびキャパシタＣ１のＲＣ時定数であり、τ_２は、演算増幅器Ｘ１の正の入力ノードに結合された抵抗Ｒ２およびキャパシタＣ２のＲＣ時定数である。時定数の差に起因して、演算増幅器Ｘ１の負の入力ノードでの電圧Ｖ−は、演算増幅器Ｘ１の正の入力ノードの電圧Ｖ＋よりも速く降下し、Ｖ−は、Ｖ＋を下回る。これは、演算増幅器Ｘ１の出力電圧Ｖｏｕｔが、過渡負荷状態中に０Ｖを超えて上昇することを引き起こす。Ｖｄｄはその後、電流がＶｏｕｔを介してキャパシタＣ３を介して流れ始めるにつれて、押し戻される。

演算増幅器Ｘ１からの電流は、演算増幅器Ｘ１の電源電圧Ｖｃｃから到来する。この電流を供給するために、Ｃ４は放電を開始する。抵抗Ｒ３は、Ｃ３から流れる電流がＶｄｄを昇圧し、Ｃ４を充電しないことを保証する。Ｃ３およびＣ４は、両方のキャパシタがおよそＶｏ／２（Ｃ３＝Ｃ４を仮定。）になるまで、出力電圧をＶｄｄに維持し続けるだろう。Ｃ３およびＣ４の値は、過渡期間の終わりまでそれらの両端の電圧がＶｏ／２に到達しないように選択される。過渡期間が終了すると、キャパシタＣ３およびＣ４が徐々に充電して約Ｖｏに戻る。

所望の機能を達成するために、Ｒ３はＲ４よりも概して大きい。Ｒ３が小さすぎると、キャパシタＣ３によって汲み出される電荷は、大部分において抵抗Ｒ３によって消費され得る。Ｒ３がＲ４に比べて大きい場合には、キャパシタＣ３からの電荷のほとんどは装置１３０に流入する。しかし、Ｒ３の値が大きいほど、過渡事象の後にキャパシタＣ４を充電するのにかかる時間は長くなる。したがって、Ｒ３の正確な値は、所望のトレードオフに基づいて決定され得る。

図２は、図１の負荷過渡抑制回路１２０の動作を示す波形例を示す。この例では、バッテリ１１０は、Ｖｏ＝３Ｖの電圧を生成し、過渡的状態の下でＲ４＝０．５オームの内部抵抗を持つ。公称状態下では、電子デバイス１３０は１００ミリアンペアの電流Ｉｏｕｔを流し、その結果Ｖｄｄ＝２．９５Ｖが生じる。時刻ｔ_１において、負荷電流Ｉｏｕｔは５Ａまで急上昇して、Ｖｄｄを降下させ始める。Ｖｄｄの降下は、電圧Ｖ＋が電圧Ｖ−を超えて上昇することを引き起こし、次いでＶｏｕｔの上昇開始をもたらす。Ｖｏｕｔの上昇がＶｄｄを安定化させ、Ｖｄｄがさらに降下するのを防ぐことができる。特に、上昇するＶｏｕｔは過渡状態中（図２の時刻ｔ_１および時刻ｔ_２の間）にキャパシタＣ３を介して電流を増加させる。Ｃ３は、さらに、デバイス１３０に電流を供給し、Ｖｄｄの落ち込みを防ぐために放電する。Ｖｃｃはまた、ｔ_１およびｔ_２の間にＣ４の放電につれて低下する。時刻ｔ２において、過渡期間が終了し、出力電流Ｉｏｕｔが下がり１００ミリアンペアに戻る。これが発生すると、Ｃ３およびＣ４は、再び充電を開始し、これによりＶｏｕｔが降下し、Ｖｃｃが増加して約３Ｖまで戻る。Ｖｏｕｔが約０Ｖに達し、時刻ｔ３でキャパシタＣ３が完全に充電されると、Ｖｄｄは上昇して約３Ｖに戻る。

Ｃ３およびＣ４の合計容量は、過渡電圧Ｖｄｄが与えられたバッテリ電圧用の電子デバイス１３０の最小動作電圧より常に上にあるように選択される。たとえば、上記の例では７００μＦの合計容量（たとえば、Ｃ３＝Ｃ４＝３５０μＦ）は、３Ｖのバッテリに対しＶｄｄが２．７Ｖ以上残っていることを保証する。

図３は、負荷過渡抑制回路３２０の別の実施形態を示す。本実施形態では、抵抗Ｒ３は、過渡事象の検出に基づいて制御されるスイッチＳ１（たとえば、トランジスタ）と置換されるが、それ以外は、図３の実施形態は、図２のものと同様である。一実施形態において、センス回路３２２は、電圧Ｖｄｄまたは電流Ｉｏｕｔをモニタリングすることによって過渡事象を感知する。たとえば、センス回路３２２は、Ｖｄｄが閾値電圧を下回るか、またはＶｄｄの変化率の大きさが閾値速度を超えて下回ったときに、過渡状態を検出する。Ｉｏｕｔがほぼ閾値電流に上昇、またはＩｏｕｔの変化率の大きさが閾値速度を上回るときに、センス回路３２２は、過渡状態を検出してもよい。過渡状態の検出に応答して、センス回路３２２はスイッチＳ１をオフに切り替え、これにより演算増幅器Ｘ１のＶＣＣノードがキャパシタＣ４から電流を引き寄せることをもたらす。センス回路３２２は、過渡状態が終了したことを検知すると、スイッチＳ１がオンに戻されている。スイッチＳ１は公称状態中にオンに留まり、これによりキャパシタＣ４が約Ｖｄｄに戻るまで充電することを可能とする。

本開示を読むと、当業者であれば、負荷過渡抑制回路のためのさらなる追加の代替的な設計を認識するであろう。したがって、特定の実施形態および用途について図示し、説明してきたが、本明細書に記載される実施形態は、本明細書に開示される厳密な構成および構成要素に限定されるものではなく、本開示の趣旨および範囲から逸脱することなく、本明細書に開示される方法および装置の配置、操作および詳細において、当業者に明らかとなるさまざまな改良、変更およびバリエーションがなされ得ることが理解されるべきである。

Claims

負荷過渡抑制回路であって、前記負荷過渡抑制回路は、
電圧源および電子デバイスに結合して、前記電子デバイスに電力を提供するように構成された電源端子と、
過渡負荷状態中に出力電流を提供するために前記電源端子に結合された出力を有する演算増幅器と、
前記演算増幅器のバイアス入力および前記演算増幅器の前記出力に結合されたバイアスキャパシタとを備え、前記バイアスキャパシタは、バイアス電流を前記演算増幅器に提供するために前記過渡負荷状態中に放電し、
前記電源端子を公称負荷状態中に前記演算増幅器の前記バイアス入力に結合し、前記過渡負荷状態中に前記バイアス入力から前記電源端子を切り離すためのスイッチをさらに備える、負荷過渡抑制回路。
前記負荷過渡抑制回路は、
前記演算増幅器の前記出力と前記電源端子との間に結合され、前記過渡負荷状態中に前記電子デバイスへ放電電流を提供して、前記電源端子が閾値電圧を下回る電圧に低下するのを防ぐ出力キャパシタをさらに備える、請求項１に記載の負荷過渡抑制回路。
前記バイアスキャパシタおよび前記出力キャパシタは、前記過渡負荷状態の前記電源端子における予想される最大の電圧降下および予想される前記過渡負荷状態の最大継続時間に基づいて、公称負荷状態中に電荷量を集合的に蓄積するよう構成される、請求項２に記載の負荷過渡抑制回路。
前記負荷過渡抑制回路は、
前記演算増幅器の正の入力端子へ第１の電圧を提供し、前記演算増幅器の負の入力端子へ第２の電圧を提供する演算増幅器入力回路をさらに備え、
公称負荷状態中は前記第２の電圧が前記第１の電圧よりも大きく、前記第２の電圧は、前記過渡負荷状態に応答して前記第１の電圧を下回り、これにより前記過渡負荷状態中に、前記演算増幅器に前記出力電流を提供させる、請求項１に記載の負荷過渡抑制回路。
前記演算増幅器入力回路は、
第１の時定数を有する第１のＲＣ回路を備え、前記第１のＲＣ回路は前記電源端子に結合され、前記第１のＲＣ回路は前記演算増幅器の前記正の端子へ前記第１の電圧を提供し
、前記演算増幅器入力回路は、
第２の時定数を有する第２のＲＣ回路をさらに備え、前記第２のＲＣ回路は前記電源端子に結合され、前記第２のＲＣ回路は前記演算増幅器の前記負の端子へ前記第２の電圧を提供する、請求項４に記載の負荷過渡抑制回路。
前記電源端子および前記演算増幅器の前記バイアス入力の間に結合された抵抗をさらに備える、請求項１に記載の負荷過渡抑制回路。
負荷過渡抑制回路であって、前記負荷過渡抑制回路は、
電圧源および電子デバイスに結合して、前記電子デバイスに電力を提供するように構成された電源端子と、
過渡負荷状態中に出力電流を提供するために前記電源端子に結合された出力を有する演算増幅器と、
前記演算増幅器のバイアス入力および前記演算増幅器の前記出力に結合されたバイアスキャパシタとを備え、前記バイアスキャパシタは、前記過渡負荷状態中に放電してバイアス電流を前記演算増幅器に提供し、
前記電源端子と前記演算増幅器の前記バイアス入力との間に結合され、前記過渡負荷状態中に、前記電源端子から、前記演算増幅器の前記バイアス入力および前記バイアスキャパシタの少なくとも一方へと流れる電流の量を制限する電流制限素子と、
前記電源端子を公称負荷状態中に前記演算増幅器の前記バイアス入力に結合し、前記過渡負荷状態中に前記バイアス入力から前記電源端子を切り離すためのスイッチとをさらに備える、負荷過渡抑制回路。
前記演算増幅器の前記出力と前記電源端子との間に結合され、前記過渡負荷状態中に前記電子デバイスへ放電電流を提供して、前記電源端子が閾値電圧を下回る電圧に低下するのを防ぐ出力キャパシタをさらに備える、請求項７に記載の負荷過渡抑制回路。
前記バイアスキャパシタおよび前記出力キャパシタは、前記過渡負荷状態の前記電源端子における予想される最大の電圧降下および予想される前記過渡負荷状態の最大継続時間に基づいて、公称負荷状態中に電荷量を集合的に蓄積するよう構成される、請求項８に記載の負荷過渡抑制回路。
前記負荷過渡抑制回路は、
前記演算増幅器の正の入力端子へ第１の電圧を提供し、前記演算増幅器の負の入力端子へ第２の電圧を提供する演算増幅器入力回路をさらに備え、
公称負荷状態中は前記第２の電圧が前記第１の電圧よりも大きく、前記第２の電圧は、前記過渡負荷状態に応答して前記第１の電圧を下回り、これにより前記過渡負荷状態中に、前記演算増幅器に前記出力電流を提供させる、請求項７に記載の負荷過渡抑制回路。
前記演算増幅器入力回路は、
第１の時定数を有する第１のＲＣ回路を備え、前記第１のＲＣ回路は前記電源端子に結合され、前記第１のＲＣ回路は前記演算増幅器の前記正の端子へ前記第１の電圧を提供し、前記演算増幅器入力回路は、
第２の時定数を有する第２のＲＣ回路をさらに備え、前記第２のＲＣ回路は前記電源端子に結合され、前記第２のＲＣ回路は前記演算増幅器の前記負の端子へ前記第２の電圧を提供する、請求項１０に記載の負荷過渡抑制回路。
前記電流制限素子は、スイッチである、請求項７に記載の負荷過渡抑制回路。
前記電流制限素子は、抵抗である、請求項７に記載の負荷過渡抑制回路。
電子デバイスに電力を提供するための負荷過渡抑制回路であって、
電圧源および前記電子デバイスに結合して、前記電子デバイスに電力を提供するように構成された電源端子と、
差動入力電圧を受け、前記差動入力電圧が正であることに応答して出力電流を生成するための演算増幅器と、
前記演算増幅器へ前記差動入力電圧を提供するための演算増幅器入力回路とを備え、前記差動入力電圧は過渡負荷状態中に正であり、前記差動入力電圧は公称負荷状態中に負であり、前記負荷過渡抑制回路は、
前記演算増幅器のバイアス入力および前記演算増幅器の前記出力に結合されたバイアスキャパシタとを備え、前記バイアスキャパシタは、前記過渡負荷状態中に前記演算増幅器の前記バイアス入力にバイアス電流を提供して、前記演算増幅器が前記出力電流を提供することを可能にし、
前記電源端子を公称負荷状態中に前記演算増幅器の前記バイアス入力に結合し、前記過渡負荷状態中に前記バイアス入力から前記電源端子を切り離すためのスイッチをさらに備える、負荷過渡抑制回路。
前記演算増幅器の出力と前記電源端子との間に結合され、前記過渡負荷状態中に前記演算増幅器によって生成される前記出力電流に応じて前記電子デバイスへ放電電流を供給する出力キャパシタをさらに備え、前記放電電流は前記電源端子が電圧において閾値電圧を下回るのを防ぐのに足りる、請求項１４に記載の負荷過渡抑制回路。
前記バイアスキャパシタおよび前記出力キャパシタは、前記過渡負荷状態の前記電源端子における予想される最大の電圧降下および予想される前記過渡負荷状態の最大継続時間に基づいて、前記公称負荷状態中に電荷量を集合的に蓄積するよう構成される、請求項１５に記載の負荷過渡抑制回路。
前記演算増幅器入力回路は、前記演算増幅器の正の入力端子へ第１の電圧を提供し、前記演算増幅器の負の入力端子へ第２の電圧を提供することによって、前記演算増幅器に前記差動入力電圧を提供し、前記第２の電圧は前記公称負荷状態中に前記第１の電圧よりも大きく、前記第２の電圧は、前記過渡負荷状態であることに応じて前記第１の電圧を下回る、請求項１４に記載の負荷過渡抑制回路。
前記電源端子および前記演算増幅器の前記バイアス入力の間に結合された抵抗をさらに備える、請求項１４に記載の負荷過渡抑制回路。