JP6469559B2 - 半導体装置 - Google Patents

Description

本明細書は、半導体装置に関する技術を開示する。

窒化物半導体で形成されたヘテロ接合層の表面の一部にｐ型窒化物半導体層を設け、そのｐ型窒化物半導体層の表面にゲート電極が設けられた半導体装置の研究が行われている。この半導体装置は、ゲート電極にオン電圧が印加されていないときは、ｐ型窒化物半導体層から伸びる空乏層により、ヘテロ接合層に形成される２次元電子ガス層（チャネル）が消失する。ゲート電極にオン電圧を印加すると、空乏層が縮小し、２次元電子ガス層が形成され、半導体装置がオンする。この半導体装置は、ノーマリオフを実現することができる。特許文献１は、ｐ型の第１窒化物半導体層とゲート電極の間に、第１窒化物半導体層よりｐ型不純物の濃度が薄い（高抵抗の）第２窒化物半導体層を設けている。特許文献１は、第１窒化物半導体層上に第２窒化物半導体層を設けることにより、半導体装置がオン状態のときに、ゲート電流が流れることを抑制している。

特開２０１５−７０１５１号公報

上記したように、特許文献１は、第１窒化物半導体層上に高抵抗の（不純物濃度が薄い）第２窒化物半導体層を設ける。しかしながら、第２窒化物半導体層に含まれる不純物の濃度を所望する値に調整することは難しい。窒化物半導体で用いられるｐ型不純物（Ｍｇ）は上方向に拡散しやすい。そのため、第１窒化物半導体層の不純物が第２窒化物半導体層に拡散し、第２窒化物半導体層の不純物濃度を濃くする。第２窒化物半導体層の不純物濃度が濃くなる（低抵抗になる）と、ゲート電流を抑制する効果が低下する。本明細書では、ゲート電極が流れることが抑制された半導体装置を実現する技術を提供する。

本明細書で開示する半導体装置は、ヘテロ接合層と、ｐ型窒化物半導体層と、ポリシリコン層と、ゲート電極を備えている。ヘテロ接合層は、バンドギャップが異なる窒化物半導体層が積層されたものである。ｐ型窒化物半導体層は、ヘテロ接合層上の一部に設けられている。ポリシリコン層は、ｐ型窒化物半導体層上に設けられている。ゲート電極は、ポリシリコン層上に設けられている。ポリシリコン層は、不純物を含んでおり、ｐ型窒化物半導体層より高抵抗である。

ｐ型窒化物半導体層上にポリシリコン層を設けても、ｐ型窒化物半導体層内の不純物はポリシリコン層に拡散しない。そのため、ポリシリコン層は、ｐ型窒化物半導体層の影響を受けることなく、不純物濃度を調整することができる。そのため、ポリシリコン層の抵抗が、所望する値より低くなることが抑制できる。上記の半導体装置は、ｐ型窒化物半導体層上に、ｐ型窒化物半導体層より高抵抗のポリシリコン層が設けられている。そのため、上記の半導体装置は、オン状態のときに、ゲート電流が流れることを抑制することができる。

第１実施例の半導体装置の断面図を示す。 半導体装置の製造方法（第１，第２製造方法）の製造工程を示す。 半導体装置の製造方法（第１，第２製造方法）の製造工程を示す。 半導体装置の製造方法（第１製造方法）の製造工程を示す。 半導体装置の製造方法（第２製造方法）の製造工程を示す。 半導体装置の製造方法（第２製造方法）の製造工程を示す。

以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。

本明細書で開示する半導体装置は、ヘテロ接合層と、ｐ型窒化物半導体層と、ポリシリコン層と、ゲート電極を備えている。ヘテロ接合層は、バンドギャップが異なる２種の窒化物半導体層が積層されたものであってよい。具体的には、ヘテロ接合層は、第１窒化物半導体層上に第２窒化物半導体層が設けられたものであってよい。第１窒化物半導体層及び第２窒化物半導体層は、一般式がIn_XAl_YGa_1-X-YN（０≦X≦１，０≦Y≦１，０≦1−X−Y≦１）で示されるものであってよい。第１窒化物半導体層及び第２窒化物半導体層は、ノンドープ（すなわち、ｉ型窒化物半導体）であってよい。第２窒化物半導体層は、第１窒化物半導体層よりもバンドギャップが大きくてよい。ヘテロ接合層は、バッファ層を介して基板上に設けられていてよい。

ｐ型窒化物半導体層は、ヘテロ接合層上の一部に設けられていてよい。ｐ型窒化物半導体層は、一般式がIn_XAl_YGa_1-X-YN（０≦X≦１，０≦Y≦１，０≦1−X−Y≦１）で示されるものであってよい。ｐ型窒化物半導体層は、不純物としてマグネシウム（Ｍｇ）を含んでいてよい。ｐ型窒化物半導体層は、ヘテロ接合面の一部を空乏化するように構成されていてよい。具体的には、ｐ型窒化物半導体層は、ｐ型不純物の濃度が７×１０^１８〜２×１０^１９ｃｍ^−３に調整されていてよい。ｐ型窒化物半導体層の組成は、第２窒化物半導体層と同一であってよい。

ポリシリコン層は、ｐ型窒化物半導体層上に設けられていてよい。ポリシリコン層は、ｐ型窒化物半導体層より高抵抗であってよい。ポリシリコン層は、不純物を１×１０^１４ｃｍ^−３以上１×１０^１７ｃｍ^−３以下含んでいてよい。ポリシリコン層に含まれる不純物は、ｎ型であってもよいし、ｐ型であってもよい。ｎ型不純物としてリン（Ｐ）を用い、ｐ型不純物としてボロン（Ｂ）を用いてよい。

ゲート電極は、ポリシリコン層上に設けられていてよい。ゲート電極は、ポリシリコン層より低抵抗であってよい。すなわち、ポリシリコン層は、ｐ型窒化物半導体層及びゲート電極より高抵抗であってよい。ゲート電極は、金属であってよい。ゲート電極に用いる金属は、ニッケル（Ｎｉ），パラジウム（Ｐｄ），チタン（Ｔｉ），アルミニウム（Ａｌ）等であってよい。ゲート電極は、上記金属が積層されたものであってもよい。ニッケル，パラジウムを用いたゲート電極は、ｐ型窒化物半導体層とオーミック接触していてよい。チタン又はアルミニウムを用いたゲート電極は、ｐ型窒化物半導体層とショットキー接触していてよい。また、ゲート電極は、不純物を含むポリシリコンであってもよい。ポリシリコンのゲート電極は、不純物を１×１０^１９ｃｍ^−３以上含んでいてよい。この場合、ゲート電極に含まれる不純物は、ｎ型であってもよいし、ｐ型であってもよい。ｎ型不純物としてリンを用い、ｐ型不純物としてボロンを用いてよい。

図１を参照し、半導体装置１００について説明する。半導体装置１００は、基板２、バッファ層４、ヘテロ接合層７、ｐ型窒化物半導体層１４、ポリシリコン層１６、ゲート電極１８、ソース電極２０及びドレイン電極１０を備えている。

基板２の材料は、シリコンである。基板２の表面に、窒化アルミニウム（ＡｌＮ）を材料とするバッファ層４が設けられている。バッファ層４の表面に、ヘテロ接合層７が設けられている。ヘテロ接合層７は、第１窒化物半導体層６と第２窒化物半導体層８を備えている。第１窒化物半導体層６が、バッファ層４の表面に設けられている。第１窒化物半導体層６の材料は、窒化ガリウム（ＧａＮ）である。第１窒化物半導体層６は、ノンドープ（ｉ型の窒化物半導体）である。第１窒化物半導体層６の厚みは、０．１μｍ〜０．３μｍに調整されている。第２窒化物半導体層８は、第１窒化物半導体層６の表面に設けられている。第２窒化物半導体層８の材料は、窒化アルミニウムガリウム（ＡｌＧａＮ）である。第２窒化物半導体層８は、ノンドープである。第２窒化物半導体層８の厚みは、１５ｎｍ〜２０ｎｍに調整されている。第２窒化物半導体層８のバンドギャップは、第１窒化物半導体層６のギャップより大きい。第１窒化物半導体層６と第２窒化物半導体層８の接合面２２の近傍に、２次元電子ガス層が形成される。

ｐ型窒化物半導体層１４は、ヘテロ接合層７の表面の一部に設けられている。ｐ型窒化物半導体層１４の材料は、窒化アルミニウムガリウムである。ｐ型窒化物半導体層１４には、ｐ型不純物としてマグネシウム（Ｍｇ）が導入されている。ｐ型窒化物半導体層１４の不純物濃度は７×１０^１８〜２×１０^１９ｃｍ^−３に調整されている。また、ｐ型窒化物半導体層１４の厚みは、７０ｎｍ〜１２０ｎｍに調整されている。なお、ｐ型窒化物半導体層１４の組成は、第２窒化物半導体層８と同一である。

ポリシリコン層１６は、ｐ型窒化物半導体層１４の表面に設けられている。ポリシリコン層には、ｎ型不純物としてリンが導入されている。ポリシリコン層の不純物濃度は、１×１０^１４〜１×１０^１７ｃｍ^−３に調整されている。ポリシリコン層１６不純物濃度は、ｐ型窒化物半導体層１４の不純物濃度より低い。ポリシリコン層１６は、ｐ型窒化物半導体層１４より高抵抗である。ポリシリコン層１６の厚みは、２５０ｎｍ〜４００ｎｍに調整されている。

ゲート電極１８は、ポリシリコン層１６の表面に設けられている。ゲート電極１８の材料は、アルミニウム（Ａｌ）である。ゲート電極１８は、ポリシリコン層１６にオーミック接続されている。ゲート電極１８，ポリシリコン層１６及びｐ型窒化物半導体層１４は、半導体装置１００のゲート部１７を構成している。そのため、ゲート部１７が、ヘテロ接合層７の表面の一部に設けられているということもできる。

なお、ゲート電極１８の材料として、アルミニウムに代えて、チタン，ニッケル，パラジウムを用いることもできる。また、ゲート電極１８として、アルミニウム，チタン，ニッケル，パラジウムの何れかを含む積層体を用いることもできる。あるいは、ゲート電極１８の材料として、ポリシリコンを用いることもできる。この場合、ゲート電極１８として用いられるポリシリコンは、ポリシリコン層１６よりも不純物を濃く含んでいる。例えば、ゲート電極１８の材料としてポリシリコンを用いる場合、ゲート電極１８（ポリシリコン）は、不純物を１×１０^１９ｃｍ^−３以上に調整されている。換言すると、ｐ型窒化物半導体層１４上に高抵抗のポリシリコン層（ポリシリコン層１６）と、低抵抗のポリシリコン層（ゲート電極１８）が積層されている。ゲート電極１８は、ポリシリコン層１６より低抵抗であれば、目的に応じて、種々の材料を選択することができる。

ソース電極２０及びドレイン電極１０は、各々ヘテロ接合層７の表面の一部に設けられいる。ソース電極２０とドレイン電極１０は、ヘテロ接合層７の表面に離反して設けられている。ソース電極２０とドレイン電極１０の間に、ゲート部１７が配置されている。ソース電極２０とドレイン電極１０は、チタンとアルミニウムの積層電極である。ソース電極２０とドレイン電極１０は、ヘテロ接合層７（第２窒化物半導体層８）にオーミック接続されている。ソース電極２０とドレイン電極１０は、パッシベーション膜１２によって、ゲート部１７から絶縁されている。

半導体装置１００は、ノーマリーオフタイプのＨＦＥＴ（Heterostructure Field Effect Transistor）であり、接合面２２の近傍に形成される２次元電子ガス層をチャネルとして利用する。具体的には、ドレイン電極１０に正電圧が印加され、ソース電極２０に接地電圧が印加され、ゲート部１７に正電圧（オン電圧）が印加されると、ソース電極２０から注入された電子が、２次元電子ガス層を通過して、ドレイン電極１０に向けて走行する。

ゲート部１７にオン電圧が印加されてないときは、ｐ型窒化物半導体層１４から接合面２２に向けて空乏層が伸びている。空乏層により、２次元電子ガス層の電子が枯渇し、ソース電極２０からドレイン電極１０に向かう電子の走行が停止する。すなわち、ゲート部１７にオン電圧が印加されていないときは半導体装置１００はオフ状態を維持し、ゲート部１７にオン電圧が印加されるとオン状態に切り替わる。

上記したように、半導体装置１００は、ゲート部１７にオン電圧を印加したときに、オン状態に切り替わる。半導体装置１００では、ゲート電極１８とｐ型窒化物半導体層１４の間に高抵抗のポリシリコン層１６が設けられているので、オン状態のときにゲート電流が流れることを抑制することができる。仮に、ゲート電極１８とｐ型窒化物半導体層１４が直接接している、あるいは、ゲート電極１８とｐ型窒化物半導体層１４の間に低抵抗の層が設けられていると、オン状態のときにゲート電流が流れやすくなってしまう。なお、ポリシリコン層１６には不純物が導入されている。

図２から図４を参照し、半導体装置１００の製造方法（第１製造方法）について説明する。まず、図２に示すように、シリコン基板２の表面にＡｌＮを材料とするバッファ層４を成長させる。その後、ＧａＮを材料とする第１窒化物半導体層６を結晶成長させ、ＡｌＧａＮを材料とする第２窒化物半導体層８を結晶成長させる。第２窒化物半導体層８は、第１窒化物半導体層６が所定の厚みに達した後に原料ガスにＴＭＡ（トリメチルアルミニウム：Ａl（ＣＨ_３）_３）を導入することにより、第１窒化物半導体層６の結晶成長に続いて連続的に結晶成長させることができる。第２窒化物半導体層８が所定の厚みに達した後、原料ガスにＣｐ_２Ｍｇ（シクロペンタジエニルマグネシウム）を導入し、ｐ型窒化物半導体層１４ａを結晶成長させる。ｐ型窒化物半導体層１４ａは、第２窒化物半導体層８の結晶成長に続いて連続的に結晶成長させることができる。なお、第１窒化物半導体層６，第２窒化物半導体層８及びｐ型窒化物半導体層１４ａは、ＭＯＶＰＥ法(metal organic vapor phase epitaxy)を用いて１０００℃で結晶成長させる。

次に、図３に示すように、ｐ型窒化物半導体層１４ａの表面に、ポリシリコン層１６ａを成膜する。ポリシリコン層１６ａを成膜するときに、原料ガスにホスフィン（ＰＨ_３）を導入することにより、リンが導入されたｎ型のポリシリコン層１６ａが形成される。ポリシリコン層１６ａは、ＣＶＤ法（chemical vapor deposition）を用いて６００〜７００℃で成膜される。なお、ポリシリコン層１６ａは、第１窒化物半導体層６，第２窒化物半導体層８及びｐ型窒化物半導体層１４ａとは異なる装置で成膜される。そのため、ｐ型窒化物半導体層１４ａを形成する際に製造装置内に付着したｐ型不純物（マグネシウム）が、ポリシリコン層１６ａを成膜する過程でポリシリコン層１６ａ内に混入することはない。また、ポリシリコン層１６ａは、窒化物半導体（窒化物半導体層６，８，１４ａ）より低温で成膜される。そのため、ポリシリコン層１６ａを成膜するときに、ｐ型窒化物半導体層１４ａに導入されたｐ型不純物がポリシリコン層１６ａ内に混入することはない。

次に、図４に示すように、ポリシリコン層１６ａの表面の一部にエッチングマスク（図示省略）を形成し、エッチングマスクが形成されていない部分のポリシリコン層１６ａ及びｐ型窒化物半導体層１４ａを、第２窒化物半導体層８が露出するまでエッチングする。それにより、図１に示すｐ型窒化物半導体層１４とポリシリコン層１６が完成する。その後、エッチングマスクを除去し、ゲート電極１８，ソース電極２０，ドレイン電極１０及びパッシベーション膜１２を既知の方法で形成することにより、図１に示す半導体装置１００が完成する。

なお、図５及び図６に示すように、ゲート電極１８の材料としてポリシリコンを用いる場合、他の製造方法（第２製造方法）により半導体装置１００を製造することができる。第２製造方法は、図３の工程までは第１製造方法と同一である。第２製造方法では、ポリシリコン層１６ａが所望の厚みに達した後に、ホスフィンの導入量を増加させ、ポリシリコン層１６ａとゲート電極１８ａを連続して成膜する（図５）。その後、図６に示すように、ゲート電極１８ａの表面の一部にエッチングマスク（図示省略）を形成し、エッチングマスクが形成されていない部分のゲート電極１８，ポリシリコン層１６ａ及びｐ型窒化物半導体層１４ａを、第２窒化物半導体層８が露出するまでエッチングする。その後の工程は、第１製造方法と実質的に同一のため説明を省略する。

上記したように、半導体装置１００では、ｐ型窒化物半導体層１４上に、窒化物半導体とは異なる材料のポリシリコン層１６が設けられている。ｐ型窒化物半導体層１４上に材料が異なる層（ポリシリコン層１６）を設けることにより、ゲート電極１８とｐ型窒化物半導体層１４の間の層（ポリシリコン層１６）の不純物濃度を所望する濃度（１×１０^１４〜１×１０^１７ｃｍ^−３）に制御することができる。すなわち、ゲート電極１８とｐ型窒化物半導体層１４の間に、高抵抗の層（ポリシリコン層１６）を確実に設けることができ、半導体装置１００がオン状態のときに、ゲート電流が流れることを抑制することができる。

なお、ｐ型不純物（典型的にマグネシウム）は、上方向に拡散しやすい。そのため、ｐ型窒化物半導体層１４とゲート電極１８の間に別の窒化物半導体層を設ける場合、別の窒化物半導体層内の不純物濃度を所望する濃度に制御することは難しい。換言すると、高抵抗の（不純物濃度が低い）窒化物半導体層をｐ型窒化物半導体層１４とゲート電極１８の間に設けることは困難である。本明細書で開示する技術は、ｐ型窒化物半導体層１４とゲート電極１８の間にポリシリコン層１６を設けることにより、ｐ型窒化物半導体層１４とゲート電極１８の間の層（ポリシリコン層１６）を確実に高抵抗にすることができる。半導体装置１００がオン状態のときに、ゲート電流が流れることを確実に抑制することができる。

上記実施例では、ポリシリコン層１６にｎ型不純物（リン）が導入された半導体装置について説明した。しかしながら、ポリシリコン層１６に導入する不純物は、ｐ型不純物（例えばボロン）であってもよい。この場合、原料ガスに三フッ化ホウ素（ＢＦ３）を導入する。なお、ポリシリコン層１６は、ＣＶＤ法に代えてスパッタ法を用いて形成することもできる。また、ポリシリコン層１６への不純物の導入は、イオン注入法、熱拡散法等を用いて実施することもできる。基板は、シリコン基板に代えて、炭化ケイ素（ＳｉＣ）基板，サファイア基板等であってもよい。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

７：ヘテロ接合層
１４：ｐ型窒化物半導体層
１６：ポリシリコン層
１８：ゲート電極
１００：半導体装置

Claims (4)

1. バンドギャップが異なる窒化物半導体層が積層されたヘテロ接合層と、
   前記ヘテロ接合層上の一部に設けられているｐ型窒化物半導体層と、
   前記ｐ型窒化物半導体層上に設けられているポリシリコン層と、
   前記ポリシリコン層上に設けられているゲート電極と、を備え、
   前記ポリシリコン層は、不純物を含んでおり、前記ｐ型窒化物半導体層より高抵抗である、半導体装置。
2. 前記ポリシリコン層に含まれる不純物の濃度が１×１０^１４ｃｍ^−３以上１×１０^１７ｃｍ^−３以下である請求項１に記載の半導体装置。
3. 前記ゲート電極の材料がポリシリコンであり、
   前記ゲート電極に不純物が１×１０^１９ｃｍ^−３以上含まれている請求項１又は２に記載の半導体装置。
4. 前記ｐ型窒化物半導体層に含まれるｐ型不純物の濃度が７×１０^１８ｃｍ^−３以上２×１０^１９ｃｍ^−３以下である請求項１〜３のいずれか一項に記載の半導体装置。
   

Images