JP6467767B2 - 撮像素子及びカメラ - Google Patents

Description

本発明は、撮像素子及びカメラに関する。

近年、ビデオカメラや静止画用スチルカメラ等の電子カメラが広く一般に普及している。これらの電子カメラには、ＣＣＤ型や増幅型のイメージセンサが多く使用されている。増幅型のイメージセンサには、例えば増幅部に接合型電界効果トランジスタを用いたイメージセンサや、増幅部にＭＯＳトランジスタを用いたＣＭＯＳ型イメージセンサなどが知られている。

イメージセンサは、パッケージ等に組み込まれ、固体撮像装置の状態となされた後に電子カメラに搭載される。固体撮像装置には、イメージセンサの他、ノイズを低減させる部品や、イメージセンサを駆動させるための電子部品等が周辺回路として組み込まれることがある。

イメージセンサには複数の画素が行方向と列方向にマトリクス状に複数配置されており、各画素には入射光の光量に応じて信号電荷を生成する光電変換部が設けられている。増幅型のイメージセンサでは、各画素の光電変換部にて生成され、蓄積された信号電荷を各画素に設けられた増幅部に導き、信号電荷に対応した電気信号を出力する。

イメージセンサに列方向に配置された各画素は、画素列ごとに垂直信号線に接続されている。垂直信号線は、画素列に含まれる各画素から上記電気信号を受け取って水平信号線に出力する。水平信号線に転送された電気信号は、出力アンプを介してイメージセンサの外部に出力される。

画素列ごとに設けられた垂直信号線には、定電流を垂直信号線に供給する画素電流源がそれぞれ設けられる。画素に蓄積されている信号電荷がリセットされると、垂直信号線の電圧がリセット出力レベルとなる。また、各画素に蓄積された電荷がリセットされてから所定の蓄積時間が経過すると、垂直信号線の電圧が各画素に蓄積された信号電荷に対応するレベルとなる。すなわち、垂直信号線の電圧は、リセット出力レベルから画素信号出力レベルまで変動する。この変動によってイメージセンサは、画像情報を得ている。画素電流源は、画素のソースフォロアアンプの負荷として動作し、垂直信号線の電圧がリセット出力レベルまたは画素信号出力レベルに達するまでの時間を大幅に短縮させる。特許文献１では、画素電流源としてＭＯＳトランジスタが用いられている。

特開平８−１８８６６号公報

画素電流源の周囲には、多々の配線が配置される。これらの配線にノイズが含まれると、画素電流源に供給する電圧も変動する場合がある。特許文献１のように、画素電流源にＭＯＳトランジスタを用いた固体撮像装置では、ノイズによりそのＭＯＳトランジスタのゲート電圧が変動して、画像に横筋状のランダムノイズが現れることがある。

本発明の第１の態様による撮像素子は、光を光電変換して電荷を生成する複数の光電変換部と、複数の前記光電変換部で生成された電荷に基づく信号をそれぞれ出力する複数の信号線と、ソースが接地され、ドレインが前記信号線と接続された、ベリッドチャネル型のＭＯＳトランジスタである第１ＭＯＳトランジスタを有し、複数の前記信号線のそれぞれに電流を供給する複数の電流源と、ソースが接地され、ドレインが前記第１ＭＯＳトランジスタのゲートと接続された、ベリッドチャネル型のＭＯＳトランジスタである第２ＭＯＳトランジスタと、ソースが電源電圧と接続され、ドレインが前記第２ＭＯＳトランジスタのドレインと接続された第３ＭＯＳトランジスタとを有し、前記第１ＭＯＳトランジスタのゲートに電圧を供給する電流源制御回路と、を備え、前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタの少なくとも一方のゲートは、ゲート幅に対するゲート長の比率が１．０以上であり、前記電流源制御回路は、配線と複数の容量とを介して、複数の前記電流源のそれぞれの前記第１ＭＯＳトランジスタのゲートに電圧を供給する。

本発明の第２の態様による撮像素子は、入射した光を光電変換する画素と、前記画素から信号を出力する信号線と、ソースが接地され、ドレインが前記信号線と接続された第１ＭＯＳトランジスタを有し、前記信号線に所定電流を供給する電流源と、ソースが接地され、ドレインが前記第１ＭＯＳトランジスタのゲートと接続された第２ＭＯＳトランジスタと、ソースが電源電圧と接続され、ドレインが前記第２ＭＯＳトランジスタのドレインと接続された第３ＭＯＳトランジスタとを有し、前記第１ＭＯＳトランジスタのゲートに所定電圧を供給する電流源制御回路と、を備え、前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタの少なくとも一方のゲートは、ゲート幅に対するゲート長の比率が１．０以上である。

本発明の第３の態様によるカメラは、第１または第２の態様による撮像素子を備える。

本発明によれば、画像に現れる横筋ノイズを低減することができる。

本発明の一実施の形態に係る電子カメラを示す概略ブロック図である。 本発明の一実施の形態に係る固体撮像装置におけるイメージセンサの等価回路図である。 本発明の一実施の形態に係る固体撮像装置における画素の等価回路図である。 本発明の一実施の形態に係る固体撮像装置の構成を示す等価回路図である。 （ａ）ベリッドチャネル型のＮＭＯＳトランジスタの断面図である。（ｂ）ノーマル型のＮＭＯＳトランジスタの断面図である。 ＮＭＯＳトランジスタの種類と相互コンダクタンスｇｍとの関係に関するシミュレーション結果を示すグラフである。 横筋ノイズの実測値を示すグラフである。 本発明の第２の実施の形態に係る固体撮像装置に画素電流源として用いるＮＭＯＳトランジスタのレイアウトを示す概略図である。 ＮＭＯＳトランジスタのゲートアスペクト比Ｌ／Ｗと相互コンダクタンスｇｍとの関係に関するシミュレーション結果を示すグラフである。 ＮＭＯＳトランジスタのゲートアスペクト比Ｌ／Ｗと横筋ノイズとの関係に関するシミュレーション結果を示すグラフである。 本発明の第３の実施の形態に係る固体撮像装置の構成を示す等価回路図である。 横筋ノイズの実測値を示すグラフである。 本発明の第３の実施の形態に係る固体撮像装置の構成を示す等価回路図である。 本発明の第３の実施の形態に係る固体撮像装置のレイアウトを示す概略図である。 本発明の第３の実施の形態に係る固体撮像装置の変形例の構成を示す等価回路図である。 画素の等価回路図である。

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る電子カメラ１を示す概略ブロック図である。電子カメラ１には撮影レンズ２が装着される。この撮影レンズ２は、レンズ制御部２ａによってフォーカスや絞りが駆動される。この撮影レンズ２の結像面には、固体撮像装置３の構成の一つであるイメージセンサ３０の撮像面が配置される。

固体撮像装置３は、撮像制御部４から出力される制御信号に基づく駆動により画像信号を出力する。固体撮像装置３から出力される画像信号は、信号処理部５およびＡ／Ｄ変換部６にて処理された後、メモリ７に一旦蓄積される。

メモリ７は、バス８に接続される。バス８には、メモリ７の他、レンズ制御部２ａ、撮像制御部４、マイクロプロセッサ９、焦点演算部１０、記録部１１、画像圧縮部１２、画像処理部１３なども接続される。

撮像制御部４は、タイミングジェネレータ等で構成され、固体撮像装置３の各部に制御信号等を供給する。マイクロプロセッサ９には、レリーズ釦などの操作部９ａが接続される。また、上記の記録部１１には記録媒体１１ａが着脱自在に装着される。

図２は、イメージセンサ３０の構成の一部を示す等価回路図である。イメージセンサ３０は、シリコン基板で形成されており、ＣＭＯＳ型のイメージセンサとして構成されている。イメージセンサ３０は、入射光量に対応する電気信号を出力する複数の画素２０と、画素２０から信号を出力するための周辺回路とを有している。複数の画素２０は、イメージセンサ３０の画素領域３１に二次元状に配置される。

図２には、画素２０から信号を出力するための周辺回路として、垂直走査回路２１と、水平走査回路２２と、これらと接続されている駆動信号線２３および２４と、画素列ごとに複数の画素２０と接続され、各画素２０からの電気信号を受け取る垂直信号線２５と、垂直信号線２５ごとに設けられ垂直信号線２５に一定電流を供給する画素電流源２６と、垂直信号線２５ごとに設けられる相関二重サンプリング回路（ＣＤＳ）２７と、相関二重サンプリング回路２７から出力される信号を受け取る水平信号線２８と、出力アンプ２９とが図示されている。なお、図２では、画素電流源２６は、簡略化された記号で示されているが、詳細を後述する。

垂直走査回路２１および水平走査回路２２は、図１に示した撮像制御部４からの制御信号に基づいて駆動信号を出力する。各画素２０は、垂直走査回路２１から出力される駆動信号を所定の駆動信号線２３から受け取って駆動され、入射光に対応する信号を垂直信号線２５に出力する。なお、垂直走査回路２１から出力される駆動信号は複数あり、それに伴い駆動信号線２３も複数ある。

画素２０から垂直信号線２５に出力された信号は、相関二重サンプリング回路２７にて所定のノイズ除去が施される。そして、水平走査回路２２から駆動信号が駆動信号線２４を介して出力され、ノイズが除去された信号は水平信号線２８及び出力アンプ２９を介して外部に出力される。

図３は、画素２０の等価回路図である。画素２０は、図３に示すように、フォトダイオードＰＤと、フローティングディフュージョンＦＤと、転送トランジスタＴａと、ソースフォロアの増幅トランジスタＴｂと、リセットトランジスタＴｃと、選択トランジスタＴｄとを有している。

転送トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｃ、および選択トランジスタＴｄは、ＮチャネルＭＯＳトランジスタで構成されている。各トランジスタは、そのゲートがＨレベル（ハイレベル）になるとオン状態となり、そのゲートがＬレベル（ローレベル）になるとオフ状態となる。なお、ＶＤＤは電源である。

フォトダイオードＰＤは、入射光量に応じた電荷を生成し蓄積する。転送トランジスタＴａがオン状態となると、フォトダイオードＰＤに蓄積された電荷は、フローティングディフュージョンＦＤに転送される。

フローティングディフュージョンＦＤは、転送トランジスタＴａを介して転送された電荷を電圧に変換する。その電圧は、増幅トランジスタＴｂのゲートに印加される。増幅トランジスタＴｂは、その電圧に応じた電気信号を生成し出力する。

転送トランジスタＴａは、そのゲートに入力される駆動信号φＴＧによってオン・オフされる。駆動信号φＴＧは、図２に示した垂直走査回路２１から出力され駆動信号線２３を介して転送トランジスタＴａのゲートに印加される。

選択トランジスタＴｄは、オン状態とされることによって画素２０と垂直信号線２５とを電気的に接続状態にする。そして、選択トランジスタＴｄは、増幅トランジスタＴｂにて生成された電気信号を垂直信号線２５に出力させる。選択トランジスタＴｄは、そのゲートに入力される駆動信号φＳによってオン・オフされる。駆動信号φＳは、図２に示した垂直走査回路２１から出力され駆動信号線２３を介して選択トランジスタＴｄのゲートに印加される。

リセットトランジスタＴｃは、オン状態とされることによってフローティングディフュージョンＦＤや増幅トランジスタＴｂのゲートに転送された電荷を排出し、リセット状態にする。リセットトランジスタＴｃは、そのゲートに入力される駆動信号φＦＤＲによってオン・オフされる。駆動信号φＦＤＲは、垂直走査回路２１から出力され駆動信号線２３を介してリセットトランジスタＴｃのゲートに印加される。

転送トランジスタＴａのゲートは、画素領域３１の行方向で並列接続される。リセットトランジスタＴｃおよび選択トランジスタＴｄの各ゲートも同様に行方向でそれぞれ並列接続される。そして、行方向の画素２０は同時に駆動される。したがって、行方向に配置される画素２０は、対応する垂直信号線２５に同時に電気信号を出力する。

図４は、本発明の第１の実施の形態による固体撮像装置３の概略構成を示す等価回路図である。固体撮像装置３は、イメージセンサ３０と左側容量性素子５０とを備える。

画素電流源２６は、ベリッドチャネル型（埋め込みチャネル型）のＮＭＯＳトランジスタで構成される。画素電流源２６の各々は、当該画素電流源２６が設けられている垂直信号線２５にドレインがに接続され、ソースが接地され、同一の供給配線３６にゲートが並列接続されている。

画素電流源制御回路３２は、画素電流源２６を構成するＮＭＯＳトランジスタの閾電圧以上の所定の電圧ＶＧを供給配線３６を介して画素電流源２６のゲートに供給する。画素電流源２６は、電圧ＶＧが供給されると、電圧ＶＧに対応する一定の電流を垂直信号線２５に流す。

画素電流源制御回路３２は、ＰＭＯＳトランジスタ３３と、抵抗素子３４と、ＮＭＯＳトランジスタ３５とを有する。ＰＭＯＳトランジスタ３３は、ソースが電源電圧ＶＤＤと接続され、ドレインが抵抗素子３４と接続され、ゲートには駆動信号φｓｔｂｙが印加される。駆動信号φｓｔｂｙは、露光時間が所定時間以上（たとえば、１／４秒以上）となる長時間露光時など、垂直信号線２５に一定の電流を流す必要がない場合にハイレベルとなる。駆動信号φｓｔｂｙがハイレベルとなると、ＰＭＯＳトランジスタ３３がオフ状態となり、ＮＭＯＳトランジスタ３５から供給される電流が止まり、画素電流源２６へ供給される電流も止まる。画素電流源２６をオフにすることにより消費電力を低減することができると共に、発熱を抑えることにより画素２０の暗電流による画像出力レベルの浮き上がりを抑えることもできる。

ＮＭＯＳトランジスタ３５は、ドレインが抵抗素子３４および自身のゲートと接続され、ソースが接地されている。ＮＭＯＳトランジスタ３５は、画素電流源２６のＮＭＯＳトランジスタと同様にベリッドチャネル型（埋め込みチャネル型）であって、画素電流源２６の各々と共にカレントミラー回路を構成する。すなわち、画素電流源２６には、画素電流源制御回路３２のＮＭＯＳトランジスタ３５を流れる電流を基準として、画素電流源制御回路３２のＮＭＯＳトランジスタ３５と画素電流源２６のＮＭＯＳトランジスタとのカレントミラー比で決まる電流が流れる。

画素電流源２６のＮＭＯＳトランジスタのドレイン―ソース間を流れる電流Ｉｄは、画素電流源制御回路３２から供給配線３６を介して供給される電圧ＶＧによって変化する。たとえば、画素電流源２６の周囲の配線にノイズが含まれた場合、そのノイズの影響により電圧ＶＧがΔＶＧだけ変動することがある。画素電流源２６の各々に供給される電圧ＶＧがΔＶＧだけ変動すると、画素電流源２６の各々に流れる電流ＩｄがΔＩｄ＝ｇｍ・ΔＶＧだけ変動する。ここで、ｇｍは、画素電流源２６を構成するＮＭＯＳトランジスタの相互コンダクタンスである。各画素電流源２６における電流Ｉｄの変動は、垂直信号線２５に出力される出力信号の変動となるため、画像に横筋状のランダムノイズとして現れる。

左側容量性素子５０は、一方の電極５０ａがイメージセンサ３０の供給配線３６と電気的に接続され、他方の電極５０ｂが接地されている。より具体的には、左側容量性素子５０の電極５０ａは、すべての画素電流源２６よりも画素電流源制御回路３２に近い供給配線３６上の接点３９に電気的に接続されている。左側容量性素子５０は、供給配線３６から画素電流源２６へ供給される電圧ＶＧからＡＣ成分のノイズを除去する。これによって、電流Ｉｄの変動が低減され、画像に現れる横筋状のランダムノイズが低減される。左側容量性素子５０の容量値は、後述するように、電子カメラ１のシャッタタイムラグと、画素電流源制御回路３２が左側容量性素子５０に供給する電流と、画素電流源２６へ供給される電圧ＶＧとに基づいて設計段階に定められる。なお、左側容量性素子５０は、たとえば０．５μＦ程度の容量値が大きな素子が用いられる。すなわち、左側容量性素子５０には、電極面積が大きい素子が用いられる。イメージセンサ３０のチップ面積を増大させないため、左側容量性素子５０は、イメージセンサ３０の外部に設けられる。

本発明の第１の実施の形態では、画素電流源２６をベリッドチャネル型のＮＭＯＳトランジスタで構成することにより、画像に現れる横筋状のランダムノイズをさらに低減する。

図５（ａ）は、ベリッドチャネル型のＮＭＯＳトランジスタ７０の断面を模式的に表した図である。図５（ｂ）は、ベリッドチャネル型でないＮＭＯＳトランジスタ７５の断面を模式的に表した図である。以降、図５（ｂ）に示すようなベリッドチャネル型でないＮＭＯＳトランジスタ７５のことを、ノーマル型のＮＭＯＳトランジスタ７５と呼ぶ。

ベリッドチャネル型のＮＭＯＳトランジスタ７０は、ゲート酸化膜７１の下に予めｎ−層７２が形成される点がノーマル型のＮＭＯＳトランジスタ７５と異なる。ベリッドチャネル型のＮＭＯＳトランジスタ７０では、このようなｎ−層７２をベリッドチャネルとして予め形成することにより、電流を流すチャネルの中心が半導体表面から少し内部に入ったところに形成される。イメージセンサ３０は、画素電流源２６がベリッドチャネル型のＮＭＯＳトランジスタ７０であるため、画素電流源２６に流れる電流Ｉｄがシリコン半導体とゲート酸化膜７１との界面から流入するランダムノイズ成分の影響を受けにくくなる。

また、ベリッドチャネル型のＮＭＯＳトランジスタ７０は、ノーマル型のＮＭＯＳトランジスタ７５よりも相互コンダクタンスｇｍが低い。そこで、ベリッドチャネル型のＮＭＯＳトランジスタ７０を画素電流源２６に用いることにより、電流Ｉｄの変動ΔＩｄ＝ｇｍ・ΔＶＧを低減することができ、画像に現れる横筋状のランダムノイズを低減することができる。

図６（ａ）は、ノーマル型のＮＭＯＳトランジスタ７５とベリッドチャネル型のＮＭＯＳトランジスタ７０の相互コンダクタンスｇｍを図６（ｂ）に示す条件でシミュレーションした結果である。なお、図６（ｂ）中のＰ型表面層とは、トランジスタの閾値制御のためのものであり、周知の技術である。図６（ａ）には、ノーマル型のＮＭＯＳトランジスタ７５の相互コンダクタンスｇｍが３４．２μＳ、ベリッドチャネル型のＮＭＯＳトランジスタ７０の相互コンダクタンスｇｍが２８．６μＳという結果が示されている。すなわち、図６（ｂ）に示す条件では、ベリッドチャネル型のＮＭＯＳトランジスタ７０の相互コンダクタンスｇｍは、ノーマル型のＮＭＯＳトランジスタ７５の相互コンダクタンスｇｍよりも５．６μＳだけ小さくなる。したがって、図６（ｂ）に示す条件では、ノーマル型のＮＭＯＳトランジスタ７５をベリッドチャネル型のＮＭＯＳトランジスタ７０に変更することにより、電流Ｉｄの変動を５．６μＳ×ΔＶＧだけ低減することができる。

図７は、ノーマル型のＮＭＯＳトランジスタ７５を画素電流源２６として用いた場合と、ベリッドチャネル型のＮＭＯＳトランジスタ７０を画素電流源２６として用いた場合における横筋ノイズの実測値を示すグラフである。

図７において、ラベル「左端」が付された実測値は、画素電流源制御回路３２に最も近い画素電流源２６が接続されている画素列に現れる横筋ノイズの実測値を表す。換言すると、接点３９に最も近い画素電流源２６が接続されている画素列で観測される横筋ノイズを表す。ラベル「右端」が付された実測値は、画素電流源制御回路３２から最も遠い画素電流源２６が接続されている画素列に現れる横筋ノイズを表す。ラベル「中央」が付された実測値は、画素電流源制御回路３２に最も近い画素電流源２６と画素電流源制御回路３２から最も遠い画素電流源２６との中間に位置する画素電流源２６が接続されている画素列に現れる横筋ノイズを表す。

図７では、ベリッドチャネル型のＮＭＯＳトランジスタ７０を用いた方がノーマル型のＮＭＯＳトランジスタ７５よりも横筋ノイズが１．５ｄＢ〜２．２ｄＢ小さい。このことから、ベリッドチャネル型のＮＭＯＳトランジスタ７０を用いることにより、画像に現れる横筋状のランダムノイズを低減することができることがわかる。

さらに、画素電流源２６をベリッドチャネル型のＮＭＯＳトランジスタ７０にすることにより、以下の理由により、画素電流源２６がノーマル型のＮＭＯＳトランジスタ７５であるときよりも左側容量性素子５０の容量値を大きく設定することができるようになり、画像に現れる横筋状のランダムノイズをさらに低減することができるようになる。

イメージセンサ３０が起動される前、左側容量性素子５０は、一方の電極５０ａに電圧が印加されていないため、放電され、実質的に接地された状態となっている。また、他方の電極５０ｂは、前述したように接地されている。イメージセンサ３０が起動されると、供給配線３６に供給される電圧ＶＧが０Ｖから所定電圧まで増加して、電極５０ａと電極５０ｂとの間に電圧差が生じる。左側容量性素子５０は、この電圧差に応じた電荷量だけ充電される。左側容量性素子５０に電荷が充電されている間、供給配線３６の電圧が０Ｖから所定電圧まで変動することになり、変動中は正しい画素電流が垂直信号線２５に流れないため、正常な画像の読み出しができない。そのため、電子カメラ１にはシャッタタイムラグが発生する。

左側容量性素子５０の充電が完了すると、画素電流源２６が安定化して、初めて正常に画像の読み込みを行うことが出来るようになる。電子カメラ１のシャッタタイムラグは、画素電流源２６の安定化に要する時間よりも長くする必要がある。シャッタタイムラグが許される時間は、電子カメラ１によって異なるが、約４０ｍｓｅｃ以内と言われている。電子カメラ１は、そのシャッタタイムラグの間にカメラ全体の電源立ち上げやシステムの初期化などを行う必要もあるため、シャッタタイムラグの時間のうち実際に画素電流源２６の安定に用いることが許される時間は、例えば約８ｍｓｅｃ以内である。

たとえば、左側容量性素子５０の容量値が０．５μＦ、画素電流源制御回路３２のＮＭＯＳトランジスタ３５と画素電流源２６のＮＭＯＳトランジスタとのカレントミラー比が２０：１、画素電流源２６に流す電流が５μＡのとき、画素電流源制御回路３２のＮＭＯＳトランジスタ３５から左側容量性素子５０へ、およそ５μＡ×２０＝０．１ｍＡの電流が供給される。この電流により左側容量性素子５０の充電が完了するまでの間の時間ｔは、概算でｔ＝０．５μＦ×ＶＧ／０．１ｍＡ＝５．０×ＶＧ〔ｍｓｅｃ〕となる。

一般にベリッドチャネル型のＮＭＯＳトランジスタ７０は、ノーマル型のＮＭＯＳトランジスタ７５よりも閾電圧が低い。ノーマル型のＮＭＯＳトランジスタ７５の閾電圧が例えば１．１Ｖであるのに対し、ベリッドチャネル型のＮＭＯＳトランジスタ７０の閾電圧は、ｎ−層７２における不純物の注入量にもよるが、たとえば０．５Ｖである。画素電流源２６の閾電圧が低くなると、画素電流源制御回路３２から供給する電圧ＶＧも低くすることになるため、左側容量性素子５０の蓄電が完了するまでの間の時間ｔが短くなる。すなわち、画素電流源２６をベリッドチャネル型のＮＭＯＳトランジスタ７０にすることにより、画素電流源２６の安定化に要する時間を短くすることができる。

画素電流源２６の安定化に要する時間を短縮することにより、左側容量性素子５０の容量値を高くしてもシャッタタイムラグの時間内に画素電流源２６を安定化することができるようになる。そして、左側容量性素子５０の容量を高く設定することにより、画像に現れる横筋状のランダムノイズをさらに低減することができるようになる。

（第２の実施の形態）
本発明の第２の実施の形態は、画素電流源２６を構成するＮＭＯＳトランジスタのゲートのアスペクト比を大きくすることにより、画素電流源２６の相互コンダクタンスｇｍを低減して、画像に現れる横筋ノイズを低減する。

図８は、本発明の第２の実施の形態において、画素電流源２６を構成するＮＭＯＳトランジスタのレイアウトを模式的に表した図である。図８に示されるＮＭＯＳトランジスタ８０は、ゲート長Ｌがゲート幅Ｗよりも長くなるように設計されている。すなわち、ＮＭＯＳトランジスタ８０のゲートのアスペクト比Ｌ／Ｗが１．０以上となるように設計されている。

図９は、画素電流源２６に用いるＮＭＯＳトランジスタ８０のゲートのアスペクト比Ｌ／Ｗと、画素電流源２６の相互コンダクタンスｇｍとの関係についてシミュレーションにより解析した結果を示すグラフである。シミュレーションでは、ＮＭＯＳトランジスタ８０がベリッドチャネル型である場合とノーマル型である場合とについて、ゲート幅Ｗを６．４μｍに設定し、ゲート長Ｌを５．０μｍから１０．０μｍまで変化させている。ゲート長Ｌが５．０μｍのときゲートのアスペクト比Ｌ／Ｗは０．７８となり、ゲート長Ｌが１０．０μｍのときゲートのアスペクト比Ｌ／Ｗは１．５６となる。

図９によれば、ＮＭＯＳトランジスタ８０がベリッドチャネル型、ノーマル型のいずれの場合であっても、ＮＭＯＳトランジスタ８０のゲートのアスペクト比Ｌ／Ｗを大きくするほど、画素電流源２６の相互コンダクタンスｇｍは小さくなる傾向にあることがわかる。

図１０は、画素電流源２６に用いるＮＭＯＳトランジスタ８０のゲートのアスペクト比Ｌ／Ｗと、画像に現れる横筋ノイズの大きさとの関係についてシミュレーションにより解析した結果を示すグラフである。シミュレーションでは、図９と同様に、ＮＭＯＳトランジスタ８０がベリッドチャネル型である場合とノーマル型である場合とについて、ゲート幅Ｗを６．４μｍに設定し、ゲート長Ｌを５．０μｍから１０．０μｍまで変化させている。図１０によれば、ＮＭＯＳトランジスタ８０のゲートのアスペクト比Ｌ／Ｗを大きくするほど、画像に現れる横筋ノイズを低減することができることが確認できる。

なお、ＮＭＯＳトランジスタ８０のゲートのアスペクト比Ｌ／Ｗを大きくしすぎると、ＮＭＯＳトランジスタ８０の特性バラツキが大きくなり、画像に固定パターンの縦筋が発生するおそれがある。画像に現れる横筋ノイズと縦筋の固定パターンとの両方を適度に抑制するためには、ＮＭＯＳトランジスタ８０のゲートのアスペクト比Ｌ／Ｗは、１．０〜１．３の範囲内であることが好ましく、１．１〜１．２の範囲内であることがより好ましい。

（第３の実施の形態）
本発明の第３の実施の形態は、供給配線３６に電気的に接続する容量性素子を増やすことにより、画素電流源２６の相互コンダクタンスｇｍを低減して、画像に現れる横筋ノイズを低減する。図７に示した測定結果では、画素電流源制御回路３２に近い画素列ほど横筋ノイズが小さい。すなわち、左側容量性素子５０に近い画素列ほど横筋ノイズが小さい。このことから、左側容量性素子５０による横筋ノイズの低減効果は、左側容量性素子５０からの供給配線３６上の距離によることが推定される。第３の実施の形態では、左側容量性素子５０のような供給配線３６に電気的に接続する容量性素子を複数設けることにより、各画素列に現れる横筋ノイズをさらに低減させる。

図１１は、本発明の第３の実施の形態による固体撮像装置３の概略構成を示す等価回路図である。図１１に示す固体撮像装置３の構成は、図４に示した構成に右側容量性素子９０を追加したものである。

右側容量性素子９０は、一方の電極９０ａがイメージセンサ３０の供給配線３６と電気的に接続され、他方の電極９０ｂが接地されている。より具体的には、右側容量性素子９０の電極９０ａは、供給配線３６のうち、すべての画素電流源２６よりも画素電流源制御回路３２から離れた接点９１に電気的に接続されている。換言すると、本発明の第３の実施の形態では、すべての画素電流源２６は、左側容量性素子５０が電気的に接続する接点３９と右側容量性素子９０が電気的に接続する接点９１との間に並列接続される。なお、右側容量性素子９０も、左側容量性素子５０と同様の理由により、イメージセンサ３０の外部に設けられる。

なお、第３の実施の形態において、左側容量性素子５０の容量値と右側容量性素子９０の容量値との総和は、シャッタタイムラグを増加させないようにするため、第１の実施の形態における左側容量性素子５０の容量値と同一であることが望ましい。たとえば、第１の実施の形態における左側容量性素子５０の容量値が０．５μＦである場合、第３の実施の形態における左側容量性素子５０の容量値と右側容量性素子９０の容量値の両方が０．２５μＦであり、それらの総和が０．５μＦであることが望ましい。

図１２は、ベリッドチャネル型のＮＭＯＳトランジスタ７０を図１１の画素電流源２６に用いた場合に実測された横筋ノイズの大きさを実線で示すグラフである。図１２には、右側容量性素子９０が接点９１に接続されていない場合の実測値の一例として、図７に示した画素電流源２６としてベリッドチャネル型のＮＭＯＳトランジスタ７０を用いた場合の実測値が破線で再掲されている。グラフの横軸に付されたラベル「右端」、「中央」、「左端」は、図７と同様である。

図１２に示された結果を見て明らかなように、右側容量性素子９０を接点９１に接続することにより、左側容量性素子５０により横筋ノイズがあまり低減されなかった「右端」の画素列に現れる横筋ノイズが約３．７ｄＢ低減している。「中央」の画素列では、右側容量性素子９０の接続により、横筋ノイズが約０．２ｄＢ低減している。左側容量性素子５０により横筋ノイズが大きく低減されていた「左端」の画素列では、右側容量性素子９０の接続した後も横筋ノイズが低い水準で維持されている。すなわち、図４に示した構成に右側容量性素子９０を追加することにより、左側容量性素子５０のみを追加した場合より画像に現れる横筋ノイズを低減することができる。

なお、図１３に示すように、「中央」の画素列の近傍にある供給配線３６上の接点９６に容量性素子９５をさらに追加して、「中央」における横筋ノイズをさらに低減することにしてもよい。なお、容量性素子９５、左側容量性素子５０と同様の理由により、イメージセンサ３０の外部に設けられる。

図１４は、図１３に示したイメージセンサ３０のレイアウトの一例である。図１４に示すイメージセンサ３０のレイアウトは、画素出力が南北（上下）２方向に出力されることが前提になっており、複数のボンディングパッドＰＡＤがイメージセンサ３０の四辺に設けられている。画素領域３１の下側（南側）と上側（北側）には、それぞれ画素電流源２６とカラム回路１００が配置されている。画素電流源２６とカラム回路１００を上下両方に設けることにより、片側のみにカラム回路を配置した場合に比べ、２倍の読み出しレートで画素２０から信号を読み出すことができる。

中央部の画素電流源２６の近傍に容量性素子９５を接続する場合は、カラム回路１００を横切って配線を接続する必要がある。一般に個体撮像素子では、３層メタルまたは４層メタルを使用しているため、接点９６からボンディングパッドＰＡＤまでの配線を新たに引き出すことは十分可能である。接点９６からボンディングパッドＰＡＤまでの配線を新たに引き出したら、近くのボンディングパッドＰＡＤより配線を引き出して、容量性素子９５に接続することができる。なお、カラム回路を横切るような配線をさらに増やし、第４、第５の容量性素子をさらに図４、図１１、図１３に示した固体撮像装置３の概略構成に追加することにしてもよい。その場合、容量性素子の容量値の合計は、シャッタタイムラグの観点より、容量性素子の個数によらず一定とすることが好ましい。

以上で説明した実施の形態によれば、以下の作用効果が得られる。
本発明の第１の実施の形態による固体撮像装置３は、画素電流源２６にベリッドチャネル型のＮＭＯＳトランジスタ７０を用いて画素電流源２６の相互コンダクタンスｇｍを低減することで、画像に現れる横筋ノイズを低減することができる。

本発明の第２の実施の形態による固体撮像装置３は、ゲートのアスペクト比Ｌ／Ｗが１．０〜１．３のＮＭＯＳトランジスタ８０を画素電流源２６に用いて画素電流源２６の相互コンダクタンスｇｍを低減することで、画像に現れる横筋ノイズを低減することができる。

本発明の第３の実施の形態による固体撮像装置３は、供給配線３６に左側容量性素子５０や右側容量性素子９０などの容量性素子を複数設けることにより、従来の固体撮像装置よりも画像に現れる横筋ノイズを低減することができる。

以上で説明した実施形態は、以下のように変形して実施できる。
（変形例１） 上記の各実施の形態では、アナログ出力の個体撮像素子の例で説明したが、本発明はこれに限定されない。たとえば、固体撮像素子がＡＤコンバータを内蔵しているものとしてもよい。

（変形例２） 第３の実施の形態では、シャッタタイムラグの観点より、容量性素子の個数を増やした場合は一つ当たりの容量値を小さくして、容量性素子の容量値の合計値を一定値にすることとした。しかしながら、特開２００９−４４４８６号公報や、特開２００９−１７１２１０号公報に開示されている内容等を適用して容量性素子の充電に要する時間を短縮すれば、容量性素子の容量値の合計値を大きくすることにしてもよい。

（変形例３） 本発明における画素電流源２６、画素電流源制御回路３２の回路は、上記の各実施の形態において説明した内容だけに限定しない。図１５は、本発明の第３実施の形態に係る固体撮像装置３に搭載するイメージセンサ３０の変形例である。本変形例のイメージセンサ６０がイメージセンサ３０と異なる点は、画素電流源２６に替えて画素電流源６６が配置され、画素電流源制御回路３２に替えて画素電流源制御回路６２が配置されている点である。

画素電流源６６は、ＮＭＯＳトランジスタ６７、６８が２段のカスコード回路で構成されている。すなわち、上段のＮＭＯＳトランジスタ６７は、ドレインが垂直信号線２５に接続され、ソースが下段のＮＭＯＳトランジスタ６８のドレインに接続され、ゲート電極は供給配線６９に接続される。下段のＮＭＯＳトランジスタ６８は、ドレインが上段のＮＭＯＳトランジスタ６７のソースに接続され、ソースがグランドに接続され、ゲート電極は供給配線３６に接続される。そして、それに伴い、ＮＭＯＳトランジスタ６７、６８とそれぞれカレントミラー回路を構成する画素電流源制御回路６２のＮＭＯＳトランジスタ６５、３５も、２段で構成されている。すなわち、上段のＮＭＯＳトランジスタ６５は、ドレイン及びゲートが抵抗素子３４及び供給配線６９と接続され、ソースは下段のＮＭＯＳトランジスタ３５のドレインに接続される。下段のＮＭＯＳトランジスタ３５は、ドレイン及びゲートが上段のＮＭＯＳトランジスタ６５のソースと供給配線３６に接続され、ソースは接地されている。このようなカスコード回路による画素電流源６６は、１段によるカレントミラー回路に比べて垂直信号線２５に流れる電流が更に一定となり易く、より好ましい。

画素電流源６６のＮＭＯＳトランジスタ６７、６８、画素電流源制御回路６２のＮＭＯＳトランジスタ３５、６５はベリッドチャネル型のＮＭＯＳトランジスタとする。また、画素電流源６６のＮＭＯＳトランジスタ６７と画素電流源制御回路６２のＮＭＯＳトランジスタ３５は、Ｌ／Ｗを１．０〜１．３の間とする。より好ましくは、ゲートのアスペクト比Ｌ／Ｗの値を１．１〜１．２程度の値とする。なお、ＮＭＯＳトランジスタの６５、６７については、カスコード用のトランジスタであり、特にＬ長を長くする必要はない。

本変形例において、素子の動作原理上、垂直信号線２５の電流値を決定しているのは、グランドに近い側のＮＭＯＳトランジスタ６８である。従って、左側容量性素子５０のような容量性素子の一方の電極は、下側のＮＭＯＳトランジスタ６８のゲート電極に電圧を供給する供給配線３６に接続すればよい。このようにすれば、ＡＣ成分によるノイズは、容量性素子５０、９０、９５などの容量性素子に吸収される。

（変形例４） 上記の各実施の形態では、イメージセンサ３０の画素２０は、転送トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｃ、および選択トランジスタＴｄをそれぞれ有していた。しかし、複数の画素の間で一または複数のトランジスタを共用することにしてもよい。増幅トランジスタＴｂ、リセットトランジスタＴｃ、および選択トランジスタＴｄを二つの画素で共有する場合の等価回路図を図１６に示す。

（変形例５） 画素電流源２６をベリッドチャネル型のＮＭＯＳトランジスタ７０にすること、画素電流源２６のゲートアスペクト比を増加させること以外の方法をさらに併用して相互コンダクタンスｇｍをさらに低減させることにしてもよい。たとえば、ゲート酸化膜７１の厚みを大きくすること、Ｐ型ウエルやＰ型表面層の不純物濃度を低下させて閾電圧を低下させることなどによって画素電流源２６の相互コンダクタンスｇｍを低減させてもよい。

以上で説明した実施の形態や変形例はあくまで例示に過ぎず、発明の特徴が損なわれない限り本発明はこれらの内容に限定されない。また、以上で説明した実施の形態や変形例は発明の特徴が損なわれない限り組み合わせて実行してもよい。

１：電子カメラ、３：固体撮像装置、２０：画素、２６，６６：画素電流源、３０，６０：イメージセンサ、３２，６２：画素電流源制御回路、３６，６９：供給配線、５０：左側容量性素子、７０：ベリッドチャネル型のＮＭＯＳトランジスタ、８０：ＮＭＯＳトランジスタ、９０：右側容量性素子、９５：容量性素子

Claims (10)

1. 光を光電変換して電荷を生成する複数の光電変換部と、
   複数の前記光電変換部で生成された電荷に基づく信号をそれぞれ出力する複数の信号線と、
   ソースが接地され、ドレインが前記信号線と接続された、ベリッドチャネル型のＭＯＳトランジスタである第１ＭＯＳトランジスタを有し、複数の前記信号線のそれぞれに電流を供給する複数の電流源と、
   ソースが接地され、ドレインが前記第１ＭＯＳトランジスタのゲートと接続された、ベリッドチャネル型のＭＯＳトランジスタである第２ＭＯＳトランジスタと、ソースが電源電圧と接続され、ドレインが前記第２ＭＯＳトランジスタのドレインと接続された第３ＭＯＳトランジスタとを有し、前記第１ＭＯＳトランジスタのゲートに電圧を供給する電流源制御回路と、
   を備え、
   前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタの少なくとも一方のゲートは、ゲート幅に対するゲート長の比率が１．０以上であり、
   前記電流源制御回路は、配線と複数の容量とを介して、複数の前記電流源のそれぞれの前記第１ＭＯＳトランジスタのゲートに電圧を供給する撮像素子。
2. 請求項１に記載の撮像素子において、
   前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタの少なくとも一方のゲートは、ゲート幅に対するゲート長の比率が１．０以上１．３以下である撮像素子。
3. 請求項１または２に記載の撮像素子において、
   複数の前記電流源のそれぞれの前記第１ＭＯＳトランジスタのゲートは、前記第２ＭＯＳトランジスタのドレインと複数の前記容量とが接続される撮像素子。
4. 請求項１から３のいずれか一項に記載の撮像素子において、
   複数の前記電流源のそれぞれの前記第１ＭＯＳトランジスタのゲートは、前記第２ＭＯＳトランジスタのドレインと複数の前記容量とが並列接続される撮像素子。
5. 請求項１から４のいずれか一項に記載の撮像素子において、
   複数の前記電流源のそれぞれの前記第１ＭＯＳトランジスタのゲートは、前記第２ＭＯＳトランジスタのゲートと複数の前記容量とが接続される撮像素子。
6. 請求項１から５のいずれか一項に記載の撮像素子において、
   複数の前記電流源のそれぞれの前記第１ＭＯＳトランジスタのゲートは、前記第２ＭＯＳトランジスタのゲートと複数の前記容量とが並列接続される撮像素子。
7. 請求項１から６のいずれか一項に記載の撮像素子において、
   複数の前記容量のうち少なくとも２つは、前記配線の両端に接続される撮像素子。
8. 請求項１から７のいずれか一項に記載の撮像素子において、
   前記第２ＭＯＳトランジスタのゲートは、前記第２ＭＯＳトランジスタのドレインと接続される撮像素子。
9. 請求項１から８のいずれか一項に記載の撮像素子において、
   前記第２ＭＯＳトランジスタのドレインは、抵抗を介して前記第３ＭＯＳトランジスタのドレインと接続される撮像素子。
10. 請求項１から９のいずれか一項に記載の撮像素子を備えるカメラ。
    

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