JP2021048377A - 積層型固体撮像装置 - Google Patents

Abstract

【課題】 高感度で、高画質な出力が得られる積層型固体撮像装置を提供する。【解決手段】 転送Ｔｒ（ＭＴ）、増幅Ｔｒ（ＭＡ）、リセットＴｒ（ＭＲ）、行選択Ｔｒ（ＭＳ）の４Ｔｒで構成される各画素が２次元アレイ状に配列され、転送Ｔｒのソース部は、ｎ−拡散層１４ａの上部がｐ＋拡散層１５で覆われた埋込み構造とされ、ｎ−拡散層１４ａに隣接して一方のｎ＋拡散層１３ａが配置されるとともに、ｐ＋拡散層１５とｎ＋拡散層１３ａの間に所定間隔が設けられ、ｎ＋拡散層１３ａは金属電極１１を介して光電変換膜１２に接続され、転送Ｔｒは、チャネル電位が埋込み拡散層１４の空乏化電位以上となる電圧を転送Ｔｒのゲート１８に印加して、ＯＮ状態が維持されるようにし、光電変換膜１２を含む光電変換部の電荷がリセットされたとき、ｎ＋拡散層１３ａは埋込み拡散層１４の空乏化電位にリセットされ、浮遊拡散層ＦＤはリセット電源ＶＲの電圧値に設定される。【選択図】図１

Description

本発明は、積層型固体撮像装置に関し、詳しくは、ＭＯＳトランジスタで構成した画素回路部上に光電変換部を積層した積層型固体撮像装置に関するものである。

ＣＭＯＳイメージセンサー等の固体撮像素子の上部に光電変換膜を積層した積層型固体撮像装置では、光電変換膜と固体撮像素子の画素内トランジスタの拡散層を、画素電極を介して接続しているため、信号電荷を完全転送できないので、各画素回路は、一般に、増幅トランジスタ、リセットトランジスタ、行選択トランジスタの３トランジスタ構成のものが使用されている（下記非特許文献１、２参照）。

このような構成では、画素信号は電圧として垂直信号線に読み出され、カラムごとに配置されたＣＤＳ回路およびＡＤ変換器を介してチップ外部に出力される。

電子情報通信学会エレクトロニクスソサイエティ大会 C12-13, 2016 集積化ＭＥＭＳシンポジウム 24am2-E-5, 2016

しかしながら、画素が３トランジスタ構成とされた場合には、信号電荷が蓄積された浮遊拡散層の容量値は、リセットトランジスタの拡散層の容量と光電変換膜の容量を加算した合計値となり、光電変換膜の容量分だけ容量が増加するので、その分、変換ゲインが低下し、そのため感度が低下したり入力換算ノイズが増大したりする、といった問題が生じている。

本発明は、上記事情に鑑みてなされたものであり、高感度とされ、高画質な出力が得られる積層型固体撮像装置を提供することを目的とする。

すなわち、本発明に係る積層型固体撮像装置は、
転送トランジスタ、増幅トランジスタ、リセットトランジスタ、および行選択トランジスタの４トランジスタにより構成される各画素が２次元アレイ状に配置され、
該転送トランジスタのソース部は、ｎ⁻拡散層の上部がｐ^＋拡散層で覆われた埋込み構造とされ、該ｎ⁻拡散層に隣接してｎ^＋拡散層が配置されるとともに、該ｐ^＋拡散層と該ｎ^＋拡散層の間に所定の間隔が設けられ、このｎ^＋拡散層には金属電極を介して光電変換膜が接続され、
前記転送トランジスタは、チャネル電位が埋込み拡散層の空乏化電位以上となるような電圧を当該転送トランジスタのゲートに印加して、ＯＮ状態が維持されるようにし、
前記光電変換膜を含む光電変換部の電荷がリセットされた状態において、前記ｎ^＋拡散層と接続された当該光電変換膜は前記埋込み拡散層の空乏化電位にリセットされ、信号電荷が転送されて蓄積される浮遊拡散層は、前記リセットトランジスタのドレインに接続されたリセット電源の電圧値に設定されるように構成されてなることを特徴とするものである。
ここで、「光電変換部」とは、光電変換膜の他、上記ｎ^＋拡散層や、このｎ^＋拡散層と光電変換膜とを電気的に接続する金属電極などを含んだ総称である。

また、前記転送トランジスタのゲートに印加される電圧が、当該積層型固体撮像装置の電源電圧であることが好ましい。
また、前記転送トランジスタのゲートに印加される電圧が、電源の電圧値よりも小さく、埋込み拡散層の空乏化電位よりも大きい値であることが好ましい。

さらに、前記画素のうち一列分の信号出力部が一の垂直信号線に接続され、各々の該垂直信号線に読出し回路が接続されてなることが好ましい。

本発明に係わる積層型固体撮像装置においては、転送トランジスタのチャネル電位が埋込み拡散層の空乏化電位以上となるような電圧を当該転送トランジスタのゲートに印加されて、ＯＮ状態が維持されるようになっており、ｎ⁻拡散層が完全空乏化する際の空乏化電位は転送トランジスタのチャネル電位以下となるようにｎ⁻拡散層のｎ⁻の濃度が設定されている。

画素リセットが完了した状態から１フレーム期間、光電変換膜で発生した電荷は逐次浮遊拡散層側に転送・蓄積された後、１水平走査期間内で、１フレーム期間に蓄積した信号電荷量に起因した出力を読み出すことで、高い変換ゲインによる高感度で高画質な画像出力が得られる。

本発明の実施形態１に係る積層型固体撮像装置のうち、１画素、１列分の回路構成を示す図である。 本発明の実施形態１および実施形態２に係る積層型固体撮像装置の１水平走査期間における駆動クロックパターンを示すものである。 図１の積層型固体撮像装置の信号読出し方法を説明するための電位分布図であり、図２に示す工程（１）の段階における電位分布を示すものである。 図１の積層型固体撮像装置の信号読出し方法を説明するための電位分布図であり、図２に示す工程（２）の段階における電位分布を示すものである。 図１の積層型固体撮像装置の信号読出し方法を説明するための電位分布図であり、図２に示す工程（３）の段階における電位分布を示すものである。 本発明の実施形態２に係る積層型固体撮像装置のうち、１画素、１列分の回路構成を示す図である。 図６の積層型固体撮像装置の信号読出し方法を説明するための電位分布図であり、図２に示す工程（１）の段階における電位分布を示すものである。 図６の積層型固体撮像装置の信号読出し方法を説明するための電位分布図であり、図２に示す工程（２）の段階における電位分布を示すものである。 図６の積層型固体撮像装置の信号読出し方法を説明するための電位分布図であり、図２に示す工程（３）の段階における電位分布を示すものである。

以下、本発明の実施形態に係る積層型固体撮像装置について図面を用いて説明する。
また、光電変換膜は横方向の抵抗値が非常に高く、画素間で信号電荷が混合される心配がないため、画素に区切る必要がなく、２次元平面状に配列された画素全面に積層されているものとする。

＜実施形態１＞
本実施形態１に係る積層型固体撮像装置の画素構成および信号読出し方法について、図１〜５を参照して、以下に説明する。
本実施形態に係る積層型固体撮像装置の１画素、１列分について、読出し回路２０、さらにはチップ外（素子外）のメモリ・演算手段３０、３１、３２までを加えた構成を図１に示す。

この積層型固体撮像装置においては、撮像素子内（チップ内）に、各画素回路１０、各画素列にこれら各画素回路１０の出力部が接続される垂直信号線２１と、この垂直信号線２１に接続されるとともに、各画素列に配置された負荷トランジスタＭＬと、垂直信号線２１からの信号を読み出す読出し回路２０が配置されている。

また、この積層型固体撮像装置においては、撮像素子外（チップ外）に、デジタルＣＤＳ処理を行うための、信号用フレームメモリ３０とリセット用フレームメモリ３１、および信号用フレームメモリ３０とリセット用フレームメモリ３１の差分を演算する差分演算処理部３２が配置されている。リセット用フレームメモリ３１は、信号読出し時における現フレームの信号を格納するＮフレームメモリ３１ａと、リセット時における、第Ｎフレームより１フレーム前の信号を格納するＮ−1フレームメモリ３１ｂからなる。

また、上記各画素回路１０は、転送トランジスタＭＴ、増幅トランジスタＭＡ、リセットトランジスタＭＲ、および行選択トランジスタＭＳの４つのトランジスタを備えてなり、構成された画素（回路）が２次元平面上に配置されている。

転送トランジスタＭＴの一方の（ソース側の）ｎ^＋拡散層１３ａは金属電極１１を介して光電変換膜１２と接続されている。この一方の（ソース側の）ｎ^＋拡散層１３ａに隣接する、転送トランジスタＭＴのソース部であるｎ⁻拡散層１４ａを、その上部がｐ^＋拡散層１５により被覆された埋込み構造とすることで埋込み拡散層１４ａが形成される。また、この一方の（ソース側の）ｎ^＋拡散層１３ａは、ｐ^＋拡散層１５と、濃度勾配による内部電界を十分緩和するに足る間隔を空けて配されている。

この転送トランジスタＭＴのゲート１８には、電源電圧ＶＤＤが印加されて、転送トランジスタＭＴがＯＮ状態に維持される状態とされている。なお、この転送トランジスタＭＴは、ｐ型シリコンに形成されたｎＭＯＳトランジスタである。

また、転送トランジスタＭＴのドレイン部と、リセットトランジスタＭＲのソース部と、増幅トランジスタＭＡのゲート部が互いに接続されて、浮遊拡散層ＦＤが形成されており、リセットトランジスタＭＲのドレイン部に、リセット電圧ＶＲを印加するためのリセット電源が接続されている。

増幅トランジスタＭＡのソース部は行選択トランジスタＭＳのドレイン部に接続され、行選択トランジスタＭＳのソース部は画素回路１０の出力部を介して垂直信号線２１に接続される。また、この垂直信号線２１は、各画素列に１つずつ配置された負荷トランジスタＭＬのドレイン部に接続されており、負荷トランジスタＭＬのソース部はアースに接続されている。なお、負荷トランジスタＭＬに印加するバイアス電圧はＶＡで表される。

画素回路１０内の増幅トランジスタＭＡと、各画素列に１つずつ配置された負荷トランジスタＭＬとによりソースフォロワが形成されており、増幅トランジスタＭＡのドレイン部にはソースフォロワの電源ＶＤＤが接続されている。垂直信号線（ソースフォロワの出力）２１は、読出し回路２０の入力部に接続され、この垂直信号線（ソースフォロワの出力）２１からの信号は、読出し回路２０を介してチップ外に出力される。画素リセット動作が完了した状態から１フレーム期間、光電変換膜１２で発生した電荷は逐次、浮遊拡散層ＦＤ側に転送され、この浮遊拡散層ＦＤに蓄積された後、１水平走査期間内の１フレーム期間に蓄積された信号電荷量に基づく出力値を読み出すことで、高い変換ゲインによる、高感度で高画質な画像出力を得ることができる。

図２は、１水平走査期間に亘る駆動クロックパターンを示すものである。なお、図２において、ＲＳは行選択トランジスタＭＳのゲートに印加するクロックパターンを示し、ＲＴはリセットトランジスタＭＲのゲートに印加するクロックパターンを示す。
以下、図１、２を用いて、１水平走査期間における信号読出しの動作過程を説明する。なお、実際の１水平走査期間では画素信号読出し、画素リセットの順で動作するが、ここでは、説明の便宜上、画素リセットの動作から先に説明する。また、以下の各番号（１）〜（３）は、図２の駆動クロックパターン図に付した各動作工程の番号（１）〜（３）に対応している。

（１）画素リセット動作
行選択トランジスタＭＳのゲートに印加するクロックＲＳを、Ｈレベルにして行選択トランジスタＭＳをＯＮ状態としておいて、リセットトランジスタＭＲのゲートに印加するクロックＲＴをＨレベルにしてＯＮ状態とし、画素回路１０の浮遊拡散層ＦＤを電位ＶＲにリセットする。電位ＶＲは通常の電源電圧ＶＤＤとする。

また、転送トランジスタＭＴのゲート１８には、電源電圧ＶＤＤが印加されている。これにより、転送トランジスタＭＴはＯＮ状態を維持するように構成される。転送トランジスタＭＴのしきい値電圧をＶＴＨとすると、転送トランジスタＭＴのチャネル電位はＶＤＤ−ＶＴＨとなるため、ＶＲ＝ＶＤＤとしたときの、光電変換膜１２が接続されたｎ^＋拡散層１３ａ〜埋込み拡散層１４〜浮遊拡散層ＦＤの電位分布は図３により表される。

埋込み拡散層１４の空乏化電位Ｖｄを、図３に示す如く、転送トランジスタＭＴのチャネル電位ＶＤＤ−ＶＴＨ以下、かつリセット電位ＶＲよりも低くなるようにｎ⁻拡散層１４ａの濃度を調整すると、リセット時には、光電変換膜１２が接続されたｎ^＋拡散層１３ａと浮遊拡散層ＦＤは埋込み拡散層１４によって電気的に分離され、ｎ^＋拡散層１３ａと接続された光電変換膜１２は埋込み拡散層１４の空乏化電位Ｖｄに、また、浮遊拡散層ＦＤはリセット電位ＶＲにそれぞれリセットされる。

その後、リセットトランジスタＭＲを、ゲートに印加するクロックＲＴをＬレベルにしてＯＦＦ状態とし、このときの出力電圧を前述した読出し回路２０で読み出す。所定時間経過後、行選択トランジスタＭＳを、ゲートに印加するクロックＲＳをＬレベルにしてＯＦＦ状態とし、１水平走査期間におけるリセット動作を終了する。

（２）信号電荷蓄積動作
上記（１）の画素リセット動作の工程で、リセットトランジスタＭＲを、ゲートに印加するクロックＲＴをＬレベルに切替えてＯＦＦ状態とすると、図４に示す如く、光電変換膜１２で発生した信号電荷が、逐次、浮遊拡散層ＦＤ側に転送されるように動作する。この結果、信号電荷は、浮遊拡散層ＦＤと転送トランジスタＭＴのゲート１８下の空乏層で構成される容量に蓄積されることになる。

（３）信号読出し動作
上記（１）の画素リセット動作が行われる水平走査期間から、１フレーム期間経過すると、浮遊拡散層ＦＤと転送トランジスタＭＴのゲート１８下の空乏層には図５に示すような信号電荷が蓄積される。１フレーム期間経過後の水平走査期間において、行選択トランジスタＭＳを、ゲートに印加するクロックＲＳをＨレベルに切り替えてＯＮ状態とすると、図５に示すように、浮遊拡散層ＦＤと転送トランジスタＭＴのゲート１８下の空乏層で構成される容量に蓄積された電荷量の高さに相当する電圧ＶＢが、増幅トランジスタＭＡと負荷トランジスタＭＬで構成されたソースフォロワによって垂直信号線２１に読み出され、前述した読出し回路２０で読み出される。
ここで、浮遊拡散層ＦＤの容量と転送トランジスタＭＴのゲート１８下の空乏層で構成される容量の合計容量値をＣＦＤとし、電荷量をＱｓｉｇとすると、上記電圧ＶＢは、
ＶＢ＝Ｑｓｉｇ／ＣＦＤ （Ａ）
で表される。

なお、この信号読出し動作は、各水平走査期間内で画素リセット動作よりも前になされるので、アナログＣＤＳによるリセットノイズ低減は適用できない。そこで、図１に示すように、撮像素子外（チップ外）にメモリ（信号用フレームメモリ３０、リセット用フレームメモリ３１）を配設しておき、リセット用フレームメモリ３１のＮ−１フレームメモリ３１ｂに格納された、Ｎ−１フレーム目のリセット時の出力電圧と、Ｎフレーム用の信号用フレームメモリ３０に格納されたＮフレーム目の信号読出し時の出力電圧とを、差分演算処理部３２において差分演算を行う、デジタルＣＤＳを行うようにしている。

＜実施形態２＞
本実施形態２に係る積層型固体撮像装置の画素構成および信号読出し方法について、図２、６〜９を参照して、以下に説明する。
なお、実施形態２に記載の装置の各部材のうち、実施形態１に記載の積層型固体撮像装置における部材に対応した部材については、図１に記載の装置における部材に付した符号に１００を加えた符号を付し、重複する説明は省略する。

本実施形態に係る積層型固体撮像装置の１画素、１列分について、読出し回路１２０、さらには撮像素子外（チップ外）のメモリ・演算手段１３０、１３１、１３２まで加えた構成を図６に示す。
図６を図１と比べると明らかなように、実施形態２に係る積層型固体撮像装置の素子の画素構成は、基本的に実施形態１に係る積層型固体撮像装置の素子の画素構成と同様であるが、転送トランジスタＭＴは、電源電圧ＶＤＤではなく所定の電圧ＶＴＸがゲート１１８に印加されるように構成されており、これにより転送トランジスタＭＴがＯＮ状態に維持される状態とされている。ここで、電圧ＶＴＸは、電源電圧ＶＤＤよりも小さく、転送トランジスタＭＴのチャネル電位が埋込み拡散層１１４の空乏化電位Ｖｄよりも大きい値となるように設定されている。この値は、固定とされていてもよいし、この範囲内で可変とされていてもよい。このような範囲に設定するのは、以下の理由による。
すなわち、電圧ＶＴＸは、転送トランジスタＭＴのチャネル電位を埋込み拡散層１１４の空乏化電位Ｖｄの値に近づけて、信号電荷が、転送トランジスタＭＴのゲート１１８下の空乏層になるべく蓄積されないように設定することが望ましいが、その一方で、誤差によって転送トランジスタＭＴのチャネル電位がＶｄの値未満となることがないようにすることが肝要である、との理由による。

また、本実施形態に係る積層型固体撮像装置においても、１水平走査期間に亘る駆動クロックパターンが図２の如く示される。すなわち、行選択トランジスタＭＳのゲートに印加するクロックパターンがＲＳとして、また、リセットトランジスタＭＲのゲートに印加するクロックパターンがＲＴとして示されている。

本実施形態においても、上記実施形態１と同様に、１水平走査期間における信号読出しの動作過程が、図２及び図６を用いて説明される。すなわち、図２の駆動クロックパターン図に付した各動作工程の番号（１）〜（３）において、（１）は画素リセット動作の期間を示し、（２）は信号電荷蓄積動作の期間を示し、（３）は、信号読出し動作の期間を示す。この点において、上記実施形態１と同じである。

以下、実施形態２において、画素リセット動作の期間（１）は図７を用い、信号電荷蓄積動作の期間（２）は図８を用い、さらに信号読出し動作の期間（３）は図９を用いて、各々説明する。

（１）画素リセット動作
行選択トランジスタＭＳを、ゲートに印加するクロックＲＳをＨレベルにしてＯＮ状態としておいて、リセットトランジスタＭＲを、ゲートに印加するクロックＲＴをＨレベルにしてＯＮ状態とし、画素回路１１０の浮遊拡散層ＦＤを電位ＶＲにリセットする。電位ＶＲは通常の電源電圧ＶＤＤとする。

また、転送トランジスタＭＴのチャネル電位は、埋込み拡散層１１４の空乏化電位Ｖｄと同じ電位であることが理想であるが、転送トランジスタＭＴのゲート１１８に印加する電圧の誤差により、転送トランジスタＭＴのチャネル電位が埋込み拡散層１１４の空乏化電位Ｖｄよりも小さくなった場合には信号電荷を浮遊拡散層ＦＤ側に転送できなくなるので、余裕を見込んで、転送トランジスタＭＴのゲート１１８には、転送トランジスタＭＴのチャネル電位が埋込み拡散層１１４の空乏化電位Ｖｄよりもわずかに大きくなるようなＤＣ値である電圧ＶＴＸが印加されることが好ましい。すなわち、光電変換膜１１２で発生した信号電荷が、浮遊拡散層ＦＤ側に転送されるように動作するためには、転送トランジスタＭＴのチャネル電位が埋込み拡散層１１４の空乏化電位Ｖｄよりも大きくなるような電圧ＶＴＸが必要である。

なお、埋込み拡散層１１４の空乏化電位Ｖｄは通常小さくなるようにｎ⁻拡散層１１４ａの濃度が調整されているため、転送トランジスタＭＴのゲート１１８に印加するＤＣ電圧ＶＴＸは、電源電圧ＶＤＤよりも小さくなる。
また、転送トランジスタＭＴのしきい値電圧をＶＴＨとすると、転送トランジスタＭＴのチャネル電位はＶＴＸ−ＶＴＨとなるため、ＶＲ＝ＶＤＤとしたときの、光電変換膜１１２が接続された、ｎ^＋拡散層１１３ａ〜埋込み拡散層１１４〜浮遊拡散層ＦＤの電位分布は図７により表される。

埋込み拡散層１１４の空乏化電位Ｖｄを、図７に示す如く、転送トランジスタＭＴのチャネル電位ＶＴＸ−ＶＴＨやリセット電位ＶＲよりも低くなるようにｎ⁻拡散層１１４ａの濃度を調整すると、リセット時には、光電変換膜１１２が接続されたｎ^＋拡散層１１３ａと浮遊拡散層ＦＤは埋込み拡散層１１４によって電気的に分離され、ｎ^＋拡散層１１３ａと接続された光電変換膜１１２は埋込み拡散層１１４の空乏化電位Ｖｄに、また、浮遊拡散層ＦＤはリセット電位ＶＲに、それぞれリセットされる。

その後、リセットトランジスタＭＲを、ゲートに印加するクロックＲＴをＬレベルにしてＯＦＦ状態とし、このときの出力電圧を前述した読出し回路１２０で読み出す。所定時間経過後、行選択トランジスタＭＳを、ゲートに印加するクロックＲＳをＬレベルにしてＯＦＦ状態とし、１水平走査期間におけるリセット動作を終了する。

（２）信号電荷蓄積動作
上記（１）の画素リセット動作の工程で、リセットトランジスタＭＲを、ゲートに印加するクロックＲＴをＬレベルに切替えてＯＦＦ状態とすると、図８に示す如く、光電変換膜１１２で発生した信号電荷が、逐次、浮遊拡散層ＦＤ側に転送されるように動作する。

転送トランジスタＭＴのチャネル電位ＶＴＸ−ＶＴＨがリセット電位ＶＲに近い場合は、実施形態１で説明した図４に示すように、信号電荷が浮遊拡散層ＦＤと転送トランジスタＭＴのゲート１１８下の空乏層で構成される容量に蓄積されるが、本実施形態では、ＶＴＸ−ＶＴＨが埋込み拡散層１１４の空乏化電位Ｖｄよりもわずかに高く、リセット電位ＶＲよりも十分低い電位に調整されているため、信号電荷は、図８に示すように、略浮遊拡散層ＦＤのみに蓄積されると考えてよい。一例として、0.18μｍ ＣＭＯＳイメージセンサープロセスで製造した画素において、図８に示すようなエネルギー準位となるようにＶＴＸの電位を低く設定した（転送トランジスタＭＴのチャネル電位ＶＴＸ−ＶＴＨが埋込み拡散層１１４の空乏化電位Ｖｄよりわずかに高い）場合と、上記実施形態１の図４に示すようなエネルギー準位となるようにＶＴＸの電位を高く設定した場合（例えばＶＤＤ）の各測定値から変換ゲインを算出すると、それぞれ56μＶ/電子、46μＶ/電子となり、ＶＴＸの電位を低く設定したときの方が浮遊拡散層ＦＤに信号電荷が蓄積される量が多くなるため変換ゲインが高くなることが明らかである。

（３）信号読出し動作
上記（１）の画素リセット動作が行われる水平走査期間から、１フレーム期間経過すると、浮遊拡散層ＦＤには図９に示すような信号電荷が蓄積される。１フレーム期間経過後の水平走査期間において、行選択トランジスタＭＳを、ゲートに印加するクロックＲＳをＨレベルに切り替えてＯＮ状態とすると、図９に示すように、浮遊拡散層ＦＤで構成される容量に蓄積された電荷量の高さに相当する電圧ＶＣが、増幅トランジスタＭＡと負荷トランジスタＭＬで構成されたソースフォロワによって垂直信号線１２１に読み出され、前述した読出し回路１２０で読み出される。

ここで、浮遊拡散層ＦＤで構成される容量の値をＣＦＤとし、電荷量をＱｓｉｇとすると、上記電圧ＶＣは、
ＶＣ＝Ｑｓｉｇ／ＣＦＤ （Ｂ）
で表される。

なお、この信号読出し動作は、１水平走査期間内で画素リセット動作よりも前になされるので、アナログＣＤＳによるリセットノイズ低減を適用できない。そこで、図６に示すように、撮像素子外（チップ外）にメモリ（信号用フレームメモリ１３０、リセット用フレームメモリ１３１）を配設しておき、リセット用フレームメモリ１３１のＮ−１フレームメモリ１３１ｂに格納された、Ｎ−１フレーム目のリセット時の出力電圧と、信号用フレームメモリ１３０に格納されたＮフレーム目の信号読出し時の出力電圧とを、差分演算処理部１３２において差分演算を行う、デジタルＣＤＳを行うようにしている。

本発明の積層型固体撮像装置としては、上述した実施形態のものに限られるものではなく、その他の種々の態様の変更が可能である。
上記各実施形態においては、各部材の動作についての指示信号が記載されていないが、実際には、ＣＰＵやメモリ等を含むコントローラから、各部材に対して指示信号が出力され、この指示信号に基づいて各部材の動作が行われる。

１０、１１０ 画素回路
１１、１１１ 金属電極
１２、１１２ 光電変換膜
１３ａ、１３ｂ、１１３ａ、１１３ｂ ｎ^＋拡散層
１４、１１４ 埋込み拡散層
１４ａ、１１４ａ ｎ⁻拡散層
１５、１１５ ｐ^＋拡散層
１６、１１６ チャネル
１８、１１８ ゲート
２０、１２０ 読出し回路
２１、１２１ 垂直信号線
３０、１３０ 信号用フレームメモリ
３１、１３１ リセット用フレームメモリ
３１ａ、１３１ａ Ｎフレームメモリ
３１ｂ、１３１ｂ Ｎ−１フレームメモリ
３２、１３２ 差分演算処理部
ＭＲ リセットトランジスタ
ＭＡ 増幅トランジスタ
ＭＳ 行選択トランジスタ
ＭＴ 転送トランジスタ
ＭＬ 負荷トランジスタ
ＦＤ 浮遊拡散層
ＶＴＸ 転送トランジスタＭＴのゲート１１８に印加するＤＣ電圧
ＲＴ リセットトランジスタＭＲのゲートに印加するクロック
ＲＳ 行選択トランジスタＭＳのゲートに印加するクロック
ＶＡ 負荷トランジスタＭＬのゲートに印加するバイアス電圧
ＶＲ リセット電圧
ＶＤＤ 電源電圧
Ｖｄ 埋込み拡散層１４、１１４の空乏化電位
ＶＢ、ＶＣ 信号電圧

Claims (4)

1. 転送トランジスタ、増幅トランジスタ、リセットトランジスタ、および行選択トランジスタの４トランジスタにより構成される各画素が２次元アレイ状に配置され、
   該転送トランジスタのソース部は、ｎ⁻拡散層の上部がｐ^＋拡散層で覆われた埋込み構造とされ、該ｎ⁻拡散層に隣接してｎ^＋拡散層が配置されるとともに、該ｐ^＋拡散層と該ｎ^＋拡散層の間に所定の間隔が設けられ、このｎ^＋拡散層には金属電極を介して光電変換膜が接続され、
   前記転送トランジスタは、チャネル電位が埋込み拡散層の空乏化電位以上となるような電圧を当該転送トランジスタのゲートに印加して、ＯＮ状態が維持されるようにし、
   前記光電変換膜を含む光電変換部の電荷がリセットされた状態において、前記ｎ^＋拡散層と接続された当該光電変換膜は前記埋込み拡散層の空乏化電位にリセットされ、信号電荷が転送されて蓄積される浮遊拡散層は、前記リセットトランジスタのドレインに接続されたリセット電源の電圧値に設定されるように構成されてなることを特徴とする積層型固体撮像装置。
2. 前記転送トランジスタのゲートに印加される電圧が、電源電圧であることを特徴とする請求項１に記載の積層型固体撮像装置。
3. 前記転送トランジスタのゲートに印加される電圧が、電源電圧の値よりも小さく、前記埋込み拡散層の空乏化電位よりも大きい値であることを特徴とする請求項１に記載の積層型固体撮像装置。
4. 前記画素のうち一列分の信号出力部が一の垂直信号線に接続され、各々の該垂直信号線に読出し回路が接続されてなることを特徴とする請求項１〜３のうちいずれか１項に記載の積層型固体撮像装置。
   

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