JP6425801B2 - サブサンプリング位相ロックループ - Google Patents
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Description
SSAMPL=(1-f)×S1+f×S2
を使用して第1のサンプルS1と第2のサンプルS2とを補間するように更に構成され、fは、間隔0〜1の値を有する補間係数である。
TE=(1-Nf)×tVCO
により与えられ、tVCOは発振器出力信号の周期である。
NE=1-Nf
である。これらの遅延は、いずれか所与の出力周波数について定数である点に留意すべきである。第kの基準サイクルにおける遅延は、
nE[k]=k×NE=k×(1-Nf)
tE[k]=nE[k]×tVCO=k×(1-Nf)×tVCO
により与えられる。
nE[k]=(k×(1-Nf))mod1
により与えられ、modはモジュロ演算子である。
Claims (13)
- デジタル−時間変換器と、
サンプラモジュールと、
補間器と、
電圧制御発振器と
を含むサブサンプリング位相ロックループであって、
前記デジタル−時間変換器は、第1の時点t1における第1の遅延信号SDLY1と、第2の時点t2における第2の遅延信号SDLY2とを提供するように構成され、前記第1の時点t1は、発振器出力信号SOUTの第1の理想的なサンプリング時の前であり、前記第2の時点t2は、前記発振器出力信号SOUTの第2の理想的なサンプリング時の後であり、
前記サンプラモジュールは、前記第1の遅延信号SDLY1に基づく前記第1の時点t1における前記発振器出力信号SOUTの第1のサンプルS1と、前記第2の遅延信号SDLY2に基づく前記第2の時点t2における前記発振器出力信号SOUTの第2のサンプルS2とを提供するように構成され、
前記補間器は、前記第1のサンプルS1と前記第2のサンプルS2とを補間することにより、サンプラ信号SSAMPLを提供するように構成され、
前記電圧制御発振器は、前記サンプラ信号SSAMPLに基づいて前記発振器出力信号SOUTを制御するように構成されるサブサンプリング位相ロックループ。 - 前記デジタル−時間変換器は、
基準信号SREFと制御信号とを受信するように更に構成され、前記制御信号は、前記発振器出力信号SOUTの所望の周波数と前記基準信号SREFの周波数との間の係数を規定し、
サンプリングのための可能な時点を規定する変換器信号SCを生成し、
前記変換器信号SCと前記基準信号SREFと前記制御信号とに基づいて前記第1の遅延信号SDLY1と前記第2の遅延信号SDLY2とを提供するように更に構成される、請求項1に記載のサブサンプリング位相ロックループ。 - 前記デジタル−時間変換器は、前記制御信号と前記基準信号SREFとに基づいて前記第1の理想的なサンプリング時と前記第2の理想的なサンプリング時とを決定するように更に構成される、請求項2に記載のサブサンプリング位相ロックループ。
- フィルタリングされたサンプラ信号SFILTを提供するために、前記サンプラ信号SSAMPLをフィルタリングするように構成されたフォワード伝達関数モジュールを更に含み、
前記電圧制御発振器は、前記フィルタリングされたサンプラ信号SFILTを使用して前記発振器出力信号SOUTを制御するように更に構成される、請求項1乃至3のうちいずれか1項に記載のサブサンプリング位相ロックループ。 - 前記サンプラモジュールは、
第1のサンプラと、
第2のサンプラと
を含み、
前記第1のサンプラは、前記第1の遅延信号SDLY1に基づいて前記第1のサンプルS1を提供するように構成され、
前記第2のサンプラは、前記第2の遅延信号SDLY2に基づいて前記第2のサンプルS2を提供するように構成される、請求項1乃至4のうちいずれか1項に記載のサブサンプリング位相ロックループ。 - 前記補間器は、式:
SSAMPL=(1-f)×S1+f×S2
を使用して前記第1のサンプルS1と前記第2のサンプルS2とを補間するように更に構成され、fは、間隔0〜1の値を有する補間係数である、請求項1乃至5のうちいずれか1項に記載のサブサンプリング位相ロックループ。 - 前記補間器は、
第1の調整可能コンデンサデバイスと、
第2の調整可能コンデンサデバイスと
を含み、
前記補間器は、前記第1の調整可能コンデンサデバイスの静電容量値を(1-f)×Cに設定し、前記第1の調整可能コンデンサデバイスに前記第1のサンプルS1を記憶するように更に構成され、
前記補間器は、前記第2の調整可能コンデンサデバイスの静電容量値をf×Cに設定し、前記第2の調整可能コンデンサデバイスに前記第2のサンプルS2を記憶するように更に構成され、
Cは、前記第1の調整可能コンデンサデバイスの最大静電容量値及び前記第2の調整可能コンデンサデバイスの最大静電容量値であり、
前記補間器は、前記第1の調整可能コンデンサデバイスを前記第2の調整可能コンデンサデバイスと並列に接続することにより、前記サンプラ信号SSAMPLを提供するように更に構成される、請求項6に記載のサブサンプリング位相ロックループ。 - 前記第1の調整可能コンデンサデバイスは、M個の取り付け可能ユニットサイズのコンデンサを含み、
前記第2の調整可能コンデンサデバイスは、M個の取り付け可能ユニットサイズのコンデンサを含み、
M≧1であり、
前記補間器は、M-m個の取り付け可能ユニットサイズのコンデンサを前記第1の調整可能コンデンサデバイスに取り付けるように更に構成され、M≧mであり、
前記補間器は、m個の取り付け可能ユニットサイズのコンデンサを前記第2の調整可能コンデンサデバイスに取り付けるように更に構成され、これにより、前記第1の調整可能コンデンサデバイスの前記静電容量は(M-m)×CCAPであり、前記第2の調整可能コンデンサデバイスの前記静電容量はm×CCAPであり、CCAPは、それぞれのユニットサイズのコンデンサの前記静電容量である、請求項7に記載のサブサンプリング位相ロックループ。 - 前記補間器は、
前記第1のサンプルS1を受信するように構成された第1の入力と、
前記第2のサンプルS2を受信するように構成された第2の入力と、
前記第1の入力と前記第2の入力との間に直列に接続されたM個の抵抗であり、M≧2であり、前記M個の抵抗は導体と接続されるM個の抵抗と、
補間器出力と
を含み、
前記補間器は、前記補間器出力において前記サンプラ信号SSAMPLを提供するために、前記補間器出力を前記導体、前記第1の入力又は前記第2の入力のいずれか1つに接続するように更に構成される、請求項6に記載のサブサンプリング位相ロックループ。 - 前記第1の理想的なサンプリング時は、前記第2の理想的なサンプリング時と異なる、請求項1乃至9のうちいずれか1項に記載のサブサンプリング位相ロックループ。
- 前記第1の理想的なサンプリング時及び前記第2の理想的なサンプリング時は、前記基準信号SREFの連続的な周期にある、請求項10に記載のサブサンプリング位相ロックループ。
- 発振器出力信号を制御する方法であって、
第1の時点t1における第1の遅延信号SDLY1と、第2の時点t2における第2の遅延信号SDLY2とを提供するステップであり、前記第1の時点t1は、前記発振器出力信号SOUTの第1の理想的なサンプリング時の前であり、前記第2の時点t2は、前記発振器出力信号SOUTの第2の理想的なサンプリング時の後であるステップと、
前記第1の遅延信号SDLY1に基づく前記第1の時点t1における前記発振器出力信号SOUTの第1のサンプルS1と、前記第2の遅延信号SDLY2に基づく前記第2の時点t2における前記発振器出力信号SOUTの第2のサンプルS2とを少なくとも提供するステップと、
前記第1のサンプルS1と前記第2のサンプルS2とを補間することにより、サンプラ信号SSAMPLを提供するステップと、
前記サンプラ信号SSAMPLに基づいて前記発振器出力信号SOUTを制御するステップと
を含む方法。 - コンピュータプログラムがコンピュータ上で実行した場合、請求項12に記載の方法を実行するプログラムコードを有するコンピュータプログラム。
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