JP6383156B2 - 出力制御回路 - Google Patents

Description

本発明は、入力側に接続される電力出力装置が出力する電力を出力側に出力し得る出力制御回路に関するものである。

出力制御回路に関する技術として、例えば、下記特許文献１に開示される「色素増感太陽電池を使用した点灯装置およびその点灯装置を用いた表示装置」がある。この技術では、色素増感太陽電池（電力出力装置）から出力される電圧をコンデンサに充電しその出力を光源（出力側）に供給可能に構成している。この色素増感太陽電池には逆流防止用のダイオードが直列に接続されている（特許文献１；段落００４３，図１）。

一般に、色素増感太陽電池は、その開放電圧が半導体電極材料のフェルミ準位と電解質溶液の酸化還元準位との差で決定され、半導体電極材料と電解質溶液の種類の組み合わせにより開放電圧が決まる。現在の技術水準では、１つの電池セル（以下「単セル」という）の出力電圧は、０．５Ｖ前後に留まる。そのため、単セルでは、逆流防止用ダイオードによる電圧降下（シリコンダイオードで降下電圧Ｖf 約０．６Ｖ）よりも出力電圧が下回ることから、このようなダイオードを介して出力を取り出すことが難しい。例えば、上記特許文献１による開示技術では、電池セルを複数個直列に接続して起電力を高めることによって、降下電圧Ｖfを超える出力電圧を得ている。

ところで、色素増感太陽電池は、その等価回路モデルが図２６に示すように表される（非特許文献１；１７０頁〜１７７頁、色素増感太陽電池の内部抵抗解析（小出直城））。この図２６において、Ｉ_ｐｈは光照射による光励起キャリアを表す定電流源、Ｄはｐｎ接合の特性を表すダイオード、Ｒ_ｓｈは不純物等を介したリーク電流に起因する並列抵抗成分、Ｒ_ｈは主に導電性透明電極（ＳｎＯ_２等）の抵抗に起因したインピーダンス成分、Ｒ_１やＣ_１は対極界面における酸化還元反応に起因したインピーダンス成分、Ｒ_３やＣ_３は電解液中の電解質の拡散反応に起因したインピーダンス成分、をそれぞれ示す。

特開２０１２−１６７４７０号公報 荒川裕則 編著「色素増感太陽電池の最新技術II」株式会社シーエムシー出版 ２００７年５月発行

上記非特許文献１の等価回路モデルによると、色素増感太陽電池は、故障や劣化をすると電気抵抗（以下「抵抗」という）として作用する。また太陽光が当たらないときにも抵抗として作用する。このため、直列に接続した複数の電池セルのいずれかに故障が発生したり劣化したりした場合、あるいは日陰等により電池セルの一部に太陽光が当たり難くなった場合等には、該当するセルが抵抗になり、すべての電池セルが必ずしも良好に発電できるわけではない。したがって、このような場合、上記特許文献１の開示技術では、直列接続されたセルのうち、抵抗として作用するセルが存在すると、その抵抗分によって電力損失が発生し得るという問題がある。

また仮に、色素増感太陽電池に逆流防止用のダイオードを接続しない構成を採った場合には、色素増感太陽電池に逆方向（図２６に示す電流Ｉの逆方向）の電流が流れ込み得る。このため、そのような電流は、等価回路モデルのダイオードＤの順方向電流またはリーク電流として負極側に流れる。色素増感太陽電池が短絡モードで故障をしていた場合も同様である。そのため、外部で蓄電されていた電気エネルギーが色素増感太陽電池により消費されてしまうという問題がある。

本発明は、上述した課題を解決するためになされたもので、電力損失を抑制し得る出力制御回路を提供することを目的とする。

［請求項８，９］
本明細書の構成の都合上、まず請求項８，９について述べてから、その後に請求項１〜７に言及する。

上記目的を達成するため、特許請求の範囲の請求項８に記載された出力制御回路は、入力側に接続される電力出力装置が出力する電力を出力側に出力し得る出力制御回路であって、電荷蓄積層を有しこれに蓄積された電荷量に応じてデプレッションモードまたはエンハンスメントモードで動作するＭＯＳトランジスタであり、前記入力側と前記出力側の間に介在するトランスファーゲートと、前記電力出力装置の出力インピーダンスが所定インピーダンス以上である場合には前記トランスファーゲートの入出力間を導通状態に制御し、前記出力インピーダンスが前記所定インピーダンス未満である場合には前記入出力間を遮断状態に制御する制御回路と、を備え、前記制御回路は、前記電力出力装置の出力インピーダンスが所定インピーダンス以上である場合には前記ＭＯＳトランジスタの動作モードをデプレッションモードに設定し、前記出力インピーダンスが前記所定インピーダンス未満である場合には前記ＭＯＳトランジスタの動作モードをエンハンスメントモードに設定する設定制御回路と、前記ＭＯＳトランジスタがデプレッションモードであるときには前記ＭＯＳトランジスタの入出力間を導通状態にし、前記ＭＯＳトランジスタがエンハンスメントモードであるときには前記ＭＯＳトランジスタの入出力間を遮断状態に制御する動作制御回路と、を備えることを技術的特徴とする。

また、特許請求の範囲の請求項９に記載された出力制御回路は、請求項８に記載の出力制御回路において、前記設定制御回路は、初期化時において、前記電荷蓄積層に電子を注入して前記電荷蓄積層に電荷を蓄積させて前記ＭＯＳトランジスタをエンハンスメントモードにする初期化回路と、モード設定時において、前記電力出力装置の出力インピーダンスが所定インピーダンス以上である場合には前記電荷蓄積層から電子を引き抜いて前記電荷を外部に転送して前記ＭＯＳトランジスタの動作モードをデプレッションモードに変更し、前記出力インピーダンスが前記所定インピーダンス未満である場合には前記ＭＯＳトランジスタの動作モードをエンハンスメントモードで維持する動作モード設定回路と、を備えることを技術的特徴とする。

［請求項１〜７］
上記目的を達成するため、特許請求の範囲の請求項１に記載された複数の出力制御回路は、複数の電力出力装置の個々に対応して設けられ、入力側に接続される前記電力出力装置が出力する電力を出力側に出力し得る複数の出力制御回路であって、前記複数の出力制御回路は、いずれも、前記入力側と前記出力側の間に介在するトランスファーゲートと、対応する前記電力出力装置の出力電圧が所定電圧以上である場合には前記トランスファーゲートの入出力間を導通状態に制御し、前記出力電圧が前記所定電圧未満である場合には前記入出力間を遮断状態に制御する制御回路と、を備え、前記制御回路は、一方の入力に前記出力電圧が入力され他方の入力に比較基準電圧として前記所定電圧が入力されて前記出力電圧が所定電圧以上である場合に前記電力出力装置の発電状態が「良」である良否情報を出力し前記出力電圧が前記所定電圧未満である場合に前記発電状態が「否」である良否情報を出力するカレントミラー回路と、前記トランスファーゲートを導通状態または遮断状態に設定する設定回路と、を備え、前記設定回路は、前記トランスファーゲートを前記導通状態または前記遮断状態に設定するフリップフロップ回路と、前記カレントミラー回路から出力される前記良否情報を前記フリップフロップ回路にロードするデータロード用コントロールゲートと、前記複数の出力制御回路に共通の信号線に接続されて前記フリップフロップ回路にリセット動作をさせるリセット制御用コントロールゲートと、を備え、前記フリップフロップ回路は、ロードされた前記良否情報に従って、前記良否情報が「良」である場合には前記トランスファーゲートを前記導通状態に設定し、前記良否情報が「否」である場合には前記トランスファーゲートを前記遮断状態に設定し、前記共通の信号線から入力されるリセット信号を受けた前記リセット制御用コントロールゲートに制御されて前記リセット動作をした場合には、前記カレントミラー回路から出力される前記良否情報に関係なく前記トランスファーゲートを前記遮断状態に設定することを技術的特徴とする。

また、特許請求の範囲の請求項２に記載された複数の出力制御回路は、請求項１に記載の複数の出力制御回路において、前記フリップフロップ回路は、前記導通状態または前記遮断状態を記憶するとともに、これらの記憶した状態を外部から入力される制御情報に従って外部に出力することを技術的特徴とする。

また、特許請求の範囲の請求項３に記載された出力制御回路は、請求項２に記載の複数の出力制御回路において、前記制御回路は、当該制御回路を特定するアドレス情報が入力されたか否かを判定するアドレス判定回路をさらに備え、前記設定回路は、当該制御回路を特定するアドレス情報が入力されたことを前記アドレス判定回路が判定した場合、前記制御情報に従った所定動作を行うことを技術的特徴とする。「所定動作」は、設定回路に記憶した導通状態または前記遮断状態を外部から入力される制御情報に従って外部に出力することである。

また、特許請求の範囲の請求項４に記載された蓄電制御回路は、請求項１〜３のいずれか一項に記載の複数の出力制御回路の個々の出力側に共通に接続されて前記複数の出力制御回路から出力される電気エネルギーを蓄える蓄電デバイスの充放電を制御する蓄電制御回路であって、前記蓄電デバイスの電圧を検出して電圧情報を出力する電圧情報出力回路と、第１の状態時には前記蓄電デバイスを前記複数の出力制御回路に導通させて前記蓄電デバイスを充電し、第２の状態時には前記蓄電デバイスを前記複数の出力制御回路から遮断して外部出力に導通させて前記蓄電デバイスに蓄えられた電気エネルギーを前記外部出力に放電して送電するトランスファーゲートと、前記電圧情報出力回路から出力される前記電圧情報に基づいて前記トランスファーゲートによる前記蓄電デバイスの充放電を制御する充放電制御回路と、を備え、前記充放電制御回路は、前記蓄電デバイスの充電電圧が予め設定された出力許容電圧未満の場合には前記トランスファーゲートを前記第１の状態に制御し、前記蓄電デバイスの充電電圧が前記出力許容電圧以上の場合には前記トランスファーゲートを前記第２の状態に制御することを技術的特徴とする。

また、特許請求の範囲の請求項５に記載された蓄電制御回路は、請求項４に記載の蓄電制御回路において、少なくとも前記電圧情報出力回路および前記トランスファーゲートは、同じ半導体基板に形成されることを技術的特徴とする。

また、特許請求の範囲の請求項６に記載された蓄電制御回路は、請求項１〜３のいずれか一項に記載の複数の出力制御回路の個々の出力側に共通に接続されて前記複数の出力制御回路から出力される電気エネルギーを蓄える蓄電デバイスの充放電を制御する蓄電制御回路であって、前記複数の出力制御回路の出力側と前記蓄電デバイスとの電気的な導通および遮断を制御するスイッチ回路と、前記蓄電デバイスが蓄えた電気エネルギーを低電位側に逃がす放電回路と、を備え、前記スイッチ回路および前記放電回路は、外部から入力される制御情報に従って制御されることを技術的特徴とする。

また、特許請求の範囲の請求項７に記載された蓄電制御回路は、請求項４〜６のいずれか一項に記載の蓄電制御回路において、前記蓄電デバイスは、当該蓄電制御回路が構成される半導体基板に、ＭＩＭ（Metal-Insulator-Metal）構造により形成されることを技術的特徴とする。

［請求項８，９］
本明細書の構成の都合上、まず請求項８，９について述べてから、その後に請求項１〜７に言及する。

請求項８の発明では、出力制御回路は、入力側に接続される電力出力装置が出力する電力を出力側に出力し得るものである。トランスファーゲートは、電荷蓄積層を有しこれに蓄積された電荷量に応じてデプレッションモードまたはエンハンスメントモードで動作するＭＯＳトランジスタであり、入力側と出力側の間に介在する。また、制御回路は、電力出力装置の出力インピーダンスが所定インピーダンス以上である場合にはトランスファーゲートの入出力間を導通状態に制御し、出力インピーダンスが所定インピーダンス未満である場合には入出力間を遮断状態に制御する。そして、制御回路は、電力出力装置の出力インピーダンスが所定インピーダンス以上である場合にはＭＯＳトランジスタの動作モードをデプレッションモードに設定し、出力インピーダンスが所定インピーダンス未満である場合にはＭＯＳトランジスタの動作モードをエンハンスメントモードに設定する設定制御回路と、ＭＯＳトランジスタがデプレッションモードであるときにはＭＯＳトランジスタの入出力間を導通状態にし、ＭＯＳトランジスタがエンハンスメントモードであるときにはＭＯＳトランジスタの入出力間を遮断状態に制御する動作制御回路と、を備える。即ち、この発明では、ＭＯＳトランジスタをトランスファーゲートとして機能させ、かつ出力インピーダンスに応じてこのＭＯＳトランジスタをデプレッションモードまたはエンハンスメントモードに設定し、ＭＯＳトランジスタの入出力間を、デプレッションモードであるときに導通状態、エンハンスメントモードであるときには遮断状態、になるようにＭＯＳトランジスタを制御する。これにより、電力出力装置の出力インピーダンスに応じた状態をトランスファーゲート自体が記憶するので、別途、記憶回路等を設ける必要がない。したがって、回路構成を簡素化することができる。

請求項９の発明では、設定制御回路は、初期化時において、電荷蓄積層に電子を注入して電荷蓄積層に電荷を蓄積させてＭＯＳトランジスタをエンハンスメントモードにする初期化回路と、モード設定時において、電力出力装置の出力インピーダンスが所定インピーダンス以上である場合には電荷蓄積層から電子を引き抜いて電荷を外部に転送してＭＯＳトランジスタの動作モードをデプレッションモードに変更し、出力インピーダンスが所定インピーダンス未満である場合にはＭＯＳトランジスタの動作モードをエンハンスメントモードで維持する動作モード設定回路と、を備える。これにより、初期化時に初期化回路によってエンハンスメントモードにされたＭＯＳトランジスタは、モード設定時に、電力出力装置の出力インピーダンスが、所定インピーダンス以上である場合には動作モード設定回路により動作モードがデプレッションモードに変更され、所定インピーダンス未満である場合には動作モード設定回路により動作モードがそのままエンハンスメントモードに維持される。

［請求項１〜７］
請求項１の発明では、複数の出力制御回路は、複数の電力出力装置の個々に対応して設けられ、入力側に接続される電力出力装置が出力する電力を出力側に出力し得るものである。そして、複数の出力制御回路は、いずれも、入力側と出力側の間に介在するトランスファーゲートと、対応する電力出力装置の出力電圧が所定電圧以上である場合にはトランスファーゲートの入出力間を導通状態に制御し、出力電圧が所定電圧未満である場合には入出力間を遮断状態に制御する制御回路と、を備える。当該制御回路は、一方の入力に出力電圧が入力され他方の入力に比較基準電圧として所定電圧が入力されて出力電圧が所定電圧以上である場合に電力出力装置の発電状態が「良」である良否情報を出力し出力電圧が所定電圧未満である場合に発電状態が「否」である良否情報を出力するカレントミラー回路と、トランスファーゲートを導通状態または遮断状態に設定する設定回路と、を備える。そして、設定回路は、トランスファーゲートを導通状態または遮断状態に設定するフリップフロップ回路と、カレントミラー回路から出力される良否情報をフリップフロップ回路にロードするデータロード用コントロールゲートと、複数の出力制御回路に共通の信号線に接続されてフリップフロップ回路にリセット動作をさせるリセット制御用コントロールゲートと、を備え、フリップフロップ回路は、ロードされた良否情報に従って、良否情報が「良」である場合にはトランスファーゲートを導通状態に設定し、良否情報が「否」である場合にはトランスファーゲートを遮断状態に設定し、共通の信号線から入力されるリセット信号を受けたリセット制御用コントロールゲートに制御されてリセット動作をした場合には、カレントミラー回路から出力される良否情報に関係なくトランスファーゲートを遮断状態に設定する。これにより、カレントミラー回路によって検出した出力電圧に基づく電力出力装置の良否情報として、フリップフロップ回路にロードされた良否情報に従って電力出力装置の発電状態が「良」である場合にはフリップフロップ回路によりトランスファーゲートが導通状態に設定され、フリップフロップ回路にロードされた良否情報に従って電力出力装置の発電状態が「否」である場合にはフリップフロップ回路によりトランスファーゲートが遮断状態に設定される。また、共通の信号線からリセット信号が入力されると、カレントミラー回路から出力される良否情報に関係なく、リセット制御用コントロールゲートがトランスファーゲートを遮断状態に設定される。したがって、例えば、故障した電力出力装置を強制的に出力側から、電気的に切り離すことができるため、故障した電力出力装置による電力消費を防ぐことで電力の損失をさらに抑制することができる。

請求項２の発明では、フリップフロップ回路は、導通状態または遮断状態を記憶するとともに、これらの記憶した状態を外部から入力される制御情報に従って外部に出力する。これにより、カレントミラー回路によって検出した出力電圧が、所定電圧以上である場合にはフリップフロップ回路によりトランスファーゲートが導通状態に設定され、所定電圧未満である場合にはフリップフロップ回路によりトランスファーゲートが遮断状態に設定される。また、フリップフロップ回路によって設定されたトランスファーゲートの導通または遮断の状態情報が外部から入力される制御情報に従って外部に出力される。したがって、このようなトランスファーゲートの導通または遮断の状態情報を外部から読み出すことにより電力出力装置の発電状態を容易に確認することができる。

請求項３の発明では、制御回路は、当該制御回路を特定するアドレス情報が入力されたか否かを判定するアドレス判定回路をさらに備え、設定回路は、当該制御回路を特定するアドレス情報が入力されたことをアドレス判定回路が判定した場合、制御情報に従った所定動作を行う。これにより、当該制御回路を特定するアドレス情報が入力されない場合には、制御回路は、制御情報には従うことなく所定動作を行わない。例えば、制御情報に従った所定動作が、フリップフロップ回路に記憶したトランスファーゲートの導通または遮断の状態情報を外部に出力することである場合には、当該動作は、当該制御回路を特定するアドレス情報が入力されたときに限り行われる。したがって、当該出力制御回路が、複数存在する場合、特定の出力制御回路をアドレス情報で指定してこれらの所定動作を行わせることができる。

請求項４の発明では、電圧情報出力回路とトランスファーゲートと充放電制御回路とを備え、充放電制御回路は、蓄電デバイスの充電電圧が予め設定された出力許容電圧未満の場合にはトランスファーゲートを第１の状態に制御して蓄電デバイスを複数の出力制御回路に導通させて蓄電デバイスを充電し、蓄電デバイスの充電電圧が出力許容電圧以上の場合にはトランスファーゲートを第２の状態に制御する。これにより、請求項１〜３のいずれか一項に記載の複数の出力制御回路の個々の出力側に共通に接続される蓄電制御回路は、蓄電デバイスの充電電圧が予め設定された出力許容電圧以上になると、蓄電デバイスに蓄えられた電気エネルギーをトランスファーゲートを介して外部出力に放電して送電するため、外部に設けられた装置等は、当該蓄電制御回路から電力供給を受けることができる。

請求項５の発明では、少なくとも電圧情報出力回路およびトランスファーゲートは、同じ半導体基板に形成されることから、両者を別々の半導体基板に形成する場合に比べ、コンパクトかつ低コストで構成することが可能になる。また、これらとともに充放電制御回路も同じ半導体基板に形成した場合には、よりコンパクトかつ低コストに構成することができる。

請求項６の発明では、スイッチ回路と放電回路とを備える。そして、外部から入力される制御情報に従って、スイッチ回路は、複数の出力制御回路の出力側と蓄電デバイスとの電気的な導通および遮断を制御し、また放電回路は、蓄電デバイスが蓄えた電気エネルギーを低電位側に逃がす。これにより、通常時には、スイッチ回路を導通状態にして複数の出力制御回路の出力側と蓄電デバイスを電気的に接続することによって、電力出力装置が出力する電力を蓄電デバイスに蓄えることができる。また、スイッチ回路を遮断状態にして複数の出力制御回路の出力側と蓄電デバイスを電気的に切り離し、放電回路により蓄電デバイスの電気エネルギーを低電位側に逃がす。これにより、蓄電デバイスが蓄えた電気エネルギーをほぼゼロにすることができる。例えば、メンテナンス時にこのような動作を行うことにより、蓄電デバイスの放電特性を確認することができる。また、電気エネルギーを低電位側に放出した蓄電デバイスに対して、スイッチ回路を導通状態にし複数の出力制御回路の個々の出力側を電気的に接続することによって、蓄電デバイスの充電特性を確認することができる。

請求項７の発明では、蓄電デバイスは、当該蓄電制御回路が構成される半導体基板に、ＭＩＭ構造により形成される。これにより、蓄電制御回路を形成する半導体の製造工程において、蓄電デバイスをＭＩＭキャパシタとして製造することができるため、蓄電デバイスを別体で構成した場合に比べて抵抗損失が抑制され、蓄電効率を向上させることができる。

本発明の出力制御回路を太陽光発電装置の出力制御システムに適用した第１実施形態における当該システムの構成概要を示すブロック図である。 図１に示す出力制御装置の構成例を示す回路図である。 図１に示す蓄電制御装置の構成例を示す回路図である。 図１に示すコントローラによる制御例を示すタイミングチャートであり、色素増感太陽電池が日陰状態から日照状態に変化した場合の例である。 図１に示すコントローラによる制御例を示すタイミングチャートであり、色素増感太陽電池が日照状態から日陰状態に変化した場合の例である。 図１に示す出力制御装置の他の構成例として、インピーダンスモニター部による閾値を可変にした場合の構成を示す回路図である。 図１に示す出力制御装置の他の構成例として、インピーダンスモニター部をカレントミラー回路を含んで構成した場合の構成を示す回路図である。 図１に示す出力制御装置の他の構成例として、インピーダンスモニター部をオペアンプにより構成した場合の構成を示す回路図である。 図１に示す出力制御装置の他の構成例として、インピーダンスモニター部の入力側に負荷素子を付加した場合の構成を示す回路図である。 図１に示す出力制御システムの改変例を示すブロック図である。 図１０に示す出力制御装置の構成例を示す回路図である。 本発明の出力制御回路を太陽光発電装置の出力制御システムに適用した第２実施形態における当該システムの構成概要を示すブロック図である。 図１２に示す出力制御装置の構成例を示す回路図である。 本発明の出力制御回路を太陽光発電装置の出力制御システムに適用した第３実施形態における当該システムの構成概要を示すブロック図である。 図１４に示す出力制御装置の構成例を示す回路図である。 本発明の出力制御回路を太陽光発電装置の出力制御システムに適用した第４実施形態における当該システムの構成概要を示すブロック図である。 図１６に示す出力制御装置の構成例を示す回路図であり、電力転送部およびセル状態検出／保持部の回路例を示すものである。 図１６に示す出力制御装置の構成例を示す回路図であり、Ｒ／Ｗ制御部の回路例を示すものである。 図１６に示す蓄電制御装置の構成例を示す回路図である。 図１６に示すコントローラによる通常時の制御例を示すタイミングチャートであり、色素増感太陽電池が日照状態から日陰状態に変化した場合の例である。 図１６に示すコントローラによるメンテナンス時の制御例を示すタイミングチャートであり、試験機能として、電力転送部を強制的に導通状態に設定した場合の例である。 図１６に示すコントローラによるメンテナンス時の制御例を示すタイミングチャートであり、試験機能として、セル状態検出／保持部からＤＳＳＣの良否情報を読み出す場合の例である。 ＭＩＭ（Metal-Insulator-Metal）構造によるコンデンサの構成例を示す半導体デバイスの模式的な断面図である。 トランスファーゲートとして機能するＮチャネルＭＯＳトランジスタの他の構成例を示す半導体デバイスの模式的な断面図である。 図２５(A)は、太陽光発電装置の出力制御システムをシステムＬＳＩとしてチップ化した場合におけるレイアウト例を示す説明図であり、図２５(B)は出力制御装置のレイアウト例を示す一点鎖線α内の拡大図であり、図２５(C)は、図２５(B)のレイアウト例に対する比較レイアウトの例を示す拡大図である。 色素増感太陽電池の等価回路モデルを示す説明図である。

以下、本発明の出力制御回路を太陽光発電装置の出力制御システム（以下「本システム」という）に適用した第１実施形態〜第４実施形態を各図に基づいて説明する。

［第１実施形態］
まず、本システムの構成概要を図１を参照して説明する。図１には、本システムの構成概要を示すブロック図が図示されている。図１に示すように、本システムは、主に、出力制御装置２０、蓄電制御装置１５０およびコントローラ１７０により構成されている。本システムでは、複数のＤＳＳＣ１０から出力される発電電力を出力制御装置２０を介して蓄電制御装置１５０のチャージユニット１９０に集めて供給用電力として出力する。

第１実施形態では、出力制御装置２０は、複数のＤＳＳＣ１０の個々に対応して出力制御装置２０が設けられている。そのため、図１に示すように、ＤＳＳＣ１０や出力制御装置２０のそれぞれの符号の末尾には、便宜的に「ａ」，「ｂ」…「ｎ」等を付して表すが、いずれも以下説明するＤＳＳＣ１０や出力制御装置２０と同様に構成されている。

ＤＳＳＣ１０（１０ａ，１０ｂ，１０ｃ，１０ｄ，…，１０ｍ，１０ｎ）は、光エネルギーを電気エネルギーに変換する色素増感太陽電池（Dye Sensitized Solar Cell）である。ＤＳＳＣ１０の典型的な例は、グレッツェル型であり、例えば、二酸化チタン粉末を焼き付けて色素を吸着させた透明電極（一方の電極（負極））と、この透明電極に所定距離を隔てて設けられる対極（他方の電極（正極））と、これらの電極間に保持されるヨウ素系電解液（電解質溶液）と、から構成される。

ＤＳＳＣの発電の原理は、前述した非特許文献１（荒川裕則 編著「色素増感太陽電池の最新技術II」）に詳しく説明されているので、詳細はそちらを参照されたい。第１実施形態では、ＤＳＳＣ１０は単セル、即ち１つの電池セルで構成される。そのため、ＤＳＳＣ１０単体の出力電圧は０．５Ｖ前後であり、得られる電力はミリワットオーダに留まる。第１実施形態では、例えば、数１０セル〜数１００セルのＤＳＳＣ１０から発電電力を集めて蓄電制御装置１５０のチャージユニット１９０に蓄えて出力する。

出力制御装置２０（２０ａ，２０ｂ，２０ｃ，２０ｄ，…，２０ｍ，２０ｎ）は、主に、電力転送部２１、入力ゲート部２４、インピーダンスモニター部２５等により構成されており、制御バスＣＢを介してコントローラ１７０に接続されている。この出力制御装置２０は、ＤＳＳＣ１０に対して１対１対応の関係で設けられており、出力制御装置２０の電力入力端子ＰＩには、ＤＳＳＣ１０の発電電力を入力可能にＤＳＳＣ１０が接続されている。また、出力制御装置２０は、コントローラ１７０から制御コマンドを受けて、ＤＳＳＣ１０が太陽光を受けて発電している場合にはＤＳＳＣ１０から入力される発電電力を電力線ＰＬに転送し、ＤＳＳＣ１０が発電していない場合にはＤＳＳＣ１０と電力線ＰＬの間を電気的に遮断する、等の各制御を行う。なお、図２に、出力制御装置２０の構成例を示す回路図が図示されているので、ここからは図２を参照して説明する。

図２に示すように、出力制御装置２０は、その電力転送部２１を転送ゲート部２２と状態設定部２３とにより構成している。電力転送部２１は、後述の入力ゲート部２４を介してＤＳＳＣ１０から入力される発電電力を電力出力端子ＴＯに出力する機能を有する。

転送ゲート部２２は、例えば、ＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳ」という）と、ＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳ」という）とを並列に接続して構成されるトランスファーゲートである。即ち、転送ゲート部２２は、入力ノードとしてＮＭＯＳ２２ａのドレインとＰＭＯＳ２２ｂのソースとを接続し、また出力ノードとしてＮＭＯＳ２２ａのソースとＰＭＯＳ２２ｂのドレインとを接続して構成される双方向アナログスイッチで、「トランスミッションゲート」や「ＣＭＯＳスイッチ」とも称される。

転送ゲート部２２は、ＮＭＯＳ２２ａのゲートにＨレベルの電圧が印加され、かつＰＭＯＳ２２ｂのゲートにＬレベルの電圧が印加されると、両ＭＯＳ２２ａ，２２ｂはいずれもオン状態になるため、入出力間が導通する（導通状態）。これとは逆に、ＮＭＯＳ２２ａのゲートにＬレベルの電圧が印加され、かつＰＭＯＳ２２ｂのゲートにＨレベルの電圧が印加されると、両ＭＯＳ２２ａ，２２ｂはいずれもオフ状態になるため、入出力間が遮断される（遮断状態）。なお、転送ゲート部２２は、特許請求の範囲に記載の「トランスファーゲート」に相当し得るものである。

状態設定部２３は、ＰＭＯＳ２３ａ、ＮＭＯＳ２３ｂ、ＰＭＯＳ２３ｃ、ＮＭＯＳ２３ｄ、ＮＭＯＳ２３ｅ、ＮＭＯＳ２３ｆおよびＮＭＯＳ２３ｇから構成されるフリップフロップ回路と、ＰＭＯＳ２３ｈ、ＮＭＯＳ２３ｉおよびＮＭＯＳ２３ｋから構成されるインバータ回路と、により構成されている。

このフリップフロップ回路は、ＰＭＯＳ２３ａおよびＮＭＯＳ２３ｂからなる一方のインバータ回路と、ＰＭＯＳ２３ｃおよびＮＭＯＳ２３ｄからなる他方のインバータ回路と、を交差接続したＳＲＡＭの記憶セルとほぼ同様に構成されているが、両インバータ回路のそれぞれの出力ノードが前述した転送ゲート部２２のＮＭＯＳ２２ａやＰＭＯＳ２２ｂのゲートに接続されている点と、ＮＭＯＳ２３ｇによるリセット回路を有する点と、がＳＲＡＭの記憶セルと異なる。

即ち、一方のインバータ回路の出力ノード（プラス電源Ｖddにソースを接続したＰＭＯＳ２３ａのドレインと、マイナス電源Ｖssにソースを接続したＮＭＯＳ２３ｂのドレインとの接続ノード）を、他方のインバータ回路の入力ノード（プラス電源Ｖddにソースを接続したＰＭＯＳ２３ｃのゲートと、マイナス電源Ｖssにソースを接続したＮＭＯＳ２３ｄのゲートとの接続ノード）に接続するとともに、転送ゲート部２２のＮＭＯＳ２２ａのゲートにも接続する。

同様に、他方のインバータ回路の出力ノード（プラス電源Ｖddにソースを接続したＰＭＯＳ２３ｃのドレインと、マイナス電源Ｖssにソースを接続したＮＭＯＳ２３ｄのドレインとの接続ノード）を、一方のインバータ回路の入力ノード（プラス電源Ｖddにソースを接続したＰＭＯＳ２３ａのゲートと、マイナス電源Ｖssにソースを接続したＮＭＯＳ２３ｂのゲートとの接続ノード）に接続するとともに、転送ゲート部２２のＰＭＯＳ２２ｂのゲートにも接続する。

また、データロード用のＮＭＯＳ２３ｅ，２３ｆのソースを前記一方のインバータ回路の入出力ノードおよび前記他方のインバータ回路の入出力ノードにそれぞれ接続する。このデータロード用のＮＭＯＳ２３ｅのドレインは、ＰＭＯＳ２３ｈ、ＮＭＯＳ２３ｉおよびＮＭＯＳ２３ｋから構成されるインバータ回路の入力ノードに、またデータロード用のＮＭＯＳ２３ｆのドレインは、同インバータ回路の出力ノードに、それぞれ接続される。また、データロード用のＮＭＯＳ２３ｅ，２３ｆのゲートは、外部からロード信号が入力されるロード端子Ｌdに接続される。

さらに、マイナス電源Ｖssにソースを接続したリセット用のＮＭＯＳ２３ｇのドレインを、当該一方のインバータ回路の出力ノードおよび当該他方のインバータ回路の入力ノードに接続する。リセット用のＮＭＯＳ２３ｇのゲートは、外部から転送ゲートリセット信号が入力されるトランスファーゲートリセット端子Ｔ_Ｒstに接続される。

これに対して、ＰＭＯＳ２３ｈ、ＮＭＯＳ２３ｉおよびＮＭＯＳ２３ｋから構成されるインバータ回路は、ＰＭＯＳ２３ｈのソースがプラス電源Ｖddに接続され、またＮＭＯＳ２３ｉのソースがマイナス電源Ｖssに接続されて、これらＭＯＳ２３ｈ，２３ｉの間にＮＭＯＳ２３ｋが直列に接続される。このＮＭＯＳ２３ｋは、当該インバータ回路の出力の可否を制御するコントロールゲートで、外部からイネーブル信号が入力されるモニターイネーブル端子Ｍon_ＥnにＮＭＯＳ２３ｋのゲートが接続されている。当該インバータ回路の入力ノードは、これらＭＯＳ２３ｈ，２３ｉのゲート同士の接続ノードで、前述したフリップフロップ回路のデータロード用のＮＭＯＳ２３ｅのドレインと、インピーダンスモニター部２５の出力ノードとに接続されている。また当該インバータ回路の出力ノードは、ＰＭＯＳ２３ｈとＮＭＯＳ２３ｋの両ドレインの接続ノードで、データロード用のＮＭＯＳ２３ｆのドレインに接続されている。

これにより、トランスファーゲートリセット端子Ｔ_ＲstにＨレベルの電圧が印加されると、リセット用のＮＭＯＳ２３ｇがオン状態になるため、ＮＭＯＳ２２ａ、ＰＭＯＳ２３ｃおよびＮＭＯＳ２３ｄの各ゲートがマイナス電源Ｖssの電圧（Ｌレベル）になるため、ＰＭＯＳ２３ｃだけがオン状態になる。それにより、ＰＭＯＳ２２ｂ、ＰＭＯＳ２３ａおよびＮＭＯＳ２３ｂの各ゲートがプラス電源Ｖddの電圧（Ｈレベル）になるため、ＮＭＯＳ２３ｂだけがオン状態になり、前記のフリップフロップ回路がリセット状態に設定される。一方、トランスファーゲートリセット端子Ｔ_ＲstがＬレベルのときにロード端子ＬdにＨレベルの電圧が印加されると、ＮＭＯＳ２３ｅ、ＮＭＯＳ２３ｆのいずれもがオン状態になるとともに、このフリップフロップ回路の入力ノードは、これらＭＯＳ２３ｅ，２３ｆのドレインから排他的に入力される電圧レベル（ＨレベルまたはＬレベル）にセットされる。即ち、インピーダンスモニター部２５から状態設定部２３に、Ｈレベルの電圧が入力される場合には転送ゲート部２２を導通状態に設定し、またＬレベルの電圧が入力される場合には転送ゲート部２２を遮断状態に設定する。

入力ゲート部２４は、電力転送部２１の前段に設けられるゲート回路で、ＮＭＯＳ２４ａ、ＰＭＯＳ２４ｂおよびインバータ２４ｃにより構成されている。このゲート回路もトランスファーゲートである。入力ゲート部２４は、入力ノードとしてＮＭＯＳ２４ａのドレインとＰＭＯＳ２４ｂのソースとを接続し、また出力ノードとしてＮＭＯＳ２４ａのソースとＰＭＯＳ２４ｂのドレインとを接続している。ＮＭＯＳ２４ａのゲートとＰＭＯＳ２４ｂのゲートとをインバータ２４ｃを介して接続している。インバータ２４ｃは、ＰＭＯＳ２４ｂのゲートからＮＭＯＳ２４ａのゲートに向けて両者間に介在する。これにより、このトランスファーゲートは、インバータ２４ｃの入力ノードとＰＭＯＳ２４ｂのドレインとの接続ノードである制御ノードにＬレベルの電圧が印加されると、入力ゲート部２４の入出力間が導通し（導通状態）、同制御ノードにＨレベルの電圧が印加されると、入力ゲート部２４の入出力間が遮断される（遮断状態）。この制御ノードは、モニターイネーブル端子Ｍon_Ｅnに接続されている。そのため、モニターイネーブル端子Ｍon_ＥnにＬレベルの電圧が印加されているときに入力ゲート部２４が導通状態になり、また同端子Ｍon_ＥnにＨレベルの電圧が印加されているときに入力ゲート部２４が遮断状態になる。

インピーダンスモニター部２５は、状態設定部２３の前段に設けられる監視回路で、ＰＭＯＳ２５ａ、ＮＭＯＳ２５ｂおよびＮＭＯＳ２５ｅから構成される検出回路と、ＰＭＯＳ２５ｃ、ＮＭＯＳ２５ｄおよびＮＭＯＳ２５ｆから構成されるインバータ回路と、により構成されている。この検出回路は、ソースがプラス電源Ｖddに接続されるとともにゲート−ドレイン間を接続してプラス電源Ｖddから電流を引き込むＰＭＯＳ２５ａと、ゲートが電力入力端子ＰＩに接続されるとともにソースがマイナス電源Ｖssに接続されるＮＭＯＳ２５ｂと、の間にＮＭＯＳ２５ｅが直列に接続されている。このＮＭＯＳ２５ｅは、当該検出回路の出力の可否を制御するコントロールゲートで、前述のモニターイネーブル端子Ｍon_ＥnにＮＭＯＳ２５ｅのゲートが接続されている。

これに対して、ＰＭＯＳ２５ｃ、ＮＭＯＳ２５ｄおよびＮＭＯＳ２５ｆから構成されるインバータ回路は、ＰＭＯＳ２５ｃのソースがプラス電源Ｖddに接続され、またＮＭＯＳ２５ｄのソースがマイナス電源Ｖssに接続されて、これらＭＯＳ２５ｃ，２５ｄの間にＮＭＯＳ２５ｆが直列に接続される。このＮＭＯＳ２５ｆは、当該インバータ回路の出力の可否を制御するコントロールゲートで、外部からイネーブル信号が入力されるモニターイネーブル端子Ｍon_ＥnにＮＭＯＳ２５ｆのゲートが接続されている。当該インバータ回路の入力ノードは、これらＭＯＳ２５ｃ，２５ｄのゲート同士の接続ノードで、前述した検出回路のＰＭＯＳ２５ａとＮＭＯＳ２５ｅとの接続ノードがこれに接続されている。

これにより、モニターイネーブル端子Ｍon_ＥnにＨレベルの電圧が印加されて、電力入力端子ＰＩに電圧が入力されている場合、つまりＤＳＳＣ１０が発電している場合には、ＮＭＯＳ２５ｂ、ＮＭＯＳ２５ｅが共にオン状態になるため、検出回路の出力ノード（インバータ回路の入力ノード）、即ちＰＭＯＳ２５ｃおよびＮＭＯＳ２５ｄの各ゲートがマイナス電源Ｖssの電圧（Ｌレベル）になる。そのため、インバータ回路の出力ノードからは反転したＨレベルの電圧が出力されることから、状態設定部２３にはＨレベルの電圧が入力されて転送ゲート部２２を導通状態に設定する。

これとは逆に、電力入力端子ＰＩに電圧が入力されていない場合、つまりＤＳＳＣ１０が発電していない場合には、ＮＭＯＳ２５ｂがオフ状態になるため、検出回路の出力ノードおよびインバータ回路の入力ノード（ＰＭＯＳ２５ｃおよびＮＭＯＳ２５ｄの各ゲート）がプラス電源Ｖddの電圧（Ｈレベル）になる。そのため、インバータ回路の出力ノードからは反転したＬレベルの電圧が出力されることから、状態設定部２３にはＬレベルの電圧が入力されて転送ゲート部２２を遮断状態に設定する。

なお、この出力制御装置２０では、電力入力端子ＰＩに入力されるＤＳＳＣ１０の発電電力をＮＭＯＳ２５ｂのゲートで受けている。そのため、ＮＭＯＳ２５ｂのゲート電圧がＮＭＯＳ２５ｂの閾値電圧を超える場合を、ＤＳＳＣ１０の出力インピーダンスが所定インピーダンス以上である場合として、インバータ回路の入力ノードにＬレベルの電圧を出力している。つまり、ＤＳＳＣ１０の発電電力による入力電圧がＮＭＯＳ２５ｂの閾値電圧を超える場合を、「ＤＳＳＣ１０の出力インピーダンスが所定インピーダンス（発電状態にあるＤＳＳＣ１０の出力インピーダンス）以上である場合」にしている。しかし、実際には、ＤＳＳＣ１０の発電時における出力インピーダンスは、その値が様々でありまたバラツキが多い。また発電時の出力電圧にもバラツキがある。そのため、後述するインピーダンスモニター部２６（図６）では、検出回路による閾値電圧の閾値を可変にした構成を採ることにより、これらの問題を解決している。

また、モニターイネーブル端子Ｍon_ＥnにＨレベルの電圧が印加されて、インピーダンスモニター部２５がこのような動作をしている場合には、入力ゲート部２４の制御ノードにもモニターイネーブル端子Ｍon_ＥnからＨレベルの電圧が印加されているため、前述したように入力ゲート部２４は遮断状態になる。これにより、電力入力端子ＰＩから入力されるＤＳＳＣ１０の発電電力をインピーダンスモニター部２５により監視している状態においては、ＤＳＳＣ１０の発電電力は、入力ゲート部２４を介して転送ゲート部２２に出力されることなく専らインピーダンスモニター部２５に入力される。したがって、ＤＳＳＣ１０の出力状態をインピーダンスモニター部２５により正確に監視することができる。

これに対して、電力入力端子ＰＩから入力されるＤＳＳＣ１０の発電電力を、入力ゲート部２４を介して転送ゲート部２２に出力している状態においては、モニターイネーブル端子Ｍon_ＥnにはＬレベルの電圧が印加されているため、インピーダンスモニター部２５は、ＮＭＯＳ２５ｅ，２５ｆがオフ状態になる。そのため、ＰＭＯＳ２５ａとＮＭＯＳ２５ｂの間が遮断されることから、ＰＭＯＳ２５ａからＮＭＯＳ２５ｂに電流が流れ込むことなく、インピーダンスモニター部２５は休止状態になる。したがって、ＤＳＳＣ１０の発電電力を損失なく全て転送ゲート部２２に出力することができる。

このような出力制御装置２０の各端子（モニターイネーブル端子Ｍon_Ｅn、ロード端子Ｌd、トランスファーゲートリセット端子Ｔ_Ｒst）に対する制御は、制御バスＣＢを介してコントローラ１７０によって行われる。コントローラ１７０は、典型的にはマイクロコンピュータであり、制御用のワンボードマイコン、ワンチップマイコンや汎用のパーソナルコンピュータ等がこれに相当する。なお、コントローラ１７０による出力制御装置２０の制御例については、蓄電制御装置１５０の構成等を説明した後に、図４および図５を参照して説明する。

次に、図１および図３に基づいて、蓄電制御装置１５０の構成等を説明する。なお、図３には、蓄電制御装置１５０の構成例を示す回路図が図示されている。

図１に示すように、蓄電制御装置１５０は、主に、入出力ゲート部１５１、チャージモニター部１５３等により構成されており、電力線ＰＬを介して各出力制御装置２０（２０ａ，２０ｂ，２０ｃ，２０ｄ，…，２０ｍ，２０ｎ）に接続されている。蓄電制御装置１５０は、コントローラ１７０にも接続されており、コントローラ１７０から制御コマンドを受けて、各出力制御装置２０から電力線ＰＬを介して送られた各ＤＳＳＣ１０の発電電力をチャージユニット１９０に蓄電したり、チャージユニット１９０に蓄電された電力（電荷）を電力出力端子ＰＯを介して外部に転送したりする、等の各制御を行う。なお図３に、蓄電制御装置１５０の構成例を示す回路図が図示されているので、ここからは図３を参照して説明する。

図３に示すように、入出力ゲート部１５１は、導通および遮断の制御が逆になる前段トランスファーゲート（１５１ａ，１５１ｂ）と後段トランスファーゲート（１５１ｃ，１５１ｄ）およびインバータ１５１ｅにより構成されている。

前段トランスファーゲートは、前述した転送ゲート部２２のトランスファーゲートと同様に、ＮＭＯＳ１５１ａとＰＭＯＳ１５１ｂを並列に接続して構成している。ＮＭＯＳ１５１ａのゲートにはトランスファーゲート制御端子Ｔ_Ｃntが接続され、またＰＭＯＳ１５１ｂのゲートにはインバータ１５１ｅの出力側が接続されている。そして、この前段トランスファーゲートの入力ノードには蓄電制御入力端子ＣＩが接続され、出力ノードにはチャージユニット端子Ｃrgおよび後段トランスファーゲートの入力ノードが接続されている。なお、このチャージユニット端子Ｃrgにはチャージユニット１９０が接続されている。チャージユニット１９０は、電気エネルギー（電荷）を蓄えられる蓄電デバイスであればよく、例えば、電気二重層コンデンサ等の大容量コンデンサや蓄電池等である。

同様に、後段トランスファーゲートも、ＮＭＯＳ１５１ｃとＰＭＯＳ１５１ｄを並列に接続して構成しているが、トランスファーゲート制御端子Ｔ_ＣntはＰＭＯＳ１５１ｄのゲートに、またインバータ１５１ｅの出力側はＮＭＯＳ１５１ｃのゲートに、それぞれ接続されている。この後段トランスファーゲートの入力ノードには、前段トランスファーゲートの出力ノードおよびチャージユニット端子Ｃrgが接続され、また出力ノードには電力出力端子ＰＯが接続されている。なお、インバータ１５１ｅの入力側はトランスファーゲート制御端子Ｔ_Ｃntに接続されている。

これにより、トランスファーゲート制御端子Ｔ_ＣntにＨレベルの電圧が印加されると、前段トランスファーゲートの入出力間が導通状態になり、後段トランスファーゲートの入出力間が遮断状態になる。これとは逆に、トランスファーゲート制御端子Ｔ_ＣntにＬレベルの電圧が印加されると、前段トランスファーゲートの入出力間が遮断状態になり、後段トランスファーゲートの入出力間が導通状態になる。このような２つのトランスファーゲートの排他的な動作によって、トランスファーゲート制御端子Ｔ_ＣntをＨレベルにした場合には、蓄電制御入力端子ＣＩに入力される電力をチャージユニット端子Ｃrgに接続されたチャージユニット１９０に蓄えることができ、トランスファーゲート制御端子Ｔ_ＣntをＬレベルにした場合には、チャージユニット１９０に蓄えられた電力（電荷）をトランスファーゲート制御端子Ｔ_Ｃntから外部に取り出す（転送する）ことができる。

チャージモニター部１５３は、チャージユニット端子Ｃrgに接続されたチャージユニット１９０の蓄電状態を監視する回路であり、フリップフロップ回路により構成されている。このチャージモニター部１５３は、前述した状態設定部２３のフリップフロップ回路とほぼ同様であるので、ここでは状態設定部２３のフリップフロップ回路と比較して説明するので、図２も参照しながら説明する。

図２および図３に示すように、状態設定部２３のフリップフロップ回路を構成する各ＭＯＳトランジスタ２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆに対して、チャージモニター部１５３のフリップフロップ回路を構成する各ＭＯＳトランジスタ１５３ａ，１５３ｂ，１５３ｃ，１５３ｄ，１５３ｅ，１５３ｆがそれぞれ対応する。ただし、図３に示すように、ＮＭＯＳ１５３ｂ，１５３ｄ，１５３ｅ，１５３ｆのソースがいずれもマイナス電源Ｖssに接続されている点と、ＮＭＯＳ１５３ｅのゲートがチャージユニット端子Ｃrgに接続され、またＮＭＯＳ１５３ｆのゲートがステータスリセット端子Ｓ_Ｒstに接続される点が、図２に示す状態設定部２３のフリップフロップ回路と異なる。

このチャージモニター部１５３は、ステータスリセット端子Ｓ_ＲstにＨレベルの電圧を入力することにより初期状態（チャージユニット１９０に十分な電力（電荷）が蓄電されていないことを示す）に設定されて、Ｌレベルの電圧がステータス端子Ｓtsから出力される。ＮＭＯＳ１５３ｆのゲートにＬレベルの電圧が入力されると、ＮＭＯＳ１５３ｆがオン状態になる。すると、ＮＭＯＳ１５３ｆのドレイン、ＰＭＯＳ１５３ａおよびＮＭＯＳ１５３ｂのゲート、ならびにステータス端子Ｓtsがマイナス電源Ｖssの電圧（Ｌレベル）になる。これにより、ステータス端子ＳtsはＬレベルになるとともに、ＰＭＯＳ１５３ａがオン状態になるため、今度はＰＭＯＳ１５３ｃおよびＮＭＯＳ１５３ｄのゲートがプラス電源Ｖddの電圧（Ｈレベル）になる。このため、ＮＭＯＳ１５３ｄがオン状態になり、このフリップフロップ回路の状態が安定して、ステータス端子ＳtsはＬレベルに維持される。

これに対して、チャージユニット端子Ｃrgに接続されるチャージユニット１９０が蓄電されてその電圧が上昇してＨレベル相当の電圧がＮＭＯＳ１５３ｅのゲートに入力されると、ＮＭＯＳ１５３ｅがオン状態になる。すると、ＮＭＯＳ１５３ｅのドレイン、ＰＭＯＳ１５３ｃおよびＮＭＯＳ１５３ｄのゲートがマイナス電源Ｖssの電圧（Ｌレベル）になるため、ＰＭＯＳ１５３ｃがオン状態になる。これにより、ＰＭＯＳ１５３ａおよびＮＭＯＳ１５３ｂのゲート、さらにはステータス端子Ｓtsがプラス電源Ｖddの電圧（Ｈレベル）になるため、ＮＭＯＳ１５３ｂがオン状態になり、このフリップフロップ回路の状態が安定する。つまり、ステータス端子Ｓtsは、ＬレベルからＨレベルに状態が遷移することで、チャージユニット１９０が十分に蓄電されたことを伝える。なお、再びステータスリセット端子Ｓ_ＲstにＨレベルの電圧を入力することにより、ステータス端子ＳtsはＬレベルに戻る。なお、ここでは、ＮＭＯＳ１５３ｅがオフ状態からオン状態に移行する閾値電圧を、チャージユニット１９０の出力許容電圧の判断閾値に設定している。

このように構成される蓄電制御装置１５０の、入出力ゲート部１５１とチャージモニター部１５３は、いずれもＭＯＳトランジスタにより構成されている。そのため、入出力ゲート部１５１とチャージモニター部１５３を、例えば、同じ半導体基板に形成することによって、これらを別々の半導体基板に形成する場合に比べ、コンパクトかつ低コストで構成することができる。また、入出力ゲート部１５１およびチャージモニター部１５３とともに、これらを制御するコントローラ１７０であるマイクロコンピュータのコアチップや周辺回路チップ等も同じ半導体基板に形成した場合には、よりコンパクトかつ低コストに構成することができる。

このように構成される本システムによるコントローラ１７０の制御について図４および図５を参照して説明する。図４および図５には、コントローラ１７０による制御例を示すタイミングチャートが図示されており、図４はＤＳＳＣ１０が日陰状態から日照状態に変化した場合の例、図５はＤＳＳＣ１０が日照状態から日陰状態に変化した場合の例である。

図４に示すように、コントローラ１７０は、まずトランスファーゲートリセット端子Ｔ_Ｒstおよびステータスリセット端子Ｓ_ＲstをＬレベルからＨレベルに変位させた後、Ｌレベルに戻す。これにより、出力制御装置２０の転送ゲート部２２が遮断状態に設定され、また蓄電制御装置１５０の入出力ゲート部１５１のうち、前段のトランスファーゲート（１５１ａ，１５１ｂ）が導通状態に、さらに後段のトランスファーゲート（１５１ｃ，１５１ｄ）が遮断状態にそれぞれ設定される。またこれらと同時に、蓄電制御装置１５０のチャージモニター部１５３のステータス端子ＳtsがＬレベルに設定される。

次にコントローラ１７０は、出力制御装置２０のモニターイネーブル端子Ｍon_ＥnをＬレベルからＨレベルに変位させる。すると、出力制御装置２０の入力ゲート部２４が遮断状態に遷移するため、発電電力が転送ゲート部２２によって蓄電制御装置１５０に転送されることなく、図４に示すように立ち上がりエッジのタイミング(1)で電力入力端子ＰＩの電圧が徐々に上昇する。またこのときにインピーダンスモニター部２５が起動するため、インピーダンスモニター部２５による監視が行われる。

モニターイネーブル端子Ｍon_ＥnをＨレベルにしている間に、コントローラ１７０は、出力制御装置２０のロード端子ＬdをＬレベルからＨレベルに変位させる（図４に示す(2)）。これにより、インピーダンスモニター部２５から状態設定部２３のフリップフロップ回路に電力入力端子ＰＩの電圧情報がセットされる。図４に示す例では、各ＤＳＳＣ１０は発電しているため（図４に示す(3)）、(2)のタイミングで転送ゲート部２２が導通状態になる。

そして、コントローラ１７０がモニターイネーブル端子Ｍon_ＥnをＨレベルからＬレベルに変位させることにより、その立ち下がりエッジのタイミング(3)でインピーダンスモニター部２５が休止するとともに入力ゲート部２４が導通状態に遷移する。このため、電力入力端子ＰＩに入力される発電電力は、入力ゲート部２４および転送ゲート部２２を介して出力制御装置２０の出力制御出力端子ＴＯに出力されることから、図４に示す電力入力端子ＰＩの電圧はタイミング(3)で一時低下する。一方、出力制御装置２０から電源ラインＰＬを介して蓄電制御装置１５０に発電電力が転送されるため、チャージユニット１９０の電圧は僅かに上昇する（図４に示す(3')）。

コントローラ１７０は、このような制御を所定時間ごと（例えば、１分、３分、１０分、３０分などごと）に繰り返す。これにより、図４に示す一連の(4),(5),(6),(6')の各タイミングで前述と同様の制御を行う。そして、チャージユニット１９０が出力許容電圧の判断閾値Ｖthに到達すると（図４に示す(7)）、蓄電制御装置１５０のステータス端子ＳtsがＬレベルからＨレベルに変位するため、これに基づいてコントローラ１７０は、トランスファーゲート制御端子Ｔ_ＣntをＨレベルからＬレベルに変位させる。

すると、それまで導通状態にあった蓄電制御装置１５０の前段トランスファーゲート（１５１ａ，１５１ｂ）が遮断状態に遷移し、逆に遮断状態にあった後段トランスファーゲート（１５１ｃ，１５１ｄ）が導通状態に遷移する。そのため、チャージユニット１９０に蓄えられた電力（電荷）が後段トランスファーゲート（１５１ｃ，１５１ｄ）を介して電力出力端子ＰＯに出力される。これにより、チャージユニット１９０の電圧は減少し始め（図４に示すタイミング(8)）、また電力出力端子ＰＯの電圧が急激に上昇する（図４に示す(8')）。なお、前段トランスファーゲート（１５１ａ，１５１ｂ）が遮断状態になるため、電力入力端子ＰＩの電圧が上昇し始める（図４に示す(8")）。

コントローラ１７０は、図略の電圧センサによる電力出力端子ＰＯの電圧情報に基づいて、電力出力端子ＰＯの電圧がほぼゼロボルトになったことをトリガにしてトランスファーゲート制御端子Ｔ_ＣntをＬレベルからＨレベルに変位させる。つまり、チャージユニット１９０に蓄えられた電力（電荷）がほぼ転送されたことを確認すると、入出力ゲート部１５１を元に戻す。即ち、前段トランスファーゲート（１５１ａ，１５１ｂ）を導通状態に、また後段トランスファーゲート（１５１ｃ，１５１ｄ）を遮断状態に、それぞれ遷移させる。これにより、図４に示すように、各ＤＳＳＣ１０が発電をし続けている場合には、タイミング(9)でチャージユニット１９０の電圧が徐々に上がり始め、また電力入力端子ＰＩの電圧も上昇する（図４に示す(9')）。

なお、コントローラ１７０により、トランスファーゲートリセット端子Ｔ_ＲstをＬレベルからＨレベルに変位させることで、出力制御装置２０の転送ゲート部２２が遮断状態に遷移する。そのため、蓄電制御装置１５０への発電電力の転送が中断されることから、タイミング(10)から一時的にチャージユニット端子Ｃrgの電圧の上昇も止まる。しかし、図４に示す(4)、(5)、(6)、(6')と同様の制御を行うことによって（図４に示す(11)、(12)、(13)）、モニターイネーブル端子Ｍon_ＥnがＨレベルからＬレベルに変位すると電力（電荷）の転送が再開されたチャージユニット１９０の蓄電も再び始まる（図４に示す(13'）。

なお、図５に示すように、ＤＳＳＣ１０が日照状態から日陰状態に変化した場合においては、途中からコントローラ１７０による制御が異なる。即ち、図５に示すように、それまで日照を受けていた各ＤＳＳＣ１０がタイミング(20)から日陰になった場合、チャージユニット１９０が出力許容電圧の判断閾値Ｖthに達していないときには、ステータス端子ＳtsがＬレベルからＨレベルに遷移しない。そのため、コントローラ１７０は、蓄電制御装置１５０の入出力ゲート部１５１をＨレベルからＬレベルに変位させることはないことから、タイミング(20)の以降（図５に示す矢印）においては、チャージユニット１９０の電圧は一定値に保たれるかまたはやや減少する。

この場合、タイミング(21)以降においても、コントローラ１７０は、前述と同様に、一連の制御（(1),(2),(3),(3')や、(4),(5),(6),(6')等）を行うが、ＤＳＳＣ１０から電力入力端子ＰＩに入力される発電はゼロボルトまたはそれに近い値をとる。そのため、出力制御装置２０のインピーダンスモニター部２５から状態設定部２３のフリップフロップ回路に電力入力端子ＰＩの電圧情報がセットされても、転送ゲート部２２は遮断状態を維持するため、出力制御装置２０から蓄電制御装置１５０に発電電力が転送されない。

つまり、ＤＳＳＣ１０が発電していない場合には、コントローラ１７０は、出力制御装置２０の転送ゲート部２２によって蓄電制御装置１５０との導通を遮断する。そのため、チャージユニット１９０に蓄えられた電力（電荷）が出力制御装置２０の方向に逆流して、抵抗として作用するＤＳＳＣ１０により消費されることがない。したがって、電力損失を抑制することができる。

なお、上述したように、コントローラ１７０による制御では、インピーダンスモニター部２５を常に動作させるのではなく、例えば、１分、３分、１０分、３０分などごとに、間欠動作をさせて所定時間ごとに出力インピーダンスを検出する。これにより、インピーダンスモニター部２５が出力インピーダンスを常に検出する場合に比べて、インピーダンスモニター部２５の動作時間が減少するため、インピーダンスモニター部２５による消費電力量を削減することができる。なお、インピーダンスモニター部２５は、図２に示すように、そのすべてをＭＯＳトランジスタで構成しているため、ＮＭＯＳ２５ｅ，２５ｆがオフ状態の場合には、ＰＭＯＳ２５ａ，２５ｃやＮＭＯＳ２５ｂ，２５ｄには直流電流が流れない。したがって、このように検出回路を間欠動作させることで、出力制御装置２０による消費電力を大幅に削減することができる。

また、図４および図５では、すべてのＤＳＳＣ１０ａ〜１０ｎが日照あるいは日陰になる場合を想定して説明したが、図１に示すように、出力制御装置２０（２０ａ〜２０ｎ）は、それぞれのＤＳＳＣ１０ａ〜１０ｎに対応して個々に接続されている。そのため、太陽光の当たり具合がＤＳＳＣ１０ａ〜１０ｎに個々に異なる場合には、図４および図５に示すような制御を、個々の出力制御装置２０ａ〜２０ｎがそれぞれのＤＳＳＣ１０ａ〜１０ｎに対応して個別に行う。

なお、前述したコントローラ１７０の制御例では、インピーダンスモニター部２５を、例えば、１分、３分、１０分、３０分などごとに、間欠動作をさせて所定時間ごとに出力インピーダンスを検出するように構成したが、インピーダンスモニター部２５をほぼ連続的に動作させてもよい。これにより、インピーダンスモニター部２５によるほぼ連続したインピーダンスの検出が可能になるので、ＤＳＳＣ１０に対する監視の精度を高めることができる。

ここで、出力制御装置２０の他の構成例を図６〜図９を参照して説明する。まず図６に示す構成例について説明する。この構成例による出力制御装置１２０は、前述した出力制御装置２０に比べて、インピーダンスモニター部２５をインピーダンスモニター部２６に変更した点が異なる。他の構成については出力制御装置２０と実質的に同一であるため、同一の構成部分には同一符号を付して説明を省略する。

図６に示す出力制御装置１２０は、出力制御装置２０のインピーダンスモニター部２５に代えて、インピーダンスモニター部２６を備える。インピーダンスモニター部２６は、インピーダンスモニター部２５のＮＭＯＳ２５ｂを、実質的にフラッシュ素子２６b2に変更した構成を採る。そのため、出力制御装置１２０のＰＭＯＳ２６ａ、２６ｃ、ＮＭＯＳ２６ｄ，２６ｅ，２６ｆは、それぞれ出力制御装置２０のＰＭＯＳ２５ａ、２５ｃ、ＮＭＯＳ２５ｄ，２５ｅ，２５ｆに対応しているため構成上や機能上の違いはない。

フラッシュ素子２６b2は、通常、フラッシュメモリを構成するための半導体デバイスである。しかし、ここではメモリデバイスとしてではなく、フラッシュ素子２６b2のフローティングゲートに蓄えられる電荷量に依存してドレイン−ソース間のオンオフ制御の閾値電圧を可変にしたＮＭＯＳトランジスタとして機能する。なお、ＮＭＯＳ２６b1，２６b3は、フラッシュ素子２６b2の書き込み時の制御に用い、通常時はいずれもオン状態を維持するようにゲート制御端子Ｃga，Ｃgbにゲート電圧が印加される。

フラッシュ素子２６b2への閾値設定は、コントローラ１７０により次の手順で行われる。まず、出力制御装置１２０ａ〜１２０ｎ（図１に示す出力制御装置２０ａ〜２０ｎに相当する）について、それぞれのゲート制御端子Ｃga，ＣgbにＬレベルの電圧を印加して、フラッシュ素子２６b2を挟む両ＮＭＯＳ２６b1，２６b3をオフ状態に設定する。次に電力入力端子ＰＩをゼロボルトに設定（例えば、電力入力端子ＰＩをＧＮＤに接続する）した後、サブ基板端子Ｓubに、例えば２０ボルトを１ミリ秒〜１００ミリ秒間、印加する。これにより、フローティングゲートに貯まっていた電子がサブ基板端子Ｓub側に引き抜かれて閾値電圧がマイナス電圧になるため、フラッシュ素子２６b2はデプレッション状態になる（この状態をフラッシュメモリでは消去状態という）。

次に、出力制御装置１２０（２０ａ〜２０ｎ）の電力入力端子ＰＩに接続されるＤＳＳＣ１０（１０ａ〜１０ｎ）について個々の閾値電圧を設定する。この設定は、それぞれの出力制御装置２０ａ等に対して接続されるそれぞれのＤＳＳＣ１０ａ等ごとに行われる。ゲート制御端子Ｃga，ＣgbにＬレベルの電圧を印加してＮＭＯＳ２６b1，２６b3をオフ状態にした後、サブ基板端子Ｓubに例えば−２０ボルトを数マイクロ秒間、印加する。その後、ゲート制御端子Ｃga，ＣgbにＨレベルの電圧を印加してＮＭＯＳ２６b1，２６b3をオン状態にしてから、制御電圧端子Ｖcnに流れる電流を計測する。この電流は、電力入力端子ＰＩの入力電圧に応じて変動するため、所望の電流値になるまで、電力入力端子ＰＩの入力電圧の変更、−２０ボルトの印加および計測を繰り返し、所望の電流値を計測すると、閾値電圧の設定を終了する。

この制御電圧端子Ｖcnに流れる電流は、電流センサや抵抗による降下電圧に基づいて検出されてコントローラ１７０に出力される電流情報であり、電力入力端子ＰＩに接続されるＤＳＳＣ１０のインピーダンスにより変動する。そのため、コントローラ１７０では、このような電流情報から、個々のＤＳＳＣ１０に応じた所定インピーダンス（発電状態にあるＤＳＳＣ１０の出力インピーダンスであり、具体的にはＤＳＳＣ１０ごとに異なる）を求めて、所定インピーダンスに対応する電流値になった場合に、前述の閾値電圧の設定が終了するように出力制御装置２０を制御する。なお、図６では電流センサ等は図示されていないことに注意されたい。また、所定インピーダンスのときにＤＳＳＣ１０が発電する電圧が予めわかっている場合には、その既知の電圧を電力入力端子ＰＩに印加してフラッシュ素子２６b2の閾値電圧を設定してもよい。これにより、電流センサ等の制御電圧端子Ｖcnに流れる電圧を測定する必要がなくなるので、構成を簡素化することができる。

なお、電力入力端子ＰＩとサブ基板端子Ｓubの相対電圧の関係が上記のように維持されれば、電力入力端子ＰＩやサブ基板端子Ｓubの電圧値を変更してもよい。例えば、サブ基板端子Ｓubをゼロボルトにし、電力入力端子ＰＩに−２０Ｖを印加してもよい。また、先の手順ではコントローラ１７０により、すべての出力制御装置１２０ａ〜１２０ｎに対して、最初にフラッシュ素子２６b2をマイナス閾値電圧状態（消去状態）に設定した後、閾値電圧の設定を行ったが、例えば、最初にフラッシュ素子２６b2をプラスの高閾値電圧状態に設定した後、個別具体的な閾値電圧に下げる設定を個々に行ってもよい。

インピーダンスモニター部２６では、このように閾値電圧（検出閾値）を可変可能なフラッシュ素子２６b2のゲートで電力入力端子ＰＩを受ける構成にしたため、ＤＳＳＣ１０の出力インピーダンスの検出閾値、即ち出力インピーダンスが所定インピーダンス以上であるか未満であるかを判定する閾値を変更することが可能になる。このため、ＤＳＳＣ１０の個々についてフラッシュ素子２６b2の閾値電圧を設定することにより、ＤＳＳＣ１０の出力インピーダンスにバラツキがあったりしても、検出閾値を最適値に設定することができる。したがって、電力損失をさらに抑制することができる。

次に図７に示す構成例について説明する。この構成例による出力制御装置２２０は、前述した出力制御装置２０に比べて、インピーダンスモニター部２５をインピーダンスモニター部２７に変更した点が異なる。他の構成については出力制御装置２０と実質的に同一であるため、同一の構成部分には同一符号を付して説明を省略する。

図７に示す出力制御装置２２０は、出力制御装置２０のインピーダンスモニター部２５に代えて、インピーダンスモニター部２７を備える。インピーダンスモニター部２７は、インピーダンスモニター部２５のＰＭＯＳ２５ａを、実質的に、ＰＭＯＳ２７ａ、ＮＭＯＳ２７ｂ、ＰＭＯＳ２７ｃ、ＮＭＯＳ２７ｄ，２７ｈにより構成されるカレントミラー回路に変更した構成を採る。そのため、出力制御装置２２０のＮＭＯＳ２７ｄ、ＰＭＯＳ２７ｅ、ＮＭＯＳ２７ｆ，２７ｈ，２７ｉは、それぞれ出力制御装置２０のＮＭＯＳ２５ｂ、ＰＭＯＳ２５ｃ、ＮＭＯＳ２５ｄ，２５ｅ，２５ｆに対応して構成上や機能上の違いはない。なお、ＮＭＯＳ２７ｄ，２７ｈは、カレントミラー回路の構成にも寄与している。

図７に示すインピーダンスモニター部２７を構成するカレントミラー回路は、ソースがプラス電源Ｖddに接続されるとともにゲート−ドレイン間を接続してプラス電源Ｖddから電流を引き込むＰＭＯＳ２７ａと、ゲートが比較電圧端子Ｖrfに接続されるとともにソースがマイナス電源Ｖssに接続されるＮＭＯＳ２７ｂと、の間にＮＭＯＳ２７ｇが直列に接続されている。このＮＭＯＳ２７ｇは、当該カレントミラー回路の動作の可否を制御するコントロールゲートで、モニターイネーブル端子Ｍon_ＥnにＮＭＯＳ２７ｇのゲートが接続されている。このＰＭＯＳ２７ａ、ＮＭＯＳ２７ｂ，２７ｇに流れる電流を、ＰＭＯＳ２７ｃ、ＮＭＯＳ２７ｄ，２７ｈに流れる電流として写す。そのため、ＰＭＯＳ２７ｃのゲートは、ＰＭＯＳ２７ａのゲートに接続されている。比較電圧端子Ｖrfには、電力入力端子ＰＩの入力電圧によって、インピーダンスモニター部２７による検出の可否を決定する閾値電圧（比較基準電圧）を入力する。この電圧は、所定インピーダンスのときにＤＳＳＣ１０が発電する電圧である。

これにより、電力入力端子ＰＩを受けるＮＭＯＳ２７ｄに直列に接続されるＰＭＯＳ２７ｃやＮＭＯＳ２７ｈは、いずれもＰＭＯＳ２５ａのようなゲート−ドレイン間を接続したＭＯＳダイオードを構成しない。そのため、ＰＭＯＳ２７ｃ、ＮＭＯＳ２７ｈ，２７ｄに流れる電流を最小限に抑えることができることから、出力制御装置２０のインピーダンスモニター部２５の構成に比べて、電力入力端子ＰＩから入力されるＤＳＳＣ１０による発電電力の損失をさらに抑制することができる。また、比較電圧端子Ｖrfに入力する比較基準電圧により閾値電圧を容易に変更することができ、ＤＳＳＣ１０ａ〜１０ｎによって異なる発電時の個々のインピーダンスに柔軟に対応することができる。

次に図８に示す構成例について説明する。この構成例による出力制御装置３２０は、前述した出力制御装置２０に比べて、インピーダンスモニター部２５をインピーダンスモニター部２８に変更した点が異なる。他の構成については出力制御装置２０と実質的に同一であるため、同一の構成部分には同一符号を付して説明を省略する。

図８に示す出力制御装置３２０は、出力制御装置２０のインピーダンスモニター部２５に代えて、インピーダンスモニター部２８を備える。インピーダンスモニター部２８は、電力入力端子ＰＩをオペアンプ２８ａにより受けた構成を採る。即ち、この構成例では、オペアンプ２８ａの差動入力の一方（非反転入力）に電力入力端子ＰＩを接続し、他方（反転入力）には出力制御出力端子ＴＯを接続する。オペアンプ２８ａの出力側は、状態設定部２３のインバータ回路を構成するＰＭＯＳ２３ｈおよびＮＭＯＳ２３ｉの各ゲートに接続する。オペアンプ２８ａは、差動入力段をＭＯＳトランジスタで構成する。オペアンプ２８ａは、正負両電源タイプであり、プラス電源＋Ｖ、マイナス電源−Ｖのそれぞれから電力が供給される。

なお、＋Ｖは、ＮＭＯＳ２８ｂを介在させて供給することで、このＮＭＯＳ２８ｂのゲートにＨレベルの電圧が印加されている場合にこのオペアンプ２８ａが動作するように構成されている。第１実施形態では、ＮＭＯＳ２８ｂのゲートは、モニターイネーブル端子Ｍon_Ｅnに接続されているため、これまで説明したインピーダンスモニター部２５等と同様に、モニターイネーブル端子Ｍon_ＥnがＨレベルになると、インピーダンスモニター部２８が動作し、Ｌレベルのときには休止する。

このようにインピーダンスモニター部２８をオペアンプ２８ａにより構成することにより、オペアンプ２８ａの差動入力段で電力入力端子ＰＩを受けるため、電力入力端子ＰＩに対する入力インピーダンスを高めることができる。よって、出力制御装置２０のインピーダンスモニター部２５の構成に比べて、電力入力端子ＰＩから入力されるＤＳＳＣ１０による発電電力の損失を抑制することができる。

次に図９に示す出力制御装置４２０は、出力制御装置２０の電力入力端子ＰＩに負荷素子２９を接続して、ＤＳＳＣ１０から電力入力端子ＰＩに発電電力の入力がある場合にはこの負荷素子２９をＤＳＳＣ１０の負荷としてこれに電流を流し、また発電電力の入力がない場合にはこの負荷素子２９からＤＳＳＣ１０に電流を流すことにより発生する電圧をインピーダンスモニター部２５で検出する。そのため、他の構成については出力制御装置２０と実質的に同一であるため、同一の構成部分には同一符号を付して説明を省略する。

図９に示すように、負荷素子２９は、フラッシュ素子２９ａと、このフラッシュ素子２９ａを挟んで直列に接続されるＮＭＯＳ２９ｂ，２９ｃとにより構成されている。この負荷素子２９は、フラッシュ素子２９ａの閾値電圧を設定することにより負荷素子２９としてのインピーダンスを変更することができ、ＤＳＳＣ１０ａ〜１０ｎに合わせて個々に調整可能に構成されている。

負荷素子２９のフラッシュ素子２９ａの閾値電圧を設定する場合においては、電力入力端子ＰＩにドレインが接続されるＮＭＯＳ２９ｂがオフ状態になるようにゲート制御端子ＣgaにＬレベルの電圧を印加する。これにより、フラッシュ素子２９ａおよびＮＭＯＳ２９ｃが電力入力端子ＰＩから電気的に切り離される。また、フラッシュ素子２９ａの閾値電圧の設定時において、ＮＭＯＳ２９ｃのゲートにはゲート制御端子Ｃgbから、設定する閾値電圧に相当する閾値対応電圧が印加され、かつソースに接続された制御電圧端子ＶcnにＬレベル（ゼロボルト）に設定される。この状態においてフラッシュ素子２９ａのフローティングゲート制御端子Ｃgfに２０ボルトを印加することにより、フラッシュ素子２９ａの閾値電圧が上昇して予定した閾値電圧に設定される。なお、フラッシュ素子２９ａのサブ基板にサブ基板端子Ｓubが接続されている場合には、制御電圧端子Ｖcnの代わりにサブ基板端子ＳubをＬレベル（ゼロボルト）に設定してもよい。

これに対して、フラッシュ素子２９ａの閾値電圧を下降させる場合には、フローティングゲート制御端子Ｃgfに印加した電圧と、制御電圧端子Ｖcnまたはサブ基板端子Ｓubに印加した電圧とを逆に設定する。つまりフローティングゲート制御端子ＣgfをＬレベル（ゼロボルト）に設定し、制御電圧端子Ｖcnまたはサブ基板端子Ｓubに２０ボルトを印加する。また、ＮＭＯＳ２９ｃのゲートにはゲート制御端子Ｃgbから、降下させる閾値電圧に相当する閾値対応電圧を印加する。これにより、フラッシュ素子２９ａの閾値電圧が下降するため、予定した閾値電圧に設定される。

このように負荷素子２９およびその周辺回路を構成することで、負荷素子２９を発電時のＤＳＳＣ１０の負荷にする場合には、ＮＭＯＳ２９ｂ，２９ｃのいずれもオン状態になるようにＨレベルの電圧をゲート制御端子Ｃga，Ｃgbに印加する。また、ＮＭＯＳ２９ｃの制御電圧端子ＶcnをＧＮＤ（アースまたは基準電位）に接続する。これにより、電力入力端子ＰＩから負荷素子２９に電流が流れるため、それにより発生する電圧をインピーダンスモニター部２５により検出することで、発電時のＤＳＳＣ１０のインピーダンスを間接的に検出することができる。

一方、負荷素子２９から、発電してないＤＳＳＣ１０に電流を流す場合にも、ＮＭＯＳ２９ｂ，２９ｃのいずれもオン状態になるようにＨレベルの電圧をゲート制御端子Ｃga，Ｃgbに印加する。そして、ＮＭＯＳ２９ｃの制御電圧端子Ｖcnをプラス電源Ｖddに接続する。これにより、発電していないＤＳＳＣ１０に負荷素子２９から電流が流れるため、それにより電力入力端子ＰＩに発生する電圧をインピーダンスモニター部２５により検出することで、非発電時に抵抗として作用するＤＳＳＣ１０のインピーダンスを直接的に検出することができる。

なお、上述した本システムの改変例として、インピーダンスモニター部による検出結果を外部に出力し得る外部モニタ端子を備えた構成例を図１０および図１１に基づいて説明する。図１０に示すように、この改変例では、出力制御装置２０’が外部モニタ端子Ｅx_Ｍonを備えたインピーダンスモニター部２５’を有し、各出力制御装置２０’ａ，２０’ｂ，２０’ｃ，２０’ｄ，…，２０’ｍ，２０’ｎから出力されるモニター情報がそれぞれモニタバスＭＢを介してコントローラ１７０で収集可能に構成されている。

図１１に出力制御装置２０’の構成例が図示されているので、ここからは図１１を参照して説明する。この構成例による出力制御装置２０’は、前述した出力制御装置２０に比べて、インピーダンスモニター部２５をインピーダンスモニター部２５’に変更した点が異なり、他の構成については出力制御装置２０と実質的に同一である。そのため、出力制御装置２０と同一の構成部分には同一符号を付して説明を省略する。

図１１に示すように、インピーダンスモニター部２５’は、検出回路を構成するＰＭＯＳ２５ａ、ＮＭＯＳ２５ｂおよびＮＭＯＳ２５ｅのうち、ＮＭＯＳ２５ｂのゲートに対してゲートを接続したＮＭＯＳ２５ｇを設けている。このＮＭＯＳ２５ｇは、ゲートが電力入力端子ＰＩに接続されるとともにソースがマイナス電源Ｖssに接続され、ドレインがオープンドレインとして外部モニタ端子Ｅx_Ｍonに接続されている。

これにより、この外部モニタ端子Ｅx_Ｍonを介してＮＭＯＳ２５ｇのドレインに接続される外部機器は、例えば、この外部モニタ端子Ｅx_Ｍonにプルアップ抵抗等を接続することで、電力入力端子ＰＩからＤＳＳＣ１０による発電電力が入力された場合には、ＮＭＯＳ２５ｂとともにＮＭＯＳ２５ｇもオフ状態からオン状態に移行するため、外部からＤＳＳＣ１０の発電状態を検出することができる。

また、この外部モニタ端子Ｅx_ＭonにはＮＭＯＳ２５ｇがオープンドレインで接続されているため、図１０に示すように、複数の出力制御装置２０’ａ，２０’ｂ，２０’ｃ，２０’ｄ，…，２０’ｍ，２０’ｎに設けられる外部モニタ端子Ｅx_Ｍon同士を直接接続して１本のモニタバスＭＢにまとめることができる。そして、このモニタバスＭＢのインピーダンスを測定することにより、発電しているＤＳＳＣ１０の数が多いほどモニタバスＭＢのインピーダンスが下がる。そのため、モニタバスＭＢのインピーダンスの値から発電中のＤＳＳＣ１０の数を算出することもできる。

なお、外部モニタ端子Ｅx_ＭonとモニタバスＭＢとの間にＭＯＳスイッチ等を介在させて両者の接続を外部から制御可能に構成することによって、個々の出力制御装置２０’のＮＭＯＳ２５ｇのオンオフ状態を外部から検出することができるので、故障等により発電していないＤＳＳＣ１０が接続された出力制御装置２０’を特定することもできる。また、コントローラ１７０による出力制御装置２０’の個別制御によって、故障等により発電していないＤＳＳＣ１０が接続された出力制御装置２０’を電力線ＰＬから電気的に切り離すこともできる。即ち、図２を参照して説明したように、トランスファーゲートリセット端子Ｔ_ＲstをＨレベルに設定することで、出力制御装置２０’の転送ゲート部２２は遮断状態に遷移するため、この状態を維持することによって、当該出力制御装置２０’を電力線ＰＬから電気的に切断することができる。

以上説明したように第１実施形態に係る本システムによると、出力制御装置２０は、転送ゲート部２２、状態設定部２３、入力ゲート部２４、インピーダンスモニター部２５を備え、インピーダンスモニター部２５によって検出したＤＳＳＣ１０の出力インピーダンスが、所定インピーダンス以上である場合には状態設定部２３により転送ゲート部２２が導通状態に設定され、所定インピーダンス未満である場合には状態設定部２３により転送ゲート部２２が遮断状態に設定される。これにより、インピーダンスの低くなったＤＳＳＣ１０に電流が流れ込んで電気エネルギーが消費されるのを防止する。したがって、電力損失を抑制することができる。

［第２実施形態］
次に、本システムの第２実施形態について図１２および図１３を参照して説明する。図１２に示すように、第２実施形態は、出力制御装置６２０が電力転送部６１およびそれに付随する状態記憶部６３を備える点に特徴があり、この点が第１実施形態の出力制御装置２０と異なる。そのため、これら以外、第１実施形態と実質的に同一の構成部分には、同一符号を付して説明を省略する。

図１２に示すように、第２実施形態でも、出力制御装置６２０は、複数のＤＳＳＣ１０の個々に対応して出力制御装置６２０が設けられている。そのため、図１２に示すように、ＤＳＳＣ１０や出力制御装置６２０のそれぞれの符号の末尾には、便宜的に「ａ」，「ｂ」…「ｎ」等を付して表すが、いずれも以下説明するＤＳＳＣ１０や出力制御装置６２０と同様に構成されている。出力制御装置６２０の状態記憶部６３は、制御バスＣＢを介してコントローラ１７０に接続されており、コントローラ１７０から制御コマンドを受けて、ＤＳＳＣ１０が太陽光を受けて発電している場合にはＤＳＳＣ１０から入力される発電電力を電力線ＰＬに転送し、ＤＳＳＣ１０が発電していない場合にはＤＳＳＣ１０と電力線ＰＬの間を電気的に遮断する、等の各制御を行う。

図１３に示すように、出力制御装置６２０は、電力転送部６１、状態記憶部６３、入力ゲート部２４およびインピーダンスモニター部２５により構成されている。このうち、入力ゲート部２４およびインピーダンスモニター部２５は、第１実施形態で説明したものと同じである。

電力転送部６１は、ＮＭＯＳ６１ａだけからなるトランスファーゲートで、ここでは相補タイプではないが、第１実施形態で説明した転送ゲート部２２のようにＮＭＯＳ２２ａとＰＭＯＳ２２ｂとを並列に接続して構成してもよい。ただし、相補タイプを構成する場合には、次に説明する状態記憶部６３を、ＮＭＯＳとＰＭＯＳのそれぞれに対して設ける必要がある。ＮＭＯＳ６１ａのドレインには入力ゲート部２４の出力側が接続され、またＮＭＯＳ６１ａのソースには出力制御出力端子ＴＯが接続されている。ＮＭＯＳ６１ａのゲートは状態記憶部６３が接続されて制御される。

状態記憶部６３は、インピーダンスモニター部２５から出力されるＤＳＳＣ１０の検出結果を記憶してそれに基づいて電力転送部６１を制御する機能を有する。ＮＭＯＳ６３ａ，６３ｃと、これらに挟まれて直列に接続されるフラッシュ素子６３ｂと、ゲート−ドレイン間を接続してプラス電源ＶddからＮＭＯＳ６３ａのゲートに電流を引き込むＮＭＯＳ６３ｇと、ＮＭＯＳ６３ｄ，６３ｆと、これらに挟まれて直列に接続されるフラッシュ素子６３ｅと、ゲート−ドレイン間を接続してプラス電源ＶddからＮＭＯＳ６３ｄのゲートに電流を引き込むＮＭＯＳ６３ｈと、ドレインが電力転送部６１に接続されるＮＭＯＳ６３ｐと、インバータ回路を構成するＰＭＯＳ６３ｋ、ＮＭＯＳ６３ｍ，６３ｎと、により構成されている。

直列に接続されてインバータ回路を構成するＰＭＯＳ６３ｋ、ＮＭＯＳ６３ｍ，６３ｎは、そのＰＭＯＳ６３ｋのソースがプラス電源Ｖddに接続され、またＮＭＯＳ６３ｎのソースがマイナス電源Ｖssに接続されている。ＰＭＯＳ６３ｋとＮＭＯＳ６３ｎの間に接続されるＮＭＯＳ６３ｍは、インバータ回路の動作の可否を制御するコントロールゲートで、外部からイネーブル信号が入力されるモニターイネーブル端子Ｍon_ＥnにＮＭＯＳ６３ｍのゲートが接続されている。インバータ回路の入力ノードは、ＰＭＯＳ６３ｋとＮＭＯＳ６３ｎの両ゲートを接続したノードで、これにはＮＭＯＳ６３ａのゲートが接続されている。一方、インバータ回路の出力ノードは、ＰＭＯＳ６３ｋのドレインとＮＭＯＳ６３ｍのソースとを接続したノードで、これにはＮＭＯＳ６３ｄのゲートが接続されている。なお、フラッシュ素子６３ｂとフラッシュ素子６３ｅとは、互いにゲートが接続されており、またそれにゲート制御端子Ｃg2が接続されて外部から制御可能に構成されている。なお、これらのフラッシュ素子６３ｂ，６３ｅは互いのサブ基板が電気的に接続されておりこれらに共通にサブ基板端子Ｓubが接続されている。また、ＮＭＯＳ６３ｃとＮＭＯＳ６３ｆも互いにゲートが接続されており、またそれにゲート制御端子Ｃg1が接続されて外部から制御可能に構成されている。また電力転送部６１のＮＭＯＳ６１ａのゲートにドレインが接続されるＮＭＯＳ６３ｐは、そのソースがマイナス電源Ｖssに接続され、またそのゲートが書込制御端子Ｃwに接続されている。

このように状態記憶部６３を構成することによって、コントローラ１７０は、次の手順により出力制御装置６２０を制御する。まず、サブ基板端子Ｓubに２０ボルト、ゲート制御端子Ｃg1，Ｃg2および書込制御端子ＣwにＬレベルの電圧を印加する。これにより、フラッシュ素子６３ｂ，６３ｅのフローティングゲートから電子がサブ基板端子Ｓub側に放出され、フラッシュ素子６３ｂ，６３ｅは閾値電圧が下がるためノーマリオンに設定される。

次に、コントローラ１７０は、モニターイネーブル端子Ｍon_ＥnにＨレベルの電圧を印加するように出力制御装置６２０を制御する。これにより、入力ゲート部２４は遮断状態になり、またインピーダンスモニター部２５は電力入力端子ＰＩから電圧入力があるとその検出結果が状態記憶部６３に出力される。

続いて、サブ基板端子ＳubをＧＮＤ、ゲート制御端子Ｃg1にＬレベルの電圧、ゲート制御端子Ｃg2に２０ボルト、書込制御端子ＣwにＨレベルの電圧、をそれぞれ印加する。これにより、ＮＭＯＳ６３ａまたはＮＭＯＳ６３ｄのうち、ゲートの電位がＨレベルになった方に接続されるフラッシュ素子のフローティングゲートに電子が注入されて閾値電圧が上昇する。つまり、ノーマリオフに設定される。

例えば、ＤＳＳＣ１０の発電電力による電圧が電力入力端子ＰＩに入力されている場合には、ＮＭＯＳ６３ａのゲートがＨレベル、ＮＭＯＳ６３ｄのゲートがＬレベルになることから、ＮＭＯＳ６３ａがオン状態、ＮＭＯＳ６３ｄがオフ状態になる。このときＮＭＯＳ６３ｐのゲートはＬレベルであるため、ＮＭＯＳ６３ｐはオン状態になり、マイナス電源Ｖss側から電子がオン状態のＮＭＯＳ６３ａを経由してフラッシュ素子６３ｂのフローティングゲートに注入される。これに対して、フラッシュ素子６３ｅには、ＮＭＯＳ６３ｄがオフ状態であるため、マイナス電源Ｖss側から電子は注入されない。これにより、フラッシュ素子６３ｂの閾値電圧が上昇してノーマリオフに設定される。フラッシュ素子６３ｅはノーマリオンを維持する。

一方、ＤＳＳＣ１０から電圧が電力入力端子ＰＩに入力されていない場合には、ＮＭＯＳ６３ａのゲートがＬレベル、ＮＭＯＳ６３ｄのゲートがＨレベルになることから、ＮＭＯＳ６３ａがオフ状態、ＮＭＯＳ６３ｄがオン状態になる。これにより、今度は、オン状態のＮＭＯＳ６３ｐとＮＭＯＳ６３ｄを経由してマイナス電源Ｖss側から電子がフラッシュ素子６３ｅのフローティングゲートに注入される。この場合、フラッシュ素子６３ｂには電子は注入されない。これにより、フラッシュ素子６３ｅの閾値電圧が上昇してノーマリオフに設定される。フラッシュ素子６３ｂはノーマリオンを維持する。

このようにしてフラッシュ素子６３ｂ，６３ｅの閾値電圧がインピーダンスモニター部２５による検出結果に応じて設定されると、モニターイネーブル端子Ｍon_ＥnをＬレベルに戻した後、通常動作に移行する。通常動作では、サブ基板端子Ｓubおよびゲート制御端子Ｃg2はＧＮＤ、ゲート制御端子Ｃg1はＨレベル、書込制御端子ＣwはＬレベル、の電圧がそれぞれに印加される。これにより、ＮＭＯＳ６３ｃ，６３ｆがともにオン状態になるため、電力転送部６１のＮＭＯＳ６１ａのゲートは、フラッシュ素子６３ｂ，６３ｅのうち、ノーマリオンの方の電圧レベルが印加される。

例えば、ＤＳＳＣ１０の発電電力による電圧が電力入力端子ＰＩに入力されている場合には、フラッシュ素子６３ｅがノーマリオンであることから、プラス電源Ｖddの電圧レベル、つまりＨレベルがＮＭＯＳ６１ａのゲートに印加されて電力転送部６１が導通状態に制御される。一方、ＤＳＳＣ１０から電圧が電力入力端子ＰＩに入力されていない場合には、フラッシュ素子６３ｂがノーマリオンであることから、マイナス電源Ｖssの電圧レベル、つまりＬレベルがＮＭＯＳ６１ａのゲートに印加されて電力転送部６１が遮断状態に制御される。

このようなコントローラ１７０による一連の状態記憶部６３の制御は、例えば、日照条件の良好な時間帯や日の入り時刻の２時間前、あるいは本システムの動作終了時等、に合わせて１回／日の頻度で行われる。これにより、例えば、本システムの起動時に毎回、インピーダンスモニター部による検出やその結果に基づいた転送ゲート部の制御等を行う必要がない。

このように第２実施形態では、出力インピーダンスを検出するインピーダンスモニター部２５と、インピーダンスモニター部２５から出力された検出結果に基づいて、ＤＳＳＣ１０の前回の動作終了時における終了時出力インピーダンスが所定インピーダンス以上であったか否か、または終了時出力インピーダンスが所定インピーダンス未満であったか否か、を判定する状態記憶部６３と、状態記憶部６３による判定結果を記憶するフラッシュ素子６３ｂ，６３ｅと、を備える。そして、フラッシュ素子６３ｂ，６３ｅから読み出される判定結果に基づいて終了時出力インピーダンスが所定インピーダンス以上である場合には電力転送部６１の入出力間を導通状態に制御し、終了時出力インピーダンスが所定インピーダンス未満である場合には入出力間を遮断状態に制御する。

これにより、例えば、ＤＳＳＣのように、出力インピーダンスが出力電圧の減少とともに低下する電力出力装置の場合、ＤＳＳＣ１０の前回の動作終了時における終了時出力インピーダンスが所定インピーダンス未満であるときには、状態記憶部６３によって電力転送部６１の入出力間が遮断状態に制御されるため、インピーダンスの低くなったＤＳＳＣ１０に電流が流れ込んで電気エネルギーが消費されることを防止する。また、再起動時には、フラッシュ素子６３ｂ,６３ｅに記憶された判定結果に基づいて状態記憶部６３が電力転送部６１を導通状態または遮断状態に制御することから、インピーダンスモニター部２５による出力インピーダンスの再検出等を行う必要がなく、処理速度を高速にできる。したがって、レスポンスが速いぶん、電力損失をさらに抑制することができる。

［第３実施形態］
次に、本システムの第３実施形態について図１４および図１５を参照して説明する。図１４に示すように、第３実施形態は、出力制御装置７２０が電力転送部７１およびそれに付随するフラッシュ素子制御部７３を備える点に特徴があり、この点が第１実施形態の出力制御装置２０と異なる。そのため、これら以外、第１実施形態と実質的に同一の構成部分には、同一符号を付して説明を省略する。

図１４に示すように、第３実施形態でも、出力制御装置７２０は、複数のＤＳＳＣ１０の個々に対応して出力制御装置７２０が設けられている。そのため、図１４に示すように、ＤＳＳＣ１０や出力制御装置７２０のそれぞれの符号の末尾には、便宜的に「ａ」，「ｂ」…「ｎ」等を付して表すが、いずれも以下説明するＤＳＳＣ１０や出力制御装置６２０と同様に構成されている。出力制御装置７２０のフラッシュ素子制御部７３は、制御バスＣＢを介してコントローラ１７０に接続されており、コントローラ１７０から制御コマンドを受けて、ＤＳＳＣ１０が太陽光を受けて発電している場合にはＤＳＳＣ１０から入力される発電電力を電力線ＰＬに転送し、ＤＳＳＣ１０が発電していない場合にはＤＳＳＣ１０と電力線ＰＬの間を電気的に遮断する、等の各制御を行う。

図１５に示すように、出力制御装置７２０は、電力転送部７１およびフラッシュ素子制御部７３により構成されている。電力転送部７１では、フラッシュ素子７１ａをトランスファーゲートとして用いており、このフラッシュ素子７１ａの前段にはＮＭＯＳ７３ａが、また同後段にはＮＭＯＳ７３ｂが、直列に接続されている。フラッシュ素子７１ａのフローティングゲートにはフローティングゲート制御端子Ｃgfが接続され、またサブ基板にはサブ基板端子Ｓubが接続されている。なお、これらのＮＭＯＳ７３ａ，７３ｂは、トランスファーゲートではなく、フラッシュ素子７１ａの閾値電圧を設定する際に用いられるスイッチング素子である。そのため、これらはフラッシュ素子制御部７３に含まれる。

フラッシュ素子制御部７３は、ＮＭＯＳ７３ａ，７３ｂ、ＮＭＯＳ７３ｃおよび抵抗７３ｄにより構成されている。ＮＭＯＳ７３ａは、そのゲートにゲート制御端子Ｃgaが接続されており、またＮＭＯＳ７３ｂのゲートにはゲート制御端子Ｃgbが接続されている。ＮＭＯＳ７３ｃは、ドレインが電力入力端子ＰＩに接続され、またソースが抵抗７３ｄを介してプラス電源Ｖddに接続されている。このＮＭＯＳ７３ｃのゲートは、選択制御端子Ｃslに接続されている。

このようにフラッシュ素子制御部７３を構成することによって、コントローラ１７０は、次の手順により出力制御装置７２０を制御する。まず、ゲート制御端子Ｃga，ＣgbにＬレベルの電圧を印加し、フローティングゲート制御端子Ｃgfに２０ボルトを印加する（初期化）。これにより、フラッシュ素子７１ａのフローティングゲートに電子が注入されるため、閾値電圧が上がってノーマリオフになる。つまり、エンハンスメントモードになる。

次に、ゲート制御端子ＣgaにＨレベル、ゲート制御端子ＣgbにＬレベル、選択制御端子ＣslにＨレベル、フローティングゲート制御端子Ｃgfに−２０ボルトの電圧をそれぞれ印加する（モード設定）。これにより、ＤＳＳＣ１０が発電をしている場合には、ＤＳＳＣ１０自体は高インピーダンスになるため、ここでＮＭＯＳ７３ｃがオン状態になると、ＮＭＯＳ７３ａのドレイン電圧が上昇するため、フラッシュ素子７１ａのフローティングゲートに貯まった電子がＮＭＯＳ７３ａ，７３ｃを介してプラス電源Ｖdd側に引き抜かれる。そのため、フラッシュ素子７１ａはデプレッションモードになりゲートに電圧を印加しなくてもオン、つまりノーマリオンに設定される。

これに対して、ＤＳＳＣ１０が発電をしていない場合には、ＤＳＳＣ１０自体は低インピーダンスになるため、ＮＭＯＳ７３ｃがオン状態になっても、プラス電源Ｖddの電流が低インピーダンスのＤＳＳＣ１０側に流れ込む。したがって、ＮＭＯＳ７３ａのドレイン電圧は上昇することなく、フラッシュ素子７１ａのフローティングゲートに貯まった電子はプラス電源Ｖdd側に引き抜かれることなく、フラッシュ素子７１ａはオフ状態を維持する。つまり、ノーマリオフのままである。

このようにしてフラッシュ素子７１ａの閾値電圧がフラッシュ素子制御部７３により設定されると、通常動作に移行する。通常動作では、ゲート制御端子ＣgaにＨレベル、ゲート制御端子ＣgbにＨレベル、さらにフローティングゲート制御端子ＣgfにＨレベルとＬレベルの中位電位の電圧をそれぞれ印加する。これにより、ＤＳＳＣ１０が発電をしている場合には、フラッシュ素子７１ａがノーマリオンになることから、ＤＳＳＣ１０による発電電力がＮＭＯＳ７３ｂから出力制御出力端子ＴＯに出力される。一方、ＤＳＳＣ１０が発電していない場合には、フラッシュ素子７１ａがノーマリオフであることから、ＮＭＯＳ７３ｂからの出力はない。

このようなコントローラ１７０による一連のフラッシュ素子制御部７３の制御は、例えば、モニタを行うごとに実施される。なお、ＮＭＯＳ７３ｃおよび抵抗７３ｄは、ＤＳＳＣ１０の出力電圧に余裕がある場合には、不要である。

このように第３実施形態では、フラッシュ素子７１ａをトランスファーゲートとして機能させ、かつ出力インピーダンスに応じてこのフラッシュ素子７１ａをデプレッションモードまたはエンハンスメントモードに設定し、フラッシュ素子７１ａの入出力間を、デプレッションモードであるときに導通状態、エンハンスメントモードであるときには遮断状態、になるようにフラッシュ素子７１ａを制御する。これにより、ＤＳＳＣ１０の出力インピーダンスに応じた状態をフラッシュ素子７１ａ自体が記憶するので、別途、記憶回路等を設ける必要がない。したがって、回路構成を簡素化することができる。

また、各出力制御装置７２０の選択制御端子Ｃslを１本のバスに接続して集めることにより、複数の出力制御装置７２０を一度に選択することができ、上述したコントローラ１７０による制御を一度に完了させることができる。これにより、コントローラ１７０による制御処理が非常にシンプルになるので、処理の高速化が可能になる。

［第４実施形態］
次に、本システムの第４実施形態について図１６〜図２５を参照して説明する。図１６に示すように、第４実施形態は、出力制御装置８２０がセル状態検出／保持部８２およびＲ／Ｗ制御部８５を備える一方で、入力ゲート部を備えていない点、および、複数の出力制御装置８２０を個々に付与された固有アドレスによりそれぞれを特定可能である点、に特徴がある。また、蓄電制御装置２５０の構成も、第１実施形態〜第３実施形態の蓄電制御装置１５０と異なり構成がシンプルな点に特徴がある。そのため、これら以外、第１実施形態等と実質的に同一の構成部分には、同一符号を付して説明を省略する。

図１６に示すように、第４実施形態でも、出力制御装置８２０は、複数のＤＳＳＣ１０の個々に対応して出力制御装置８２０が設けられている。そのため、図１６に示すように、ＤＳＳＣ１０や出力制御装置８２０のそれぞれの符号の末尾には、便宜的に「ａ」，「ｂ」…「ｎ」等を付して表すが、いずれも以下説明するＤＳＳＣ１０や出力制御装置８２０と同様に構成されている。出力制御装置８２０のＲ／Ｗ制御部８５は、システムバスＳＢを介してコントローラ１７０に接続されている。出力制御装置８２０は、コントローラ１７０から制御コマンドを受けて、ＤＳＳＣ１０が太陽光を受けて発電している場合にはＤＳＳＣ１０から入力される発電電力を電力線ＰＬに転送したり、ＤＳＳＣ１０が発電していない場合にはＤＳＳＣ１０と電力線ＰＬの間を電気的に遮断したりするほか、電力転送部８１を任意に制御してＤＳＳＣ１０の動作状態を確認（試験）したりする、等の各制御を行う。

なお、システムバスＳＢは、例えば、リセット信号、ロード信号、イネーブル信号やステータス信号等の制御情報がやり取りされるデータバスと、アドレスデータ（アドレス情報）が送られてくるアドレスバスと、により構成されている。

図１７に示すように、出力制御装置８２０は、電力転送部８１、セル状態検出／保持部８２およびＲ／Ｗ制御部８５により構成されており、第１実施形態および第２実施形態で備えていた入力ゲート部２４（図１、図１０、図１２参照）を備えていない。そのため、出力制御装置８２０では、第１、２実施形態の出力制御装置２０，２０’，１２０，２２０，３２０，４２０，６２０に比べて電力損失を低減可能にしている。なお、Ｒ／Ｗ制御部８５については、その回路図が図１８に図示されている。そのため、Ｒ／Ｗ制御部８５は、図１８を参照して説明する。

《電力転送部８１》
電力転送部８１は、ＮＭＯＳ８１ａだけからなるトランスファーゲートであり、第１実施形態等で説明をしたＰＭＯＳとＮＭＯＳを並列に接続する相補タイプのトランスファーゲートではない。そのため、電力転送部８１のために割り当てる半導体のチップ面積やディスクリート部品が占める面積を最小限に抑制可能にしている。ＮＭＯＳ８１ａのドレインは電力入力端子ＰＩが接続され、ＮＭＯＳ８１ａのソースは出力制御出力端子ＴＯが接続されている。またゲートは、セル状態検出／保持部８２が接続されてＮＭＯＳ８１ａのオンオフ制御がされる。即ち、ＮＭＯＳ８１ａは、そのゲートに、Ｌレベルの電圧が入力されると遮断状態に制御され、Ｈレベルの電圧が入力されると導通状態に制御される。なお、トランスファーゲートとしてＰＭＯＳを用いていない理由は、ＤＳＳＣ１０単体の出力電圧は、前述したように、０．５Ｖ前後であり、ＣＭＯＳスイッチの一般的な伝達特性（入出力電圧特性）からわかるように、このような低い電圧ではなく、高い電圧のスイッチングに向いているＰＭＯＳは必ずしも必要ではないからである。

《セル状態検出／保持部８２》
セル状態検出／保持部８２は、セル状態検出部８３とセル状態保持部８４とにより構成されている。即ち、セル状態検出／保持部８２は、セル状態検出部８３により検出したＤＳＳＣ１０の発電状態を示す検出結果をセル状態保持部８４により保持（記憶）してそれに基づいて電力転送部８１を制御したり、Ｒ／Ｗ制御部８５を介して外部に出力する機能を有する。

《セル状態検出部８３》
セル状態検出部８３は、ＤＳＳＣ１０の出力電圧を検出して、所定の閾値電圧を超える場合にＤＳＳＣ１０の出力インピーダンスが所定インピーダンス以上であることを検出し、所定の閾値電圧以下の場合にＤＳＳＣ１０の出力インピーダンスが所定インピーダンス未満であることを検出する。つまり、ＤＳＳＣ１０の発電状態を示す検出結果として、「良」および「否」の２値からなるＤＳＳＣ１０の良否情報を得る。なお、このＤＳＳＣ１０の良否情報は、後述するように、電力転送部８１（トランスファーゲートＮＭＯＳ８１ａ）のオンオフ状態を示す情報でもある。所定の閾値電圧は、外部等から入力されて、任意の電圧に設定される。セル状態検出部８３は、主にカレントミラー回路とインバータ回路により構成されている。

即ち、カレントミラー回路は、両ソースがともにプラス電源Ｖddに接続されるＰＭＯＳ８３ａ，８３ｃと、これらのうち一方のＰＭＯＳ８３ａ（のドレイン）にドレインが接続されてＰＭＯＳ８３ａに直列に接続されるＮＭＯＳ８３ｂと、他方のＰＭＯＳ８３ｃ（のドレイン）にドレインおよびゲートが接続されてＮＭＯＳ８３ｂのゲートにも接続されるＮＭＯＳ８３ｄと、により構成されている。ＰＭＯＳ８３ａのゲートは、電力入力端子ＰＩが接続されており、またＮＭＯＳ８３ｃのゲートは、比較電圧端子Ｖrfに接続されている。ＮＭＯＳ８３ｂとＮＭＯＳ８３ｄの両ソースは互いに接続され、コントロールゲートとして機能するＮＭＯＳ８３ｇのドレインに接続されている。比較電圧端子Ｖrfには、電力入力端子ＰＩの入力電圧によって、セル状態検出部８３による検出の可否を決定する閾値電圧（比較基準電圧）が入力される。閾値電圧は、出力制御装置８２０の外部に設けられる外部電源から入力してもよいし、出力制御装置８２０の内部に設けられる定電圧源等から供給してもよい。また、閾値電圧の値を外部から可変可能に構成してもよい。

これに対してインバータ回路は、ソースがプラス電源Ｖddに接続されるＰＭＯＳ８３ｅと、ソースがＮＭＯＳ８３ｇのドレインに接続されるＮＭＯＳ８３ｆとにより構成されている。ＰＭＯＳ８３ｅ，ＮＭＯＳ８３ｆは、ゲート同士が接続されて入力ノードを形成し、またドレイン同士が接続されて出力ノードを形成している。入力ノードは、カレントミラー回路の出力側（ＰＭＯＳ８３ａおよびＮＭＯＳ８３ｂのドレイン）に接続され、また出力ノードは、セル状態検出部８３の出力としてセル状態保持部８４の入力に接続されている。コントロールゲートとして機能するＮＭＯＳ８３ｇは、外部から入力されるイネーブル信号がＨレベルのときにオン状態になり、Ｌレベルのときにオフ状態になるスイッチング素子である。そのため、ＮＭＯＳ８３ｇのゲートは、外部からイネーブル信号が入力されるモニターイネーブル端子Ｍon_Ｅnに接続されており、またソースはマイナス電源Ｖssに接続されている。

このようにセル状態検出部８３を構成することにより、カレントミラー回路を構成するＰＭＯＳ８３ｃおよびＮＭＯＳ８３ｄに流れる電流が、ＰＭＯＳ８３ａおよびＮＭＯＳ８３ｂに流れ得る。その結果、外部からコントロールゲートのＮＭＯＳ８３ｇにイネーブル信号（Ｈレベル）が入力された場合において、比較電圧端子Ｖrfに入力される比較基準電圧（所定の閾値電圧）を超える入力電圧が電力入力端子ＰＩに入力されたときに、カレントミラー回路からはＬレベルの電圧が出力され、それがインバータ回路（ＰＭＯＳ８３ｅ、ＮＭＯＳ８３ｆ）に入力されると当該インバータ回路からＨレベルの電圧が出力される。つまり、セル状態検出部８３は、比較基準電圧（所定の閾値電圧）を超える入力電圧が電力入力端子ＰＩに入力されたときには、ＤＳＳＣ１０の発電状態を示す検出結果として「良」に相当するＨレベルの電圧をセル状態検出部８３から出力する。これとは逆に、比較基準電圧以下の入力電圧が電力入力端子ＰＩに入力されたときには、ＤＳＳＣ１０の発電状態を示す検出結果として「否」に相当するＬレベルの電圧をセル状態検出部８３が出力する。

《セル状態保持部８４》
一方、セル状態保持部８４は、主にフリップフロップ回路とインバータ回路により構成されており、セル状態検出部８３から出力されたＤＳＳＣ１０の良否情報に基づいて電力転送部８１をオンオフ制御するとともにＤＳＳＣ１０の良否情報を保持（記憶）してＲ／Ｗ制御部８５に出力する機能を有する。フリップフロップ回路は、ＰＭＯＳ８４ａおよびＮＭＯＳ８４ｂからなる一方のインバータ回路と、ＰＭＯＳ８４ｃおよびＮＭＯＳ８４ｄからなる他方のインバータ回路と、を交差接続したＳＲＡＭの記憶セルとほぼ同様に構成されている。ただし、一方のインバータ回路（ＰＭＯＳ８４ａ，ＮＭＯＳ８４ｂ）の入力ノードは、インバータ８４ｈに接続されており、セル状態保持部８４、ひいてはセル状態検出／保持部８２の出力としてＲ／Ｗ制御部８５の入力にも接続されている。また、この入力ノードは、直列に接続される２つのＮＭＯＳ８４ｅ，８４ｇのうちのＮＭＯＳ８４ｅのドレインにも接続されている。このＮＭＯＳ８４ｅのゲートは、セル状態保持部８４の入力として、セル状態検出部８３の出力（ＰＭＯＳ８３ｅおよびＮＭＯＳ８３ｆのドレイン）に接続されている。

なお、ＮＭＯＳ８４ｇは、データロード用のコントロールゲートであり、ドレインがＮＭＯＳ８４ｅのソースに、ソースがマイナス電源Ｖssに、またゲートは、外部からロード信号が入力されるロード端子Ｌdに、それぞれ接続されている。これに対して、他方のインバータ回路（ＰＭＯＳ８４ｃ，ＮＭＯＳ８４ｄ）の入力ノードには、ＮＭＯＳ８４ｆのドレインが接続されている。このＮＭＯＳ８４ｆは、リセット制御用のコントロールゲートであり、ソースがマイナス電源Ｖssに接続され、外部からリセット信号が入力されるリセット端子Ｒstにゲートが接続されている。

インバータ８４ｈは、フリップフロップ回路と電力転送部８１との間に介在する反転回路であり、前述したように、その入力ノードが一方のインバータ回路（ＰＭＯＳ８４ａ，ＮＭＯＳ８４ｂ）の入力ノード、換言すれば他方のインバータ回路（ＰＭＯＳ８４ｃ，ＮＭＯＳ８４ｄ）の出力ノードに接続されている。またインバータ８４ｈの入力ノードは、Ｒ／Ｗ制御部８５の入力側（Ｒ／Ｗノード）にも接続されている。インバータ８４ｈの出力ノードは、セル状態保持部８４、ひいてはセル状態検出／保持部８２の出力として、電力転送部８１（のＮＭＯＳ８１ａのゲート）に接続されている。

これにより、ロード端子Ｌdからロード信号（Ｈレベル）が入力されたタイミングで、セル状態検出部８３からＨレベルの電圧（発電状態「良」に相当）が入力されている場合には、セル状態保持部８４は、フリップフロップ回路からＬレベルの電圧を出力するとともに、ＮＭＯＳ８１ａをオン状態にするＨレベルの電圧を電力転送部８１に出力する。これに対し、ロード信号（Ｈレベル）の入力タイミングにおいて、セル状態検出部８３からＬレベルの電圧（発電状態「否」に相当）が入力されていた場合には、セル状態保持部８４は、フリップフロップ回路からＨレベルの電圧を出力するとともに、ＮＭＯＳ８１ａをオフ状態にするＬレベルの電圧を電力転送部８１に出力する。換言すると、ＤＳＳＣ１０の良否情報は、ＮＭＯＳ８１ａのオンオフ状態を示す情報である。

なお、リセット端子Ｒstからリセット信号（Ｈレベル）が入力された場合には、ＮＭＯＳ８４ｆがオン状態になる。そのため、セル状態検出部８３の入力に関係なく、セル状態保持部８４は、フリップフロップ回路からＨレベルの電圧を出力するとともに、Ｌレベルの電圧を電力転送部８１に出力してＮＭＯＳ８１ａをオフ状態に設定する。つまり、セル状態保持部８４は、リセット信号（Ｈレベル）の入力によって、トランスファーゲートとしてのＮＭＯＳ８１ａを強制的に遮断状態にするリセット動作を行う。また、セル状態検出部８３から入力されたＤＳＳＣ１０の良否情報は、セル状態保持部８４によりＨレベルおよびＬレベルの電圧が反転されて出力される。即ち、発電状態「良」の場合にはＬレベルの電圧がセル状態保持部８４からＲ／Ｗ制御部８５に出力され、発電状態「否」の場合にはＨレベルの電圧がセル状態保持部８４からＲ／Ｗ制御部８５に出力される。このようにリセット端子Ｒstにリセット信号（Ｈレベル）が入力されると、電力転送部８１を強制的に遮断状態にするので、例えば、故障したＤＳＳＣ１０を強制的に電力線ＰＬから電気的に切り離すことができる。そのため、故障したＤＳＳＣ１０による電力消費を防ぐことによりチャージユニット１９０に蓄えられた電力損失を抑制することができる。

《Ｒ／Ｗ制御部８５》
図１８に示すように、セル状態検出／保持部８２に接続されるＲ／Ｗ制御部８５は、Ｒ／Ｗゲート部８６とアドレスデコード部８７により構成されている。Ｒ／Ｗ制御部８５は、予め設定された固有アドレスに一致するアドレスデータがアドレス入力端子Ａdr_Ｉnを介して外部から入力された場合にセル状態検出／保持部８２に対して、書き込み動作と読み出し動作を行う機能を有する。この固有アドレスは、複数の出力制御装置８２０に個々に付与されているため、特定の出力制御装置８２０を選択することができる。書き込み動作は、ＤＳＳＣ１０の発電状態に依存することなく、ＮＭＯＳ８１ａ、つまりトランスファーゲートをオン状態に設定する動作である。即ち、書き込み動作は、トランスファーゲートとしてのＮＭＯＳ８１ａを強制的に導通状態にするものであり、リセット動作の反対動作にあたる。他方、読み出し動作は、そのタイミングにセル状態保持部８４に設定されているＤＳＳＣ１０の良否情報を読み出す動作である。

《Ｒ／Ｗゲート部８６》
Ｒ／Ｗゲート部８６は、ＰＭＯＳ８６ａとＮＭＯＳ８６ｂにより構成されるインバータ回路と、直列に接続される２つのコントロールゲートＮＭＯＳ８６ｃ，８６ｄと、インバータ回路の出力ノードに接続されるトランスファーゲート等により構成されている。インバータ回路は、ソースがプラス電源Ｖddに接続されるＰＭＯＳ８６ａと、ソースがマイナス電源Ｖssに接続されるＮＭＯＳ８６ｂとにより構成されている。ＰＭＯＳ８６ａ，ＮＭＯＳ８６ｂは、ゲート同士が接続されて入力ノードを形成し、またドレイン同士が接続されて出力ノードを形成している。入力ノードは、Ｒ／Ｗ制御部８５のＲ／Ｗノードとしてセル状態検出／保持部８２を構成するセル状態保持部８４のフリップフロップ回路の出力側に接続されている。なお、このＲ／Ｗノードは、図１７，１８等において、「R/W_Ｎod」と記載されていることに注意されたい。

コントロールゲートＮＭＯＳ８６ｃは、そのドレインがインバータ回路の入力ノード、つまりＲ／Ｗノードに接続されており、またゲートがライトイネーブル端子Ｗrt_Ｅnに接続されている。このライトイネーブル端子Ｗrt_Ｅnには、書き込みおよび読み出しの各動作を制御するイネーブル信号が入力される。即ち、書き込み動作時にはＨレベルの電圧が入力され、読み出し動作時にはＬレベルの電圧が入力される。もう一つのコントロールゲートＮＭＯＳ８６ｄは、そのドレインがＮＭＯＳ８６ｃのソースに接続されており、ソースがマイナス電源Ｖssに接続されている。ＮＭＯＳ８６ｄのゲートは、アドレスデコード部８７の出力を受けるインバータ８６ｇの出力に接続されている。

トランスファーゲートは、ＰＭＯＳ８６ｅとＮＭＯＳ８６ｆを並列に接続したものであり、入力がインバータ回路（ＰＭＯＳ８６ａ，ＮＭＯＳ８６ｂ）の出力ノードに接続され、また出力がステータス端子Ｓts_Ｏutに接続されている。ＰＭＯＳ８６ｅのゲートは、アドレスデコード部８７の出力に接続されており、またＮＭＯＳ８６ｆのゲートは、インバータ８６ｇの出力に接続されている。これにより、アドレスデコード部８７からＬレベルの電圧が出力されると、このトランスファーゲートの入出力間が導通状態になり、アドレスデコード部８７からＨレベルの電圧が出力されると、トランスファーゲートの入出力間が遮断状態になる。つまり、インバータ回路（ＰＭＯＳ８６ａ，ＮＭＯＳ８６ｂ）からの出力をステータス端子Ｓts_Ｏutに出力する否かを制御する。ステータス端子Ｓts_Ｏutからは、読み出し動作時において、ＤＳＳＣ１０の良否情報が出力される。

《アドレスデコード部８７》
アドレスデコード部８７は、固有アドレスのビット数に対応した入力を持つＮＡＮＤゲート８７ａにより構成されている。ＮＡＮＤゲート８７ａの入力は、システムバスＳＢのアドレスバスに接続されている。本実施形態では、アドレスバスは、８本のアドレス線からなり、４ビットの固有アドレスに対して、Ａ０，/Ａ０，Ａ１，/Ａ１，Ａ２，/Ａ２，Ａ３，/Ａ３に対応する８本により構成されている（/Ａｎは、Ａｎにオーバーバーが付されていることを表す）。そのため、４入力を持つＮＡＮＤゲート８７ａは、当該出力制御装置８２０に一意に割り当てられた固有アドレスに対応して、それぞれの入力がアドレスバスの８本のアドレス線に接続されている。

例えば、図１８に示すように、紙面左側から、Ａ３，/Ａ３，Ａ２，/Ａ２，Ａ１，/Ａ１，Ａ０，/Ａ０の順番に８本のアドレス線が並んでおり、そのうちの/Ａ３，/Ａ２，Ａ１，Ａ０に対応する４本がＮＡＮＤゲート８７ａの入力に接続されている。そのため、このＮＡＮＤゲート８７ａには、２進表記で「００１１」、つまり固有アドレスとして１０進表記で「３」が付与されていることがわかる。

このようにＲ／Ｗ制御部８５を構成することにより、アドレスデコード部８７に設定された固有アドレスに一致するアドレスデータがアドレス入力端子Ａdr_Ｉnを介してアドレスバスから入力されると、アドレスデコード部８７からＬレベルの電圧が出力される。そのため、インバータ８６ｇの出力を受けるコントロールゲートＮＭＯＳ８６ｄは、オン状態になることから、ゲートがライトイネーブル端子Ｗrt_Ｅnに接続されるコントロールゲートＮＭＯＳ８６ｃがオン状態になると、Ｒ／Ｗノードの電圧がＨレベルからＬレベルに遷移する。

即ち、固有アドレスに一致するアドレスデータがアドレスデコード部８７に入力されている間にライトイネーブル端子Ｗrt_ＥnがＨレベルの電圧になることで、セル状態検出／保持部８２を構成するセル状態保持部８４のインバータ８４ｈの入力ノードに、Ｌレベルの電圧が入力されることから、インバータ８４ｈの出力ノードから電力転送部８１のＮＭＯＳ８１ａのゲートにＨレベルの電圧が出力されることにより、トランスファーゲートが導通状態になる。つまり、Ｒ／Ｗ制御部８５による書き込み動作が行われてトランスファーゲート（ＮＭＯＳ８１ａ）が強制的にオン状態に移行する。

また、固有アドレスの一致により、アドレスデコード部８７からＬレベルの電圧が出力されると、ＰＭＯＳ８６ｅとＮＭＯＳ８６ｆからなるトランスファーゲートが導通状態になり、セル状態検出／保持部８２から入力されるＤＳＳＣ１０の良否情報がＰＭＯＳ８６ａとＮＭＯＳ８６ｂからなるインバータ回路により反転されてステータス端子Ｓts_Ｏutに出力される。

即ち、固有アドレスに一致するアドレスデータがアドレス入力端子Ａdr_Ｉnを介してアドレスデコード部８７に入力されている間において、ライトイネーブル端子Ｗrt_ＥnにＬレベルの電圧が入力されることで、セル状態検出／保持部８２が保持（記憶）しているＤＳＳＣ１０の良否情報が、インバータ回路（ＰＭＯＳ８６ａ，ＮＭＯＳ８６ｂ）とトランスファーゲート（ＰＭＯＳ８６ｅ，ＮＭＯＳ８６ｆ）を介してステータス端子Ｓts_Ｏutに出力される。これにより、発電状態「良」の場合にはＨレベルの電圧がステータス端子Ｓts_Ｏutから出力され、発電状態「否」の場合にはＬレベルの電圧がステータス端子Ｓts_Ｏutから出力される。つまり、Ｒ／Ｗ制御部８５によるＤＳＳＣ１０の良否情報の読み出し動作が行われる。

《蓄電制御装置２５０》
次に、蓄電制御装置２５０の構成を図１９に基づいて説明する。図１９には、蓄電制御装置２５０の構成例を示す回路図が図示されている。蓄電制御装置２５０は、主に、チャージ制御部２５１とディスチャージ制御部２５３により構成されており、電力線ＰＬを介して各出力制御装置８２０に接続されている。蓄電制御装置２５０は、コントローラ１７０にも接続されており、コントローラ１７０から制御コマンドを受けて、各出力制御装置８２０から電力線ＰＬを介して送られた各ＤＳＳＣ１０の発電電力をチャージユニット１９０に蓄電したり、チャージユニット１９０に蓄電された電力（電荷）を放電したりする、等の各制御を行う。なお、蓄電制御装置２５０は、蓄電制御入力端子ＣＩと電力出力端子ＰＯの間に介在することなく、両端子を直接接続（直結）する。これにより、第１実施形態等で説明をした蓄電制御装置１５０に比べて入出力ゲート部１５１が介在することによる電力損失を低減可能にしている。

チャージ制御部２５１は、ＮＭＯＳ２５１ａにより構成されている。ＮＭＯＳ２５１ａは、蓄電制御入力端子ＣＩと電力出力端子ＰＯを直結したその電力ラインにドレインが接続されており、ソースにはチャージユニット端子Ｃrgが接続されている。このチャージユニット端子Ｃrgには、チャージユニット１９０が接続されている。また、ＮＭＯＳ２５１ａのゲートは、チャージイネーブル端子Ｃrg_Ｅnが接続されている。これにより、チャージイネーブル端子Ｃrg_ＥnにＨレベルの電圧が入力されることで、ＮＭＯＳ２５１ａがオン状態になり、蓄電制御入力端子ＣＩから入力される電力をチャージユニット端子Ｃrgに接続されたチャージユニット１９０に蓄えることができる。

ディスチャージ制御部２５３は、ＮＭＯＳ２５３ａにより構成されている。ＮＭＯＳ２５３ａは、そのドレインがＮＭＯＳ２５１ａのソースに接続されており、ソースにはマイナス電源Ｖssが接続されている。このＮＭＯＳ２５３ａのゲートは、ディスチャージ端子Ｄiscrgが接続されている。チャージイネーブル端子Ｃrg_ＥnにＬレベルの電圧が入力されてＮＭＯＳ２５１ａがオフ状態になり、チャージユニット１９０が蓄電制御入力端子ＣＩや電力出力端子ＰＯから電気的に切り離されている間に、ディスチャージ端子ＤiscrgにＨレベルの電圧が入力されると、チャージユニット１９０に蓄えられた電気エネルギー（電荷）がＮＭＯＳ２５３ａを介してマイナス電源Ｖss側に放出（放電）される。

これにより、チャージユニット１９０にチャージされていた電気エネルギー（電荷）を急速に逃がして（放電して）ほぼゼロにすることが可能になるため、例えば、メンテナンス時にこのような放電動作をディスチャージ制御部２５３により行うことによって、チャージユニット１９０の放電特性をモニタすることができる。また、電気エネルギーがほぼゼロになったチャージユニット１９０に対して、チャージ制御部２５１のＮＭＯＳ２５１ａをオン状態（ディスチャージ制御部２５３のＮＭＯＳ２５３ａはオフ状態）にすることで、チャージユニット１９０の充電特性をモニタすることができる。

なお、蓄電制御入力端子ＣＩと電力出力端子ＰＯが直結される電力ラインには、複数の出力制御装置８２０（の出力制御出力端子ＴＯ）が接続されている。そのため、メンテナンス作業の対象となる出力制御装置８２０以外の影響を受けることなく、チャージユニット１９０の充電特性をモニタする場合には、前述したようにリセット端子ＲstにＨレベルの電圧を入力して電力転送部８１を遮断状態に移行させて、各ＤＳＳＣ１０を電力線ＰＬから電気的に切り離す必要がある。

このように構成される本第４実施形態に係る当該システムによるコントローラ１７０の制御について図２０〜図２２を参照して説明する。図２０には、コントローラ１７０による通常時の制御例を示すタイミングチャートが図示されており、ＤＳＳＣ１０が日照状態から日陰状態に変化した場合の例である。また、図２１、図２２には、コントローラ１７０によるメンテナンス時の制御例を示すタイミングチャートであり、試験機能として、電力転送部８１を強制的に導通状態に設定した場合の例（図２１）と、試験機能として、セル状態検出／保持部８２からＤＳＳＣの良否情報を読み出す場合の例（図２２）が、図示されている。なお、これらの図２０〜図２２では、電力転送部８１のことを「ＴＧ_８１」に代えて表しているので、注意されたい。

《通常時の制御》
まず、ＤＳＳＣ１０が発電している場合の制御、つまり通常時の制御について図２０を参照して説明する。図２０に示すように、コントローラ１７０は、リセット端子ＲstをＬレベルからＨレベルに変位させた後、Ｌレベルに戻す。これにより、出力制御装置８２０の電力転送部８１が遮断状態に設定される（図２０では、電力転送部８１は最初から遮断状態にあるためその状態に変位はない）。次にコントローラ１７０は、出力制御装置８２０のモニターイネーブル端子Ｍon_ＥnをＬレベルからＨレベルに変位させ、さらにその間に出力制御装置８２０のロード端子ＬdをＬレベルからＨレベルに変位させる（図２０に示す(41)）。これにより、セル状態検出／保持部８２のセル状態検出部８３からセル状態保持部８４のフリップフロップ回路にＤＳＳＣ１０の良否情報がセットされる。図２０に示す例では、ＤＳＳＣ１０は閾値電圧Ｖthを超える電圧で発電していることから、発電状態「良」に相当する情報に基づいて(42)のタイミングで電力転送部８１が導通状態になる。

チャージイネーブル端子Ｃrg_Ｅnは、当初からＨレベルに設定されているため、チャージユニット１９０は、チャージ制御部２５１を介して電力線ＰＬに電気的に接続されている。このため、電力転送部８１が導通状態に移行したタイミング(42)で、電力入力端子ＰＩに入力される発電電力は、電力転送部８１を介して出力制御装置８２０の出力制御出力端子ＴＯに出力されることから、図２０に示す電力入力端子ＰＩの電圧は一時低下する一方で、そのタイミングでチャージユニット端子Ｃrgおよび電力出力端子ＰＯの電圧が上昇し始める（図２０に示す(43)，(43')）。コントローラ１７０は、このような制御を所定時間ごと（例えば、１分、３分、１０分、３０分などごと）に繰り返す。これにより、コントローラ１７０は、図２０に示す一連の(44),(45),(46),(46')の各タイミングで前述と同様の制御を行う。

一方、日照状態から日陰状態に変化してＤＳＳＣ１０の発電電圧が閾値電圧Ｖth以下に至った場合には、コントローラ１７０は次のような制御を行い電力転送部８１を遮断する。即ち、ロード端子ＬdがＬレベルからＨレベルに変位するタイミング（図２０に示す(47)）で、ＤＳＳＣ１０が閾値電圧Ｖthを超える電圧で発電していないときには、セル状態検出／保持部８２のセル状態検出部８３からセル状態保持部８４のフリップフロップ回路に発電状態「否」に相当する情報（ＤＳＳＣ１０の良否情報）がセットされる。このため、図２０に示すように、電力転送部８１は遮断状態に移行する（図２０に示す(48)）。また、それ以降におけるチャージユニット１９０および電力出力端子ＰＯの電圧は、徐々に低下するか、または維持される（図２０に示す(49)，(49')）。

《メンテナンス時の制御》
次に、ＤＳＳＣ１０の動作状態を確認試験する場合の制御、つまりメンテナンス時の制御について図２１および図２２を参照して説明する。メンテナンス時の制御には、前述したように、書き込み動作による強制的な電力転送部８１の導通制御と、読み出し動作によるＤＳＳＣ１０の良否情報の読み出し制御がある。まず図２１を参照して、書き込み動作による強制的な電力転送部８１の導通制御について説明する。

図２１に示すように、コントローラ１７０は、リセット端子ＲstをＬレベルからＨレベルに変位させた後、Ｌレベルに戻す。これにより、前述の通常時の制御と同様に、出力制御装置８２０の電力転送部８１が遮断状態に設定される（図２１に示す(52)）。なお、図２１に示すR/W_Ｎodは、図１７および図１８に示すＲ／Ｗノードの電圧に対応するものであり、電力転送部８１をオンオフ制御するインバータ８４ｈに入力される電圧である。そのため、電力転送部８１に状態移行よりも先に電圧が変位する（図２１に示す(51)）。電力転送部８１が遮断状態に移行すると、それまで電力入力端子ＰＩとほぼ同様の電圧を出力していた出力制御出力端子ＴＯの電圧が切断される（図２１に示す(53)）。そのため、出力制御出力端子ＴＯは、高インピーダンスになるので電圧が定まらなくなる（図２１に示す不定区間）。

次に、出力制御装置８２０に割り当てられた固有アドレスに一致するアドレスデータＡdr_Ｄatがアドレス入力端子Ａdr_Ｉnを介してアドレスバスから入力されると、アドレスデコード部８７の出力がＨレベルからＬレベルに変位する（図２１に示す(54)）。また、アドレスデコード部８７の出力変位を受けてＲ／Ｗゲート部８６のトランスファーゲート（ＰＭＯＳ８６ｅ，ＮＭＯＳ８６ｆ）が遮断状態から導通状態に移行するため、ステータス端子Ｓts_ＯutがＨレベルからＬレベルに変位する（図２１に示す(55)）。アドレスデコード部８７からＬレベルの電圧が出力されている間に、コントローラ１７０がライトイネーブル端子Ｗrt_ＥnをＬレベルからＨレベルに変位させることで、Ｒ／Ｗノードの電圧がＨレベルからＬレベルに変位するため（図２１に示す(56)）、電力転送部８１が導通状態に移行して（図２１に示す(57)）、再び出力制御出力端子ＴＯに電圧が出力される（図２１に示す(58)）。これとほぼ同時にステータス端子Ｓts_ＯutがＬレベルからＨレベルに変位する（図２１に示す(58')）。

このように固有アドレスに一致したアドレスデータＡdr_Ｄatが出力制御装置８２０に入力されている場合には、そのライトイネーブル端子Ｗrt_ＥnをＨレベルに変位させることにより、発電電圧が閾値電圧Ｖth以下であっても、電力入力端子ＰＩに入力されるＤＳＳＣ１０の発電電圧を出力制御出力端子ＴＯから出力させることができる。このとき蓄電制御装置２５０のチャージ制御部２５１をオフ状態に設定しておくことにより、チャージユニット１９０の影響を受けることなく、ＤＳＳＣ１０の発電電圧をモニタすることができる（図２３に示すＤＳＳＣ１０の良否情報の読み出し制御を参照のこと）。なお、ライトイネーブル端子Ｗrt_ＥnをＨレベルに変位させた状態で、各出力制御装置８２０に入力するアドレスデータＡdr_Ｄatを各出力制御装置８２０ごとの固有アドレスに対応して順次変更する構成を採ることによって、各出力制御装置８２０をスキャニングするようにＤＳＳＣ１０の発電電圧をモニタすることが可能になる。

続いて、読み出し動作によるＤＳＳＣ１０の良否情報の読み出し制御を図２２を参照して説明する。図２２(A)および図２２(B)に示すように、コントローラ１７０は、リセット端子Ｒst、チャージイネーブル端子Ｃrg_Ｅnおよびライトイネーブル端子Ｗrt_ＥnをいずれもＬレベルに設定する。なお、図２２に図示していないが、モニターイネーブル端子Ｍon_Ｅnとロード端子Ｌdは、通常時の制御と同様に、ＤＳＳＣ１０の状態を取得したいタイミングに合わせて、ＬレベルからＨレベルに変位させてから元に戻す。これにより、Ｒ／Ｗノードの電圧が決定され、また電力転送部８１の状態が決まる。即ち、ＤＳＳＣ１０の発電電圧が閾値電圧Ｖthを超えている場合には、Ｒ／Ｗノードの電圧がＬレベルになり、電力転送部８１が導通状態になる（図２２(A)）。逆に、ＤＳＳＣ１０の発電電圧が閾値電圧Ｖth以下である場合には、Ｒ／Ｗノードの電圧がＨレベルになり、電力転送部８１が遮断状態になる（図２２(B)）。

このため、出力制御装置８２０に割り当てられた固有アドレスに一致するアドレスデータＡdr_Ｄatがアドレスバスから入力されると、アドレスデコード部８７の出力がＨレベルからＬレベルに変位して（図２２(A)に示す(61)、図２２(B)に示す(71)）、Ｒ／Ｗゲート部８６のトランスファーゲート（ＰＭＯＳ８６ｅ，ＮＭＯＳ８６ｆ）が遮断状態から導通状態に移行する。そのため、ＤＳＳＣ１０の発電電圧が閾値電圧Ｖthを超えている場合には、ステータス端子Ｓts_ＯutがＬレベルからＨレベルに変位し（図２２(A)に示す(62)）、閾値電圧Ｖth以下の場合には、ステータス端子Ｓts_ＯutはＬレベルのままを維持する（図２２に示す(72)）。アドレスデコード部８７の出力は、アドレスデータＡdr_Ｄatが一致しなくなると、Ｈレベルに戻るため（図２２(A)に示す(63)、図２２(B)に示す(73)）、それに伴いステータス端子Ｓts_Ｏutも元の電圧レベルに戻る（図２２(A)に示す(64)、図２２(B)に示す(74)）。

このように固有アドレスに一致したアドレスデータＡdr_Ｄatが出力制御装置８２０に入力されている場合には、そのライトイネーブル端子Ｗrt_ＥnをＬレベルに変位させることにより、ＤＳＳＣ１０の良否情報をセル状態検出／保持部８２のセル状態保持部８４からステータス端子Ｓts_Ｏutを介して読み出すことができる。また、チャージイネーブル端子Ｃrg_ＥnをＬレベルに設定しているため、蓄電制御装置２５０のチャージ制御部２５１がオフ状態に設定されてチャージユニット１９０が電力線ＰＬから電気的に切り離される。そのため、チャージユニット１９０の影響を受けることのないＤＳＳＣ１０の発電状態を良否情報として読み出すことができる。なお、ライトイネーブル端子Ｗrt_ＥnをＨレベルに変位させた状態で、各出力制御装置８２０に入力するアドレスデータＡdr_Ｄatを各出力制御装置８２０ごとの固有アドレスに対応して順次変更する構成を採ることによって、各出力制御装置８２０をスキャニングするようにＤＳＳＣ１０の良否情報を読み出すことが可能になる。

以上説明したように第４実施形態に係る本システムによると、出力制御装置８２０は、セル状態検出部８３、セル状態保持部８４、Ｒ／Ｗ制御部８５を備え、セル状態保持部８４およびＲ／Ｗ制御部８５は、外部から入力される制御情報に従って電力転送部８１を導通状態または遮断状態に設定する。これにより、セル状態検出部８３によって検出した出力インピーダンスが、所定インピーダンス以上である場合にはセル状態保持部８４およびＲ／Ｗ制御部８５により電力転送部８１が導通状態に設定され、所定インピーダンス未満である場合にはセル状態保持部８４およびＲ／Ｗ制御部８５により電力転送部８１が遮断状態に設定される。また、セル状態検出部８３によって検出した出力インピーダンスにかかわらず、外部から入力される制御情報に従って電力転送部８１が強制的に導通状態または遮断状態に設定される。したがって、例えば、故障したＤＳＳＣ１０を強制的に電力線ＰＬから、電気的に切り離すことができるため、故障したＤＳＳＣ１０による電力消費を防ぐことで電力損失をさらに抑制することができる。

また、第４実施形態に係る本システムによると、セル状態保持部８４およびＲ／Ｗ制御部８５によって設定された電力転送部８１の導通または遮断の状態情報が外部から入力される制御情報に従って外部に出力される。したがって、このような電力転送部８１の導通または遮断の状態情報を外部から読み出すことによりＤＳＳＣ１０の発電状態を容易に確認することができる。

さらに、第４実施形態に係る本システムによると、出力制御装置８２０は、当該出力制御装置８２０を特定するアドレスデータＡdr_Ｄatが入力されたか否かを判定するアドレスデコード部８７をさらに備え、セル状態保持部８４およびＲ／Ｗ制御部８５は、当該出力制御装置８２０を特定するアドレスデータＡdr_Ｄatが入力されたことをアドレスデコード部８７が判定した場合、制御情報に従った所定動作を行う。これにより、例えば、制御情報に従った所定動作が、電力転送部８１を導通状態または遮断状態に設定することである場合には、この動作は、当該出力制御装置８２０を特定するアドレスデータＡdr_Ｄatが入力されたときに限り行われる。また、所定動作が、セル状態保持部８４に記憶した電力転送部８１の導通または遮断の状態情報を外部に出力することである場合には、当該動作は、当該出力制御装置８２０を特定するアドレスデータＡdr_Ｄatが入力されたときに限り行われる。したがって、当該出力制御装置８２０が、複数存在する場合、特定の出力制御装置８２０をアドレスデータＡdr_Ｄatで指定してこれらの所定動作を行わせることができるので、例えば、故障しているＤＳＳＣ１０を容易に特定することができる。また、アドレスデータＡdr_Ｄatにより特定する出力制御装置８２０を複数にすることにより、それらに接続される複数のＤＳＳＣ１０について、それぞれの出力電圧の和を電力線ＰＬから得ることができる。

なお、第４実施形態では、複数の出力制御装置８２０に対して一意に設定される固有アドレスを持たせる構成を採り、システムバスＳＢを構成するアドレスバスを介して入力されるアドレスデータにより特定の出力制御装置８２０を指定して上述した各制御を行ったが、このようなアドレスの概念を出力制御装置８２０に持たせることなく、出力制御装置８２０を構成してもよい。この場合、すべての出力制御装置８２０に対して上述した各制御が同時期に実行されることになるが、メンテナンス時において、試験対象外の出力制御装置８２０やＤＳＳＣ１０等を適宜電気的に電力線ＰＬから切り離すことで、上述と同様のメンテナンス時の制御が可能になる。

次に、ＭＩＭ（Metal-Insulator-Metal）構造により、チャージユニット１９０としてのＭＩＭキャパシタ（コンデンサ）を構成する例を図２３に基づいて説明する。上述した第１実施形態〜第４実施形態による本システムを、半導体基板に形成した場合、チャージユニット１９０をＭＩＭ構造により同基板内に形成する。これにより、本システムを構成するＮＭＯＳやＰＭＯＳ等による半導体回路を形成する半導体の製造工程において、チャージユニット１９０をＭＩＭキャパシタとして製造することで、例えば、チャージユニット１９０を別体のスーパーキャパシタ等で構成した場合に比べて抵抗損失が抑制される。そのため、チャージユニット１９０の蓄電効率を向上させることができる。また、同じ半導体基板内に収まるため、システムＬＳＩとしてコンパクト化にも寄与する。

なお、図２３に示す符号は次の通りである。１０００は、本システムが構成される半導体デバイスを示し、１０１０はシリコン基板（Ｐ型領域）、１０２０は素子分離領域、１０３０はソース領域の拡散層（Ｎ型領域）、１０４０はドレイン領域の拡散層（Ｎ型領域）、１０５０はゲート電極、１０６０はゲート絶縁膜、をそれぞれを示す。これらにより、ＮＭＯＳが形成される。

また、１０７０，１１１０，１２１０は層間絶縁膜を示し、また１０８０，１０９０はコンタクト（Ｗプラグ）を示す。１１２０，１１３０，１２２０，１２３０は配線層を示し、１１５０，１２６０はバイアホールを示し、１２４０はキャパシタ電極を示し、１３１０，１３２０は、銅配線またはアルミ配線を示す。ＭＩＭキャパシタ（チャージユニット１９０）は、配線層１２３０の一部とキャパシタ電極１２４０とにより構成される。なお、これらの間に位置する層間絶縁膜１２１０に代えて高誘電率の誘電体を配置してもよい。これにより、チャージユニット１９０の静電容量が高められる。

また、例えば、第４実施形態で説明した電力転送部８１を構成するＮＭＯＳ８１ａ等のトランスファーゲートについて、半導体プロセスにおける二重ウェル工程を用いて製造してもよい。即ち、図２３を参照して説明した半導体デバイス１０００のＮＭＯＳ構造を構成するシリコン基板１０１０のＰ型領域を囲むようにＮウェル領域２０２０をシリコン基板１０１０に形成する。これにより、Ｎウェル領域２０２０内に位置するＰウェル領域２０１０は、シリコン基板１０１０に対してＮウェル領域２０２０で分離されるため、シリコン基板１０１０がアース等に接続されていた場合でも、Ｐウェル領域２０１０に基板電位と異なる電圧を印加することが可能になる。

このため、Ｐウェル領域２０１０に順バイアスをかけることにより、Ｐウェル領域２０１０の電位をソース領域１０３０の電圧よりも上げることが可能になるため、シリコン基板１０１０に形成されるＮＭＯＳの閾値電圧を低下させることができる。つまり、基板効果によるＮＭＯＳの閾値電圧の上昇を抑制する。これにより、ＤＳＳＣ１０単体の出力電圧のように、０．５Ｖ前後の低い電圧であっても、電力損失を極力抑えたトランスファーゲート（ＮＭＯＳ）を構成することができる。なお、Ｐウェル領域２０１０に印加するバイアス電圧は、本実施形態の場合、例えば、０．１Ｖ程度に設定される。また、Ｎウェル領域２０２０に囲まれるＰウェル領域２０１０は、電気的にシリコン基板１０１０に接続されていなければよい。そのため、例えば、Ｐウェル領域２０１０を電気的に浮かせるフローティング構造を採ってもよい。

さらに、上述した第１実施形態〜第４実施形態による本システムを、半導体基板に形成した場合、例えば、図２５に示すように、出力制御装置２０，２０ａ，１２０，２２０，３２０，４２０，６２０，７２０，８２０（本段落と次段落においては、これらを「出力制御装置ｘ２０」と総称する）、蓄電制御装置１５０，２５０（本段落と次段落においては、これらを「蓄電制御装置ｘ５０」と総称する）、コントローラ１７０、チャージユニット１９０等を配置してもよい。なお、図２５(A)には、本システムをシステムＬＳＩとしてチップ化した場合におけるレイアウト例を示す説明図が図示されており、また図２５(B)には、出力制御装置ｘ２０レイアウト例を示す一点鎖線α内の拡大図、さらに図２５(C)には、比較レイアウトの例を示す拡大図、がそれぞれ図示されている。

図２５(A)に示すように、本システムをＬＳＩにする場合においては、ＤＳＳＣ１０から入力される電力損失を極力低減する必要から、例えば、数１０セル〜数１００セルのＤＳＳＣ１０に対して１対１対応の関係で設けられる出力制御装置ｘ２０は、パッドＰadの近傍に配置されることが望ましい。そのため、例えば、出力制御装置ｘ２０を構成する回路領域ブロックが短冊状を成す場合には、図２５(B)に示すように、回路領域ブロックの短手方向の長さＢｈをパッドＰadの配置ピッチＰｐに等しくなるように設定する（Ｂｈ＝Ｐｐ）。これにより、回路領域ブロックとパッドＰadを繋ぐ配線Ｗａを一直線に形成することが可能になるため、図２５(C)に示すような配線Ｗｂが鉤状に形成される比較例（Ｃｈ＞Ｂｈ，Ｐｐ）に比べて配線Ｗａの配線長が短くなり、配線抵抗による電力損失を抑えることができる。なお、半導体チップＤieの周囲に配置されるパッドＰadは、リードフレームにダイボンディングされた半導体チップＤieをリードフレームの各リードにワイヤボンディングするために設けられるものである。

なお、上述した各実施形態における記載中の「外部に出力」や「外部から入力」等の「外部」は、それぞれの実施形態に適用される、制御バスＣＢ、モニタバスＭＢまたはシステムバスＳＢを意味していることに注意されたい。また、上述した各実施形態における記載中の「マイナス電源Ｖss」は、一般的にはグランドまたはアース電位ＧＮＤに接続される。

上述した各実施形態では、電力出力装置として、ＤＳＳＣ（色素増感太陽電池）１０を例示して説明したが、これに限られることはなく、電力を出力可能な装置であれば、例えば、単結晶や多結晶のシリコンをベースにしたシリコン系太陽電池や有機半導体太陽電池、その他の方式による太陽電池等であってもよい。また、光による励起エネルギーに起因した発電装置に限られることはなく、例えば、酵素や微生物の生化学的なエネルギーを電気エネルギーに変換することで発電を行う、生物に起因した発電装置であってもよい。つまり、発生する電圧が、ＮＭＯＳタイプのトランスファーゲートによる降下電圧よりも高くシリコンダイオードによる降下電圧Ｖf（約０．６Ｖ）よりも低いものであれば、例えば、圧電効果による圧電素子や、ペルチエ素子等のゼーベック効果による熱電素子等の発電装置であってもよい。

また、上述した各実施形態では、フラッシュ素子の例として、フローティングゲート（電荷蓄積層）を有するものを例示したが、電荷を貯めることが可能な層（電荷蓄積層）であれば、これに限られることはなく、例えば、シリコンナイトライドを有するものでもよい。

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、上記例示した具体例を様々に変形または変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。さらに、本明細書または図面に例示した技術は、複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つ。なお、[符号の説明]の欄における括弧内の記載は、上述した各実施形態で用いた用語と、特許請求の範囲に記載の用語との対応関係を明示するものである。

１０…ＤＳＳＣ（電力出力装置）
２０、２０’、１２０、２２０、３２０、４２０、６２０、７２０、８２０…出力制御装置（出力制御回路）
２１…電力転送部
２２…転送ゲート部（トランスファーゲート）
２３…状態設定部（制御回路、設定回路）
２５、２５’、２７、２８…インピーダンスモニター部（制御回路、検出回路）
２６…インピーダンスモニター部（制御回路、検出回路、閾値可変回路）
２９…負荷素子（検出回路、閾値可変回路）
６１…電力転送部（トランスファーゲート）
６３…状態記憶部（判定回路）
６３ｂ、６３ｅ…フラッシュ素子（記憶回路）
７１…電力転送部（トランスファーゲート）
７１ａ…フラッシュ素子（ＭＯＳトランジスタ）
７３…フラッシュ素子制御部（設定制御回路、動作制御回路）
７３ａ、７３ｂ…ＮＭＯＳ（初期化回路、動作モード設定回路）
７３ｃ…ＮＭＯＳ（動作モード設定回路）
７３ｄ…抵抗（動作モード設定回路）
８１…電力転送部（トランスファーゲート）
８２…セル状態検出／保持部（検出回路、設定回路）
８３…セル状態検出部（検出回路）
８４…セル状態保持部（設定回路）
８５…Ｒ／Ｗ制御部（設定回路、アドレス判定回路）
８６…Ｒ／Ｗゲート部（設定回路）
８７…アドレスデコード部（アドレス判定回路）
１５０、２５０…蓄電制御装置（蓄電制御回路）
１５１…入出力ゲート部（トランスファーゲート）
１５３…チャージモニター部（電圧情報出力回路）
１７０…コントローラ（設定回路、設定制御回路、動作制御回路、充放電制御回路）
１９０…チャージユニット（蓄電デバイス）
２５１…チャージ制御部（スイッチ回路）
２５３…ディスチャージ制御部（放電回路）
１０００、２０００…半導体デバイス
Ａdr_Ｄat…アドレスデータ（アドレス情報）
ＴＯ…出力制御出力端子（出力側）
ＰＩ…電力入力端子（入力側）

Claims (9)

1. 複数の電力出力装置の個々に対応して設けられ、入力側に接続される前記電力出力装置が出力する電力を出力側に出力し得る複数の出力制御回路であって、
   前記複数の出力制御回路は、いずれも、
   前記入力側と前記出力側の間に介在するトランスファーゲートと、
   対応する前記電力出力装置の出力電圧が所定電圧以上である場合には前記トランスファーゲートの入出力間を導通状態に制御し、前記出力電圧が前記所定電圧未満である場合には前記入出力間を遮断状態に制御する制御回路と、を備え、
   前記制御回路は、一方の入力に前記出力電圧が入力され他方の入力に比較基準電圧として前記所定電圧が入力されて前記出力電圧が所定電圧以上である場合に前記電力出力装置の発電状態が「良」である良否情報を出力し前記出力電圧が前記所定電圧未満である場合に前記発電状態が「否」である良否情報を出力するカレントミラ−回路と、前記トランスファーゲートを導通状態または遮断状態に設定する設定回路と、を備え、
   前記設定回路は、前記トランスファーゲートを前記導通状態または前記遮断状態に設定するフリップフロップ回路と、
   前記カレントミラ−回路から出力される前記良否情報を前記フリップフロップ回路にロードするデータロード用コントロールゲートと、
   前記複数の出力制御回路に共通の信号線に接続されて前記フリップフロップ回路にリセット動作をさせるリセット制御用コントロールゲートと、を備え、
   前記フリップフロップ回路は、
   ロードされた前記良否情報に従って、前記良否情報が「良」である場合には前記トランスファーゲートを前記導通状態に設定し、前記良否情報が「否」である場合には前記トランスファーゲートを前記遮断状態に設定し、
   前記共通の信号線から入力されるリセット信号を受けた前記リセット制御用コントロールゲートに制御されて前記リセット動作をした場合には、前記カレントミラ−回路から出力される前記良否情報に関係なく前記トランスファーゲートを前記遮断状態に設定することを特徴とする複数の出力制御回路。
2. 前記フリップフロップ回路は、前記導通状態または前記遮断状態を記憶するとともに、これらの記憶した状態を外部から入力される制御情報に従って外部に出力することを特徴とする請求項１に記載の複数の出力制御回路。
3. 前記制御回路は、当該制御回路を特定するアドレス情報が入力されたか否かを判定するアドレス判定回路をさらに備え、
   前記設定回路は、当該制御回路を特定するアドレス情報が入力されたことを前記アドレス判定回路が判定した場合、前記制御情報に従った所定動作を行うことを特徴とする請求項２に記載の複数の出力制御回路。
4. 請求項１〜３のいずれか一項に記載の複数の出力制御回路の個々の出力側に共通に接続されて前記複数の出力制御回路から出力される電気エネルギーを蓄える蓄電デバイスの充放電を制御する蓄電制御回路であって、
   前記蓄電デバイスの電圧を検出して電圧情報を出力する電圧情報出力回路と、
   第１の状態時には前記蓄電デバイスを前記複数の出力制御回路に導通させて前記蓄電デバイスを充電し、第２の状態時には前記蓄電デバイスを前記複数の出力制御回路から遮断して外部出力に導通させて前記蓄電デバイスに蓄えられた電気エネルギーを前記外部出力に放電して送電するトランスファーゲートと、
   前記電圧情報出力回路から出力される前記電圧情報に基づいて前記トランスファーゲートによる前記蓄電デバイスの充放電を制御する充放電制御回路と、を備え、
   前記充放電制御回路は、前記蓄電デバイスの充電電圧が予め設定された出力許容電圧未満の場合には前記トランスファーゲートを前記第１の状態に制御し、前記蓄電デバイスの充電電圧が前記出力許容電圧以上の場合には前記トランスファーゲートを前記第２の状態に制御することを特徴とする蓄電制御回路。
5. 少なくとも前記電圧情報出力回路および前記トランスファーゲートは、同じ半導体基板に形成されることを特徴とする請求項４に記載の蓄電制御回路。
6. 請求項１〜３のいずれか一項に記載の複数の出力制御回路の個々の出力側に共通に接続されて前記複数の出力制御回路から出力される電気エネルギーを蓄える蓄電デバイスの充放電を制御する蓄電制御回路であって、
   前記複数の出力制御回路の出力側と前記蓄電デバイスとの電気的な導通および遮断を制御するスイッチ回路と、
   前記蓄電デバイスが蓄えた電気エネルギーを低電位側に逃がす放電回路と、を備え、
   前記スイッチ回路および前記放電回路は、外部から入力される制御情報に従って制御されることを特徴とする蓄電制御回路。
7. 前記蓄電デバイスは、当該蓄電制御回路が構成される半導体基板に、ＭＩＭ（Metal-Insulator-Metal）構造により形成されることを特徴とする請求項４〜６のいずれか一項に記載の蓄電制御回路。
8. 入力側に接続される電力出力装置が出力する電力を出力側に出力し得る出力制御回路であって、
   電荷蓄積層を有しこれに蓄積された電荷量に応じてデプレッションモードまたはエンハンスメントモードで動作するＭＯＳトランジスタであり、前記入力側と前記出力側の間に介在するトランスファーゲートと、
   前記電力出力装置の出力インピーダンスが所定インピーダンス以上である場合には前記トランスファーゲートの入出力間を導通状態に制御し、前記出力インピーダンスが前記所定インピーダンス未満である場合には前記入出力間を遮断状態に制御する制御回路と、
   を備え、前記制御回路は、前記電力出力装置の出力インピーダンスが所定インピーダンス以上である場合には前記ＭＯＳトランジスタの動作モードをデプレッションモードに設定し、前記出力インピーダンスが前記所定インピーダンス未満である場合には前記ＭＯＳトランジスタの動作モードをエンハンスメントモードに設定する設定制御回路と、
   前記ＭＯＳトランジスタがデプレッションモードであるときには前記ＭＯＳトランジスタの入出力間を導通状態にし、前記ＭＯＳトランジスタがエンハンスメントモードであるときには前記ＭＯＳトランジスタの入出力間を遮断状態に制御する動作制御回路と、
   を備えることを特徴とする出力制御回路。
9. 前記設定制御回路は、
   初期化時において、前記電荷蓄積層に電子を注入して前記電荷蓄積層に電荷を蓄積させて前記ＭＯＳトランジスタをエンハンスメントモードにする初期化回路と、
   モード設定時において、前記電力出力装置の出力インピーダンスが所定インピーダンス以上である場合には前記電荷蓄積層から電子を引き抜いて前記電荷を外部に転送して前記ＭＯＳトランジスタの動作モードをデプレッションモードに変更し、前記出力インピーダンスが前記所定インピーダンス未満である場合には前記ＭＯＳトランジスタの動作モードをエンハンスメントモードで維持する動作モード設定回路と、
   を備えることを特徴とする請求項８に記載の出力制御回路。