JP6359533B2 - 基準クロック信号バッファにおけるバッファ入力インピーダンス補償 - Google Patents

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Description

[0001] ワイヤレス通信技術における進歩は、現代のワイヤレス通信デバイスの多用途性を大いに増大させてきた。これらの進歩は、ワイヤレス通信デバイスが単なるモバイル電話およびページャから、マルチメディア記録および再生、イベントスケジューリング、ワード処理、電子商取引（e-commerce）等のような、幅広い種類の機能が可能な最新式（sophisticated）計算デバイスに進化することを可能にしてきた。さらに、大きく、扱いにくい回路をかつて要求していたワイヤレストランシーバは、今では、単一で小型の集積回路（ＩＣ）、または半導体チップ、内に実装されることができ、単一のデバイスからの多くの異なる無線アクセス技術（ＲＡＴ）を介した通信を可能にしている。
[0002] 電力管理集積回路（ＰＭＩＣ：power management integrated circuit）は、ＰＭＩＣに関連付けられた水晶発振器（ＸＯ）によって生成された基準クロック信号を駆動するようにワイヤレス通信デバイスで利用される。代わりとして、ＸＯは直接基準クロック信号を駆動しうる。基準クロック信号は、ＸＯ信号として称される。ＸＯ信号は、ＰＭＩＣにおけるバッファ（または、直接駆動されるＸＯ信号のケースではＸＯ自身）から提供され、ＰＭＩＣに結合された１つまたは複数のＩＣにおけるＸＯバッファで受信される。
[0003] ワイヤレス通信デバイスは、ＰＭＩＣにおける同じオフチップＸＯドライバに接続されたＸＯ入力バッファを有する２つ以上のＩＣが存在する、マルチチップ構成を用いることができる。ＩＣがアクティブ動作にあるとき、ＩＣのＸＯ入力バッファは、ＰＭＩＣから取得されるＸＯ入力信号を、復調、周波数同期、またはワイヤレス信号の他の処理のために利用される位相同期ループ（ＰＬＬ）のようなＩＣの他のコンポーネントに搬送する。代わりとして、ＩＣは、それがＸＯ入力信号を利用しない非アクティブモードにされうる。ＩＣにおけるＸＯ入力バッファがアクティブモードから非アクティブモードに遷移される、あるいはその逆のとき、その遷移はバッファのインピーダンスにおける変化を引き起こす。このインピーダンス変化は、ＰＭＩＣバッファによって見られる入力インピーダンスを変更し、その結果、接続されたＩＣの各々に提供されるＸＯ入力信号の遅延および／または位相に対する変化を引き起こす。
[0004] 基準クロック信号を管理するためのシステムの例がここで説明されている。システムは、ＸＯと、ＸＯに結合され、ＸＯによって生成される基準クロック信号を駆動するように構成された信号バッファと、信号バッファに結合された第１のＩＣとを含む。第１のＩＣは、基準クロック信号を受信するように構成されたＸＯ入力バッファを含む。ＸＯ入力バッファは、イネーブルされた動作可能な状態にあるように、またはディスエーブルされた状態にあるように構成され、ＸＯ入力バッファは、イネーブルされた状態にある間、第１の動作可能なインピーダンスを有する。第１のＩＣもまた、ＸＯ入力バッファがそのディスエーブルされた状態にあるときはイネーブルされた動作可能な状態にあるように、ならびにＸＯ入力バッファがそのイネーブルされた状態にあるときはディスエーブルされた状態にあるように構成されたインピーダンス等価回路（impedance equivalence circuit）を含む。インピーダンス等価回路は、第１の動作可能なインピーダンスと実質的に等価であるイネーブルされた状態で動作する間、第２の動作可能なインピーダンスを有する。第１のＩＣはさらに、ＸＯ入力バッファおよびインピーダンス等価回路に結合され、ならびに、イネーブルされた状態とディスエーブルされた状態との間でＸＯ入力バッファとインピーダンス等価回路を切り替えるように構成された制御メカニズムを含む。
[0005] システムの実装は、以下の特徴の１つまたは複数を含むことができる。インピーダンス等価回路はそのイネーブルされた状態では、ＸＯ入力バッファがそのイネーブルされた状態で消費するように構成された電流よりも少ない電流を消費するように構成されている。インピーダンス等価回路はそのイネーブルされた状態では、ＸＯ入力バッファがそのイネーブルされた状態で消費するように構成された電流よりも、少なくとも９０パーセント少ない電流を消費するように構成されている。第１の動作可能なインピーダンスおよび第２の動作可能なインピーダンスは、信号バッファに結合された１つまたは複数のＩＣに関連付けられた入力インピーダンス変動許容差（input impedance variation tolerance）を超えない量しか異ならず、１つまたは複数のＩＣは第１のＩＣを含む。入力インピーダンス変動許容差は、１つまたは複数のＩＣの局部発振器（ＬＯ）位相シフト許容差、または１つまたは複数のＩＣのＰＬＬ許容差のうちの少なくとも１つの関数として定義される。入力インピーダンス変動許容差は、信号バッファに結合されたＩＣの数（a number of IC）の関数として定義される。入力インピーダンス変動許容差は、イネーブルされた状態にあるインピーダンス等価回路の動作が結果として、基準クロック信号の許容位相シフトしかもたらさないように定義される。基準クロック信号の許容位相シフトは、おおよそ３０ピコ秒である。基準クロック信号の許容位相シフトは、おおよそ２０度である。
[0006] 方法の実行は、加えて、あるいは代わりとして以下の特徴の１つまたは複数を含むことができる。第１のＩＣは、イネーブルされた動作可能な状態にあるように、またはディスエーブルされた状態にあるように構成され、制御メカニズムは、第１のＩＣがディスエーブルされた状態に入るときはＸＯ入力バッファをディスエーブルされた状態にするように、ならびにインピーダンス等価回路を動作可能な状態にするように構成されている。第２のＩＣは信号バッファに結合され、第２のＩＣは、第２のＸＯ入力バッファ、第２のインピーダンス等価回路、および第２の制御メカニズムを含み、ここにおいて第２のインピーダンス等価回路は、第２のＸＯ入力バッファの動作可能なインピーダンスと実質的に等価の動作可能なインピーダンスを有する。ＸＯ入力バッファは、第１のｐチャネル金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：metal-oxide-semiconductor field-effect transistor）、第１のｐチャネルＭＯＳＦＥＴに結合された第１の抵抗器、および第１の抵抗器に結合された第１のｎチャネルＭＯＳＦＥＴを含む。インピーダンス等価回路は、第２の抵抗器、第２の抵抗器に並列に結合された第２のｐチャネルＭＯＳＦＥＴ、第２の抵抗器に結合された第３の抵抗器、および第３の抵抗器に並列に結合された第２のｎチャネルＭＯＳＦＥＴを含み、第２のｐチャネルＭＯＳＦＥＴおよび第２のｎチャネルＭＯＳＦＥＴは、第２のｐチャネルＭＯＳＦＥＴおよび第２のｎチャネルＭＯＳＦＥＴにＭＯＳキャパシタとして動作させるように短絡ソースおよびドレインで配置および構成されている。第１のｐチャネルＭＯＳＦＥＴおよび第２のｐチャネルＭＯＳＦＥＴは、等しいフィンガー長（finger length）およびフィンガー幅（finger width）を有し、第１のｎチャネルＭＯＳＦＥＴおよび第２のｎチャネルＭＯＳＦＥＴは等しいフィンガー長およびフィンガー幅を有する。制御メカニズムは、ＸＯ入力バッファおよびインピーダンス等価回路に結合された少なくとも１つのスイッチを含む。少なくとも１つのスイッチは、ＸＯ入力バッファがイネーブルされた状態にあるときは信号バッファにＸＯ入力バッファを結合し、かつ信号バッファからインピーダンス等価回路を分断し、ＸＯ入力バッファがディスエーブルされた状態にあるときは信号バッファからＸＯ入力バッファを分断し、かつ信号バッファにインピーダンス等価回路を結合するように構成されている。少なくとも１つのスイッチは、ＸＯ入力バッファがイネーブルされた状態にあるときはドライブ電圧にＸＯ入力バッファを結合し、かつドライブ電圧からインピーダンス等価回路を分断し、ＸＯ入力バッファがディスエーブルされた状態にあるときはドライブ電圧からＸＯ入力バッファを分断し、かつドライブ電圧にインピーダンス等価回路を結合するように構成されている。信号バッファを含むＰＭＩＣ。ＸＯは、信号バッファを備える。
[0007] ＸＯ入力インピーダンスを調整する（regulating）ためのシステムの例がここで説明されている。システムは、ＸＯと、ＸＯに結合され、ＸＯによって生成される基準クロック信号を駆動するように構成された信号バッファと、信号バッファに結合された第１のＩＣとを含む。第１のＩＣは、基準クロック信号を受信するように構成されたＸＯ入力バッファを含む。ＸＯ入力バッファは、イネーブルされた動作可能な状態にあるように、またはディスエーブルされた状態にあるように構成され、ＸＯ入力バッファは、イネーブルされた状態にある間、第１の動作可能なインピーダンスを有する。第１のＩＣもまた、ＸＯ入力バッファがディスエーブルされた状態にある間、第１の動作可能なインピーダンスを有する信号バッファで観測される入力インピーダンスを実質的に等化するためのインピーダンス補償手段を含む。
[0008] システムの実装は、以下の特徴の１つまたは複数を含むことができる。インピーダンス補償手段は、ＸＯ入力バッファがそのディスエーブルされた状態にあるときはイネーブルされた状態で動作するための手段と、ここにおいてインピーダンス補償手段は、第１の動作するインピーダンスと実質的に等価であるイネーブルされた状態にある間、第２の動作可能なインピーダンスを有し、ＸＯ入力バッファがその動作可能な状態にあるときはディスエーブルされた状態で動作するための手段とを含む。第１の動作可能なインピーダンスおよび第２の動作可能なインピーダンスは、信号バッファに結合された１つまたは複数のＩＣに関連付けられた入力インピーダンス変動許容差を超えない量しか異ならず、１つまたは複数のＩＣは第１のＩＣを含む。入力インピーダンス変動許容差は、１つまたは複数のＩＣのＬＯ位相シフト許容差、または１つまたは複数のＩＣのＰＬＬ許容差のうちの少なくとも１つに応じて定義される。入力インピーダンス変動許容差は、信号バッファに結合されたＩＣの数に応じて定義される。入力インピーダンス変動許容差は、イネーブルされた状態にあるインピーダンス補償手段の動作が結果として、基準クロック信号の許容位相シフトしかもたらさないように定義される。基準クロック信号の許容位相シフトは、おおよそ３０ピコ秒である。基準クロック信号の許容位相シフトは、おおよそ２０度である。
[0009] システムの実装は、加えて、あるいは代わりとして以下の特徴の１つまたは複数を含むことができる。インピーダンス補償手段は、ディスエーブルされた状態にある間、ゼロの動作可能なインピーダンスを有する。インピーダンス補償手段はそのイネーブルされた状態では、ＸＯ入力バッファがそのイネーブルされた状態で消費するように構成されたものよりも少ない電流を消費するように構成されている。インピーダンス補償手段はそのイネーブルされた状態では、ＸＯ入力バッファがそのイネーブルされた状態で消費するように構成されたものよりも、少なくとも９０パーセント少ない電流を消費するように構成されている。ＸＯ入力バッファおよびインピーダンス補償手段に結合された、イネーブルされた状態とディスエーブルされた状態との間でＸＯ入力バッファとインピーダンス補償手段とを切り替えるための制御手段。第１のＩＣは、イネーブルされた動作可能な状態に、またはディスエーブルされた状態にあるように構成され、制御手段は、ＸＯ入力バッファをディスエーブルされた状態にし、ならびに第１のＩＣがディスエーブルされた状態に入るときはインピーダンス補償手段をイネーブルされた状態にするための手段を含む。制御手段は、ＸＯ入力バッファがイネーブルされた状態にあるときは信号バッファにＸＯ入力バッファを結合し、かつ信号バッファからインピーダンス補償手段を分断するための手段と、ＸＯ入力バッファがディスエーブルされた状態にあるときは信号バッファからＸＯ入力バッファを分断し、かつ信号バッファにインピーダンス補償手段を結合するための手段とを含む。制御手段は、ＸＯ入力バッファがイネーブルされた状態にあるときはドライブ電圧にＸＯ入力バッファを結合し、かつドライブ電圧からインピーダンス補償手段を分断するための手段と、ＸＯ入力バッファがディスエーブルされた状態にあるときはドライブ電圧からＸＯ入力バッファを分断し、かつドライブ電圧にインピーダンス補償手段を結合するための手段とを含む。信号バッファを含むＰＭＩＣ。ＸＯは、信号バッファを含む。
[0010] ワイヤレストランシーバユニットを動作させる方法の例がここで説明されている。方法は、第１のＩＣの入力にソース基準信号を供給することと、第１のＩＣは、入力バッファがイネーブルされた状態にある間、入力で第１のインピーダンスを示す入力バッファを含み、入力バッファはイネーブルされた状態にあるように、またはディスエーブルされた状態にあるように構成され、イネーブルされた状態からディスエーブルされた状態に入力バッファの状態を変化させることと、入力バッファがディスエーブルされた状態にある間、入力で第２のインピーダンスを示すことと、ここにおいて第２のインピーダンスは第１のインピーダンスと実質的に等価である、を含む。
[0011] 方法の実行は、以下の特徴の１つまたは複数を含むことができる。第２のインピーダンスを示すことは、イネーブルされた状態にある間、入力バッファよりも少ない電流を消費することを含む。第１のインピーダンスおよび第２のインピーダンスが、入力に結合された１つまたは複数のＩＣに関連付けられたインピーダンス変動許容差を超えないように入力で第２のインピーダンスを示すこと、１つまたは複数のＩＣは第１のＩＣを含む。インピーダンス変動許容差は、１つまたは複数のＩＣのＬＯ位相シフト許容差、１つまたは複数のＩＣのＰＬＬ許容差、または入力に結合されたＩＣの数、のうちの少なくとも１つに応じて定義される。インピーダンス変動許容差は、入力で第２のインピーダンスを示すことが、ソース基準信号の許容位相シフトしかもたらさないように定義される。ソース基準信号の許容位相シフトは、おおよそ３０ピコ秒である。ソース基準信号の許容位相シフトは、おおよそ２０ピコ度である。示すことは、第１のＩＣのインピーダンス等価構造をイネーブルすることを含む。変化させることは、入力バッファに関連付けられた第１の制御信号を設定することによって入力バッファをディスエーブルすることを含み、示すことはさらに、インピーダンス等価構造に関連付けられた第２の制御信号を設定することによってインピーダンス等価構造をイネーブルすることを含む。第１の制御信号を逆にすることによって第２の制御信号を取得すること。変化させることは、ドライブ電圧から入力バッファを分断することによって入力バッファをディスエーブルすることを含み、示すことはさらに、ドライブ電圧にインピーダンス等価構造を結合することによってインピーダンス等価構造をイネーブルすることを含む。変化させることは、第１のＩＣの入力から入力バッファを分断することによって入力バッファをディスエーブルすることを含み、示すことはさらに、第１のＩＣの入力にインピーダンス等価構造を結合することによってインピーダンス等価構造をイネーブルすることを含む。
[0012] ここで説明されるコンピュータプログラム製品の例は、プロセッサ実行可能コンピュータ記憶媒体に存在し、プロセッサ実行可能命令を備える。命令は、第１のＩＣを識別することと、第１のＩＣは、入力バッファがイネーブルされた状態にある間、入力で第１のインピーダンスを示す入力バッファおよびソース基準信号を受信するように構成された入力を備え、入力バッファは、イネーブルされた状態にあるように、またはディスエーブルされた状態にあるように構成され、イネーブルされた状態からディスエーブルされた状態に入力バッファの状態を変化することと、入力バッファがディスエーブルされた状態にあることに応答して入力で示されるように第２のインピーダンスを構成することと、ここにおいて第２のインピーダンスは第１のインピーダンスと実質的に等価である、をプロセッサに行わせるように構成されている。
[0013] ここで説明される項目および／または技法は、記載されていない他の能力だけでなく、以下の能力のうちの１つまたは複数も提供することができる。ＩＣに関連付けられたＸＯ入力バッファは、ＩＣをディスエーブルされたモードにするときはディスエーブルされ、それにより、ディスエーブルされたＩＣに関連付けられた追加の電力節約を生み出す。ＸＯ信号ドライバの拡張性（scalability）は増大し、単一のＸＯ信号ソースが、低減されたピン使用およびより小さな全体の回路サイズで、既存の手法よりも多数のＩＣを駆動することを可能にする。インピーダンス補償は、既存のＸＯ入力バッファで利用されるものと同様の電気コンポーネントを使用して実現され、それにより、製造コストを最小化し、製造および動作の一貫性（consistency）を強化する。他の能力が提供されることができ、本開示にしたがった実装の全てが、論じられた能力の、全ては言うまでもなく、いずれかを提供しなければならないわけではない。さらに、上記で述べられた効果が、述べられたもの以外の手段によって達成させられることが可能であり、述べられた項目／技法は、必ずしも述べられた効果を生み出すわけではない。
[0014] マルチチップ回路における入力インピーダンス補償およびバッファスリープ電流変換のためのシステムのブロック図である。 [0015] ＩＣ ＸＯ入力バッファ動作モード遷移によって引き起こされるクロック信号位相シフティングを例示している図である。 [0016] 図２で図示されているＸＯ入力バッファの等価インピーダンスモデルを例示している回路図である。 [0017] イネーブルされたモードで動作する第１のＩＣおよびスリープモードで動作する第２のＩＣを例示しているブロック図である。 [0018] 等価インピーダンス構造を介して図２で図示されているＸＯ入力バッファの入力インピーダンスを調整するためのシステムのブロック図である。 等価インピーダンス構造を介して図２で図示されているＸＯ入力バッファの入力インピーダンスを調整するためのシステムのブロック図である。 [0019] ＸＯ入力バッファの回路図である。 [0020] 入力インピーダンス整合能力を有する図７で図示されているＸＯ入力バッファの回路図である。 [0021] 等価インピーダンス構造を用いるマルチチップクロック信号ドライバシステムのブロック図である。 [0022] 入力分路キャパシタを有する図７で図示されているＸＯ入力バッファの回路図である。 [0023] 代わりの入力インピーダンス整合回路構造を有する図７で図示されているＸＯ入力バッファの回路図である。 [0024] 図１で図示されている制御メカニズムのそれぞれの実装のブロック図である。 図１で図示されている制御メカニズムのそれぞれの実装のブロック図である。 [0025] 図１で図示されている制御メカニズムのさらなる実装のブロック図である。 [0026] ワイヤレストランシーバユニットを動作させるプロセスのブロックフロー図である。 [0027] コンピュータシステムの例のブロック図である。
詳細な説明
[0028] 入力インピーダンス補償スキームを実行するためのシステムおよび方法がここで説明されている。そのようなスキームは、通信デバイス内の水晶発振器（ＸＯ）スリープモード電流消費を低減することによって、複数の無線トランシーバチップを利用するワイヤレス通信デバイスのバッテリ寿命を浪費しない。例えば、いくつかの無線トランシーバチップの各々は、入ってくる（incoming）基準クロック信号を処理するように動作する入力バッファを含む。回路または構造は加えて、イネーブルされるときは入力バッファのインピーダンスを模倣する各無線トランシーバチップで配置される。この構造は、入力バッファと補足的な形でイネーブルまたはディスエーブルされる、つまり、構造は、入力バッファがディスエーブルされるときはイネーブルされ、その逆も同様である。このようにすることによって、無線トランシーバチップのインピーダンスは、おおよそ一定に保たれ、それにより、入力バッファの現在の消費に関連する無線トランシーバチップによって消費される電流の量を低減しながら、基準クロック信号上へのインピーダンス変化の影響を最小化する。
[0029] 図１を参照すると、システム１０は、複数の集積回路（ＩＣ）１２、１４に通信するように結合された電力管理集積回路（ＰＭＩＣ）２０を含む。ＰＭＩＣ２０は、（ＸＯ入力信号またはＸＯ信号としてもここで称される）基準クロック信号を生成するように構成されているＸＯ２２を含む。基準クロック信号は、信号バッファ２４で処理され、信号バッファ２４から結合されたＩＣ１２、１４に提供される。ここで信号バッファ２４は、低出力インピーダンスを有する増幅器であり、寄生信号コンポーネント（parasitic signal component）およびシステム１０の後の段階からのローディングに起因した基準クロック信号の低下を低減するために基準クロック信号の強度を増幅するように動作する。システム１０が別個の信号バッファ２４を含むＰＭＩＣ２０の一部としてＸＯ２２を例示している一方で、ＸＯ２２は代わりとして、ＰＭＩＣと関連付けられないスタンドアローン（standalone）コンポーネントであることができる。スタンドアローンＸＯ２２のケースでは、ＸＯはそれ自体が、基準クロック信号が、ＸＯ２２からＩＣ１２、１４に直接提供されることができるような、信号バッファ２４の動作を含む、バッファすること、および／または生成された基準クロック信号上での他の動作を行う。
[0030] システム１０は、ＰＭＩＣ２０およびＸＯ２２が複数のＩＣ、ここでは２つのＩＣ１２、１４のための基準クロック信号を駆動するようなマルチチップ構成で動作する。図１は２つのＩＣ１２、１４のみを例示しているけれども、任意の数のＩＣがＰＭＩＣ２０に結合されることができる。各ＩＣ１２、１４は、入ってくる基準クロック信号を処理し、ＩＣ１２、１４の１つまたは複数の他のコンポーネントに処理された信号を提供するＸＯ入力バッファ３２を含む。信号バッファ２４と同様に、ＸＯ入力バッファ３２は、増幅し、かつ基準クロック信号の低下を低減するように動作する、低出力インピーダンスを有する増幅器である。ここでＩＣ１２、１４は、例えば、符号分割多元接続（ＣＤＭＡ）、移動通信のためのグローバルシステム（ＧＳＭ（登録商標））、Ｗｉ−Ｆｉのようなワイヤレスローカルエリアネットワーク（ＷＬＡＮ）アクセス技術、Ｂｌｕｅｔｏｏｔｈ（登録商標）のようなパーソナルエリアネットワーク（ＰＡＮ）アクセス技術等の様々な無線アクセス技術（ＲＡＴ）上で動作する無線周波数（ＲＦ）トランシーバを含む。この目的を達成するために、ＩＣ１２、１４の各々のＸＯ入力バッファ３２は、ＰＭＩＣ２０およびＸＯ２２によって提供される基準クロック信号をバッファし、受信された信号を復調および／または復号することに関係して受信された信号を追跡するために利用される位相同期ループ（ＰＬＬ）のような、ＩＣ１２、１４の１つまたは複数の他のコンポーネントにバッファされたクロック信号を搬送する。加えて、ＩＣ１２、１４は、ＰＬＬを通じて局部発振器（ＬＯ）周波数で信号を生成する局部発振器（ＬＯ）、電圧制御発振器（ＶＣＯ：voltage-controlled oscillator）、基準クロック信号に基づくディバイダ回路を含むことができる。ＬＯ周波数は、ＬＯ信号が、ＩＣ１２、１４によってより容易に処理されることができる周波数で混合された信号を作り出すために無線周波数（ＲＦ）周波数で受信される信号と混合されうるように選定される。バッファされたクロック信号はまた、ＩＣ１２、１４に関連付けられたそれぞれのコンポーネントによって使用される、元の基準クロック信号の整数または分数比（例えば、２ｘ、３ｘ、３．５ｘ、４ｘ等）の変動する周波数のクロック信号を生成するために、乗算器および／またはディバイダ回路、あるいは他のメカニズムによって処理されうる。
[0031] ワイヤレス通信デバイス内で、様々なＲＡＴが、望まれるとおりに、イネーブルまたはディスエーブルされることができる。言い換えると、システム１０に関して、所与のＲＡＴに対応するＩＣ１２、１４は、対応するＲＡＴがデバイスによって使用中でないときはディスエーブル（またはスリープ）モードにされることができる。一度ディスエーブルされたモードにされると、ＩＣ１２、１４は、対応するＲＡＴ上での通信が要求または見込まれるときにイネーブルされたモードに戻されうる（つまり、再アクティベートされる、起動させられる、等）。しかしながら、ＩＣ１２、１４のＸＯ入力バッファ３２の動作状態を、イネーブルされた動作モードとディスエーブルされた動作モードとの間で変化させることは従来、結果としてシステム１０の動作における不一致（inconsistencies）をもたらす。例えば、図２は、２つのＸＯバッファ５２、５４のためのＸＯ２２によって生成されるクロック信号を駆動するＰＭＩＣバッファ４０を例示している。プリント回路板（ＰＣＢ：printed circuit board）線４２およびキャパシタ４４は、ＰＭＩＣバッファ４０とＸＯバッファ５２、５４の相互接続を容易にする。ＰＣＢ線４２は、ＰＭＩＣ２０とＩＣ１２、１４との間の信号の通信を容易にする、ＰＭＩＣ２０とＩＣ１２、１４との間の基準クロック配線を含む。キャパシタ４４は、ＰＭＩＣバッファ４０とＸＯバッファ５２、５４との間で直流（ＤＣ）バイアス電圧を絶縁するように選択されるキャパシタンスを有する物理キャパシタである。グラフ６０および６２は、時間をわたる、それぞれのＸＯバッファ５２、５４の出力でのクロック信号波形を図示している。時間６４では、第２のＸＯバッファ５４がディスエーブルされている。第２のＸＯバッファ５４をディスエーブルする結果として、第１のＸＯバッファ５２で観測されるクロック信号は、位相がシフトされる。
[0032] より一般的な用語では、ＸＯ基準信号における瞬時の位相シフトは、ＸＯバッファ５２、５４をイネーブルまたはディスエーブルすることによって引き起こされる。ＲＦ周波数では、この位相シフトは、ＸＯバッファ５２、５４をイネーブルまたはディスエーブルする（例えば、約８２４ＭＨｚで動作する）ケースでのおおよそ５度からＮＰＬＥＲをイネーブルまたはディスエーブルする（例えば、約２１７０ＭＨｚを動作する）ケースでのおおよそ６０度までの範囲に及び、これは、基準クロック信号に基づいて異なる周波数を生成するために利用されるＸＯバッファ５２、５４の直列段階（series stage）である。これらの位相変化は、結果として全世界測位システム（ＧＰＳ）またはワイドエリアネットワーク（ＷＡＮ）受信に関する変調の失敗、および／またはＰＬＬロッキング（locking）の失敗のような性能の課題、隣接した送信スロット間での最大位相シフトの侵害のようなコンプライアンスの課題をもたらす。好ましくは、基準クロック位相変化によって引き起こされるＬＯ周波数における許容位相変化は、ＸＯ２２においておおよそ３０ｐｓより小さい。それに対して、図２によって例示されている位相シフトは、第２のＸＯバッファ５４がオンまたはオフに切り替えられるときはおおよそ８０ｐｓに達する。
[0033] 図２で図示されているＸＯ信号の位相シフトは、接続されたＸＯバッファ５２、５４がオンまたはオフに切り替えられるときに異なる入力インピーダンスをローディングするＰＭＩＣ ＸＯバッファ４０によって引き起こされる。図３におけるシステム７０は、ＸＯバッファ５２、５４の簡略化された等価入力インピーダンスモデルを例示している。ＸＯバッファ５２、５４の入力インピーダンスは、抵抗コンポーネントＲｐ１、Ｒｐ２、および容量コンポーネント（capasitive component）Ｃｐ１、Ｃｐ２によって表される。システム７０が図示しているように、ＰＭＩＣ ＸＯバッファ４０で観測される全体の入力インピーダンスＺｉｎが、Ｚｉｎ＿ｂｕｆｆｅｒ１｜｜Ｚｉｎ＿ｂｕｆｆｅｒ２として表現され、ここにおいてＺｉｎ＿ｂｕｆｆｅｒ１およびＺｉｎ＿ｂｕｆｆｅｒ２は、ＸＯバッファ５２、５４、それぞれのインピーダンスを表す。ＸＯバッファ５２、５４のどちらかがオンまたはオフにされる場合、切り替えられたバッファ５２、５４の入力インピーダンスは変化し、次に全体の入力インピーダンスＺｉｎを変更する。ここで第２のＸＯバッファ５４をアクティブ化または非アクティブ化することは、Ｒｐ２におおよそ４６％分変化させ、ＣＰ２におおよそ２９％分変化させる。基準クロック信号の代わりの本質と組み合わせられる、これらの変化は、ＰＭＩＣバッファ４０に対するローディングコンディションにおける変化を引き起こす。これらの変化は、次に、上記で述べられたように、結果として基準クロック信号の位相がおおよそ８０ｐｓ分変更されることをもたらす。
[0034] 従来、図４におけるシステム８０によって図示されているように、ＸＯバッファ５２、５４をイネーブルおよびディスエーブルすることによって引き起こされた入力インピーダンス変化は、常にＸＯバッファ５２、５４をオンの状態にしておき、その代わりに、対応するＩＣ８２、８４の無線動作を、ＩＣがスリープモードに入れられるときに電流を節約するためにＩＣのレギュレータをバイパスし、ＩＣのトリプラをディスエーブルすることによってディスエーブルすることによって軽減される。例えば、システム８０は、動作可能なレギュレータ（reg）９２、９４およびトリプラ（Ｎｘコア）９６を有するイネーブルされたＩＣ８２、およびバイパスされたレギュレータ１０２、１０４、およびトリプラ１０６を有するディスエーブルされたＩＣ８４を図示している。ＩＣ８２、８４の両方で、対応するＸＯバッファ５２、５４はイネーブルされたままである。図４および以下に続く例示では、イネーブルされたコンポーネントが実線で描かれているのに対して、ディスエーブルされたおよび／またはバイパスされたコンポーネントは破線で描かれている。
[0035] 図４で図示されている技法は結果として低減されたＸＯ信号位相シフトをもたらすのに対して、ＸＯバッファ５２、５４を継続的にイネーブルされたままにすることは、結果として、スリープモードで動作するＩＣによってさえ多大な量の電流消費をもたらす。ここで、ＩＣ８４の入力バッファは、スリープモードにあるときに関連付けられたデバイスバッテリからおおよそ１１６ｕＡを引き出す。他のＩＣは、スリープモードにあるときに類似のレベルの電流を引き出す。
[0036] 図１に戻ると、入力バッファ３２をディスエーブルすることに関連付けられた基準信号位相シフト、および根底にある（underlying）ＩＣ１２、１４の動作状態に関係なく入力バッファ３２をイネーブルされたままにすることに関連付けられた電流ドロー（current draw）の両方を軽減するために、インピーダンス等価回路３４は、ＩＣ１２、１４におけるＸＯバッファ３２がディスエーブルされるときですらＩＣ１２、１４が非アクティブ化されるときに観測された入力インピーダンスに対する変化を軽減するために各ＩＣ１２、１４に組み込まれる。図５および図６は、２つのチップの構成のための、Ｚｉｎ＿ｅｑと呼ばれる（label）、インピーダンス等価構造３４の動作を図示しているシステム１２０を例示している。システム１２０の各チップで、インピーダンス等価構造３４および入力バッファ５２、５４は、相補的にイネーブルおよびディスエーブルされ、実質的に等価であるイネーブルされた入力インピーダンスを有する。特に、図５は、ＸＯ入力バッファ５２、５４の両方がイネーブルされるシステム１２０の状態を例示しており、それに応じて両方のインピーダンス等価構造３４がディスエーブルされる。図６では、第２のＸＯ入力バッファ５４がディスエーブルされる。第２のＸＯ入力バッファ５４のイネーブルされた状態とディスエーブルされた状態との間で同じ入力バッファインピーダンスＺｉｎを維持するために、第２のインピーダンス等価構造３４はイネーブルされる。システム１２０によって図示されているような相補的な形でＸＯ入力バッファ５２、５４およびインピーダンス等価構造３４を動作させることによって、実質的に等価の入力バッファインピーダンスは、ＰＭＩＣ ＸＯバッファ４０へのローディングがおおよそ同じ、例えば、ＰＭＩＣ ＸＯバッファ４０で観測されるインピーダンスの差異によって引き起こされる位相シフトがＰＭＩＣ ＸＯバッファ４０に結合された任意のＩＣの許容レベル内に入るように十分に同様であるように、イネーブルされた状態とディスエーブルされた状態との間で維持される。
[0037] 上記で使用されているように、「十分に同様である」インピーダンスは、イネーブルされたＸＯ入力バッファ５２、５４とイネーブルされたインピーダンス等価構造３４との間のＰＭＩＣ ＸＯバッファ４０で観測されるような入力インピーダンス変動に対する許容差に関して定義される。この許容差は、ＬＯ位相シフト許容差および／またはＰＬＬ許容差に関する、ＰＭＩＸ ＸＯバッファ４０に接続されたＩＣ１２、１４の仕様の関数である。例えば、図５および６によって例示されているもののような実例となる２つのチップの実装では、インピーダンス等価回路３４のアクティブ化は、結果としてわずかおおよそ６％の抵抗変動およびわずか８％の容量変動しかもたらさない。これらの許容変動は、使用される指定のＩＣの（１つまたは複数の）仕様に基づいて上向きおよび／または下向きに変動することになる。さらに、ＰＭＩＣ ＸＯバッファ４０に結合されたＩＣの数が増加すると、インピーダンス等価回路３４のアクティブ化から結果として生じる許容抵抗および／または容量変動は、いくつかの実装では減少しうる。同様に、上記で論じられたような許容位相シフトレベルは、ＬＯ位相シフトおよび／またはＰＬＬ入力インピーダンスにおける許容差に関するＰＭＩＣ ＸＯバッファ４０に接続されたＩＣ１２、１４の仕様に関連して定義される。図２に戻って参照すると、実例となるインピーダンス等価構造３４は、アクティブ化の際に、時間６４における波形６０内で観測される位相変化が３０ｐｓより小さい（つまり、８２４ＭＨｚで動作するＸＯバッファではおおよそ９度より小さい、またはおおよそ２１７０ＭＨｚで動作するＮＰＬＥＲではおおよそ２０度より小さい）ようにＰＭＩＣ ＸＯバッファ４０によって観測される入力インピーダンスを等化する。
[0038] 図１に戻ると、各ＩＣ１２、１４は加えて、ＸＯ入力バッファ３２およびインピーダンス等価回路３４に通信するように結合されており、ならびにＸＯ入力バッファ３２およびインピーダンス等価回路３４を選択的にイネーブルまたはディスエーブルするように構成されている制御メカニズム３６を含む。ここで制御メカニズム３６は、１つまたは複数のスイッチとしてインプリメントされ、基準クロック信号の、信号バッファ２４からＸＯ入力バッファ３２およびインピーダンス等価回路３４への選択的な結合および分断、電圧信号および接地接続を駆動にするためのＸＯ入力バッファ３２およびインピーダンス等価回路３４の選択的な結合、等を介したＸＯ入力バッファ３２およびインピーダンス等価回路３４のイネーブルおよびディスエーブルを容易にする。制御メカニズム３６の実例となる実行は以下のさらなる詳細で説明されている。
[0039] 次に図７および８を参照すると、ＸＯ入力バッファおよびインピーダンス等価回路３４のための回路実装が例示されている。図７における回路１４０は、入力整合回路を有さないＸＯ入力バッファを例示している。入力バッファは、ｐチャネル金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）Ｍ１、ｎチャネルＭＯＳＦＥＴ Ｍ２および抵抗器Ｒ１を含む。動作可能な電圧Ｖｄｄｘは、ＭＯＳＦＥＴ Ｍ１のソースに結合され、接地Ｇｎｄｘは、ＭＯＳＦＥＴ Ｍ２のソースに結合される。回路１４０の入力ノードは、抵抗器Ｒ１、およびＭＯＳＦＥＴ Ｍ１およびＭ２のゲートに結合されている。回路１４０の出力ノードは、抵抗器Ｒ１、およびＭＯＳＦＥＴ Ｍ１およびＭ２のドレインに結合されている。入力バッファはスイッチＳＷ１およびＳＷ２を介してイネーブルまたはディスエーブルされる。スイッチＳＷ１およびＳＷ２は、共通の制御入力ソースによって制御され、Ｖｄｄｘ、Ｍ１、Ｍ２、およびＧｎｄｘの間の結合を妨害し、回路１４０をディスエーブルする開位置で、あるいは、たとえあったとしてもほとんどないＶｄｄｘ、Ｍ１、Ｍ２、およびＧｎｄｘの間の結合に対する抵抗を提供し、回路１４０をイネーブルする閉位置で、直列に設定可能である。
[0040] 図８における回路１４２は、上記で説明されているように動作する、入力バッファに結合されたインピーダンス等価回路３４を有するＸＯ入力バッファを例示している。インピーダンス等価回路３４は、ｐチャネルＭＯＳＦＥＴ Ｍ３、ｎチャネルＭＯＳＦＥＴ Ｍ４、および抵抗器Ｒ２とＲ３を含む。ＭＯＳＦＥＴ Ｍ３およびＭ４はＭＯＳキャパシタとして機能し、ＭＯＳＦＥＴ Ｍ３およびＭ４のそれぞれのソースおよびドレインが短絡されている。動作可能な電圧Ｖｄｄｘは、抵抗器Ｒ２およびＭＯＳＦＥＴ Ｍ３のソースに提供されており、接地Ｇｎｄｘは、抵抗器Ｒ３およびＭＯＳＦＥＴ Ｍ４のソースに提供されている。ここで、プロセスおよび温度をわたって回路１４２の一定の製造および動作を可能にするために、同じまたは同様の構造（ＭＯＳＦＥＴタイプ、フィンガー幅および長、等）は、ｐチャネルＭＯＳＦＥＴ Ｍ１とＭ３、およびｎチャネルＭＯＳＦＥＴ Ｍ２とＭ４によって利用される。
[0041] インピーダンス等価回路３４は、スイッチＳＷ１およびＳＷ２に相補的に動作する、スイッチＳＷ１ｂおよびＳＷ２ｂを介してイネーブルまたはディスエーブルされる。ここでスイッチＳＷ１およびＳＷ２を動作させるように提供される制御信号は逆にされ、逆にされた制御信号は、スイッチＳＷ１ｂおよびＳＷ２ｂを動作させるように使用される。したがって、スイッチＳＷ１ｂおよびＳＷ２ｂは、スイッチＳＷ１およびＳＷ２が閉位置にあるときはＶｄｄｘ、Ｇｎｄｘ、およびインピーダンス等価回路３４の間の結合を妨害し、インピーダンス等価回路３４をディスエーブルする開位置で、あるいは、スイッチＳＷ１およびＳＷ２が開位置にあるときは、たとえあったとしてもほとんどないＶｄｄｘ、Ｇｎｄｘ、およびインピーダンス等価回路３４の間の結合に対する抵抗を提供し、インピーダンス等価回路３４をイネーブルする閉位置で、直列に設定可能である。全てのスイッチが、例示の目的で開であるように回路１４２で図示されているけれども、スイッチは、上記で説明されているように、入力バッファ回路またはインピーダンス等価回路３４のどちらかをイネーブルするための相補的な形で動作するだろう。
[0042] 図８で図示されているようなインピーダンス等価回路３４を利用することによって、回路１４２の電流および電力消費は、内在するＩＣが、ＩＣのＸＯ入力バッファがそのＩＣとディスエーブルされることを許容にすることによってディスエーブルされるときに減じられる。インピーダンス等価回路３４は、動作可能であるときにＸＯ入力バッファによって消費される電流の量よりも少ない電流の量を消費するように構成されている。好ましくは、インピーダンス等価回路３４は、ＸＯ入力バッファの電流消費のおおよそ１０パーセントより少ない、または等しい電流の量を消費する。ここでインピーダンス等価回路３４は、イネーブルされるときはおおよそ１２ｕＡを消費し、結果としてディスエーブルされたバッファ毎におおよそ１１６ｕＡの節約をもたらす。
[0043] 上記で与えられたインピーダンス等価回路３４の様々な例が２つのチップのシステムのコンテキストで説明されているけれども、上記で説明されているようなインピーダンス等価回路３４は既存の構造によって提供されているものよりも大きなＰＭＩＣの拡張性を可能にする。例えば、図９で図示されているように、インピーダンス等価構造３４は、システム１６０内の１つのプログラム可能なＰＭＩＣバッファ４０を共有するために、それぞれＷＡＮプライマリ無線、ＷＡＮダイバーシティ無線、ＧＰＳ、Ｂｌｕｅｔｏｏｔｈ、ＦＭ、およびＷＬＡＮと関連付けられたＸＯバッファ１６２、１６４、１６６、１６８、１７０、１７２をイネーブルするために利用される。システム１６０によって図示されている構成は、各ＩＣまたはＩＣのより小さなクラスタに対して別個のＰＭＩＣバッファ４０を利用することとは対称的に、１つのＰＭＩＣバッファ４０およびその関連付けられたピン（例えば、２ピン）のセットが複数のＩＣに結合されることを可能にすることによってＰＭＩＣ側でピンを節約する。さらに、上記で説明されているようにインピーダンス等価回路３４と関連付けられた低減された電流消費はさらに、増大した量のＸＯバッファで利用されるときにスケール化する（scale）。例えば、図９によって例示されているＧＰＳスタンドアローンモードで、残りのバッファをディスエーブルすること、および対応するインピーダンス等価回路をアクティブ化することは、結果としてシステム１６０の電流使用において５８ｍＡの低減をもたらす。
[0044] 図８で図示されているインピーダンス等価構造３４に加えて、様々な代わりが利用されることができる。図１０における回路１８０は、分路キャパシタＣ１がＸＯ入力バッファの入力ノードに結合されている代わりの構造を例示している。キャパシタＣ１は、ＸＯ入力バッファが、抵抗変化に実質的に影響することなくイネーブルおよびディスエーブルされるときにパーセンテージキャパシタンス変化を低減する。しかしながら、キャパシタＣ１がＸＯ基準信号の移送シフトを低減する一方で、キャパシタＣ１は結果として、ＰＭＩＣで増大した電流ドローをもたらす。ここで分路キャパシタＣ１は１０ｐＦであり、結果として、ＰＭＩＣでおおよそ３４６ｕＡの増大した電流消費をもたらす。
[0045] 図１１における回路１９０は、インピーダンス等価回路３４が、入力バッファのインピーダンスを動的に模倣するために、ｎチャネルＭＯＳＦＥＴ Ｍ３、ｐチャネルＭＯＳＦＥＴ Ｍ４、および抵抗器Ｒ２とＲ３を使用して構築される別の代わりの構造を例示している。図１１で図示されているインピーダンス等価回路３４は、イネーブルされるときは約８０ｕＡを消費し、結果として入力バッファがディスエーブルされるときにおおよそ４０パーセントの電力節約をもたらす。
[0046] ＩＣ１２、１４内で、制御メカニズム３６は、イネーブルされた動作可能な状態とディスエーブルされた状態との間でＸＯ入力バッファ３２とインピーダンス等価回路３４とを切り替えるように動作する。ここで、制御メカニズム３６は、信号バッファ２４および／またはドライブ電圧ソースにＸＯ入力バッファ３２およびインピーダンス等価回路３４を選択的に結合するように構成されている１つまたは複数のスイッチとして実装される。図１２Ａおよび１２Ｂは、制御メカニズム３６を介して信号バッファ２４にＸＯ入力バッファ３２およびインピーダンス等価回路３４を選択的に結合するためのそれぞれのシステム２００、２１０を例示している。図１２Ａでは、制御メカニズム３６は、信号バッファ２４にＸＯ入力バッファ３２を選択的に結合する第１のスイッチ２０２、および信号バッファ２４にインピーダンス等価回路３４を選択的に結合する第２のスイッチ２０４を含む。制御信号は、上記で説明されたように、ＸＯ入力バッファ３２およびインピーダンス等価回路３４を選択的にイネーブルおよびディスエーブルするようにスイッチ２０２、２０４に適用される。ＸＯ入力バッファ３２およびインピーダンス等価回路３４の相補的な動作をイネーブルするために、制御信号は、スイッチ２０４に提供される前にインバータ２０６によって逆にされる。図１２Ｂでは、信号バッファ２４へのＸＯ入力バッファ３２およびインピーダンス等価回路３４の選択的な結合は、単一の２方向のスイッチ２１２を介して達成される。図１３は、制御メカニズム３６が、ドライブ電圧および接地接続にインピーダンス等価回路３４およびＸＯ入力バッファ３２をそれぞれ、選択的に結合するスイッチ２２２、２２４の第１のセットおよびスイッチ２２６、２２８の第２のセットを含む別のシステム２２０を図示している。図１２Ａと同様に、ＸＯ入力バッファ３２およびインピーダンス等価回路３４の相補的な動作を強化するために、制御信号はスイッチ２２２、２２４、２２６、２２８に、それらの動作を管理するように提供され、インバータ２３０は、制御信号がスイッチ２２２、２２４の第１のセットに適用される前に制御信号に適用される。
[0029] ここで説明されているシステムおよび方法は、ワイヤレス通信システムで動作する１つまたは複数のモバイルデバイスを介して動作する。これらのモバイルデバイスは、現在既存であるか、将来的に発展されるかに関わらず、携帯情報端末（ＰＤＡ）、スマートフォン、ラップトップ、デスクトップまたはタブレットコンピュータのような計算デバイス、自動車計算システム等を含むことができるが限定はされない。上記で説明されているように、インピーダンス等価構造または回路は、ワイヤレストランシーバと組み合わせて実行される、例えば、ＰＭＩＣに結合された１つまたは複数のＩＣとして実行される。ワイヤレストランシーバは、根底にあるモバイルデバイスまたはその関連付けられた通信システムによってサポートされるあらゆるワイヤレス通信技術をサポートすることができる。これらの技術は、現在既存であるか、将来的に発展されるかに関わらず、Ｗｉ−Ｆｉ、ＣＤＭＡ、広帯域ＣＤＭＡ（ＷＣＤＭＡ（登録商標））、ロングタームエボリューション（ＬＴＥ）、Ｂｌｕｅｔｏｏｔｈ等、全世界測位システム（ＧＰＳ）、Ｇｌｏｎａｓｓ、北斗（Beidou）、ガリレオ（Galileo）等のような衛星測位システム（ＳＰＳ）、または何らかの他の技術を含むことができるが限定されない。
[0047] 図１４を参照し、さらに図１−１３に関連して、ワイヤレストランシーバユニットを動作させるプロセス２４０は図示されている段階を含む。しかしながらプロセス２４０は、単に例であり、限定はしない。プロセス２４０は、例えば段階が追加、削除、再配列、結合、および／または同時に行われることによって変更されうる。図示および説明されているようなプロセス２４０へのさらなる他の変更は可能である。
[0048] 段階２４２では、ソース基準信号は、信号バッファ２４を介して入力バッファ３２を含む集積回路１２、１４の入力に供給される。上記で説明されたように、入力バッファ３２は、イネーブルされた状態またはディスエーブルされた状態で設定可能である。イネーブルされた状態では、入力バッファ３２は入力で第１のインピーダンスを示す。
[0049] 段階２４４では、入力バッファの状態は、イネーブルされた状態からディスエーブルされた状態に変化される。段階２４６では、第１のインピーダンスとは許容変動分しか異ならない第２のインピーダンスは、入力バッファがディスエーブルされた状態にある間、入力で示される。この許容変動は、入力バッファで観測されるような入力インピーダンス変動に対する許容差に関して定義され、上記で説明されているように、入力に接続された（１つまたは複数の）ＩＣの動作特性（例えば、ＬＯ位相シフト許容差、ＰＬＬ許容差、等）に基づく。第１のインピーダンスと第２のインピーダンスとの間の許容差変動はまた、第１のインピーダンスと第２のインピーダンスとの間の変動によって引き起こされるソース基準信号の許容位相シフトに基づいて定義されうる。ここで、第２のインピーダンスは、第２のインピーダンスを示す際のソース基準信号の位相シフトが３０ｐｓ（例えば、８２４ＭＨｚでおおよそ９度、または２１７０ＭＨｚで２０度）より小さいように選定される。上記で説明されているような他のメトリックもまた利用されることができる。
[0050] 上記で論じられているように、第２のインピーダンスは、インピーダンス等価構造３４によって提供される。インピーダンス等価構造３４は、インピーダンス等価構造３４が、動作可能であるときに、入力バッファ３２が動作可能であるときに入力バッファ３２によって消費されるものよりも少ない電流（例えば、少なくともおおよそ４０パーセント少ない電流であり、好ましくは少なくともおおよそ９０％少ない電流）を消費するように構築および構成されている。入力バッファ３２およびインピーダンス等価構造３４をイネーブルおよびディスエーブルすることは、入力バッファ３２およびインピーダンス等価構造３４に結合され、かつＩＣ１２、１４に配置されたスイッチを操作することによって行われる。より具体的に、図８における回路１４２によって図示されているように、スイッチＳＷ１およびＳＷ２は入力バッファ３２に結合され、スイッチＳＷ１ｂおよびＳＷ２ｂはインピーダンス等価構造３４に結合される。段階２０４では、スイッチＳＷ１およびＳＷ２は閉であり、スイッチＳＷ１ｂおよびＳＷ２ｂは開であり、これは、入力バッファ３２とその接続されたコンポーネントとの間で結合することと、インピーダンス等価構造３４とそのようなコンポーネントとの間の結合を阻害することとを提供する。段階２０６では、スイッチＳＷ１およびＳＷ２は開であり、スイッチＳＷ１ｂおよびＳＷ２ｂは閉であり、インピーダンス等価構造３４とその接続されたコンポーネントとの間で結合することと、入力バッファ３２とそのようなコンポーネントとの間の結合を阻害することとを提供する。スイッチＳＷ１、ＳＷ２は第１の制御信号によって動作され、スイッチＳＷ１ｂ、ＳＷ２ｂは、別々の第２の制御信号または、第１の制御信号のインバータ出力によって動作される。インバータが使用される実装では、バッファは、インバータ処理の遅延を考慮に入れるために、スイッチＳＷ１、ＳＷ２によって利用される前に、第１の制御信号に適用されうる。
[0051] 図１５で例示されているようなコンピュータシステム８００は、先に説明された機能を少なくとも部分的に実行するように利用されうる。例えば、コンピュータシステム８００は、ソフトウェアにおいて、例えば、実際のまたはシュミレーションされた環境内のテストソフトウェアとして、１つまたは複数のＩＣおよび／またはプロセッサによって実行されるソフトウェア命令として等で、上記で説明された技法を少なくとも部分的に実行するように利用されうる。特に、コンピュータシステム８００は、ソフトウェア、またはソフトウェアとハードウェアの組み合わせで少なくとも部分的に、図１４で例示されているプロセス２４０、および／またはここで説明されているあらゆる他のプロセスまたは技法を実行するように使用されうる。図１５は、ここで説明されているような、様々な他の実施形態によって提供される方法を行うことができ、および／または、モバイルデバイスまたは他のコンピュータシステムとして機能することができる、コンピュータシステム８００の１つの実施形態の概略的な例示を提供している。図１５は、様々なコンポーネントの一般化された例示を提供し、それらのうちのいずれかおよび／または全てが、適宜利用されうる。したがって、図１５は、どのように個々のシステム要素が、比較的別々の、または、比較的より統合された形で実装されうるかを広く例示している。
[0052] バス８０５を介して電気的に結合されうる（または、適宜、他の方法で通信状態にあることができる）ハードウェア要素を備えるコンピュータシステム８００が図示されている。ハードウェア要素は、限定はしないが、（デジタル信号処理チップ、グラフィックスアクセラレーションプロセッサ、および／または、同様のもの等の）１つまたは複数の専用プロセッサおよび／または１つまたは複数の汎用プロセッサを含む、１つまたは複数のプロセッサ８１０と、限定はしないが、マウス、キーボード、および／または同様のものを含みうる、１つまたは複数の入力デバイス８１５と、限定はしないが、ディスプレイデバイス、プリンタ、および／または同様のものを含みうる、１つまたは複数の出力デバイス８２０と、を含みうる。（１つまたは複数の）プロセッサ８１０は、例えば、インテルコーポレーションあるいはＡＭＤによって製造されたもののような、中央処理ユニット（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ等のようなインテリジェントハードウェアデバイスを含むことができる。他のプロセッサタイプもまた、利用されることができる。
[0053] コンピュータシステム８００は、限定はしないが、ローカルな、および／またはネットワークアクセス可能な記憶装置を備えうる、および／または、限定はしないが、ディスクドライブ、ドライブアレイ、光学記憶デバイス、プログラ可能であり、かつフラッシュ更新可能であるランダムアクセスメモリ（「ＲＡＭ」）および／または読取専用メモリ（「ＲＯＭ」）のような固体の記憶デバイス、および／または、同様のものを含みうる、１つまたは複数の非一時的な記憶デバイス８２５をさらに含みうる（および／または、それらと通信状態にあることができる）。このような記憶デバイスは、限定はしないが、様々なファイルシステム、データベース構造、および／または、同様のものを含む、あらゆる適切なデータ記憶を実行するように構成されうる。
[0054] コンピュータシステム８００はまた、限定はしないが、モデム、ネットワークカード（ワイヤレスまたはワイヤード（wired））、赤外線通信デバイス、（Ｂｌｕｅｔｏｏｔｈ（登録商標）デバイス、８０２．１１デバイス、ＷｉＦｉデバイス、ＷｉＭａｘデバイス、セルラ通信機能等のような）ワイヤレス通信デバイスおよび／またはチップセット、および／または、同様のものを含むことができる、通信サブシステム８３０を含みうる。通信サブシステム８３０は、データが、（１つ例を挙げると、以下に説明されるネットワークのような）ネットワーク、他のコンピュータシステム、および／または、ここで説明されているあらゆる他のデバイスと交換されることを許可しうる。多くの実施形態において、コンピュータシステム８００は、上記で説明されたような、ＲＡＭまたはＲＯＭデバイスを含みうる、ここにあるようなワーキングメモリ８３５をさらに備えることになる。
[0055] コンピュータシステム８００はまた、オペレーティングシステム８４０、デバイスドライバ、実行可能ライブラリ、および／または１つまたは複数のアプリケーションプログラム８４５等の他のコードを含む、ワーキングメモリ８３５内に現在位置付けられるように図示されている、ソフトウェア要素を備えることができ、それは、様々な実施形態によって提供されるコンピュータプログラムを備えることができ、および／または、ここで説明されているような、他の実施形態によって提供される方法をインプリメントするようにおよび／またはシステムを構成するように設計されることができる。例として単に、図１４で図示されているプロセス２４０および／または他のプロセス等の、ここで説明されている１つまたは複数のプロセスは、コンピュータ（および／またはコンピュータ内のプロセッサ）によって実行可能な命令および／またはコードとしてインプリメントされうる。そのようなコードおよび／または命令は、説明されている方法にしたがって１つまたは複数の動作を行うように汎用コンピュータ（または他のデバイス）を構成および／または適合させるように使用されうる。
[0056] これらの命令および／またはコードのセットは、上記で説明された（１つまたは複数の）記憶デバイス８２５のような、コンピュータ可読記憶媒体上に記憶されうる。いくつかのケースでは、記憶媒体は、システム８００のようなコンピュータシステム内に組み込まれうる。他の実施形態では、記憶媒体は、コンピュータシステムとは別々（例えば、コンパクトディスクのような取り外し可能な媒体）であることができ、および／または、記憶媒体が、その上に記憶された命令／コードで汎用コンピュータをプログラミングする、構成する、および／または、適合させるために使用されうるように、インストールパッケージ内で提供されうる。これらの命令は、コンピュータシステム８００によって実行可能である実行可能なコードの形態をとりうるか、および／または、（例えば、様々な一般的に利用可能なコンパイラ、インストールプログラム、圧縮／圧縮解除ユーティリティ等のいずれかを使用して）コンピュータシステム８００上でのコンパイルおよび／またはインストールの際に実行可能なコードの形態をとる、ソースおよび／またはインストール可能なコードの形態をとりうる。
[0057] 特定の要望にしたがって、実質的な変形がなされうる。例えば、カスタマイズされたハードウェアも使用されることができ、および／または、特定の要素が、ハードウェア、（アプレットのようなポータブルソフトウェアなどを含む）ソフトウェア、またはその両方で実装されることができる。さらに、ネットワーク入力／出力デバイスのような他の計算デバイスへの接続が用いられうる。
[0058] （コンピュータシステム８００のような）コンピュータシステムは、開示にしたがって方法を行うように使用されうる。そのような方法のプロシージャの一部または全ては、プロセッサ８１０が、ワーキングメモリ８３５中に含まれる（オペレーティングシステム８４０、および／またはアプリケーションプログラム８４５等の他のコードに組み込まれうる）１つまたは複数の命令の１つまたは複数のシーケンスを実行することに応答して、コンピュータシステム８００によって行われうる。このような命令は、（１つまたは複数の）記憶デバイス８２５のうちの１つまたは複数等の、別のコンピュータ可読媒体からワーキングメモリ８３５に読み込まれうる。単に例として、ワーキングメモリ８３５中に含まれる命令のシーケンスの実行は、（１つまたは複数の）プロセッサ８１０に、ここで説明されている方法の１つまたは複数のプロシージャを実行行わせうる。
[0059] ここで使用される場合、「機械可読媒体」および「コンピュータ可読媒体」という用語は、機械に特定の様式で動作させるデータを提供することに関与するあらゆる媒体を指す。コンピュータシステム８００を使用して実装される実施形態では、様々なコンピュータ可読媒体は、実行のために（１つまたは複数の）プロセッサ８１０に命令／コードを提供することに携わることができ、および／または、そのような命令／コードを（例えば、信号として）記憶および／または搬送するために使用されることができる。多くの実装では、コンピュータ可読媒体は、物理的および／または有形の記憶媒体である。このような媒体は、限定はしないが、不揮発性媒体、揮発性媒体、および送信媒体を含む多くの形態をとりうる。不揮発性媒体は、例えば、（１つまたは複数の）記憶デバイス８２５のような、光学ディスクおよび／または磁気ディスクを含む。揮発性媒体は、限定はしないが、ワーキングメモリ８３５のような動的メモリを含む。送信媒体は、限定はしないが、バス８０５を備えるワイヤを含む銅線および光ファイバ、同軸ケーブル、ならびに通信サブシステム８３０の様々なコンポーネント（および／または、それによって通信サブシステム８３０が他のデバイスとの通信を提供する媒体）を含む。したがって、送信媒体はまた、波（限定はしないが、電波通信中および赤外線データ通信中に生成されるもののような、電波、音波、および／または、光波を含む）の形態もとりうる。
[0060] 物理的な、および／または、有形のコンピュータ可読媒体の一般的な形態は、例えば、フロッピー（登録商標）ディスク、フレキシブルディスク、ハードディスク、磁気テープまたはあらゆる他の磁気媒体、ＣＤ−ＲＯＭ、Ｂｌｕ−Ｒａｙディスク、あらゆる他の光学媒体、パンチカード、ペーパーテープ、ホールのパターンを有するあらゆる他の物理媒体、ＲＡＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＦＬＡＳＨ−ＥＰＲＯＭ、あらゆる他のメモリチップまたはカートリッジ、下記で説明されるような搬送波、あるいは、コンピュータが命令および／またはコードを読み取ることができるあらゆる他の媒体を含む。
[0061] コンピュータ可読媒体の様々な形態は、１つまたは複数の命令の１つまたは複数のシーケンスを、（１つまたは複数の）プロセッサ８１０に実行のために搬送することに携わりうる。例として単に、命令は、最初に、遠隔コンピュータの磁気ディスクおよび／または光学ディスク上で搬送されうる。遠隔コンピュータは、その動的メモリ中に命令をローディングし、送信媒体を通して、コンピュータシステム８００によって受信および／または実行されることになる命令を信号として伝送することができる。電磁信号、音響信号、光信号、および／または、同様のものの形態であるこれら信号は、すべてが搬送波の例であり、それ上で、命令が本発明の様々な実施形態にしたがって符号化されうる。
[0062] 通信サブシステム８３０（および／または、そのコンポーネント）は、一般的に、信号を受信することになり、その後、バス８０５は、信号（および／または、信号によって搬送されるデータ、命令、等）を、（１つまたは複数の）プロセッサ８０５が命令を検索して実行するワーキングメモリ８３５に搬送しうる。ワーキングメモリ８３５によって受信された命令は、任意で、（１つまたは複数の）プロセッサ８１０による実行の前または後のいずれかに、記憶デバイス８２５に記憶されうる。
[0063] 上記で論じられた方法、システム、およびデバイスは、例である。様々な代わりとなる構成は、適宜、様々なプロシージャまたはコンポーネントを省略、置換、または追加しうる。例えば、代わりの方法で、段階が上の議論とは異なる順序で行われ、様々な段階は、追加、省略、または組み合わせられうる。また、ある特定の構成に関して説明されている特徴は、様々な他の構成で組み合わせられうる。構成の異なる態様および要素は、同様の形で組み合わせられうる。また、技術が進化し、それにより要素の多くは例であり、本開示または請求項の範囲を限定しない。
[0064] 指定の詳細が、（実装を含む）実例となる構成の徹底的な理解を提供するように説明において与えられている。しかしながら、構成は、これらの指定の詳細なしに実施されうる。例えば、周知の回路、プロセス、アルゴリズム、構造、および技法は、構成を曖昧にすることを回避するために、余計な詳細なく図示されている。この説明は、実例となる構成のみを提供するものであり、請求項の範囲、適用性、または構成を限定しない。むしろ、実施形態の先の説明は、説明されている技法を実行するための実施を可能にする（enabling）説明を当業者に提供することになる。本開示の趣旨または範囲を逸脱することなく、要素の機能および配列に様々な変化がなされうる。
[0065] 構成は、フロー図またはブロック図として描かれるプロセスとして説明されうる。各々は、シーケンシャルなプロセスとして動作を説明しているかもしれないが、動作の多くは、並列に、または、同時に行われることができる。加えて、動作の順序は再配列されうる。プロセスは、図面には含まれていない追加のステップを有することができる。さらに、方法の例は、ハードウェア、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語、または、それらのあらゆる組み合わせによって実装されうる。ソフトウェア、ファームウェア、ミドルウェアまたはマイクロコードで実装される場合、必要なタスクを行うためのプログラムコードまたはコードセグメントは、記憶媒体のような非一時的なコンピュータ可読媒体において記憶されうる。プロセッサは、説明されているタスクを行うことができる。
[0066] ここで使用される場合、特許請求の範囲を含む、「のうちの少なくとも１つ」で始まる項目のリストで使用される「または（ｏｒ）」は、例えば「Ａ、Ｂ、またはＣのうちの少なくとも１つ」のリストが、Ａ、またはＢ、またはＣ、またはＡＢ、またはＡＣ、またはＢＣ、またはＡＢＣ（すなわち、ＡおよびＢおよびＣ）、または１つよりも多い特徴（例えば、ＡＡ、ＡＡＢ、ＡＢＢＣ等）との組み合わせを意味するような、選言的なリスト（disjunctive list）を示す。
[0067] いくつかの実例となる構成が説明されたが、本開示の趣旨から逸脱することなく、様々な変更、代わりの構成、および等価物が使用されうる。例えば、上記の要素は、より大きいシステムのコンポーネントであり、ここで、他のルールは、本発明のアプリケーションよりも優先されるか、または、そうでなければ本発明のアプリケーションを変更しうる。また、多くのステップが、上記の要素が考慮される前、最中、またはその後も行われうる。したがって、上記の説明は、本開示の範囲に境界を付けるものではない。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
基準クロック信号を管理するためのシステムであって、前記システムは、
水晶発振器（ＸＯ）と、
前記ＸＯに結合され、前記ＸＯによって生成される基準クロック信号を駆動するように構成された信号バッファと、
前記信号バッファに結合された第１の集積回路（ＩＣ）と、
を備え、前記第１のＩＣは、
前記基準クロック信号を受信するように構成されたＸＯ入力バッファと、ここにおいて前記ＸＯ入力バッファは、イネーブルされた動作可能な状態にあるように、またはディスエーブルされた状態にあるように構成され、前記ＸＯ入力バッファは、前記イネーブルされた状態の間に第１の動作可能なインピーダンスを有し、
前記ＸＯ入力バッファがそのディスエーブルされた状態にあるときはイネーブルされた動作可能な状態にあるように、ならびに前記ＸＯ入力バッファがそのイネーブルされた状態にあるときはディスエーブルされた状態にあるように構成されたインピーダンス等価回路と、ここにおいて前記インピーダンス等価回路は、前記第１の動作可能なインピーダンスと実質的に等価である前記イネーブルされた状態で動作する間、第２の動作可能なインピーダンスを有し、
前記ＸＯ入力バッファおよび前記インピーダンス等価回路に結合され、ならびに、前記イネーブルされた状態と前記ディスエーブルされた状態との間で前記ＸＯ入力バッファと前記インピーダンス等価回路を切り替えるように構成された制御メカニズムと、
を備える、システム。
［Ｃ２］
前記インピーダンス等価回路は、そのイネーブルされた状態では、前記ＸＯ入力バッファがそのイネーブルされた状態で消費するように構成された電流よりも少ない電流を消費するように構成される、Ｃ１に記載のシステム。
［Ｃ３］
前記インピーダンス等価回路は、そのイネーブルされた状態では、前記ＸＯ入力バッファがそのイネーブルされた状態で消費するように構成された電流よりも少なくとも９０パーセント少ない電流を消費するように構成される、Ｃ２に記載のシステム。
［Ｃ４］
前記第１の動作可能なインピーダンスおよび前記第２の動作可能なインピーダンスは、前記信号バッファに結合された１つまたは複数のＩＣに関連付けられた入力インピーダンス変動許容差を超えない量しか異ならず、前記１つまたは複数のＩＣは前記第１のＩＣを含む、Ｃ１に記載のシステム。
［Ｃ５］
前記入力インピーダンス変動許容差は、前記１つまたは複数のＩＣの局部発振器（ＬＯ）位相シフト許容差、または前記１つまたは複数のＩＣの位相同期ループ（ＰＬＬ）許容差のうちの少なくとも１つの関数として定義される、Ｃ４に記載のシステム。
［Ｃ６］
前記入力インピーダンス変動許容差は、前記信号バッファに結合されたＩＣの数の関数として定義される、Ｃ４に記載のシステム。
［Ｃ７］
前記入力インピーダンス変動許容差は、イネーブルされた状態にある前記インピーダンス等価回路の動作が結果として、前記基準クロック信号の許容位相シフトを超えないように定義される、Ｃ４に記載のシステム。
［Ｃ８］
前記基準クロック信号の前記許容位相シフトは、おおよそ３０ピコ秒である、Ｃ７に記載のシステム。
［Ｃ９］
前記基準クロック信号の前記許容位相シフトは、おおよそ２０度である、Ｃ７に記載のシステム。
［Ｃ１０］
前記第１のＩＣは、前記イネーブルされた動作可能な状態にあるように、または前記ディスエーブルされた状態にあるように構成され、前記制御メカニズムは、前記第１のＩＣが前記ディスエーブルされた状態に入るときは前記ＸＯ入力バッファを前記ディスエーブルされた状態にするように、ならびに前記インピーダンス等価回路を前記動作可能な状態にするように構成される、Ｃ１に記載のシステム。
［Ｃ１１］
前記信号バッファに結合された第２のＩＣをさらに備え、前記第２のＩＣは、第２のＸＯ入力バッファ、第２のインピーダンス等価回路、および第２の制御メカニズムを備え、ここにおいて前記第２のインピーダンス等価回路は、前記第２のＸＯ入力バッファの動作可能なインピーダンスと実質的に等価の動作可能なインピーダンスを有する、Ｃ１に記載のシステム。
［Ｃ１２］
前記ＸＯ入力バッファは、第１のｐチャネル金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：metal-oxide-semiconductor field-effect transistor）、前記第１のｐチャネルＭＯＳＦＥＴに結合された第１の抵抗器、および前記第１の抵抗器に結合された第１のｎチャネルＭＯＳＦＥＴを備える、Ｃ１に記載のシステム。
［Ｃ１３］
前記インピーダンス等価回路は、第２の抵抗器、前記第２の抵抗器に並列に結合された第２のｐチャネルＭＯＳＦＥＴ、前記第２の抵抗器に結合された第３の抵抗器、および前記第３の抵抗器に並列に結合された第２のｎチャネルＭＯＳＦＥＴを含み、ここにおいて、前記第２のｐチャネルＭＯＳＦＥＴおよび前記第２のｎチャネルＭＯＳＦＥＴは、ソースとドレインを短絡されて配置および構成され、それにより前記第２のｐチャネルＭＯＳＦＥＴおよび前記第２のｎチャネルＭＯＳＦＥＴにＭＯＳキャパシタとして動作させる、Ｃ１２に記載のシステム。
［Ｃ１４］
前記第１のｐチャネルＭＯＳＦＥＴおよび前記第２のｐチャネルＭＯＳＦＥＴは、等しいフィンガー長およびフィンガー幅を有し、
前記第１のｎチャネルＭＯＳＦＥＴおよび前記第２のｎチャネルＭＯＳＦＥＴは、等しいフィンガー長およびフィンガー幅を有する、
Ｃ１３に記載のシステム。
［Ｃ１５］
前記制御メカニズムは、前記ＸＯ入力バッファおよび前記インピーダンス等価回路に結合された少なくとも１つのスイッチを備える、Ｃ１に記載のシステム。
［Ｃ１６］
前記少なくとも１つのスイッチは、前記ＸＯ入力バッファが前記イネーブルされた状態にあるときは前記信号バッファに前記ＸＯ入力バッファを結合し、かつ前記信号バッファから前記インピーダンス等価回路を分断し、前記ＸＯ入力バッファが前記ディスエーブルされた状態にあるときは前記信号バッファから前記ＸＯ入力バッファを分断し、かつ前記信号バッファに前記インピーダンス等価回路を結合するように構成される、Ｃ１５に記載のシステム。
［Ｃ１７］
前記少なくとも１つのスイッチは、前記ＸＯ入力バッファが前記イネーブルされた状態にあるときにドライブ電圧に前記ＸＯ入力バッファを結合し、かつ前記ドライブ電圧から前記インピーダンス等価回路を分断し、前記ＸＯ入力バッファが前記ディスエーブルされた状態にあるときは前記ドライブ電圧から前記ＸＯ入力バッファを分断し、かつ前記ドライブ電圧に前記インピーダンス等価回路を結合するように構成される、Ｃ１５に記載のシステム。
［Ｃ１８］
電力管理集積回路（ＰＭＩＣ）をさらに備え、前記ＰＭＩＣは前記信号バッファを備える、Ｃ１に記載のシステム。
［Ｃ１９］
前記ＸＯは、前記信号バッファを備える、Ｃ１に記載のシステム。
［Ｃ２０］
水晶発振器（ＸＯ）入力インピーダンスを調整するためのシステムであって、前記システムは、
ＸＯと、
前記ＸＯに結合され、前記ＸＯによって生成される基準クロック信号を駆動するように構成された信号バッファと、
前記信号バッファに結合された第１の集積回路（ＩＣ）と、
を備え、前記第１のＩＣは、
前記基準クロック信号を受信するように構成されたＸＯ入力バッファと、ここにおいて前記ＸＯ入力バッファは、イネーブルされた動作可能な状態にあるように、またはディスエーブルされた状態にあるように構成され、前記ＸＯ入力バッファは、前記イネーブルされた状態の間に第１の動作可能なインピーダンスを有し、
前記ＸＯ入力バッファが前記ディスエーブルされた状態にある間に前記第１の動作可能なインピーダンスを有する前記信号バッファで観測される入力インピーダンスを実質的に等化するためのインピーダンス補償手段と、
を備える、システム。
［Ｃ２１］
前記インピーダンス補償手段は、
前記ＸＯ入力バッファがそのディスエーブルされた状態にあるときはイネーブルされた状態で動作するための手段と、ここにおいて、前記インピーダンス補償手段は、第１の動作するインピーダンスと実質的に等価である前記イネーブルされた状態にある間に第２の動作可能なインピーダンスを有し、
前記ＸＯ入力バッファがその動作可能な状態にあるときはディスエーブルされた状態で動作するための手段と、
を備える、Ｃ２０に記載のシステム。
［Ｃ２２］
前記第１の動作可能なインピーダンスおよび前記第２の動作可能なインピーダンスは、前記信号バッファに結合された１つまたは複数のＩＣに関連付けられた入力インピーダンス変動許容差を超えない量しか異ならず、前記１つまたは複数のＩＣは前記第１のＩＣを含む、Ｃ２１に記載のシステム。
［Ｃ２３］
前記入力インピーダンス変動許容差は、前記１つまたは複数のＩＣの局部発振器（ＬＯ）位相シフト許容差、または前記１つまたは複数のＩＣの位相同期ループ（ＰＬＬ）許容差のうちの少なくとも１つの関数として定義される、Ｃ２２に記載のシステム。
［Ｃ２４］
前記入力インピーダンス変動許容差は、前記信号バッファに結合されたＩＣの数の関数として定義される、Ｃ２２に記載のシステム。
［Ｃ２５］
前記入力インピーダンス変動許容差は、前記イネーブルされた状態にある前記インピーダンス補償手段の動作が結果として、前記基準クロック信号の許容位相シフトを超えないように定義される、Ｃ２２に記載のシステム。
［Ｃ２６］
前記基準クロック信号の前記許容位相シフトは、おおよそ３０ピコ秒である、Ｃ２５に記載のシステム。
［Ｃ２７］
前記基準クロック信号の前記許容位相シフトは、おおよそ２０度である、Ｃ２５に記載のシステム。
［Ｃ２８］
前記インピーダンス補償手段は、前記ディスエーブルされた状態にある間、ゼロの動作可能なインピーダンスを有する、Ｃ２１に記載のシステム。
［Ｃ２９］
前記インピーダンス補償手段は、そのイネーブルされた状態では、前記ＸＯ入力バッファがそのイネーブルされた状態で消費するように構成された電流よりも少ない電流を消費するように構成される、Ｃ２１に記載のシステム。
［Ｃ３０］
前記インピーダンス補償手段は、そのイネーブルされた状態では、前記ＸＯ入力バッファがそのイネーブルされた状態で消費するように構成された電流よりも少なくとも９０パーセント少ない電流を消費するように構成される、Ｃ２１に記載のシステム。
［Ｃ３１］
前記第１のＩＣは、前記ＸＯ入力バッファおよび前記インピーダンス補償手段に結合された、前記イネーブルされた状態と前記ディスエーブルされた状態との間で前記ＸＯ入力バッファと前記インピーダンス補償手段とを切り替えるための制御手段をさらに備える、Ｃ２１に記載のシステム。
［Ｃ３２］
前記第１のＩＣは、前記イネーブルされた動作可能な状態にあるように、または前記ディスエーブルされた状態にあるように構成され、前記制御手段は、前記第１のＩＣが前記ディスエーブルされた状態に入るときは前記ＸＯ入力バッファを前記ディスエーブルされた状態にし、ならびに前記インピーダンス補償手段を前記イネーブルされた状態にするための手段を備える、Ｃ３１に記載のシステム。
［Ｃ３３］
前記制御手段は、
前記ＸＯ入力バッファが前記イネーブルされた状態にあるときは、前記信号バッファに前記ＸＯ入力バッファを結合し、かつ前記信号バッファから前記インピーダンス補償手段を分断するための手段と、
前記ＸＯ入力バッファが前記ディスエーブルされた状態にあるときは、前記信号バッファから前記ＸＯ入力バッファを分断し、かつ前記信号バッファに前記インピーダンス補償手段を結合するための手段と、
を備える、Ｃ３１に記載のシステム。
［Ｃ３４］
前記制御手段は、
前記ＸＯ入力バッファが前記イネーブルされた状態にあるときは、ドライブ電圧に前記ＸＯ入力バッファを結合し、かつ前記ドライブ電圧から前記インピーダンス補償手段を分断するための手段と、
前記ＸＯ入力バッファが前記ディスエーブルされた状態にあるときは、前記ドライブ電圧から前記ＸＯ入力バッファを分断し、かつ前記ドライブ電圧に前記インピーダンス補償手段を結合するための手段と、
を備える、Ｃ３１に記載のシステム。
［Ｃ３５］
電力管理集積回路（ＰＭＩＣ）をさらに備え、前記ＰＭＩＣは前記信号バッファを備える、Ｃ２０に記載のシステム。
［Ｃ３６］
前記ＸＯは、前記信号バッファを備える、Ｃ２０に記載のシステム。
［Ｃ３７］
ワイヤレストランシーバユニットを動作させる方法であって、前記方法は、
第１の集積回路（ＩＣ）の入力にソース基準信号を供給することと、前記第１のＩＣは、入力バッファがイネーブルされた状態にある間に前記入力で第１のインピーダンスを示す前記入力バッファを備え、前記入力バッファは前記イネーブルされた状態にあるように、またはディスエーブルされた状態にあるように構成され、
前記イネーブルされた状態から前記ディスエーブルされた状態に前記入力バッファの前記状態を変化させることと、
前記入力バッファが前記ディスエーブルされた状態にある間に前記入力で第２のインピーダンスを示すことと、前記第２のインピーダンスは、前記第１のインピーダンスと実質的に等価である、
を備える、方法。
［Ｃ３８］
前記示すことは、前記イネーブルされた状態にある間に前記入力バッファよりも少ない電流を消費することを備える、Ｃ３７に記載の方法。
［Ｃ３９］
前記第２のインピーダンスを示すことは、前記第１のインピーダンスおよび前記第２のインピーダンスが、前記入力に結合された１つまたは複数のＩＣに関連付けられたインピーダンス変動許容差を超えない量しか異ならないように前記入力で前記第２のインピーダンスを示すことを備え、前記１つまたは複数のＩＣは前記第１のＩＣを含む、Ｃ３７に記載の方法。
［Ｃ４０］
前記インピーダンス変動許容差は、前記１つまたは複数のＩＣの局部発振器（ＬＯ）位相シフト許容差、前記１つまたは複数のＩＣの位相同期ループ（ＰＬＬ）許容差、または前記入力に結合されたＩＣの数のうちの少なくとも１つの関数として定義される、Ｃ３９に記載の方法。
［Ｃ４１］
前記インピーダンス変動許容差は、前記入力で前記第２のインピーダンスを示すことが、前記ソース基準信号の許容位相シフトを超えないように定義される、Ｃ３９に記載の方法。
［Ｃ４２］
前記ソース基準信号の前記許容位相シフトは、おおよそ３０ピコ秒である、Ｃ４１に記載の方法。
［Ｃ４３］
前記ソース基準信号の前記許容位相シフトは、おおよそ２０度である、Ｃ４１に記載の方法。
［Ｃ４４］
前記示すことは、前記第１のＩＣのインピーダンス等価構造をイネーブルすることを備える、Ｃ３７に記載の方法。
［Ｃ４５］
前記変化させることは、前記入力バッファに関連付けられた第１の制御信号を設定することによって前記入力バッファをディスエーブルすることを備え、
前記示すことはさらに、前記インピーダンス等価構造に関連付けられた第２の制御信号を設定することによって前記インピーダンス等価構造をイネーブルすることを備える、
Ｃ４４に記載の方法。
［Ｃ４６］
前記第１の制御信号を逆にすることによって前記第２の制御信号を取得することをさらに備える、Ｃ４５に記載の方法。
［Ｃ４７］
前記変化させることは、ドライブ電圧から前記入力バッファを分断することによって前記入力バッファをディスエーブルすることを備え、
前記示すことはさらに、前記ドライブ電圧に前記インピーダンス等価構造を結合することによって前記インピーダンス等価構造をイネーブルすることを備える、
Ｃ４４に記載の方法。
［Ｃ４８］
前記変化させることは、前記第１のＩＣの前記入力から前記入力バッファを分断することによって前記入力バッファをディスエーブルすることを備え、
前記示すことはさらに、前記第１のＩＣの前記入力に前記インピーダンス等価構造を結合することによって前記インピーダンス等価構造をイネーブルすることを備える、
Ｃ４４に記載の方法。
［Ｃ４９］
プロセッサ実行可能なコンピュータ記憶媒体上に存在するコンピュータプログラム製品であって、前記コンピュータプログラム製品は、
第１の集積回路（ＩＣ）を識別することと、前記第１のＩＣは、入力バッファがイネーブルされた状態にある間に入力で第１のインピーダンスを示す前記入力バッファおよびソース基準信号を受信するように構成された前記入力を備え、前記入力バッファは前記イネーブルされた状態にあるように、またはディスエーブルされた状態にあるように構成され、
前記イネーブルされた状態から前記ディスエーブルされた状態に前記入力バッファの前記状態を変化させることと、
前記入力バッファが前記ディスエーブルされた状態にあることに応答して前記入力で第２のインピーダンスを示すように構成することと、前記第２のインピーダンスは、前記第１のインピーダンスと実質的に等価である、
を、プロセッサに行わせるように構成されたプロセッサ実行可能な命令を備える、コンピュータプログラム製品。

Claims (46)

  1. 基準クロック信号を管理するためのシステムであって、前記システムは、
    水晶発振器（ＸＯ）と、
    前記ＸＯに結合され、前記ＸＯによって生成される基準クロック信号を駆動するように構成された信号バッファと、
    少なくとも１つの第１の集積回路（ＩＣ）を含む前記信号バッファに結合された複数のＩＣと、
    を備え、前記第１のＩＣは、
    前記基準クロック信号を受信するように構成されたＸＯ入力バッファ、ここにおいて、前記ＸＯ入力バッファは、イネーブルされた動作可能な状態にあるように、またはディスエーブルされた状態にあるように構成され、前記ＸＯ入力バッファは、前記イネーブルされた状態の間に第１の動作可能なインピーダンスを有する、と、
    前記ＸＯ入力バッファがそのディスエーブルされた状態にあるときはイネーブルされた動作可能な状態にあるように、ならびに前記ＸＯ入力バッファがそのイネーブルされた状態にあるときはディスエーブルされた状態にあるように構成された、前記ＸＯ入力バッファの入力に結合されたインピーダンス等価回路、ここにおいて、前記インピーダンス等価回路は、前記イネーブルされた状態で動作する間、前記第１の動作可能なインピーダンスと実質的に等価である第２の動作可能なインピーダンスを有し、そのイネーブルされた状態では、前記ＸＯ入力バッファがそのイネーブルされた状態で消費するように構成された電流よりも少ない電流を消費するように構成される、と、
    前記ＸＯ入力バッファおよび前記インピーダンス等価回路に結合され、ならびに、前記イネーブルされた状態と前記ディスエーブルされた状態との間で前記ＸＯ入力バッファと前記インピーダンス等価回路を切り替えるように構成された制御メカニズムと、
    を備える、システム。
  2. 前記インピーダンス等価回路は、そのイネーブルされた状態では、前記ＸＯ入力バッファがそのイネーブルされた状態で消費するように構成された電流よりも少なくとも９０パーセント少ない電流を消費するように構成される、請求項１に記載のシステム。
  3. 前記第１の動作可能なインピーダンスおよび前記第２の動作可能なインピーダンスは、前記複数のＩＣに関連付けられた入力インピーダンス変動許容差を超えない量しか異ならない、請求項１に記載のシステム。
  4. 前記入力インピーダンス変動許容差は、前記複数のＩＣの局部発振器（ＬＯ）位相シフト許容差、または前記複数のＩＣの位相同期ループ（ＰＬＬ）許容差のうちの少なくとも１つの関数として定義される、請求項３に記載のシステム。
  5. 前記入力インピーダンス変動許容差は、前記信号バッファに結合されたＩＣの数の関数として定義される、請求項３に記載のシステム。
  6. 前記入力インピーダンス変動許容差は、イネーブルされた状態にある前記インピーダンス等価回路の動作が結果として、前記基準クロック信号の許容位相シフトを超えないように定義される、請求項３に記載のシステム。
  7. 前記基準クロック信号の前記許容位相シフトは、おおよそ３０ピコ秒である、請求項６に記載のシステム。
  8. 前記基準クロック信号の前記許容位相シフトは、おおよそ２０度である、請求項６に記載のシステム。
  9. 前記第１のＩＣは、前記イネーブルされた動作可能な状態にあるように、または前記ディスエーブルされた状態にあるように構成され、前記制御メカニズムは、前記第１のＩＣが前記ディスエーブルされた状態に入るときは前記ＸＯ入力バッファを前記ディスエーブルされた状態にするように、ならびに前記インピーダンス等価回路を前記動作可能な状態にするように構成される、請求項１に記載のシステム。
  10. 前記複数のＩＣのうちの第２のＩＣをさらに備え、前記第２のＩＣは、第２のＸＯ入力バッファ、第２のインピーダンス等価回路、および第２の制御メカニズムを備え、ここにおいて、前記第２のインピーダンス等価回路は、前記第２のＸＯ入力バッファの動作可能なインピーダンスと実質的に等価の動作可能なインピーダンスを有する、請求項１に記載のシステム。
  11. 前記ＸＯ入力バッファは、第１のｐチャネル金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：metal-oxide-semiconductor field-effect transistor）、前記第１のｐチャネルＭＯＳＦＥＴに結合された第１の抵抗器、および前記第１の抵抗器に結合された第１のｎチャネルＭＯＳＦＥＴを備える、請求項１に記載のシステム。
  12. 前記インピーダンス等価回路は、第２の抵抗器、前記第２の抵抗器に並列に結合された第２のｐチャネルＭＯＳＦＥＴ、前記第２の抵抗器に結合された第３の抵抗器、および前記第３の抵抗器に並列に結合された第２のｎチャネルＭＯＳＦＥＴを備え、ここにおいて、前記第２のｐチャネルＭＯＳＦＥＴおよび前記第２のｎチャネルＭＯＳＦＥＴは、ソースとドレインを短絡されて配置および構成され、それにより前記第２のｐチャネルＭＯＳＦＥＴおよび前記第２のｎチャネルＭＯＳＦＥＴにＭＯＳキャパシタとして動作させる、請求項１１に記載のシステム。
  13. 前記第１のｐチャネルＭＯＳＦＥＴおよび前記第２のｐチャネルＭＯＳＦＥＴは、等しいフィンガー長およびフィンガー幅を有し、
    前記第１のｎチャネルＭＯＳＦＥＴおよび前記第２のｎチャネルＭＯＳＦＥＴは、等しいフィンガー長およびフィンガー幅を有する、
    請求項１２に記載のシステム。
  14. 前記制御メカニズムは、前記ＸＯ入力バッファおよび前記インピーダンス等価回路に結合された少なくとも１つのスイッチを備える、請求項１に記載のシステム。
  15. 前記少なくとも１つのスイッチは、前記ＸＯ入力バッファが前記イネーブルされた状態にあるときは前記信号バッファに前記ＸＯ入力バッファを結合し、かつ前記信号バッファから前記インピーダンス等価回路を分断し、前記ＸＯ入力バッファが前記ディスエーブルされた状態にあるときは前記信号バッファから前記ＸＯ入力バッファを分断し、かつ前記信号バッファに前記インピーダンス等価回路を結合するように構成される、請求項１４に記載のシステム。
  16. 前記少なくとも１つのスイッチは、前記ＸＯ入力バッファが前記イネーブルされた状態にあるときにドライブ電圧に前記ＸＯ入力バッファを結合し、かつ前記ドライブ電圧から前記インピーダンス等価回路を分断し、前記ＸＯ入力バッファが前記ディスエーブルされた状態にあるときは前記ドライブ電圧から前記ＸＯ入力バッファを分断し、かつ前記ドライブ電圧に前記インピーダンス等価回路を結合するように構成される、請求項１４に記載のシステム。
  17. 電力管理集積回路（ＰＭＩＣ）をさらに備え、前記ＰＭＩＣは前記信号バッファを備える、請求項１に記載のシステム。
  18. 前記ＸＯは、前記信号バッファを備える、請求項１に記載のシステム。
  19. 水晶発振器（ＸＯ）入力インピーダンスを調整するためのシステムであって、前記システムは、
    ＸＯと、
    前記ＸＯに結合され、前記ＸＯによって生成される基準クロック信号を駆動するように構成された信号バッファと、
    少なくとも１つの第１の集積回路（ＩＣ）を含む前記信号バッファに結合された複数のＩＣと、
    を備え、前記第１のＩＣは、
    前記基準クロック信号を受信するように構成されたＸＯ入力バッファ、ここにおいて、前記ＸＯ入力バッファは、イネーブルされた動作可能な状態にあるように、またはディスエーブルされた状態にあるように構成され、前記ＸＯ入力バッファは、前記イネーブルされた状態の間に第１の動作可能なインピーダンスを有する、と、
    前記ＸＯ入力バッファが前記ディスエーブルされた状態にある間に前記第１の動作可能なインピーダンスを有する前記信号バッファで観測される入力インピーダンスを実質的に等化するための、前記ＸＯ入力バッファの入力に結合されたインピーダンス補償手段、ここにおいて、前記インピーダンス補償手段は、そのイネーブルされた状態では、前記ＸＯ入力バッファがそのイネーブルされた状態で消費するように構成された電流よりも少ない電流を消費するように構成される、と、
    を備える、システム。
  20. 前記インピーダンス補償手段は、
    前記ＸＯ入力バッファがそのディスエーブルされた状態にあるときはイネーブルされた状態で動作するための手段と、ここにおいて、前記インピーダンス補償手段は、第１の動作するインピーダンスと実質的に等価である前記イネーブルされた状態にある間に第２の動作可能なインピーダンスを有し、
    前記ＸＯ入力バッファがその動作可能な状態にあるときはディスエーブルされた状態で動作するための手段と、
    を備える、請求項１９に記載のシステム。
  21. 前記第１の動作可能なインピーダンスおよび前記第２の動作可能なインピーダンスは、前記複数のＩＣに関連付けられた入力インピーダンス変動許容差を超えない量しか異ならない、請求項２０に記載のシステム。
  22. 前記入力インピーダンス変動許容差は、前記複数のＩＣの局部発振器（ＬＯ）位相シフト許容差、または前記複数のＩＣの位相同期ループ（ＰＬＬ）許容差のうちの少なくとも１つの関数として定義される、請求項２１に記載のシステム。
  23. 前記入力インピーダンス変動許容差は、前記信号バッファに結合されたＩＣの数の関数として定義される、請求項２１に記載のシステム。
  24. 前記入力インピーダンス変動許容差は、前記イネーブルされた状態にある前記インピーダンス補償手段の動作が結果として、前記基準クロック信号の許容位相シフトを超えないように定義される、請求項２１に記載のシステム。
  25. 前記基準クロック信号の前記許容位相シフトは、おおよそ３０ピコ秒である、請求項２４に記載のシステム。
  26. 前記基準クロック信号の前記許容位相シフトは、おおよそ２０度である、請求項２４に記載のシステム。
  27. 前記インピーダンス補償手段は、前記ディスエーブルされた状態にある間、ゼロの動作可能なインピーダンスを有する、請求項２０に記載のシステム。
  28. 前記インピーダンス補償手段は、そのイネーブルされた状態では、前記ＸＯ入力バッファがそのイネーブルされた状態で消費するように構成された電流よりも少なくとも９０パーセント少ない電流を消費するように構成される、請求項２０に記載のシステム。
  29. 前記第１のＩＣは、前記ＸＯ入力バッファおよび前記インピーダンス補償手段に結合された、前記イネーブルされた状態と前記ディスエーブルされた状態との間で前記ＸＯ入力バッファと前記インピーダンス補償手段とを切り替えるための制御手段をさらに備える、請求項２０に記載のシステム。
  30. 前記第１のＩＣは、前記イネーブルされた動作可能な状態にあるように、または前記ディスエーブルされた状態にあるように構成され、前記制御手段は、前記第１のＩＣが前記ディスエーブルされた状態に入るときは前記ＸＯ入力バッファを前記ディスエーブルされた状態にし、ならびに前記インピーダンス補償手段を前記イネーブルされた状態にするための手段を備える、請求項２９に記載のシステム。
  31. 前記制御手段は、
    前記ＸＯ入力バッファが前記イネーブルされた状態にあるときは、前記信号バッファに前記ＸＯ入力バッファを結合し、かつ前記信号バッファから前記インピーダンス補償手段を分断するための手段と、
    前記ＸＯ入力バッファが前記ディスエーブルされた状態にあるときは、前記信号バッファから前記ＸＯ入力バッファを分断し、かつ前記信号バッファに前記インピーダンス補償手段を結合するための手段と、
    を備える、請求項２９に記載のシステム。
  32. 前記制御手段は、
    前記ＸＯ入力バッファが前記イネーブルされた状態にあるときは、ドライブ電圧に前記ＸＯ入力バッファを結合し、かつ前記ドライブ電圧から前記インピーダンス補償手段を分断するための手段と、
    前記ＸＯ入力バッファが前記ディスエーブルされた状態にあるときは、前記ドライブ電圧から前記ＸＯ入力バッファを分断し、かつ前記ドライブ電圧に前記インピーダンス補償手段を結合するための手段と、
    を備える、請求項２９に記載のシステム。
  33. 電力管理集積回路（ＰＭＩＣ）をさらに備え、前記ＰＭＩＣは前記信号バッファを備える、請求項１９に記載のシステム。
  34. 前記ＸＯは、前記信号バッファを備える、請求項１９に記載のシステム。
  35. ワイヤレストランシーバユニットを動作させる方法であって、前記方法は、
    少なくとも１つの第１の集積回路（ＩＣ）を含む複数のＩＣの入力にソース基準信号を供給すること、ここにおいて、前記第１のＩＣは、入力バッファがイネーブルされた状態にある間に前記第１のＩＣの前記入力で第１のインピーダンスを示す前記入力バッファを備え、前記入力バッファは前記イネーブルされた状態にあるように、またはディスエーブルされた状態にあるように構成される、と、
    前記イネーブルされた状態から前記ディスエーブルされた状態に前記入力バッファの前記状態を変化させることと、
    前記入力バッファが前記ディスエーブルされた状態にある間に、前記第１のＩＣの入力でインピーダンス等価構造によって第２のインピーダンスを示すこと、ここにおいて、前記第２のインピーダンスは、前記第１のインピーダンスと実質的に等価であり、前記第２のインピーダンスを前記示すことは、前記インピーダンス等価構造が、前記イネーブルされた状態にある間に前記入力バッファよりも少ない電流を消費することを備える、と、
    を備える、方法。
  36. 前記第２のインピーダンスを示すことは、前記第１のインピーダンスおよび前記第２のインピーダンスが、前記複数のＩＣに関連付けられたインピーダンス変動許容差を超えない量しか異ならないように前記第１のＩＣの前記入力で前記第２のインピーダンスを示すことを備える、請求項３５に記載の方法。
  37. 前記インピーダンス変動許容差は、前記複数のＩＣの局部発振器（ＬＯ）位相シフト許容差、前記複数のＩＣの位相同期ループ（ＰＬＬ）許容差、または前記第１のＩＣの前記入力に結合されたＩＣの数のうちの少なくとも１つの関数として定義される、請求項３６に記載の方法。
  38. 前記インピーダンス変動許容差は、前記第１のＩＣの前記入力で前記第２のインピーダンスを示すことが、前記ソース基準信号の許容位相シフトを超えないように定義される、請求項３６に記載の方法。
  39. 前記ソース基準信号の前記許容位相シフトは、おおよそ３０ピコ秒である、請求項３８に記載の方法。
  40. 前記ソース基準信号の前記許容位相シフトは、おおよそ２０度である、請求項３８に記載の方法。
  41. 前記示すことは、前記第１のＩＣの前記インピーダンス等価構造をイネーブルすることを備える、請求項３５に記載の方法。
  42. 前記変化させることは、前記入力バッファに関連付けられた第１の制御信号を設定することによって前記入力バッファをディスエーブルすることを備え、
    前記示すことはさらに、前記インピーダンス等価構造に関連付けられた第２の制御信号を設定することによって前記インピーダンス等価構造をイネーブルすることを備える、
    請求項４１に記載の方法。
  43. 前記第１の制御信号を逆にすることによって前記第２の制御信号を取得することをさらに備える、請求項４２に記載の方法。
  44. 前記変化させることは、ドライブ電圧から前記入力バッファを分断することによって前記入力バッファをディスエーブルすることを備え、
    前記示すことはさらに、前記ドライブ電圧に前記インピーダンス等価構造を結合することによって前記インピーダンス等価構造をイネーブルすることを備える、
    請求項４１に記載の方法。
  45. 前記変化させることは、前記第１のＩＣの前記入力から前記入力バッファを分断することによって前記入力バッファをディスエーブルすることを備え、
    前記示すことはさらに、前記第１のＩＣの前記入力に前記インピーダンス等価構造を結合することによって前記インピーダンス等価構造をイネーブルすることを備える、
    請求項４１に記載の方法。
  46. コンピュータ可読記憶媒体であって、
    ソース基準信号を受信するように構成された入力をそれぞれ備える複数の集積回路（ＩＣ）のうちの少なくとも１つの第１のＩＣを識別すること、ここにおいて、前記第１のＩＣは、イネーブルされた状態にある間に前記第１のＩＣの前記入力で第１のインピーダンスを示す前記入力バッファを備え、前記入力バッファは前記イネーブルされた状態にあるように、またはディスエーブルされた状態にあるように構成される、と、
    前記イネーブルされた状態から前記ディスエーブルされた状態に前記入力バッファの前記状態を変化させることと、
    前記入力バッファが前記ディスエーブルされた状態にあることに応答して、インピーダンス等価構造によって前記第１のＩＣの前記入力で示されるように第２のインピーダンスを構成すること、ここにおいて、前記第２のインピーダンスは、前記第１のインピーダンスと実質的に等価であり、前記第２のインピーダンスを前記構成することは、前記インピーダンス等価構造が、前記イネーブルされた状態にある間に前記入力バッファよりも少ない電流を消費することを備える、と、
    を、プロセッサに行わせるように構成されたプロセッサ実行可能な命令を記憶した、コンピュータ可読記憶媒体。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5757786B2 (ja) * 2011-01-06 2015-07-29 日本電波工業株式会社 水晶発振器
JP6354939B2 (ja) * 2014-04-18 2018-07-11 セイコーエプソン株式会社 半導体集積回路、発振器、電子機器及び移動体
US9712113B2 (en) * 2015-12-01 2017-07-18 Analog Devices Global Local oscillator paths
KR20230010106A (ko) * 2021-07-08 2023-01-18 삼성전자주식회사 공유 전압을 공유하는 제1 및 제2 장치들, 및 공유 전압을 생성하도록 구성된 전원 관리 집적 회로를 포함하는 사용자 시스템, 및 그것의 동작 방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5387824A (en) * 1989-12-01 1995-02-07 Vlsi Technology, Inc. Variable drive output buffer circuit
JPH07235940A (ja) * 1994-02-23 1995-09-05 Oki Electric Ind Co Ltd 供給信号補償方法、供給信号補償装置及び供給信号処理システム
DE19820248B4 (de) * 1998-05-06 2006-02-23 Telefonaktiebolaget Lm Ericsson (Publ) Ausgangspufferschaltkreis mit umschaltbarem Ausgangs-Gleichtaktpegel
US6366129B1 (en) * 1998-11-10 2002-04-02 Intel Corporation Method and apparatus for buffering an input-output node of an integrated circuit
US6242942B1 (en) * 1998-11-13 2001-06-05 Integrated Device Technology, Inc. Integrated circuit output buffers having feedback switches therein for reducing simultaneous switching noise and improving impedance matching characteristics
IT1319130B1 (it) * 2000-11-23 2003-09-23 St Microelectronics Srl Circuito di controllo di uno stadio di pilotaggio d'uscita di uncircuito integrato
US6515501B2 (en) * 2001-06-01 2003-02-04 Sun Microsystems, Inc. Signal buffers for printed circuit boards
JP4030291B2 (ja) * 2001-10-22 2008-01-09 日本テキサス・インスツルメンツ株式会社 電圧供給回路
JP2003338710A (ja) * 2001-11-02 2003-11-28 Seiko Epson Corp 発振器およびこれを用いた電子機器
JP4686487B2 (ja) * 2002-05-31 2011-05-25 株式会社東芝 可変インダクタを含む増幅器及びこの増幅器を備えた無線端末
US7295077B2 (en) * 2003-05-02 2007-11-13 Silicon Laboratories Inc. Multi-frequency clock synthesizer
US20050151576A1 (en) 2003-09-23 2005-07-14 Chao-Cheng Lee Adjustable impedance circuit
US7343138B2 (en) 2003-12-08 2008-03-11 M/A-Com, Inc. Compensating for load pull in electromagentic signal propagation using adaptive impedance matching
JP2006200918A (ja) * 2005-01-18 2006-08-03 Denso Corp 電子回路の起動方法及びその方法を採用した電子回路
US7376407B2 (en) 2005-04-28 2008-05-20 Microtune (Texas), L.P. System and method for dynamic impedance tuning to minimize return loss
JP2007043339A (ja) * 2005-08-01 2007-02-15 Epson Toyocom Corp 水晶発振器
US8271028B2 (en) 2008-06-26 2012-09-18 Sige Semiconductor Inc. Dual band amplifier
US7688105B2 (en) * 2008-07-09 2010-03-30 Integrated Device Technology, Inc. Impedance matching logic
US8432237B2 (en) 2009-05-21 2013-04-30 Qualcomm, Incorporated Output circuit with integrated impedance matching, power combining and filtering for power amplifiers and other circuits
US7978009B2 (en) 2009-08-03 2011-07-12 Telefonaktiebolaget Lm Ericsson (Publ) Digital modulated RF power amplifier with impedance compensation circuit
DE102010011757B4 (de) * 2010-03-17 2017-08-17 Texas Instruments Deutschland Gmbh Elektronische Vorrichtung zum Zwischenspeichern von Signalen eines temperaturkompensierten Quarzoszillators
JP2011244064A (ja) * 2010-05-14 2011-12-01 Panasonic Corp 水晶発振器

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