JP6358081B2 - 圧力センサ - Google Patents

Description

本発明は、基材上に形成された複数のトランジスタ回路を含む圧力センサに関する。

ディスプレイ装置やセンサ装置などの様々な分野において、半導体層を含むトランジスタを有するトランジスタ回路が広く利用されている。例えばトランジスタ回路は、有機ＥＬディスプレイ装置の複数の発光素子を個々に駆動するための駆動回路としてや、圧力センサ装置の複数の位置におけるセンサ信号を各々検出するためのセンサ回路として利用されている。トランジスタ回路は一般に、基材と、基材上に形成された複数のトランジスタ回路と、を備えるトランジスタ基板の形態で提供される。

従来、トランジスタに用いられる半導体材料としては、シリコン、ガリウム砒素やインジウムガリウム砒素などの無機半導体材料が用いられてきた。一方、近年は、有機半導体材料を用いたトランジスタに関する研究も盛んにおこなわれている。有機半導体材料は一般に、無機半導体材料に比べて低い温度で基板上に形成され得る。このため、基板として、フレキシブルなプラスチック基板などを利用することができる。このことにより、機械的衝撃に対する安定性を有し、かつ軽量な半導体素子を提供することが可能となる。また、印刷法等の塗布プロセスを用いて有機半導体材料を基板上に形成することができるので、無機半導体材料が用いられる場合に比べて、多数の有機トランジスタを基板上に効率的に形成することが可能となる。このため、半導体素子の製造コストを低くすることができる可能性がある。これらのことから、有機半導体材料は、有機ＥＬや電子ペーパーなどの駆動回路や、圧力、磁場、温度、光などを検出するセンサ回路などに応用されることが期待されている。

例えば特許文献１，２には、有機半導体材料を用いた有機トランジスタを基板上にマトリクス状に多数配置することにより、圧力センサを構成することが提案されている。この場合、各有機トランジスタのソース電極またはドレイン電極の一方は、加えられる圧力に応じて電気抵抗や容量が変化する感圧体が電気的に接続される。また、各有機トランジスタのソース電極またはドレイン電極の他方は、感圧体の電気抵抗や静電容量に関する情報を含む検出信号を外部へ取り出すためのビットラインに接続される。このように構成された圧力センサによれば、ビットラインを介して取り出される、各有機トランジスタからの検出信号の変化を読み取ることにより、圧力センサに加えられている圧力の分布などを算出することができる。

特開２０１３−６８５６２号公報 特開２０１２−５３０５０号公報

マトリクス状に配置された複数のトランジスタを利用して圧力の分布を算出する場合、単位面積あたりに配置されるトランジスタの数が多いほど、すなわちトランジスタの実装密度が高いほど、圧力を場所に応じて細かく算出することができる。一方、トランジスタの実装密度が高くなるにつれて、各トランジスタにおけるソース電極とドレイン電極との間隙が小さくなる。この結果、ソース電極とドレイン電極とが短絡する不具合などが生じやすくなる。ソース電極とドレイン電極とが短絡してしまう原因としては様々なものが考えられる。例えばフォトリソグラフィー法によってソース電極およびドレイン電極を形成する場合、ソース電極となるべき部分と、ドレイン電極となるべき部分との間に塵などの異物が混入してしまい、この結果、ソース電極とドレイン電極とが適切に分離されない、ということが考えられる。また、印刷法によってソース電極およびドレイン電極を形成する場合、印刷の公差に起因して電極の寸法が設計値からずれてしまい、この結果、ソース電極とドレイン電極とが繋がってしまう、ということが考えられる。ソース電極とドレイン電極とが短絡してしまうと、トランジスタのオン状態およびオフ状態を制御することができなくなる。

また、マトリクス状に配置された複数のトランジスタにおいては一般に、ビットラインの本数を削減するため、１本のビットラインが、２つ以上のトランジスタのソース電極またはドレイン電極に電気的に接続されている。この場合、複数のトランジスタを順次オン状態とすることにより、１本のビットラインに接続されている複数のトランジスタから順次、検出信号を取り出すことができる。一方、このように複数のトランジスタで１本のビットラインを共有する場合、１つのトランジスタに不良が生じると、その他のトランジスタにも影響が及んでしまうことになる。例えば、１つのトランジスタにおいてソース電極とドレイン電極とが短絡してしまうと、その他のトランジスタの状態に依らず、ビットラインの電位が、接地電位などの一定の電位にはりついてしまうことが考えられる。すなわち、１つのトランジスタにおいてソース電極とドレイン電極とが短絡してしまうことにより、短絡が生じたトランジスタだけでなく、その他のトランジスタからも、感圧体の電気抵抗や静電容量に関する情報を得ることができなくなってしまう。

本発明は、このような点を考慮してなされたものであり、ソース電極とドレイン電極との短絡が生じることを抑制するよう構成されたトランジスタ回路を備えた圧力センサを提供することを目的とする。

本発明は、加えられる圧力に応じた検出信号を生成する圧力センサであって、基材と、前記基材上に形成された複数のトランジスタ回路と、を有し、前記トランジスタ回路は、ゲート電極、ソース電極、ドレイン電極、中間電極および半導体層を含むトランジスタと、感圧体と、を備え、前記感圧体は、前記感圧体に加えられる圧力に応じて前記感圧体の電気抵抗または静電容量が変化するよう構成されており、前記ソース電極および前記ドレイン電極の一方は、前記感圧体に電気的に接続されており、若しくは、前記感圧体に圧力が加えられた時に前記感圧体に電気的に接続されるように構成されており、前記ソース電極および前記ドレイン電極の他方は、前記検出信号を伝達するビットラインに電気的に接続されており、前記中間電極は、前記ソース電極および前記ドレイン電極のいずれからも離間するよう配置されており、前記中間電極と前記ソース電極との間、および前記中間電極と前記ドレイン電極との間には、前記半導体層が設けられている、圧力センサである。

本発明による圧力センサにおいて、前記ソース電極、前記ドレイン電極および前記中間電極は、一直線上に並ばないように配置されていてもよい。

本発明による圧力センサにおいて、前記ソース電極および前記ドレイン電極はそれぞれ、前記中間電極に対して異なる側に配置されていてもよい。

本発明による圧力センサにおいて、前記ビットラインは、少なくとも２つの前記トランジスタ回路において、前記ソース電極または前記ドレイン電極に電気的に接続されていてもよい。

本発明による圧力センサにおいて、前記ソース電極および前記ドレイン電極の一方は、前記ソース電極および前記ドレイン電極の一方が、または前記前記ソース電極および前記ドレイン電極の一方に接続された電極が、開口部を間に挟んで前記感圧体と対向するよう構成されていてもよい。この場合、前記感圧体に圧力が加えられた時に、前記ソース電極および前記ドレイン電極の一方が、前記感圧体に電気的に接続される。

本発明によれば、圧力センサを構成するトランジスタ回路のソース電極とドレイン電極とが短絡してしまうことを抑制することができる。

図１は、本発明の実施の形態における圧力センサを構成するトランジスタ基板を示す平面図。 図２は、従来のトランジスタ回路の層構成の一例を示す縦断面図。 図３は、本発明の実施の形態における圧力センサのトランジスタ回路の層構成の一例を示す縦断面図。 図４は、本発明の実施の形態における圧力センサのトランジスタ回路の一例を示す回路図。 図５は、本発明の実施の形態における圧力センサのトランジスタ回路のレイアウトの一例を示す図。 図６は、トランジスタ回路の一応用例を説明するための縦断面図。 図７（ａ）〜（ｅ）は、本発明の実施の形態における圧力センサのトランジスタの製造方法の一例を示す図。 図８は、本発明の実施の形態における圧力センサのトランジスタ回路の層構成の一変形例を示す縦断面図。 図９は、本発明の実施の形態における圧力センサのトランジスタ回路のレイアウトの一変形例を示す図。 図１０は、本発明の実施の形態における圧力センサのトランジスタ回路の層構成の一変形例を示す縦断面図。 図１１は、本発明の実施の形態における圧力センサのトランジスタ回路の層構成の一変形例を示す縦断面図。 図１２は、本発明の実施の形態における圧力センサのトランジスタ回路の層構成の一変形例を示す縦断面図。 図１３は、本発明の実施の形態における圧力センサのトランジスタ回路の層構成の一変形例を示す縦断面図。

以下、図１乃至図７（ａ）〜（ｅ）を参照して、本発明の実施の形態について説明する。なお、本明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物のそれらから変更し誇張してある。また本明細書において、「基板」や「フィルム」の用語は、呼称の違いのみに基づいて、互いから区別されるものではない。例えば、「基板」はシートやフィルムと呼ばれ得るような部材も含む概念である。さらに、本明細書において用いる、形状や幾何学的条件並びにそれらの程度を特定する、例えば、「直交」等の用語や長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈することとする

（トランジスタ基板２０）
まず図１により、本実施の形態による圧力センサ１０を構成するためのトランジスタ基板２０について説明する。図１に示すように、トランジスタ基板２０は、基材２１と、基材２１上に形成された複数のトランジスタ回路３０と、基材２１の外縁２２に沿って並べられ、トランジスタ回路３０に電気的に接続された複数の端子部２４と、を有している。図１に示すように、基材２１は、第１方向Ｄ１に沿って延びる一対の第１辺２２ａと、第１方向Ｄ１に直交する第２方向Ｄ２に沿って延びる一対の第２辺２２ｂと、を含む矩形状の外形を有している。また複数のトランジスタ回路３０は、第１方向Ｄ１および第２方向Ｄ２に沿ってマトリクス状に配置されている。

図１において、符号Ｗ１〜Ｗｍが付された点線は、各トランジスタ回路３０を順にオン状態にするための制御信号を伝達するために設けられたワードラインを表している。ワードラインＷ１〜Ｗｍはそれぞれ、第１方向Ｄ１に沿って並ぶ複数のトランジスタ回路３０の後述するゲート電極３１に電気的に接続されている。例えばワードラインＷ１は、図１の紙面において最も下側に位置付けられ、第１方向Ｄ１に沿って並ぶ複数のトランジスタ回路３０のゲート電極３１に電気的に接続されている。このため、トランジスタ回路３０に含まれる後述するトランジスタ４５がＰ型である場合、トランジスタ４５のソース電極３３に対するゲート電極３１の電圧が負になるようにワードラインＷ１に電圧を印加することにより、ワードラインＷ１に接続された複数のトランジスタ４５を同時にオン状態にすることができる。

図１において、符号Ｂ１〜Ｂｎが付された点線は、各トランジスタ回路３０に含まれる後述する感圧体３８の電気抵抗や静電容量に関する情報を含む検出信号を伝達するために設けられたビットラインを表している。ビットラインＢ１〜Ｂｎはそれぞれ、第２方向Ｄ２に沿って並ぶ複数のトランジスタ回路３０の後述するソース電極３３に電気的に接続されている。例えばビットラインＢ１は、図１の紙面において最も左側に位置付けられ、第２方向Ｄ２に沿って並ぶ複数のトランジスタ回路３０のソース電極３３に電気的に接続されている。この場合、ビットラインＢ１には、ビットラインＢ１に接続された複数のトランジスタ回路３０のトランジスタ４５のうち、ワードラインＷ１〜Ｗｍからの制御信号によってオン状態になっている１つのトランジスタ４５から取り出された検出信号が伝達される。

図１に示すトランジスタ基板２０によれば、ワードラインＷ１〜ＷｍやビットラインＢ１〜Ｂｎの本数がトランジスタ回路３０の数よりも少ない場合であっても、ビットラインＢ１〜ＢｎとワードラインＷ１〜Ｗｍとをマトリクス状に配置することにより、任意のトランジスタ回路３０からの検出信号を取り出すことができる。このため、基材２１に設けられるラインの本数を削減することができる。

図１に示すように、ビットラインＢ１〜ＢｎおよびワードラインＷ１〜Ｗｍはそれぞれ、対応する端子部２４に接続されている。なお図示はしないが、圧力センサ１０は、複数のトランジスタ基板２０を組み合わせることによって構成されていてもよい。この場合、端子部２４は、隣接する１つのトランジスタ基板２０の間で、対応するビットラインＢ１〜Ｂｎや対応するワードラインＷ１〜Ｗｍを互いに電気的に接続させるために用いられてもよい。この場合、図１に示すように、一対の第１辺２２ａに設けられた端子部２４の両方に、対応するビットラインＢ１〜Ｂｎが接続されていてもよい。同様に、一対の第２辺２２ｂに設けられた端子部２４の両方に、対応するワードラインＷ１〜Ｗｍが接続されていてもよい。

トランジスタ回路３０や端子部２４を適切に支持することができる限りにおいて、基材２１を構成する材料が特に限られることはない。例えば基材２１は、可撓性を有するフレキシブル基板であってもよく、可撓性を有しないリジット基板であってもよい。

次に、本実施の形態による圧力センサ１０において解決されるべき課題について説明するため、まずは従来の一般的なトランジスタ回路１００について説明する。図２は、従来のトランジスタ回路１００の層構成の一例を示す縦断面図である。

図２に示すように、トランジスタ回路１００は、基材２１の第１面２１ａ上に設けられたゲート電極３１と、ゲート電極３１を覆うよう基材２１の第１面２１ａ上に設けられたゲート絶縁膜３２と、一定の間隔を空けて対向するようゲート絶縁膜３２上に設けられたソース電極３３およびドレイン電極３４と、ソース電極３３およびドレイン電極３４に接するようにソース電極３３とドレイン電極３４との間に設けられた半導体層３５と、ソース電極３３、ドレイン電極３４および半導体層３５を覆うように設けられた絶縁層３６と、を含むトランジスタ１４５を有している。また絶縁層３６上には第１電極３７が設けられており、この第１電極３７は、絶縁層３６の一部に形成された貫通孔３６ａを介してソース電極３３またはドレイン電極３４に電気的に接続されている。図２に示す例においては、貫通孔３６ａがドレイン電極３４上に形成されており、この貫通孔３６ａを介してドレイン電極３４と第１電極３７とが電気的に接続されている。なお第１電極３７は、貫通孔３６ａ内の全域に充填されていてもよく、若しくは貫通孔３６ａの壁面上にのみ設けられていてもよい。

ゲート電極３１、ゲート絶縁膜３２、ソース電極３３、ドレイン電極３４、絶縁層３６や第１電極３７を構成する材料としては、トランジスタにおいて用いられる公知の材料が用いられる。例えば、上述の特許文献１において開示されている材料を用いることができる。

半導体層３５を構成する材料としては、無機半導体材料または有機半導体材料のいずれが用いられてもよいが、好ましくは有機半導体材料が用いられる。有機半導体材料としては、ペンタセン等の低分子系有機半導体材料や、ポリピロール類等の高分子有機半導体材料が用いられ得る。より具体的には、特開２０１３−２１１９０号公報において開示されている低分子系有機半導体材料や高分子有機半導体材料を用いることができる。ここで「低分子有機半導体材料」とは、例えば、分子量が１００００未満の有機半導体材料を意味している。また「高分子有機半導体材料」とは、例えば、分子量が１００００以上の有機半導体材料を意味している。

また図２に示すように、第１電極３７上には感圧体３８が設けられており、感圧体３８上には第２電極３９が設けられている。感圧体３８は、感圧体３８に加えられる圧力に応じて、圧力が加えられた方向ここでは厚み方向における感圧体３８の電気抵抗が変化するよう構成されている。すなわち本実施の形態において、感圧体３８は、いわゆる感圧導電体として構成されている。感圧導電体は例えば、シリコーンゴムなどのゴムと、ゴムに添加されたカーボンなどの複数の導電性を有する粒子と、を含んでいる。

ところで上述のように、トランジスタ基板２０の製造工程においては、ソース電極３３とドレイン電極３４とが短絡する不具合が生じることがある。例えばフォトリソグラフィー法によってソース電極３３およびドレイン電極３４を形成する場合、ソース電極３３とドレイン電極３４との間の間隙の寸法Ｓ１の設計値よりも大きい寸法を有する塵などの異物が混入すると、ソース電極３３とドレイン電極３４とが適切に分離されないことがある。この場合、ドレイン電極３４に短絡しているソース電極３３に接続されているビットラインに流れる電流の値が、ドレイン電極３４とソース電極３３との短絡が生じているトランジスタ回路１３０の感圧体３８の影響を常に受けることになる。従って、短絡が生じたトランジスタ回路１３０と同一のビットラインに接続されているその他の複数のトランジスタ回路１３０について、感圧体３８に関する情報を適切に得ることができなくなる。

このような不具合が生じることを防ぐため、本実施の形態においては、トランジスタ回路３０のトランジスタ４５にさらに中間電極４０を設けることを提案する。以下、図３〜図６を参照して、本実施の形態による圧力センサ１０のトランジスタ基板２０に含まれるトランジスタ回路３０について詳細に説明する。なお以下の説明および以下の説明で用いる図面では、図２に示す従来のトランジスタ回路１３０と同様に構成され得る部分については同一の符号を用いることとし、重複する説明を省略する。

図３は、本発明の実施の形態におけるトランジスタ回路３０の層構成の一例を示す縦断面図である。図３に示すように、トランジスタ回路３０は、ゲート電極３１、ソース電極３３、ドレイン電極３４、中間電極４０および半導体層３５を含むトランジスタ４５と、感圧体３８と、を備えている。図３に示すトランジスタ回路３０は、トランジスタ４５が中間電極４０をさらに備える点で、図２に示すトランジスタ回路１３０とは異なっている。

図４は、トランジスタ回路３０の一例を示す回路図である。ここでは、図４に示すトランジスタ回路３０が、ビットラインＢ１およびワードラインＷ１に接続されたものである場合について説明する。

図３および図４に示すように、ドレイン電極３４は、第１電極３７を介して感圧体３８の一端に電気的に接続されている。感圧体３８の他端は、第２電極３９に接続されている。図４においては、第２電極３９が接地電位である例が示されているが、第２電極３９の電位が安定なものである限り、第２電極３９の電位の具体的な値が特に限られることはない。例えば第２電極３９は電源電位に接続されていてもよい。

図３および図４に示すように、中間電極４０は、ソース電極３３およびドレイン電極３４のいずれからも離間するよう配置されている。すなわち中間電極４０は、ソース電極３３およびドレイン電極３４のいずれからも、電気的にも物理的にも分離されている。また図３に示すように、中間電極４０とソース電極３３との間、および中間電極４０とドレイン電極３４との間にはいずれも、半導体層３５が設けられている。またゲート電極３１は、中間電極４０とソース電極３３との間の半導体層３５、および中間電極４０とドレイン電極３４との間の半導体層３５のいずれにも近接するよう配置されている。すなわちゲート電極３１は、ソース電極３３、中間電極４０およびソース電極３３と中間電極４０との間の半導体層３５、並びに、ドレイン電極３４、中間電極４０およびドレイン電極３４と中間電極４０との間の半導体層３５のいずれにも電気的な影響を及ぼすことができるよう、構成されている。この場合、回路図として考えると、図４に示すように、トランジスタ４５は、第１トランジスタ４６および第２トランジスタ４７という２つのトランジスタを含んでいると言える。ここで中間電極４０は、第１トランジスタ４６のドレイン電極として機能し、かつ、第２トランジスタ４７のソース電極として機能する。

図４に示すように、ソース電極３３はビットラインＢ１に電気的に接続されており、ゲート電極３１はワードラインＷ１に電気的に接続されている。この場合、第１トランジスタ４６のソース電極３３とゲート電極３１との間に適切な電圧が印加され、これによって第１トランジスタ４６がオン状態になると、同様に第２トランジスタ４７もオン状態になる。すなわちトランジスタ４５全体がオン状態になる。この場合、ビットラインＢ１を適切な電圧で吊っておけば、ソース電極３３およびドレイン電極３４には、感圧体３８の電気抵抗に応じた電流が流れるようになる。従って、ビットラインＢ１に流れる電流を測定することにより、感圧体３８の状態を検出することができる。すなわち、感圧体３８に関する情報を含む検出信号を、ビットラインＢ１を用いて外部へ伝達することができる。

以下、上述の中間電極４０を設けることの利点について説明する。

図３において、符号Ｓ１１は、ソース電極３３と中間電極４０との間の間隙の寸法を表しており、符号Ｓ１２は、中間電極４０とドレイン電極３４との間の間隙の寸法を表している。

図２に示す従来のトランジスタ回路１３０においては、上述のように、ソース電極３３とドレイン電極３４との間の間隙の寸法Ｓ１の設計値よりも大きい寸法を有する塵などの異物が混入すると、ソース電極３３とドレイン電極３４とが短絡してしまうことがある。この場合、ワードラインＷ１を介してトランジスタ１４５のゲート電極３１に伝達される制御信号の状態に依らず、常に感圧体３８に電流が流れ、この電流がさらにビットラインＢ１にも常に流れるようになる。従って、ビットラインＢ１に接続されている他の複数のトランジスタ１４５に接続された感圧体３８の電気抵抗に関する情報を個別に適切に得ることができない。

これに対して本実施の形態によれば、仮にソース電極３３と中間電極４０とが短絡したとしても、中間電極４０とドレイン電極３４とが短絡していなければ、感圧体３８に常に電流が流れることはない。このため、ビットラインＢ１に接続されている他の複数のトランジスタ１４５に接続された感圧体３８の電気抵抗に関する情報が得られなくなってしまうことを抑制することができる。

ところで、塵などの異物によってソース電極３３とドレイン電極３４とが短絡してしまうことを抑制するための形態としては、図３に示す本実施の形態以外にも、図２に示す従来の形態において、ソース電極３３とドレイン電極３４との間の間隙の寸法Ｓ１を単に増大させる、というものも考えられ得る。しかしながら、この場合、寸法Ｓ１を増大させた分だけ、トランジスタ１４５のチャネル長が増大してしまう。チャネル長の増大は、チャネル抵抗の増加を招き、ひいては、検出信号に含まれるノイズの増大や、感圧体３８の電気抵抗の測定範囲の減少を導き得る。

これに対して本実施の形態によれば、仮に第１トランジスタ４６の上述の寸法Ｓ１１と第２トランジスタ４７の上述の寸法Ｓ１２とを足した値が、図２に示すトランジスタ１４５の寸法Ｓ１の値に等しい場合であっても、中間電極４０の寸法Ｓ２の分だけ、ソース電極３３とドレイン電極３４とが短絡してしまうことを抑制することができる。すなわち本実施の形態によれば、トランジスタ４５のチャネル抵抗を増加させることなく、またはわずかな増加のみで、ソース電極３３とドレイン電極３４との短絡を効果的に抑制することができる。

フォトリソグラフィー法を用いたトランジスタ４５の製造工程において混入し得る塵などの異物の寸法は通常は、１０μｍ〜５０μｍの範囲内であり、最大でも１００μｍ程度であると考えられる。また、複数の異物が１つのトランジスタ４５内に混入する確率は極めて低いと考えられる。従って、ソース電極３３と中間電極４０との間、および中間電極４０とドレイン電極３４との間が１つの異物によって同時に短絡されることは無いように、ソース電極３３、ドレイン電極３４および中間電極４０の配置や寸法を構成することにより、ソース電極３３とドレイン電極３４とが短絡してしまうリスクを十分に低減することができる。

以下、図５を参照して、トランジスタ回路３０のレイアウトの一例について説明する。図５は、図３に示すトランジスタ回路３０の平面的なレイアウトのうち、特にソース電極３３、ドレイン電極３４および中間電極４０のレイアウトを示している。また図５において、ドレイン電極３４に第１電極３７を接続するために絶縁層３６に設けられた貫通孔３６ａが点線で示されている。

図５に示す例において、ソース電極３３およびドレイン電極３４はそれぞれ、中間電極４０に対して異なる側に配置されている。具体的には、基材２１の法線方向に沿って見た場合に中間電極４０の外縁が対向する一対の辺を含む場合、中間電極４０の一対の辺の一方の側にソース電極３３が配置され、一対の辺の他方の側にドレイン電極３４が配置される。この場合、一対の辺の間における中間電極４０の寸法Ｓ２の分だけ、ソース電極３３とドレイン電極３４との間の間隙の寸法を拡大することができる。寸法Ｓ２は、例えば１０μｍ〜５００μｍの範囲内に設定される。なお「異なる側に配置されている」とは、ソース電極３３とドレイン電極３４との間を最短距離で結ぶ線分に中間電極４０が交わることを意味している。

次に、上述のトランジスタ回路３０を用いて構成した圧力センサ１０について説明する。図６は、複数のトランジスタ回路３０を含む圧力センサ１０の一部分を示す縦断面図である。図６に示すように、上述の感圧体３８および第２電極３９は、複数のトランジスタ回路３０に跨って連続的に設けられていてもよい。すなわち感圧体３８および第２電極３９は、各トランジスタ回路３０において共通に使用されるものであってもよい。また第２電極３９上には、絶縁性を有するオーバーコート層２６が設けられていてもよい。

図６に示す例において、圧力センサ１０のトランジスタ基板２０の一部分においてペン６０などを介してトランジスタ基板２０に圧力が加えられると、圧力を加えられた部分において、感圧体３８が厚み方向において圧縮される。この結果、厚み方向において感圧体３８内の粒子が互いに接触し、厚み方向における感圧体３８の電気抵抗値が低くなる。このため、圧力が加えられた感圧体３８を含むトランジスタ回路３０においては、ソース電極３３およびドレイン電極３４に流れる電流が増加する。従って、各トランジスタ回路３０に流れる電流値を検出することにより、トランジスタ基板２０に加えられている圧力の分布を算出することができる。

（接続部の製造方法）
次に、上述の 圧力センサ１０の製造方法について、特にトランジスタ回路３０のトランジスタ４５の製造方法について、図７（ａ）〜（ｅ）を参照して説明する。

はじめに基材２１を準備し、次に基材２１上にゲート電極３１およびゲート絶縁膜３２を形成する。その後、図７（ａ）に示すように、ゲート絶縁膜３２上に導電層５０を設ける。導電層５０は、後述するように、パターニングされることによってソース電極３３、ドレイン電極３４および中間電極４０を形成するようになる層である。

導電性を有する限りにおいて、導電層５０を構成する材料が特に限られることはない。例えば、銀、銅、アルミニウムやそれらの合金などの金属材料を用いて、導電層５０を構成することができる。導電層５０の厚みは、例えば０．０２μｍ〜２μｍの範囲内になっている。

その後、図７（ｂ）に示すように、導電層５０のうちソース電極３３、ドレイン電極３４および中間電極４０となるべき部分の上に、レジスト５５を設ける。例えば、ゲート絶縁膜３２上に光硬化型の感光層を設け、次に感光層のうちソース電極３３、ドレイン電極３４および中間電極４０が形成されるべき位置に設けられた部分に紫外線などの光を照射する。その後、感光層を現像処理することにより、ソース電極３３、ドレイン電極３４および中間電極４０に対応するパターンを有するレジスト５５を得ることができる。

次に図７（ｃ）に示すように、レジスト５５を利用して導電層５０をエッチングする。その後、レジスト５５を除去することにより、図７（ｄ）に示すように、導電層５０からなるソース電極３３、ドレイン電極３４および中間電極４０を得ることができる。この際、ソース電極３３に接続される上述のビットラインＢ１〜Ｂｎが同時に形成されてもよい。

次に図７（ｅ）に示すように、ソース電極３３と中間電極４０との間、および中間電極４０とドレイン電極３４との間に半導体層３５を設ける。これによって、ソース電極３３および中間電極４０を含む第１トランジスタ４６と、中間電極４０およびドレイン電極３４を含む第２トランジスタ４７と、を有するトランジスタ４５を得ることができる。その後、上述の絶縁層３６、第１電極３７、感圧体３８および第２電極３９をさらに形成することにより、トランジスタ４５を含むトランジスタ回路３０を得ることができる。

ところで、感光層を露光および現像してレジスト５５を得る上述のレジスト形成工程において、露光処理の際に感光層上に塵などの異物が混入していると、感光層のうち除去されるべき部分が残ってしまうことがある。例えば、ソース電極３３と中間電極４０との間の間隙となるべき位置の感光層が残ってしまうことがある。この場合であっても、適切な寸法や配置で中間電極４０を設けることにより、ソース電極３３と中間電極４０との間の間隙となるべき位置に混入した異物が、中間電極４０とドレイン電極３４との間の間隙となるべき位置にまで延在することを抑制することができる。これによって、ソース電極３３と中間電極４０との間の短絡と、中間電極４０とドレイン電極３４との間の短絡とが同時に生じてしまうことを抑制することができる。このことにより、製造されるトランジスタ４５およびトランジスタ４５を含む圧力センサ１０の信頼性を向上させることができる。

なお、上述した各実施の形態に対して様々な変更を加えることが可能である。以下、必要に応じて図面を参照しながら、変形例について説明する。以下の説明および以下の説明で用いる図面では、上述した各実施の形態と同様に構成され得る部分について、上述の各実施の形態における対応する部分に対して用いた符号と同一の符号を用いることとし、重複する説明を省略する。また、上述した各実施の形態において得られる作用効果が変形例においても得られることが明らかである場合、その説明を省略することもある。

上述の本実施の形態においては、トランジスタ４５がいわゆるボトムゲート型となっている例を示した。しかしながら、トランジスタ４０のタイプがボトムゲート型に限られることはない。例えば図８に示すように、トランジスタ４５は、ゲート電極３１がソース電極３３、ドレイン電極３４および半導体層３５よりも基材２１から遠い位置に配置される、いわゆるトップゲート型となっていてもよい。この場合も、ゲート絶縁膜３２は、図３に示す例の場合と同様に、ソース電極３３、ドレイン電極３４および半導体層３５とゲート電極３１との間に設けられる。

上述の図５においては、トランジスタ４５において、ソース電極３３、ドレイン電極３４および中間電極４０が一直線上に並ぶように配置される例を示した。しかしながら、これに限られることはなく、図９に示すように、ソース電極３３、ドレイン電極３４および中間電極４０が一直線上に並ばないように配置されていてもよい。これによって、第１トランジスタ４６のソース電極３３と第２トランジスタ４７の中間電極４０との間の距離をより大きく確保し、かつ、第１トランジスタ４６の中間電極４０と第２トランジスタ４７のドレイン電極３４との間の距離をより大きく確保することができる。なお「一直線上に並ぶ」とは、ソース電極３３と中間電極４０との間を最短距離で結ぶ線分の延長線上にドレイン電極３４が位置することを意味している。

なお図９に示す例においては、ソース電極３３およびドレイン電極３４がそれぞれ、中間電極４０に対して同一の側に配置されている。この場合、ソース電極３３とドレイン電極３４との間の間隙となるべき位置に混入した異物に起因して、ソース電極３３とドレイン電極３４とが直接的に短絡してしまうことが考えられる。この点を考慮し、図示はしないが、ソース電極３３、ドレイン電極３４および中間電極４０が一直線上に並ばないように配置され、かつ、図５に示すようにソース電極３３およびドレイン電極３４がそれぞれ中間電極４０に対して異なる側に配置されていてもよい。なお「同一の側に配置されている」とは、ソース電極３３とドレイン電極３４との間を最短距離で結ぶ線分に中間電極４０が交わらないことを意味している。

また上述の本実施の形態においては、ソース電極３３と中間電極４０との間に設けられる半導体層３５と、中間電極４０とドレイン電極３４との間に設けられる半導体層３５とが互いに離間している例を示した。しかしながら、これに限られることはなく、図１０に示すように、ソース電極３３と中間電極４０との間に設けられる半導体層３５と、中間電極４０とドレイン電極３４との間に設けられる半導体層３５とが互いに一体的に構成されていてもよい。

また上述の本実施の形態においては、第１トランジスタ４６のゲート電極３１と、第２トランジスタ４７のゲート電極３１とが、いずれも同一のワードラインに電気的に接続されてはいるが、断面図において互いに離間している例を示した。しかしながら、これに限られることはなく、図１１に示すように、第１トランジスタ４６のゲート電極３１と、第２トランジスタ４７のゲート電極３１とが、断面図において一体的なものとして構成されていてもよい。

また上述の本実施の形態においては、ソース電極３３が、検出信号を伝達するビットラインＢ１〜Ｂｎのいずれかに電気的に接続され、ドレイン電極３４が、第１電極３７を介して感圧体３８に電気的に接続される例を示した。しかしながら、これに限られることはなく、ドレイン電極３４が、検出信号を伝達するビットラインＢ１〜Ｂｎのいずれかに電気的に接続され、ソース電極３３が、第１電極３７を介して感圧体３８に電気的に接続されていてもよい。

また上述の本実施の形態においては、上述のトランジスタ４５を含む複数のトランジスタ回路３０を有するトランジスタ基板２０を利用して、加えられる圧力に応じた検出信号を生成する圧力センサ１０を構成する例を示した。しかしながら、トランジスタ基板２０は、圧力以外の物理量、例えば光の強度、電磁場の強度、温度などの分布を、マトリクス状に配置された複数のトランジスタ４５を利用することによって算出するよう構成されていてもよい。

また上述の本実施の形態においては、感圧体３８が、感圧体３８に加えられる圧力に応じて感圧体３８の電気抵抗が変化するよう構成されたもの、いわゆる感圧導電体である例を示した。しかしながら、感圧体に加えられる圧力に応じた情報を取り出すことができる限りにおいて、感圧体３８の具体的な構成が特に限られることはない。例えば感圧体３８は、感圧体３８に加えられる圧力に応じて感圧体３８の静電容量が変化するよう構成されたものであってもよい。

また上述の本実施の形態においては、感圧体３８に導電体が接触している例を示した。具体的には、ドレイン電極３４に物理的に接続された第１電極３７が、感圧体３８にも接触している例を示した。しかしながら、これに限られることはなく、図１２に示すように、絶縁層３６の一部に形成された貫通孔３６ａなどの開口部を間に挟んで第１電極３７と感圧体３８とが対向していてもよい。この場合、トランジスタ回路３０に圧力が加えられていない状態においては、第１電極３７と感圧体３８とは非接触であることが保証される。このため、トランジスタ回路３０に圧力が加えられていない状態において、ノイズの発生を抑制することができる。そして、一定値以上の圧力が感圧体３８の厚み方向において感圧体３８に加えられてはじめて、貫通孔３６ａに押し入れられた感圧体３８の一部が第１電極３７と接触するようになる。すなわち、感圧体３８に圧力が加えられた時に前記ドレイン電極３４が感圧体３８に電気的に接続されるようになっている。このため、第１電極３７に対して押し付けられる感圧体３８の圧力を、従来に比べて低減することができる。これによって、大きな圧力が感圧体３８に加えられる場合であっても、過剰な電流が第１電極３７および感圧体３８に流れてしまうことを抑制することができる。このことにより、トランジスタ回路３０の消費電力や、トランジスタ回路３０を駆動するための外部の駆動回路の消費電力が増大してしまうことを抑制することができる。また、トランジスタ回路３０を駆動するための外部の駆動回路に過剰な負荷がかかってしまうことを抑制することができる。

なお図１２においては、ドレイン電極３４に接続された第１電極３７が、開口部を間に挟んで感圧体３８と対向する例を示した。しかしながら、図示はしないが、ドレイン電極３４が開口部を間に挟んで感圧体３８と対向していてもよい。

また図１２においては、ボトムゲート型のトランジスタ４５を含むトランジスタ回路３０が、絶縁層３６の一部に形成された貫通孔３６ａなどの開口部を間に挟んで第１電極３７と感圧体３８とが対向するように構成される例を示した。しかしながら、これに限られることはなく、図１３に示すように、絶縁層３６の一部に形成された貫通孔３６ａなどの開口部を間に挟んで第１電極３７と感圧体３８とが対向し、かつ、ゲート電極３１がソース電極３３、ドレイン電極３４および半導体層３５よりも基材２１から遠い位置に配置されていてもよい。すなわち、図１２に示す、第１電極３７と感圧体３８との対向構造が、トップゲート型のトランジスタ４５を含むトランジスタ回路３０に適用されてもよい。

なお、上述した実施の形態に対するいくつかの変形例を説明してきたが、当然に、複数の変形例を適宜組み合わせて適用することも可能である。

１０ 圧力センサ
２０ トランジスタ基板
２１ 基材
２４ 端子部
３０ トランジスタ回路
３１ ゲート電極
３２ ゲート絶縁膜
３３ ソース電極
３４ ドレイン電極
３５ 半導体層
３６ 絶縁層
３７ 第１電極
３８ 感圧体
３９ 第２電極
４０ 中間電極
４５ トランジスタ
４６ 第１トランジスタ
４７ 第２トランジスタ
Ｂ１〜Ｂｎ ビットライン
Ｗ１〜Ｗｍ ワードライン

Claims (5)

1. 加えられる圧力に応じた検出信号を生成する圧力センサであって、
   基材と、
   前記基材上に形成された複数のトランジスタ回路と、を有し、
   前記トランジスタ回路は、ゲート電極、ソース電極、ドレイン電極、中間電極および半導体層を含むトランジスタと、感圧体と、を備え、
   前記感圧体は、前記感圧体に加えられる圧力に応じて前記感圧体の電気抵抗または静電容量が変化するよう構成されており、
   前記ソース電極および前記ドレイン電極の一方は、前記感圧体に電気的に接続されており、若しくは、前記感圧体に圧力が加えられた時に前記感圧体に電気的に接続されるように構成されており、前記ソース電極および前記ドレイン電極の他方は、前記感圧体の電気抵抗または静電容量に関する情報を含む前記検出信号を伝達するビットラインに電気的に接続されており、
   前記中間電極は、前記ソース電極および前記ドレイン電極のいずれからも離間するよう配置されており、
   前記中間電極と前記ソース電極との間、および前記中間電極と前記ドレイン電極との間には、前記半導体層が設けられている、圧力センサ。
2. 前記ソース電極、前記ドレイン電極および前記中間電極は、一直線上に並ばないように配置されている、請求項１に記載の圧力センサ。
3. 前記ソース電極および前記ドレイン電極はそれぞれ、前記中間電極に対して異なる側に配置されている、請求項１または２に記載の圧力センサ。
4. 前記ビットラインは、少なくとも２つの前記トランジスタ回路において、前記ソース電極または前記ドレイン電極に電気的に接続されている、請求項１乃至３のいずれか一項に記載の圧力センサ。
5. 前記ソース電極および前記ドレイン電極の一方は、前記ソース電極および前記ドレイン電極の一方が、または前記前記ソース電極および前記ドレイン電極の一方に接続された電極が、開口部を間に挟んで前記感圧体と対向するよう構成されており、
   前記感圧体に圧力が加えられた時に、前記ソース電極および前記ドレイン電極の一方が、前記感圧体に電気的に接続される、請求項１乃至４のいずれか一項に記載の圧力センサ。

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