JP2016118413A - トランジスタ基板 - Google Patents

Abstract

【課題】検査工程を適切に実施することができるように構成されたトランジスタ基板を提供する。【解決手段】トランジスタ基板２０は、複数のトランジスタと、対応するトランジスタにそれぞれ接続された複数の信号ラインと、を有するメイン回路と、対応する信号ラインに接続された複数の信号端子部を有するインタフェース回路と、メイン回路とインタフェース回路との間に配置され、対応する信号ラインに挿入された複数のセレクタを有するセレクタ回路と、を備えている。セレクタ回路は、インタフェース回路側で信号ラインに接続された第１検査端子部を有している。第１検査端子部は、第１検査端子部と信号端子部との間にセレクタが位置するように配置されている。【選択図】図５

Description

本発明は、基材上に形成された複数のトランジスタを含むトランジスタ基板に関する。

ディスプレイ装置やセンサ装置などの様々な分野において、半導体層を含む複数のトランジスタを有する回路が広く利用されている。複数のトランジスタを有する回路は、例えば、有機ＥＬディスプレイ装置の複数の発光素子を個々に駆動するための駆動回路としてや、圧力センサ装置の複数の位置におけるセンサ信号を各々検出するためのセンサ回路として利用されている。複数のトランジスタを有する回路は一般に、基材と、基材上に形成された複数のトランジスタと、を備えるトランジスタ基板の形態で提供される。

例えば特許文献１には、トランジスタを基板上にマトリクス状に多数配置することにより、圧力センサを構成することが提案されている。この場合、各トランジスタのソース電極またはドレイン電極の一方は、加えられる圧力に応じて電気抵抗や容量が変化する感圧体が電気的に接続される。また、各トランジスタのソース電極またはドレイン電極の他方は、感圧体の電気抵抗や静電容量に関する情報を含む検出信号を取り出すための信号ラインに接続される。信号ラインには、トランジスタ基板と外部回路とを電気的に接続するためにトランジスタ基板に連結されるコネクタに接触する信号端子部が接続されている。このように構成された圧力センサによれば、信号ラインおよび信号端子部を介して外部に取り出される、各トランジスタからの検出信号の変化を読み取ることにより、圧力センサに加えられている圧力の分布などを算出することができる。

ところで、マトリクス状に配置された複数のトランジスタを利用して圧力の分布を算出する場合、単位面積あたりに配置されるトランジスタの数が多いほど、すなわちトランジスタの実装密度が高いほど、圧力を場所に応じて細かく算出することができる。一方、トランジスタの実装密度が高くなるにつれて、検出信号を取り出すための信号ラインの本数が増加する。この結果、トランジスタ基板と外部回路とを電気的に接続するためにトランジスタ基板に連結されるコネクタやケーブルの端子数や配線数も増加してしまう。また、コネクタやケーブルの端子数や配線数に制約が存在する場合、この制約のために、トランジスタ基板におけるトランジスタの実装密度も制約されてしまうことも考えられる。

このような課題を解決するため、上述の特許文献１においては、トランジスタと信号端子部との間にセレクタ回路を設けることが提案されている。セレクタ回路は、対応する信号ラインに挿入された複数のセレクタを有している。各セレクタは、各セレクタに印加される切替電圧に応じて、導通状態または非導通状態となるよう構成されている。このようなセレクタは、例えば、第１の信号ラインに挿入されたセレクタと、第２の信号ラインに挿入されたセレクタとが交互に導通状態となるよう、制御される。この場合、第１の信号ラインと第２の信号ラインとを１本のデータラインにまとめた上で外部回路へ接続する場合であっても、セレクタに印加する切替電圧を適切に制御することにより、第１の信号ラインに接続されたトランジスタからの検出信号と、第２の信号ラインに接続されたトランジスタからの検出信号と、を交互に取り出すことができる。このため、コネクタやケーブルの端子数や配線数を削減することが可能になる。

特開２０１４−１１９３７５号公報

複数のトランジスタを含むトランジスタ基板においては、基板上に形成されたラインの断線や、複数のライン間の短絡などを検査する検査工程が実施されることがある。一方、上述のように、複数の信号ラインが１本にまとめられたり、セレクタ回路が設けられたりすると、各ラインの経路や接続状態が複雑なものとなり、このため断線や短絡の発生個所を特定することが困難になってしまう。

本発明は、このような点を考慮してなされたものであり、検査工程を適切に実施することができるように構成されたトランジスタ基板を提供することを目的とする。

本発明は、複数のトランジスタと、対応する前記トランジスタにそれぞれ接続された複数の信号ラインと、を有するメイン回路と、対応する前記信号ラインに接続された複数の信号端子部を有するインタフェース回路と、前記メイン回路と前記インタフェース回路との間に配置され、対応する信号ラインに挿入された複数のセレクタを有するセレクタ回路と、を備え、前記セレクタは、前記インタフェース回路側で前記信号ラインに接続された第１接続部と、前記メイン回路側で前記信号ラインに接続された第２接続部と、セレクタラインに接続された第３接続部と、を含み、前記セレクタは、前記セレクタラインを介して前記第３接続部に印加される切替電圧に応じて、前記第１接続部と前記第２接続部との間が電気的に接続される導通状態、または、前記第１接続部と前記第２接続部との間が電気的に絶縁される非導通状態になるよう構成されており、前記セレクタ回路は、前記インタフェース回路側で前記信号ラインに接続された第１検査端子部であって、前記第１検査端子部と前記信号端子部との間に前記セレクタの前記第１接続部が位置するように配置された第１検査端子部、または、前記メイン回路側で前記信号ラインに接続された第２検査端子部であって、前記第２検査端子部と前記トランジスタとの間に前記セレクタの前記第２接続部が位置するように配置された第２検査端子部、の少なくともいずれか一方をさらに有する、トランジスタ基板である。

本発明によるトランジスタ基板において、前記インタフェース回路は、前記セレクタラインに接続されたセレクタ端子部をさらに有し、前記セレクタ回路の前記セレクタは、１つの前記信号ラインに対して並列に複数挿入されており、１つの前記信号ラインに対して並列に挿入された複数の前記セレクタの前記第３接続部には、同一の前記切替電圧が印加される前記セレクタラインがそれぞれ接続されており、前記セレクタ回路は、１つの前記信号ラインに対して並列に挿入された複数の前記セレクタの前記第３接続部に接続された複数の前記セレクタラインにそれぞれ接続された複数の第３検査端子部であって、前記第３検査端子部と前記セレクタ端子部との間に前記セレクタの前記第３接続部が位置するように配置された第３検査端子部をさらに有していてもよい。

本発明は、複数のトランジスタと、対応する前記トランジスタにそれぞれ接続された複数の信号ラインと、を有するメイン回路と、対応する前記信号ラインに接続された複数の信号端子部を有するインタフェース回路と、前記メイン回路と前記インタフェース回路との間に配置され、対応する信号ラインに挿入された複数のセレクタを有するセレクタ回路と、を備え、前記セレクタは、前記インタフェース回路側で前記信号ラインに接続された第１接続部と、前記メイン回路側で前記信号ラインに接続された第２接続部と、セレクタラインに接続された第３接続部と、を含み、前記セレクタは、前記セレクタラインを介して前記第３接続部に印加される切替電圧に応じて、前記第１接続部と前記第２接続部との間が電気的に接続される導通状態、または、前記第１接続部と前記第２接続部との間が電気的に絶縁される非導通状態になるよう構成されており、前記インタフェース回路は、前記セレクタラインに接続されたセレクタ端子部をさらに有し、前記セレクタ回路の前記セレクタは、１つの前記信号ラインに対して並列に複数挿入されており、１つの前記信号ラインに対して並列に挿入された複数の前記セレクタの前記第３接続部には、同一の前記切替電圧が印加される前記セレクタラインがそれぞれ接続されており、前記セレクタ回路は、１つの前記信号ラインに対して並列に挿入された複数の前記セレクタの前記第３接続部に接続された複数の前記セレクタラインにそれぞれ接続された複数の第３検査端子部であって、前記第３検査端子部と前記セレクタ端子部との間に前記セレクタの前記第３接続部が位置するように配置された第３検査端子部をさらに有する、トランジスタ基板である。

本発明によるトランジスタ基板において、１つの前記信号ラインに対して並列に挿入された複数の前記セレクタの前記第３接続部に接続された複数の前記セレクタラインにはそれぞれ、別個の前記セレクタ端子部が接続されていてもよい。

本発明によるトランジスタ基板において、前記信号ラインは、対応する前記トランジスタのソース電極またはドレイン電極に接続されていてもよい。若しくは、前記信号ラインは、対応する前記トランジスタのゲート電極に接続されていてもよい。

本発明によるトランジスタ基板において、前記複数のトランジスタには、受ける刺激に応じて電気抵抗または静電容量が変化する刺激応答性部材が接続されていてもよい。この場合、前記刺激応答性部材は、受ける圧力に応じて電気抵抗または静電容量が変化する感圧体であってもよい。

本発明によれば、トランジスタ基板の検査工程を容易に適切に実施することができる。

図１は、本発明の実施の形態におけるトランジスタ基板を示す平面図。 図２は、トランジスタ基板のトランジスタの一例を示す縦断面図。 図３は、トランジスタ基板の一応用例を説明するための縦断面図。 図４は、従来のトランジスタ基板のセレクタ回路の一例を示す図。 図５は、本発明の実施の形態におけるトランジスタ基板のセレクタ回路の一例を示す図。 図６は、本発明の実施の形態におけるトランジスタ基板のセレクタ回路の一変形例を示す図。 図７は、本発明の実施の形態におけるトランジスタ基板のセレクタ回路の一変形例を示す図。 図８は、本発明の実施の形態におけるトランジスタ基板のセレクタ回路の一変形例を示す図。 図９は、本発明の実施の形態におけるトランジスタ基板のセレクタ回路の一変形例を示す図。 図１０は、本発明の実施の形態におけるトランジスタ基板のセレクタ回路の一変形例を示す図。

以下、図１乃至図５を参照して、本発明の実施の形態について説明する。ここでは、複数のトランジスタ４０を含むトランジスタ基板２０を利用して、外部から加えられた圧力の分布を検出するための圧力センサ１０を構成する例について説明する。

なお、本明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物のそれらから変更し誇張してある。また本明細書において、「基板」や「フィルム」の用語は、呼称の違いのみに基づいて、互いから区別されるものではない。例えば、「基板」はシートやフィルムと呼ばれ得るような部材も含む概念である。さらに、本明細書において用いる、形状や幾何学的条件並びにそれらの程度を特定する、例えば、「直交」等の用語や長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈することとする

（トランジスタ基板２０）
まず図１により、本実施の形態による圧力センサ１０を構成するためのトランジスタ基板２０について説明する。図１に示すように、トランジスタ基板２０は、複数のトランジスタ４０と、対応するトランジスタ４０にそれぞれ接続された複数の信号ラインと、を有するメイン回路３０と、対応する信号ラインに接続された複数の信号端子部２４を有するインタフェース回路２３と、メイン回路３０とインタフェース回路２３との間に配置され、対応する信号ラインに挿入された複数のセレクタ５２を有するセレクタ回路５０と、を備えている。メイン回路３０、インタフェース回路２３およびセレクタ回路５０はそれぞれ、基材２１上に形成されている。またインタフェース回路２３の信号端子部２４はそれぞれ、基材２１の外縁２２に沿って並べられている。図１に示すように、基材２１は、第１方向Ｄ１に沿って延びる一対の第１辺２２ａと、第１方向Ｄ１に直交する第２方向Ｄ２に沿って延びる一対の第２辺２２ｂと、を含む矩形状の外形を有している。また複数のトランジスタ４０は、第１方向Ｄ１および第２方向Ｄ２に沿ってマトリクス状に配置されている。

〔メイン回路〕
図１において、符号Ｗ１〜Ｗ８が付された点線は、メイン回路３０の各トランジスタ４０を順にオン状態にするための制御信号を伝達するために設けられた信号ラインを表している。以下の説明において、信号ラインＷ１〜Ｗ８のことを、ワードラインＷ１〜Ｗ８とも称する。ワードラインＷ１〜Ｗ８はそれぞれ、第１方向Ｄ１に沿って並ぶ複数のトランジスタ４０の後述するゲート電極３１に電気的に接続されている。例えばワードラインＷ１は、図１の紙面において最も下側に位置付けられ、第１方向Ｄ１に沿って並ぶ複数のトランジスタ４０のゲート電極３１に電気的に接続されている。このため、トランジスタ４０がＰ型である場合、トランジスタ４０のソース電極３３に対するゲート電極３１の電圧が負になるようにワードラインＷ１に電圧を印加することにより、ワードラインＷ１に接続された複数のトランジスタ４０を同時にオン状態にすることができる。

図１において、符号Ｂ１〜Ｂ８が付された点線は、各トランジスタ４０に接続される後述する刺激応答性部材３８の電気抵抗や静電容量に関する情報を含む検出信号を伝達するために設けられた信号ラインを表している。以下の説明において、信号ラインＢ１〜Ｂ８のことを、ビットラインＢ１〜Ｂ８とも称する。ビットラインＢ１〜Ｂ８はそれぞれ、第２方向Ｄ２に沿って並ぶ複数のトランジスタ４０の後述するソース電極３３に電気的に接続されている。例えばビットラインＢ１は、図１の紙面において最も左側に位置付けられ、第２方向Ｄ２に沿って並ぶ複数のトランジスタ４０のソース電極３３に電気的に接続されている。この場合、ビットラインＢ１には、ビットラインＢ１に接続された複数のトランジスタ４０のうち、ワードラインＷ１〜Ｗ８からの制御信号によってオン状態になっている１つのトランジスタ４０から取り出された検出信号が伝達される。

図１に示すトランジスタ基板２０によれば、ワードラインＷ１〜Ｗ８やビットラインＢ１〜Ｂ８の本数がトランジスタ４０の個数よりも少ない場合であっても、ビットラインＢ１〜Ｂ８とワードラインＷ１〜Ｗ８とをマトリクス状に配置することにより、任意のトランジスタ４０からの検出信号を取り出すことができる。このため、基材２１に設けられるラインの本数を削減することができる。

なお図１においては、トランジスタ４０が８行×８列にわたってマトリクス状に設けられており、このためワードラインの本数およびビットラインの本数がそれぞれ８本である例を示した。しかしながら、トランジスタ４０の個数やワードラインの本数およびビットラインの本数が特に限られることはない。

図１に示すように、ビットラインＢ１〜Ｂ８およびワードラインＷ１〜Ｗ８はそれぞれ、対応する信号端子部２４に接続されている。なお図示はしないが、圧力センサ１０は、複数のトランジスタ基板２０を組み合わせることによって構成されていてもよい。この場合、信号端子部２４は、隣接する１つのトランジスタ基板２０の間で、対応するビットラインＢ１〜Ｂ８や対応するワードラインＷ１〜Ｗ８を互いに電気的に接続させるために用いられてもよい。この場合、図１に示すように、一対の第１辺２２ａに設けられた信号端子部２４の両方に、対応するビットラインＢ１〜Ｂ８が接続されていてもよい。同様に、一対の第２辺２２ｂに設けられた信号端子部２４の両方に、対応するワードラインＷ１〜Ｗ８が接続されていてもよい。

〔セレクタ回路〕
次にセレクタ回路５０について説明する。ここでは図１に示すように、ビットラインＢ１〜Ｂ４に挿入されたセレクタ５２が、それぞれセレクタラインＳ１に接続され、一方で、ビットラインＢ５〜Ｂ８に挿入されたセレクタ５２が、それぞれセレクタラインＳ２に接続される例について説明する。インタフェース回路２３は、セレクタラインＳ１，Ｓ２に接続されたセレクタ端子部２５をさらに有しており、これらセレクタ端子部２５を介して、切替電圧が外部回路からセレクタラインＳ１，Ｓ２に印加される。

図１に示す例においては、ビットラインＢ１〜Ｂ４に挿入されたセレクタ５２には同一の切替電圧がセレクタラインＳ１を介して印加される。このため、ビットラインＢ１〜Ｂ４に挿入されたセレクタ５２は、同一のタイミングで導通状態または非導通状態になる。同様に、ビットラインＢ５〜Ｂ８に挿入されたセレクタ５２には同一の切替電圧がセレクタラインＳ２を介して印加される。このため、ビットラインＢ５〜Ｂ８に挿入されたセレクタ５２は、同一のタイミングで導通状態または非導通状態になる。この場合、ビットラインＢ１〜Ｂ４に接続されたセレクタ５２と、ビットラインＢ５〜Ｂ８に接続されたセレクタ５２とを交互に導通状態にすることにより、ビットラインＢ１〜Ｂ４のうちの１本と、ビットラインＢ５〜Ｂ８のうちの１本とを１本のデータラインにまとめた上で外部回路へ接続することが可能になる。従って図１に示す例においては、外部回路との接続のために用いられるケーブルの配線としては、２本ずつまとめられたビットラインＢ１〜Ｂ８のための４本の配線と、セレクタラインＳ１，Ｓ２のための２本の配線とからなる、合計６本の配線が必要になる。一方、セレクタ回路５０を設けない場合、外部回路との接続のために用いられるケーブルの配線としては、ビットラインＢ１〜Ｂ８それぞれのための８本の配線が必要になる。
このように、セレクタ回路５０を設けることにより、ケーブルの配線の数を低減することが可能になる。

〔基材〕
トランジスタ４０、セレクタ５２や信号端子部２４を適切に支持することができる限りにおいて、基材２１を構成する材料が特に限られることはない。例えば基材２１は、可撓性を有するフレキシブル基板であってもよく、可撓性を有しないリジット基板であってもよい。

〔トランジスタ〕
次に図２を参照して、トランジスタ基板２０に形成されるトランジスタ４０の一例について説明する。

図２に示すように、トランジスタ４０は、基材２１の第１面２１ａ上に設けられたゲート電極３１と、ゲート電極３１を覆うよう基材２１の第１面２１ａ上に設けられたゲート絶縁膜３２と、一定の間隔を空けて対向するようゲート絶縁膜３２上に設けられたソース電極３３およびドレイン電極３４と、ソース電極３３およびドレイン電極３４に接するようにソース電極３３とドレイン電極３４との間に設けられた半導体層３５と、ソース電極３３、ドレイン電極３４および半導体層３５を覆うように設けられた絶縁層３６と、を含んでいる。また絶縁層３６上には第１電極３７が設けられており、この第１電極３７は、絶縁層３６の一部に形成された貫通孔３６ａを介してソース電極３３またはドレイン電極３４に電気的に接続されている。図２に示す例においては、貫通孔３６ａがドレイン電極３４上に形成されており、この貫通孔３６ａを介してドレイン電極３４と第１電極３７とが電気的に接続されている。なお第１電極３７は、貫通孔３６ａ内の全域に充填されていてもよく、若しくは貫通孔３６ａの壁面上にのみ設けられていてもよい。

図示はしないが、ゲート電極３１には、対応するワードラインＷ１〜Ｗ８が接続され、ソース電極３３には、対応するビットラインＢ１〜Ｂ８が接続される。なお図２に示すように、ゲート電極３１とソース電極３３およびドレイン電極３４とは別の階層に設けられ、同様にワードラインＷ１〜Ｗ８とビットラインＢ１〜Ｂ８とも別の階層に設けられる。

ゲート電極３１、ゲート絶縁膜３２、ソース電極３３、ドレイン電極３４、絶縁層３６や第１電極３７を構成する材料としては、トランジスタにおいて用いられる公知の材料が用いられる。例えば、特開２０１３−６８５６２号公報において開示されている材料を用いることができる。

半導体層３５を構成する材料としては、無機半導体材料または有機半導体材料のいずれが用いられてもよいが、好ましくは有機半導体材料が用いられる。有機半導体材料は一般に、無機半導体材料に比べて低い温度で基板上に形成され得る。このため、基板として、フレキシブルなプラスチック基板などを利用することができる。このことにより、機械的衝撃に対する安定性を有し、かつ軽量な半導体素子を提供することが可能となる。また、印刷法等の塗布プロセスを用いて有機半導体材料を基板上に形成することができるので、無機半導体材料が用いられる場合に比べて、多数の有機トランジスタを基板上に効率的に形成することが可能となる。このため、半導体素子の製造コストを低くすることができる可能性がある。

有機半導体材料としては、ペンタセン等の低分子系有機半導体材料や、ポリピロール類等の高分子有機半導体材料が用いられ得る。より具体的には、特開２０１３−２１１９０号公報において開示されている低分子系有機半導体材料や高分子有機半導体材料を用いることができる。ここで「低分子有機半導体材料」とは、例えば、分子量が１００００未満の有機半導体材料を意味している。また「高分子有機半導体材料」とは、例えば、分子量が１００００以上の有機半導体材料を意味している。

また図２に示すように、第１電極３７上には刺激応答性部材３８が設けられており、刺激応答性部材３８上には第２電極３９が設けられている。刺激応答性部材３８は、受ける刺激に応じて電気抵抗または静電容量が変化するよう構成された部材である。ここでは、刺激応答性部材３８として、受ける圧力に応じて電気抵抗または静電容量が変化する感圧体が用いられる。感圧体としては、例えば、感圧体に加えられる圧力に応じて、圧力が加えられた方向ここでは厚み方向における感圧体の電気抵抗が変化するよう構成された、いわゆる感圧導電体が用いられ得る。感圧導電体は例えば、シリコーンゴムなどのゴムと、ゴムに添加されたカーボンなどの複数の導電性を有する粒子と、を含んでいる。

なお図２においては、トランジスタ４０がいわゆるボトムゲート・ボトムコンタクト型となっている例を示した。しかしながら、トランジスタ４０のタイプがボトムゲート・ボトムコンタクト型に限られることはない。例えば、トップゲート・ボトムコンタクト型、ボトムゲート・トップコンタクト型またはトップゲート・トップコンタクト型のトランジスタ４０が用いられてもよい。

図３は、複数のトランジスタ４０を含むトランジスタ基板２０の一部分を示す縦断面図である。図３に示すように、上述の刺激応答性部材３８および第２電極３９は、複数のトランジスタ４０に跨って連続的に設けられていてもよい。すなわち刺激応答性部材３８および第２電極３９は、各トランジスタ４０において共通に使用されるものであってもよい。また第２電極３９上には、絶縁性を有するオーバーコート層２６が設けられていてもよい。

図３に示す例において、トランジスタ基板２０の一部分においてペン７０などを介してトランジスタ基板２０に圧力が加えられると、圧力を加えられた部分において、刺激応答性部材３８が厚み方向において圧縮される。この結果、厚み方向において刺激応答性部材３８内の粒子が互いに接触し、厚み方向における刺激応答性部材３８の電気抵抗値が低くなる。このため、圧力が加えられた刺激応答性部材３８に接続されたトランジスタ４０においては、ソース電極３３およびドレイン電極３４に流れる電流が増加する。従って、各トランジスタ４０に流れる電流値を検出することにより、トランジスタ基板２０に加えられている圧力の分布を算出することができる。

〔セレクタ回路の詳細〕
次に、セレクタ回路についてより詳細に説明する。はじめに、本実施の形態におけるトランジスタ基板２０のセレクタ回路５０によって解決されるべき課題を説明するため、従来の一般的なセレクタ回路１５０について説明する。図４は、従来のセレクタ回路１５０の一例を示す図である。図４では、複数のセレクタ５２のうち、ビットラインＢ１〜Ｂ４に挿入されたセレクタ５２が示されている。

各セレクタ５２は、インタフェース回路２３側で対応するビットラインＢ１〜Ｂ４に接続された第１接続部５２ａと、メイン回路３０側で対応するビットラインＢ１〜Ｂ４に接続された第２接続部５２ｂと、セレクタラインＳ１に接続された第３接続部５２ｃと、を含んでいる。各セレクタ５２は、セレクタラインＳ１を介して第３接続部５２ｃに印加される切替電圧に応じて、第１接続部５２ａと第２接続部５２ｂとの間が電気的に接続される導通状態、または、第１接続部５２ａと第２接続部５２ｂとの間が電気的に絶縁される非導通状態になるよう構成されている。セレクタ５２が導通状態の時には、トランジスタ４０からの検出信号が、対応するビットラインＢ１〜Ｂ４を介して信号端子部２４に伝達されるようになる。

図４に示すように、セレクタ回路１５０のセレクタ５２は、１つのビットラインに対して並列に複数挿入されていてもよい。図４に示す例においては、ビットラインＢ１〜Ｂ４にそれぞれ４個のセレクタ５２が挿入されている。１つのビットラインに対して並列に挿入された複数のセレクタ５２の第３接続部５２ｃにはそれぞれ、セレクタラインＳ１が接続されている。このように複数のセレクタ５２を並列に挿入することにより、検出信号がセレクタ５２を通る際の電気抵抗を低減することができる。

ところで、セレクタ回路５０においては、ビットラインＢ１〜Ｂ４やセレクタラインＳ１の断線や、ビットラインＢ１〜Ｂ４とセレクタラインＳ１との間の短絡などの不良が生じることがある。不良が生じる原因としては、トランジスタ基板２０の製造工程において混入する塵などの異物や、製造公差が考えらえる。また、トランジスタ基板２０によって圧力センサ１０が構成される場合、トランジスタ基板２０には、出荷前の試験時や出荷後の使用時に様々な圧力が加えられることになる。特に圧力センサ１０が、特開２０１３−１１３７８０号公報に開示されているような、歩行時に足から加えられる圧力を測定するためのものである場合、トランジスタ基板２０に加えられる圧力が極めて多大なものとなる。このため、トランジスタ基板２０に加えられる圧力に起因して、断線や短絡などの不良が生じることも考えられる。

図４において、不良のいくつかの例が符号Ｆ１〜Ｆ３で表されている。符号Ｆ１は、セレクタ５２よりもインタフェース回路２３側のビットラインＢ３において生じる断線を表している。符号Ｆ２は、ビットラインＢ１に挿入された複数のセレクタ５２の第３接続部５２ｃに接続されたビットラインＢ１において生じる断線を表している。また符号Ｆ３は、ビットラインＢ２に挿入されたセレクタ５２の内部またはセレクタ５２の近傍で生じる、ビットラインＢ２とビットラインＢ１との間の短絡を表している。

断線Ｆ１，Ｆ２や短絡Ｆ３の原因について調査するためには、断線Ｆ１，Ｆ２や短絡Ｆ３が発生した箇所を正確に知ることが重要になる。また、不良が生じたトランジスタ基板２０を修理する上でも、断線Ｆ１，Ｆ２や短絡Ｆ３が発生した箇所を正確に知ることが重要になる。一方、図４に示すセレクタ回路１５０の、例えば断線Ｆ１が生じている場合、ビットラインＢ３および４個のセレクタ５２を介してトランジスタ４０から信号端子部２４に至る経路のうち、図４の上側の２個のセレクタ５２を通る経路は閉ざされてしまうが、図４の下側の２個のセレクタ５２を通る経路は有効である。このため、断線Ｆ１が生じていることを検出することは容易ではない。一方、断線Ｆ１が生じているトランジスタ基板２０においては、２個のセレクタ５２が無効になっている分だけ、検出信号がビットラインＢ３を通る際の電気抵抗が増加してしまう。また、セレクタ５２の故障に対する冗長性も低下してしまう。

このような課題を考慮し、本実施の形態においては、セレクタ回路５０に検査端子部を設けることを提案する。検査端子部とは、プローブなどを容易に接触させることができるよう構成された領域のことであり、いわゆるパッドやランドとも称され得るものである。このような検査端子部を、セレクタ回路５０に繋がるラインに設けることにより、断線や短絡などの不良が生じている箇所を容易に特定することができる。以下、検査端子部の具体的な例について、図５を参照して説明する。なお以下の説明および以下の説明で用いる図面では、図４に示す従来のセレクタ回路１５０と同様に構成され得る部分については同一の符号を用いることとし、重複する説明を省略する。

図５に示すように、セレクタ回路５０は、インタフェース回路２３側で対応するビットラインＢ１〜Ｂ４に接続された第１検査端子部５４を有している。各第１検査端子部５４は、図５に示すように、第１検査端子部５４と信号端子部２４との間にセレクタ５２の第１接続部５２ａが位置するように配置されている。この場合、プローブなどを第１検査端子部５４および信号端子部２４に接触させることにより、セレクタ５２よりもインタフェース回路２３側のビットラインＢ１〜Ｂ４において断線が生じているかどうかを容易に調べることができる。このため、図５に示すビットラインＢ３の断線Ｆ１を容易に検出することができる。

上述の第１検査端子部５４の寸法や、後述する第２検査端子部５６や第３検査端子部５８の寸法は、検査工程において用いられるプローブなどを容易に接触させることができるよう、設定されている。例えば検査端子部５４，５６，５８の幅は、検査端子部５４，５６，５８が接続されるラインの幅よりも少なくとも大きくなっている。より具体的には、検査端子部５４，５６，５８の形状が、検査端子部５４，５６，５８が接続されるラインが延びる方向に平行な長辺と、長辺に直交する短辺と、を含む矩形状である場合、長辺の長さは３０μｍ〜１０００μｍの範囲内になっており、短辺の長さは３０μｍ〜２００μｍの範囲内になっている。

なお、上述した実施の形態に対して様々な変更を加えることが可能である。以下、必要に応じて図面を参照しながら、変形例について説明する。以下の説明および以下の説明で用いる図面では、上述した実施の形態と同様に構成され得る部分について、上述の実施の形態における対応する部分に対して用いた符号と同一の符号を用いることとし、重複する説明を省略する。また、上述した実施の形態において得られる作用効果が変形例においても得られることが明らかである場合、その説明を省略することもある。

（第１の変形例）
上述の図５においては、セレクタ回路５０が、インタフェース回路２３側でビットラインＢ１〜Ｂ４に接続された第１検査端子部５４を有する例を示した。図６においては、セレクタ回路５０が、メイン回路３０側で対応するビットラインＢ１〜Ｂ４に接続された第２検査端子部５６を有する例について説明する。

第２検査端子部５６は、図６に示すように、第２検査端子部５６とメイン回路３０のトランジスタ４０との間にセレクタ５２の第２接続部５２ｂが位置するように配置されている。この場合、プローブなどを第２検査端子部５６および信号端子部２４に接触させることにより、セレクタ５２が導通状態のときのセレクタ５２の電気抵抗が適切なものかどうかを調べることができる。例えば、導通状態のときの１個のセレクタ５２の電気抵抗の値の平均値がＲである場合、４個のセレクタ５２の全てが適切に導通状態になっていれば、第２検査端子部５６と信号端子部２４との間の電気抵抗の値はＲ／４になると期待される。従って、プローブなどを第２検査端子部５６および信号端子部２４に接触させることにより、各セレクタ５２が適切に導通状態になっているかどうかを調べることができる。このため、図６に示すセレクタラインＳ１の断線Ｆ２を容易に検出することができる。また図６に示す例によれば、第２検査端子部５６を利用することにより、セレクタ５２よりもメイン回路３０側のビットラインＢ１〜Ｂ４において断線が生じているかどうかを容易に調べることもできる。

なお図示はしないが、セレクタ回路５０は、上述の第１検査端子部５４および第２検査端子部５６をいずれも有していてもよい。これによって、ビットラインＢ１〜Ｂ４やセレクタラインＳ１において発生する様々な断線をより正確かつ容易に検出することができる。

（第２の変形例）
上述の図５または図６においては、セレクタ回路５０が、ビットラインＢ１〜Ｂ４に接続された第１検査端子部５４または第２検査端子部５６を有する例を示した。図７においては、セレクタ回路５０が、セレクタラインＳ１に接続された第３検査端子部５８を有する例について説明する。

本変形例において、１つのビットラインに対して並列に挿入された複数の、ここでは４個のセレクタ５２の第３接続部５２ｃには、図７に示すように、セレクタラインＳ１１〜Ｓ１４がそれぞれ接続されている。セレクタラインＳ１１〜Ｓ１４はそれぞれ、セレクタ端子部２５に接続されたセレクタラインＳ１を分岐させることによって形成されたものであり、このため各セレクタラインＳ１１〜Ｓ１４には、同一の前記切替電圧が印加される。

図７に示すように、本変形例において、セレクタ回路５０は、１つのビットラインに対して並列に挿入された４個のセレクタ５２の第３接続部５２ｃに接続された複数のセレクタラインＳ１１〜Ｓ１４にそれぞれ接続された複数の第３検査端子部５８を有している。複数の第３検査端子部５８はそれぞれ、第３検査端子部５８とセレクタ端子部２５との間にセレクタ５２の第３接続部５２ｃが位置するように配置されている。この場合、プローブなどを第３検査端子部５８およびセレクタ端子部２５に接触させることにより、各セレクタラインＳ１１〜Ｓ１４において断線が生じているかどうかを容易に調べることができる。このため、図７に示すセレクタラインＳ１２の断線Ｆ２を容易に検出することができる。

（第３の変形例）
セレクタ回路５０は、上述の第３検査端子部５８に加えて、上述の第１検査端子部５４や第２検査端子部５６をさらに有していてもよい。図８には、セレクタ回路５０が、上述の第１検査端子部５４、第２検査端子部５６および第３検査端子部５８をそれぞれ有する例が示されている。

（第４の変形例）
上述の図７および図８においては、１つのビットラインに対して並列に挿入された４個のセレクタ５２の第３接続部５２ｃに接続された複数のセレクタラインＳ１１〜Ｓ１４がそれぞれ１個のセレクタ端子部２５に接続される例を示した。しかしながら、これに限られることはなく、図９に示すように、１つのビットラインに対して並列に挿入された４個のセレクタ５２の第３接続部５２ｃに接続された複数のセレクタラインＳ１１〜Ｓ１４にはそれぞれ、別個のセレクタ端子部２５が接続されてもよい。すなわち、トランジスタ基板２０においては複数のセレクタラインＳ１１〜Ｓ１４がそれぞれ電気的に分離されていてもよい。この場合、例えば図９に示すように、トランジスタ基板２０と外部回路とを接続するために用いられるコネクタの端子６０を、複数のセレクタ端子部２５のそれぞれに接触させることにより、各セレクタラインＳ１１〜Ｓ１４に同一の切替電圧を印加するようにしてもよい。

図９に示す変形例によれば、プローブなどを信号端子部２４、第１検査端子部５４または第２検査端子部５６と第３検査端子部５８とに接触させることにより、ビットラインＢ１〜Ｂ４とセレクタラインＳ１１〜Ｓ１４との間で断線が生じているかどうかを容易に調べることができる。このため、ビットラインＢ２とセレクタラインＳ１１との間で短絡Ｆ３が生じていることを容易に検出することができる。

（第５の変形例）
上述の本実施の形態および各変形例においては、互いに隣接するビットラインＢ１〜Ｂ４に挿入されたセレクタ５２に同一の切替電圧がセレクタラインＳ１を介して印加される例を示した。しかしながら、これに限られることはなく、互いに隣接するビットラインに挿入されたセレクタ５２に、異なる切替電圧が印加されてもよい。

例えば図１０に示すように、ビットラインＢ１に挿入されたセレクタ５２の第３接続部５２ｃには、セレクタラインＳ１１またはセレクタラインＳ１２が接続され、ビットラインＢ１に隣接するビットラインＢ２に挿入されたセレクタ５２の第３接続部５２ｃには、セレクタラインＳ２１またはセレクタラインＳ２２が接続されていてもよい。セレクタラインＳ１１およびセレクタラインＳ１２には、同一の切替電圧が印加され、セレクタラインＳ２１またはセレクタラインＳ２２には、セレクタラインＳ１１およびセレクタラインＳ１２に印加される切替電圧とは異なる切替電圧が印加される。なお図１０においては、セレクタラインＳ１１およびセレクタラインＳ１２がコネクタの端子６０によって互いに導通し、同様にセレクタラインＳ２１およびセレクタラインＳ２２がコネクタの端子６０によって互いに導通する例が示されているが、これに限られることはない。図示はしないが、セレクタラインＳ１１およびセレクタラインＳ１２は、トランジスタ基板２０上で接続され、同様にセレクタラインＳ２１およびセレクタラインＳ２２も、トランジスタ基板２０上で接続されていてもよい。

本変形例においては、ビットラインＢ１に挿入されたセレクタ５２と、ビットラインＢ２に挿入されたセレクタ５２とは、異なるタイミングで導通状態または非導通状態になる。このため、ビットラインＢ１に接続されたセレクタ５２と、ビットラインＢ２に接続されたセレクタ５２とを交互に導通状態にすることにより、ビットラインＢ１とビットラインＢ２とを１本のデータラインにまとめた上で外部回路へ接続することが可能になる。例えば図１０に示すように、ビットラインＢ１に接続された信号端子部２４と、ビットラインＢ２に接続された信号端子部２４とを、コネクタの端子６０によって互いに導通させることができる。

本変形例においても、セレクタ回路５０が上述の第１検査端子部５４、第２検査端子部５６や第３検査端子部５８を有することにより、ビットラインＢ２の断線Ｆ１、セレクタラインＳ２１の断線Ｆ２、ビットラインＢ３とセレクタラインＳ１１との間の短絡Ｆ３などを容易に検出することができる。また、セレクタライン同士の短絡を検出することも可能である。

（その他の変形例）
上述の本実施の形態および各変形例においては、セレクタ回路５０のセレクタ５２が挿入される信号ラインが、トランジスタ４０のソース電極３３またはドレイン電極３４に接続されたビットラインＢ１〜Ｂ８である例を示した。しかしながら、これに限られることはなく、図示はしないが、セレクタ回路５０のセレクタ５２が挿入される信号ラインが、トランジスタ４０のゲート電極３１に接続されたワードラインＷ１〜Ｗ８であってもよい。この場合、上述の第１検査端子部５４、第２検査端子部５６や第３検査端子部５８を同様にワードラインＷ１〜Ｗ８やセレクタラインＳ１，Ｓ２などに設けることにより、ワードラインＷ１〜Ｗ８やセレクタラインＳ１，Ｓ２の断線や短絡を容易に検出することができる。

また上述の本実施の形態においては、ソース電極３３が、検出信号を伝達するビットラインＢ１〜Ｂ８のいずれかに電気的に接続され、ドレイン電極３４が、第１電極３７を介して刺激応答性部材３８に電気的に接続される例を示した。しかしながら、これに限られることはなく、ドレイン電極３４が、検出信号を伝達するビットラインＢ１〜Ｂ８のいずれかに電気的に接続され、ソース電極３３が、第１電極３７を介して刺激応答性部材３８に電気的に接続されていてもよい。

また上述の本実施の形態においては、複数のトランジスタ４０を有するトランジスタ基板２０を利用して、加えられる圧力に応じた検出信号を生成する圧力センサ１０を構成する例を示した。しかしながら、トランジスタ基板２０は、圧力以外の物理量、例えば光の強度、電磁場の強度、温度などの分布を、マトリクス状に配置された複数のトランジスタ４０を利用することによって算出するよう構成されていてもよい。例えば刺激応答性部材３８は、受ける光、電場、磁場、熱などに応じて電気抵抗または静電容量が変化するよう構成され得る。

なお、上述した実施の形態に対するいくつかの変形例を説明してきたが、当然に、複数の変形例を適宜組み合わせて適用することも可能である。

１０ 圧力センサ
２０ トランジスタ基板
２３ インタフェース回路
２４ 信号端子部
２５ セレクタ端子部
３０ メイン回路
４０ トランジスタ
５０ セレクタ回路
５２ セレクタ
５２ａ 第１接続部
５２ｂ 第２接続部
５２ｃ 第３接続部
５４ 第１検査端子部
５６ 第２検査端子部
５８ 第３検査端子部
６０ コネクタ
Ｂ１〜Ｂ８ ビットライン
Ｗ１〜Ｗ８ ワードライン
Ｓ１，Ｓ２ セレクタライン

Claims (10)

1. 複数のトランジスタと、対応する前記トランジスタにそれぞれ接続された複数の信号ラインと、を有するメイン回路と、
   対応する前記信号ラインに接続された複数の信号端子部を有するインタフェース回路と、
   前記メイン回路と前記インタフェース回路との間に配置され、対応する信号ラインに挿入された複数のセレクタを有するセレクタ回路と、を備え、
   前記セレクタは、前記インタフェース回路側で前記信号ラインに接続された第１接続部と、前記メイン回路側で前記信号ラインに接続された第２接続部と、セレクタラインに接続された第３接続部と、を含み、
   前記セレクタは、前記セレクタラインを介して前記第３接続部に印加される切替電圧に応じて、前記第１接続部と前記第２接続部との間が電気的に接続される導通状態、または、前記第１接続部と前記第２接続部との間が電気的に絶縁される非導通状態になるよう構成されており、
   前記セレクタ回路は、
   前記インタフェース回路側で前記信号ラインに接続された第１検査端子部であって、前記第１検査端子部と前記信号端子部との間に前記セレクタの前記第１接続部が位置するように配置された第１検査端子部、または、
   前記メイン回路側で前記信号ラインに接続された第２検査端子部であって、前記第２検査端子部と前記トランジスタとの間に前記セレクタの前記第２接続部が位置するように配置された第２検査端子部、の少なくともいずれか一方をさらに有する、トランジスタ基板。
2. 前記セレクタ回路は、前記インタフェース回路側で前記信号ラインに接続された第１検査端子部であって、前記第１検査端子部と前記信号端子部との間に前記セレクタの前記第１接続部が位置するように配置された第１検査端子部を少なくとも有する、請求項１に記載のトランジスタ基板。
3. 前記セレクタ回路は、前記メイン回路側で前記信号ラインに接続された第２検査端子部であって、前記第２検査端子部と前記トランジスタとの間に前記セレクタの前記第２接続部が位置するように配置された第２検査端子部を少なくとも有する、請求項１または２に記載のトランジスタ基板。
4. 前記インタフェース回路は、前記セレクタラインに接続されたセレクタ端子部をさらに有し、
   前記セレクタ回路の前記セレクタは、１つの前記信号ラインに対して並列に複数挿入されており、
   １つの前記信号ラインに対して並列に挿入された複数の前記セレクタの前記第３接続部には、同一の前記切替電圧が印加される前記セレクタラインがそれぞれ接続されており、
   前記セレクタ回路は、１つの前記信号ラインに対して並列に挿入された複数の前記セレクタの前記第３接続部に接続された複数の前記セレクタラインにそれぞれ接続された複数の第３検査端子部であって、前記第３検査端子部と前記セレクタ端子部との間に前記セレクタの前記第３接続部が位置するように配置された第３検査端子部をさらに有する、請求項１乃至３のいずれか一項に記載のトランジスタ基板。
5. 複数のトランジスタと、対応する前記トランジスタにそれぞれ接続された複数の信号ラインと、を有するメイン回路と、
   対応する前記信号ラインに接続された複数の信号端子部を有するインタフェース回路と、
   前記メイン回路と前記インタフェース回路との間に配置され、対応する信号ラインに挿入された複数のセレクタを有するセレクタ回路と、を備え、
   前記セレクタは、前記インタフェース回路側で前記信号ラインに接続された第１接続部と、前記メイン回路側で前記信号ラインに接続された第２接続部と、セレクタラインに接続された第３接続部と、を含み、
   前記セレクタは、前記セレクタラインを介して前記第３接続部に印加される切替電圧に応じて、前記第１接続部と前記第２接続部との間が電気的に接続される導通状態、または、前記第１接続部と前記第２接続部との間が電気的に絶縁される非導通状態になるよう構成されており、
   前記インタフェース回路は、前記セレクタラインに接続されたセレクタ端子部をさらに有し、
   前記セレクタ回路の前記セレクタは、１つの前記信号ラインに対して並列に複数挿入されており、
   １つの前記信号ラインに対して並列に挿入された複数の前記セレクタの前記第３接続部には、同一の前記切替電圧が印加される前記セレクタラインがそれぞれ接続されており、
   前記セレクタ回路は、１つの前記信号ラインに対して並列に挿入された複数の前記セレクタの前記第３接続部に接続された複数の前記セレクタラインにそれぞれ接続された複数の第３検査端子部であって、前記第３検査端子部と前記セレクタ端子部との間に前記セレクタの前記第３接続部が位置するように配置された第３検査端子部をさらに有する、トランジスタ基板。
6. １つの前記信号ラインに対して並列に挿入された複数の前記セレクタの前記第３接続部に接続された複数の前記セレクタラインにはそれぞれ、別個の前記セレクタ端子部が接続されている、請求項４または５に記載のトランジスタ基板。
7. 前記信号ラインは、対応する前記トランジスタのソース電極またはドレイン電極に接続されている、請求項１乃至６のいずれか一項に記載のトランジスタ基板。
8. 前記信号ラインは、対応する前記トランジスタのゲート電極に接続されている、請求項１乃至６のいずれか一項に記載のトランジスタ基板。
9. 前記複数のトランジスタには、受ける刺激に応じて電気抵抗または静電容量が変化する刺激応答性部材が接続されている、請求項１乃至８のいずれか一項に記載のトランジスタ基板。
10. 前記刺激応答性部材は、受ける圧力に応じて電気抵抗または静電容量が変化する感圧体である、請求項９に記載のトランジスタ基板。

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