JP6512476B2 - 圧力センサ装置において用いられるトランジスタ基板およびトランジスタ基板の検査方法 - Google Patents

Description

本発明は、感圧体を利用して圧力を測定する圧力センサ装置において用いられるトランジスタ基板に関する。また本発明は、トランジスタ基板のトランジスタ回路の第１端子と第２端子とが短絡しているかどうかを検査する検査方法に関する。

ディスプレイ装置やセンサ装置などの様々な分野において、半導体層を含むトランジスタを有する複数のトランジスタ回路が設けられたトランジスタ基板が広く利用されている。トランジスタ回路は例えば、有機ＥＬディスプレイ装置の複数の発光素子を個々に駆動するための駆動回路としてや、圧力センサ装置の複数の位置におけるセンサ信号を各々検出するためのセンサ回路として利用されている。

例えば特許文献１には、有機半導体材料を用いた有機トランジスタを有する複数のトランジスタ回路を基材上にマトリクス状に多数配置することにより、圧力センサ装置において用いられるトランジスタ基板を構成することが提案されている。この場合、各トランジスタ回路のソース端子またはドレイン端子の一方は、加えられる圧力に応じて電気抵抗や容量が変化する感圧体が電気的に接続される。また、各トランジスタ回路のソース端子またはドレイン端子の他方は、感圧体の電気抵抗や静電容量に関する情報を含む検出信号を外部へ取り出すためのビットラインに接続される。このように構成された圧力センサ装置によれば、ビットラインを介して取り出される、各トランジスタ回路からの検出信号の変化を読み取ることにより、圧力センサ装置に加えられている圧力の分布などを算出することができる。

特開２０１２−５３０５０号公報

マトリクス状に配置された複数のトランジスタ回路を利用して圧力の分布を算出する場合、単位面積あたりに配置されるトランジスタ回路の数が多いほど、すなわちトランジスタ回路の実装密度が高いほど、圧力を場所に応じて細かく算出することができる。一方、トランジスタ回路の実装密度が高くなるにつれて、各トランジスタ回路におけるソース端子とドレイン端子との間隙が小さくなる。この結果、ソース端子とドレイン端子とが短絡する不具合などが生じやすくなる。ソース端子とドレイン端子とが短絡してしまう原因としては様々なものが考えられる。例えばフォトリソグラフィー法によってソース端子およびドレイン端子を形成する場合、ソース端子となるべき部分と、ドレイン端子となるべき部分との間に塵などの異物が混入してしまい、この結果、ソース端子とドレイン端子とが適切に分離されない、ということが考えられる。また、印刷法によってソース端子およびドレイン端子を形成する場合、印刷の公差に起因して電極の寸法が設計値からずれてしまい、この結果、ソース端子とドレイン端子とが繋がってしまう、ということが考えられる。ソース端子とドレイン端子とが短絡してしまうと、トランジスタ回路のオン状態およびオフ状態を制御することができなくなる。

また、マトリクス状に配置された複数のトランジスタ回路においては一般に、ビットラインの本数を削減するため、１本のビットラインが、２つ以上のトランジスタ回路のソース端子またはドレイン端子に電気的に接続されている。この場合、複数のトランジスタ回路を順次オン状態とすることにより、１本のビットラインに接続されている複数のトランジスタ回路から順次、検出信号を取り出すことができる。一方、このように複数のトランジスタ回路で１本のビットラインを共有する場合、１つのトランジスタ回路に不良が生じると、その他のトランジスタ回路にも影響が及んでしまうことになる。例えば、１つのトランジスタ回路においてソース端子とドレイン端子とが短絡してしまうと、その他のトランジスタ回路の状態に依らず、ビットラインの電位が、接地電位などの一定の電位にはりついてしまうことが考えられる。すなわち、１つのトランジスタ回路においてソース端子とドレイン端子とが短絡してしまうことにより、短絡が生じたトランジスタ回路だけでなく、その他のトランジスタ回路からも、感圧体の電気抵抗や静電容量に関する情報を得ることができなくなってしまう。また、１つのビットラインに接続されている複数のトランジスタ回路のソース端子またはドレイン端子の電位が影響を受けるため、短絡が生じているトランジスタ回路を検査によって特定することが困難である。従って、短絡が生じているトランジスタ回路のみを除去したり修復したりしてトランジスタ基板の製造歩留りを向上させることは容易ではない。

本発明は、このような点を考慮してなされたものであり、トランジスタ回路の端子間の短絡の発生箇所を容易に特定することができるトランジスタ基板を提供することを目的とする。

本発明は、感圧体を利用して圧力を測定する圧力センサ装置において用いられるトランジスタ基板であって、ゲート端子と、半導体層と、前記半導体層の一端に接続された第１端子と、前記半導体層の他端に接続された第２端子と、を含むトランジスタを有する複数のトランジスタ回路と、複数の前記トランジスタ回路に接続された複数のワードラインおよび複数のビットラインと、を備え、前記複数のワードラインは、複数の前記トランジスタ回路の前記ゲート端子に接続された第１ワードラインと、前記第１ワードラインに接続された前記トランジスタ回路とは異なる複数の前記トランジスタ回路の前記ゲート端子に接続された第２ワードラインと、を少なくとも含み、前記複数のビットラインは、複数の前記トランジスタ回路の前記第１端子に接続された第１ビットラインと、前記第１ビットラインに接続された前記トランジスタ回路とは異なる複数の前記トランジスタ回路の前記第１端子に接続された第２ビットラインと、を少なくとも含み、前記複数のトランジスタ回路は、前記ゲート端子が前記第１ワードラインに接続され、前記第１端子が前記第２ビットラインに接続された第１行第２列トランジスタ回路と、前記ゲート端子が前記第２ワードラインに接続され、前記第１端子が前記第１ビットラインに接続された第２行第１列トランジスタ回路と、を少なくとも含み、前記第１行第２列トランジスタ回路の前記第２端子と、前記第２行第１列トランジスタ回路の前記第２端子とが接続されている、トランジスタ基板である。

本発明によるトランジスタ基板において、前記トランジスタ回路は、前記第２端子および前記圧力センサ装置の感圧体に接続された第１電極を含み、前記第１行第２列トランジスタ回路の前記第２端子と、前記第２行第１列トランジスタ回路の前記第２端子とが、同一の前記第１電極に接続されていてもよい。

本発明によるトランジスタ基板において、前記トランジスタ回路は、複数の前記トランジスタを含んでいてもよい。

本発明は、上記記載のトランジスタ基板の検査方法であって、前記第１ビットラインと前記第２ビットラインとの間に検査電圧を印加した状態で、前記第１ワードラインにオン電圧を印加して、前記第１ビットラインと前記第２ビットラインとの間に流れる電流を測定する、第１列〜第２列間第１検査工程と、前記第１ビットラインと前記第２ビットラインとの間に検査電圧を印加した状態で、前記第２ワードラインにオン電圧を印加して、前記第１ビットラインと前記第２ビットラインとの間に流れる電流を測定する、第１列〜第２列間第２検査工程と、を備える、検査方法である。前記第１列〜第２列間第１検査工程において、前記第１ワードライン以外のワードラインにはオフ電圧が印加され、前記第１列〜第２列間第２検査工程において、前記第２ワードライン以外のワードラインにはオフ電圧が印加されてもよい。

本発明によるトランジスタ基板の検査方法において、前記複数のビットラインは、それぞれが複数の前記トランジスタ回路の前記第１端子に接続された第３ビットラインおよび第４ビットラインをさらに含み、前記複数のトランジスタ回路は、前記ゲート端子が前記第１ワードラインに接続され、前記第１端子が前記第４ビットラインに接続された第１行第４列トランジスタ回路と、前記ゲート端子が前記第２ワードラインに接続され、前記第１端子が前記第３ビットラインに接続された第２行第３列トランジスタ回路と、をさらに含んでいてもよい。この場合、前記検査方法は、前記第３ビットラインと前記第４ビットラインとの間に検査電圧を印加した状態で、前記第１ワードラインにオン電圧を印加して、前記第３ビットラインと前記第４ビットラインとの間に流れる電流を測定する、第３列〜第４列間第１検査工程と、前記第３ビットラインと前記第４ビットラインとの間に検査電圧を印加した状態で、前記第２ワードラインにオン電圧を印加して、前記第３ビットラインと前記第４ビットラインとの間に流れる電流を測定する、第３列〜第４列間第２検査工程と、をさらに備えていてもよい。この場合、前記第３列〜第４列間第１検査工程において、前記第１ワードライン以外のワードラインにはオフ電圧が印加され、前記第３列〜第４列間第２検査工程において、前記第２ワードライン以外のワードラインにはオフ電圧が印加されてもよい。

本発明のトランジスタ基板によれば、トランジスタ回路の端子間の短絡の発生箇所を容易に特定することができる。

図１は、本発明の実施の形態における圧力センサ装置を示す平面図。 図２は、図１に示す圧力センサ装置のトランジスタ基板を示す平面図。 図３は、図１に示す圧力センサ装置をIII−III方向において切断した場合を示す断面図。 図４は、図３に示すトランジスタ基板のトランジスタ回路を拡大して示す図。 図５は、トランジスタ回路の一変形例を示す断面図。 図６は、１つのトランジスタ回路および感圧体を示す回路図。 図７は、マトリクス状に配置された複数のトランジスタ回路を示す回路図。 図８は、マトリクス状に配置された複数のトランジスタ回路のレイアウトの一例を示す平面図。 図９は、複数のトランジスタ回路の一変形例を示す回路図。 図１０は、複数のトランジスタ回路のレイアウトの一変形例を示す平面図。 図１１は、トランジスタの一変形例を示す断面図。 図１２は、トランジスタの一変形例を示す断面図。

以下、図１乃至図８を参照して、本発明の実施の形態について説明する。なお、本明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物のそれらから変更し誇張してある。また本明細書において、「基材」や「フィルム」の用語は、呼称の違いのみに基づいて、互いから区別されるものではない。例えば、「基材」はシートやフィルムと呼ばれ得るような部材も含む概念である。さらに、本明細書において用いる、形状や幾何学的条件並びにそれらの程度を特定する、例えば、「面」等の用語や長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈することとする。

（圧力センサ装置）
はじめに図１を参照して、圧力センサ装置１０全体について説明する。圧力センサ装置１０は、感圧体３８を利用して圧力を測定するよう構成されたものである。図１に示すように、圧力センサ装置１０は、複数のトランジスタ回路を含むトランジスタ基板２０と、トランジスタ基板２０上に設けられた感圧体３８および第２電極３９と、を備えている。トランジスタ基板２０には、ケーブル４５を介して検査部５０が接続され得る。検査部５０は、トランジスタ回路の端子間の短絡を検査するためにトランジスタ回路に電圧を印加する検査工程を実施するよう構成された部分である。なお後述する検査工程において、検査部５０は、端子部Ｐ（Ｗ（１））〜Ｐ（Ｗ（８））だけでなく、図示はしないが端子部Ｐ（Ｂ（１））〜Ｂ（Ｗ（８））にも、ケーブル４５を介して接続される。また圧力センサ装置１０の実運用時には、図示はしないが、感圧体３８の電気抵抗に関する情報が得られるようトランジスタ基板２０のトランジスタ回路に電圧を印加するセンサ工程を実施するよう構成された制御部がケーブルを介してトランジスタ基板２０に接続される。

圧力センサ装置１０の用途は特には限られないが、例えば用途の１つとして、圧力センサ装置１０をベッドなどの人体の荷重を受ける器具に組み込んで使用することが考えられる。

（トランジスタ基板）
次に図１および図２を参照して、圧力センサ装置１０において用いられるトランジスタ基板２０について詳細に説明する。図２は、トランジスタ基板２０を示す平面図である。

図２に示すように、トランジスタ基板２０は、基材２１と、基材２１上に形成された複数のトランジスタ回路Ｔと、基材２１の外縁２２に沿って並べられ、トランジスタ回路Ｔに電気的に接続された複数の端子部Ｐと、を有している。図２に示すように、基材２１は、第１方向Ｄ１に沿って延びる一対の第１辺２２ａと、第１方向Ｄ１に直交する第２方向Ｄ２に沿って延びる一対の第２辺２２ｂと、を含む矩形状の外形を有している。また複数のトランジスタ回路Ｔは、第１方向Ｄ１および第２方向Ｄ２に沿ってマトリクス状に配置されている。

図２において、符号Ｗ（１）〜Ｗ（８）が付された点線は、各トランジスタ回路Ｔを順にオン状態にするための制御信号を伝達するために設けられた複数のワードラインを表している。複数のワードラインＷ（１）〜Ｗ（８）はそれぞれ、第１方向Ｄ１に沿って並ぶ複数のトランジスタ回路Ｔの後述するゲート端子３１に接続されている。例えば第１ワードラインＷ（１）は、図１の紙面において最も下側に位置付けられ、第１方向Ｄ１に沿って並ぶ複数のトランジスタ回路Ｔのゲート端子３１に接続されている。また第１ワードラインＷ（１）に隣接して配置された第２ワードラインＷ(２)は、第１ワードラインＷ（１）に接続された複数のトランジスタ回路Ｔとは異なる複数のトランジスタ回路Ｔのゲート端子３１に接続されている。なお本明細書において、「接続」とは、端子同士、電極同士または端子と電極とが直接的に接触している状態だけでなく、導電性を有する部材を介して端子同士、電極同士または端子と電極とが電気的に接続されている状態をも含む概念である。

トランジスタ回路Ｔに含まれる後述するトランジスタＴａがＰ型である場合、トランジスタＴａの第１端子３３に対するゲート端子３１の電圧が負になるように第１ワードラインＷ（１）に電圧を印加することにより、第１ワードラインＷ（１）に接続された複数のトランジスタ回路Ｔを同時にオン状態にすることができる。第２ワードラインＷ(２)およびその他のワードラインについても同様である。

図１において、符号Ｂ（１）〜Ｂ（８）が付された点線は、各トランジスタ回路Ｔに接続された感圧体３８の電気抵抗や静電容量に関する情報を含む検出信号を伝達するために設けられた複数のビットラインを表している。複数のビットラインＢ（１）〜Ｂ（８）はそれぞれ、第２方向Ｄ２に沿って並ぶ複数のトランジスタ回路Ｔの後述する第１端子３３に電気的に接続されている。例えば第１ビットラインＢ（１）は、図１の紙面において最も左側に位置付けられ、第２方向Ｄ２に沿って並ぶ複数のトランジスタ回路Ｔの第１端子３３に接続されている。また第１ビットラインＢ(１)に隣接して配置された第２ビットラインＢ(２)は、第１ビットラインＢ(１)に接続された複数のトランジスタ回路Ｔとは異なる複数のトランジスタ回路Ｔの第１端子３３に接続されている。第１ビットラインＢ(１)には、第１ビットラインＢ(１)に接続された複数のトランジスタ回路Ｔのうち、ワードラインＷ（１）〜Ｗ（８）からの制御信号によってオン状態になっている１つのトランジスタ回路Ｔから取り出された検出信号が伝達される。第２ビットラインＢ(２)およびその他のビットラインについても同様である。

図２に示すトランジスタ基板２０によれば、ワードライＷ（１）〜Ｗ（８）やビットラインＢ（１）〜Ｂ（８）の本数がトランジスタ回路３０の数よりも少ない場合であっても、ワードライＷ（１）〜Ｗ（８）およびビットラインＢ（１）〜Ｂ（８）をマトリクス状に配置することにより、任意のトランジスタ回路３０からの検出信号を取り出すことができる。このため、基材２１に設けられるラインの本数を削減することができる。なお図２においては、ワードラインおよびビットラインの本数がそれぞれ８本である例が示されているが、ワードラインおよびビットラインの本数が特に限られることはない。

図１および図２に示すように、ワードラインＷ(１)〜Ｗ(８)およびビットラインＢ(１)〜Ｂ(８)はそれぞれ、対応する端子部Ｐ（Ｗ(１)）〜Ｐ（Ｗ(８)）および端子部Ｐ（Ｂ(１)）〜Ｐ（Ｂ(８)）に接続されている。なお図示はしないが、圧力センサ装置１０は、複数のトランジスタ基板２０を組み合わせることによって構成されていてもよい。この場合、端子部Ｐは、隣接する１つのトランジスタ基板２０の間で、対応するワードラインＷ(１)〜Ｗ(８)や対応するビットラインＢ(１)〜Ｂ(８)を互いに接続させるために用いられてもよい。この場合、図１および図２に示すように、一対の第１辺２２ａに設けられた端子部Ｐ（Ｂ(１)）〜Ｐ（Ｂ(８)）の両方に、対応するビットラインＢ(１)〜Ｂ(８)が接続されていてもよい。同様に、一対の第２辺２２ｂに設けられた端子部Ｐ（Ｗ(１)）〜Ｐ（Ｗ(８)）の両方に、対応するワードラインＷ(１)〜Ｗ(８)が接続されていてもよい。

トランジスタ回路３０や端子部Ｐを適切に支持することができる限りにおいて、基材２１を構成する材料が特に限られることはない。例えば基材２１は、可撓性を有するフレキシブル基板であってもよく、可撓性を有しないリジット基板であってもよい。

（トランジスタ回路）
次に図３および図４を参照して、トランジスタ基板２０のトランジスタ回路Ｔについて詳細に説明する。図３は、図１に示す圧力センサ装置１０をIII−III方向において切断した場合を示す断面図である。また図４は、図３に示すトランジスタ基板２０の１つのトランジスタ回路Ｔ並びに当該トランジスタ回路Ｔに接続された感圧体３８および第２電極３９を拡大して示す断面図である。

図４に示すように、トランジスタ回路Ｔは、基材２１の第１面２１ａ上に設けられたゲート端子３１と、ゲート端子３１を覆うよう基材２１の第１面２１ａ上に設けられたゲート絶縁膜３２と、ゲート絶縁膜３２上に設けられた半導体層３５と、半導体層３５の一端に接続されるようゲート絶縁膜３２上に設けられた第１端子３３と、半導体層３５の他端に接続されるようゲート絶縁膜３２上に設けられた第２端子３４と、を含むトランジスタＴａを有している。第１端子３３および第２端子３４は、ゲート端子３１との間の電圧に応じて、一方がいわゆるソース端子として機能し、他方がいわゆるドレイン端子として機能する。またトランジスタ回路Ｔは、トランジスタＴａの第１端子３３、第２端子３４および半導体層３５を覆うように設けられた絶縁層３６と、絶縁層３６上に設けられた第１電極３７と、をさらに有している。第１電極３７は、絶縁層３６の一部に形成された貫通孔３６ａを介して第１端子３３または第２端子３４に電気的に接続されている。図４に示す例においては、貫通孔３６ａが第２端子３４上に形成されており、この貫通孔３６ａを介して第２端子３４と第１電極３７とが接続されている。なお第１電極３７は、貫通孔３６ａ内の全域に充填されていてもよく、若しくは貫通孔３６ａの壁面上にのみ設けられていてもよい。

上述のように、ゲート端子３１には、対応するワードラインＷ（１）〜Ｗ（８）が接続され、第１端子３３には、対応するビットラインＢ(１)〜Ｂ(８)が接続される。なお図４に示すように、ゲート端子３１と第１端子３３および第２端子３４は互いに異なる階層に設けられる。このため通常は、ワードラインＷ(１)〜Ｗ(８)とビットラインＢ(１)〜Ｂ(８)も互いに異なる階層に設けられる。

ゲート端子３１、ゲート絶縁膜３２、第１端子３３、第２端子３４、絶縁層３６や第１電極３７を構成する材料としては、トランジスタにおいて用いられる公知の材料が用いられる。例えば、特開２０１３−６８５６２号公報において開示されている材料を用いることができる。

半導体層３５を構成する材料としては、無機半導体材料または有機半導体材料のいずれが用いられてもよいが、好ましくは有機半導体材料が用いられる。有機半導体材料は一般に、無機半導体材料に比べて低い温度で基板上に形成され得る。このため、基板として、フレキシブルなプラスチック基板などを利用することができる。このことにより、機械的衝撃に対する安定性を有し、かつ軽量な半導体素子を提供することが可能となる。また、印刷法等の塗布プロセスを用いて有機半導体材料を基板上に形成することができるので、無機半導体材料が用いられる場合に比べて、多数の有機トランジスタを基板上に効率的に形成することが可能となる。このため、半導体素子の製造コストを低くすることができる可能性がある。

有機半導体材料としては、ペンタセン等の低分子系有機半導体材料や、ポリピロール類等の高分子有機半導体材料が用いられ得る。より具体的には、特開２０１３−２１１９０号公報において開示されている低分子系有機半導体材料や高分子有機半導体材料を用いることができる。ここで「低分子有機半導体材料」とは、例えば、分子量が１００００未満の有機半導体材料を意味している。また「高分子有機半導体材料」とは、例えば、分子量が１００００以上の有機半導体材料を意味している。

図４に示すように、トランジスタ回路Ｔの第１電極３７は、第２端子３４が位置する側とは反対側において、感圧体３８の第１面３８ａに接している。また第１面３８ａの反対側に位置する感圧体３８の第２面３８ｂ上には、導電性を有する第２電極３９が設けられている。第２電極３９上には、第２電極３９を被覆する被覆層４０が設けられていてもよい。被覆層４０を構成する材料としては、ポリエチレンテレフタレート等の樹脂材料を用いることができる。

感圧体３８は、感圧体３８に加えられる圧力に応じて、圧力が加えられた方向における感圧体３８の電気抵抗または静電容量が変化するよう構成されたものである。感圧体３８としては、例えば、感圧体に加えられる圧力に応じて、圧力が加えられた方向ここでは厚み方向における感圧体の電気抵抗が変化するよう構成された、いわゆる感圧導電体が用いられ得る。感圧導電体は例えば、シリコーンゴムなどのゴムと、ゴムに添加されたカーボンなどの導電性を有する複数の粒子と、を含んでいる。

図３に示すように、上述の感圧体３８および第２電極３９は、複数のトランジスタ回路Ｔに跨って連続的に設けられていてもよい。図３に示す例において、ペンなどによって圧力Ｆが加えられると、圧力Ｆを加えられた部分において、感圧体３８が厚み方向において圧縮される。この結果、厚み方向において感圧体３８内の粒子が互いに接触し、厚み方向における感圧体３８の電気抵抗値が低くなる。このため、圧力Ｆが加えられた部分の感圧体３８に接続されたトランジスタ回路Ｔにおいては、第１端子３３および第２端子３４に流れる電流が増加する。従って、各トランジスタ回路Ｔに流れる電流値を検出することにより、圧力センサ装置１０に加えられている圧力Ｆの分布を算出することができる。

なお図３および図４においては、トランジスタ回路Ｔがいわゆるボトムゲート型となっている例を示した。しかしながら、トランジスタ回路Ｔのタイプがボトムゲート型に限られることはない。例えば図５に示すように、トランジスタ回路Ｔは、ゲート端子３１が第１端子３３、第２端子３４および半導体層３５よりも基材２１から遠い位置に配置される、いわゆるトップゲート型となっていてもよい。

図６は、トランジスタ回路Ｔ、感圧体３８および第２電極３９を示す回路図である。以下の説明においては、図６に示すように、ゲート端子３１がワードラインＷ（ｍ）に電気的に接続され、第１端子３３がビットラインＢ（ｎ）に電気的に接続されたトランジスタ回路Ｔのことを、第ｍ行第ｎ列トランジスタ回路Ｔ（ｍ，ｎ）とも表す。ここでｍおよびｎは任意の自然数である。後述するように、自然数ｍのうち偶数が２ｉで表され、自然数ｍのうち奇数が２ｉ−１で表されることがある。また自然数ｎのうち偶数が２ｊで表され、自然数ｎのうち奇数が２ｊ−１で表されることがある。ここでｉおよびｊは任意の自然数である。

なお図６においては、第２電極３９が接地電位に接続される例が示されているが、第２電極３９の電位が安定なものである限り、第２電極３９の電位の具体的な値が特に限られることはない。例えば第２電極３９は電源電位に接続されていてもよい。

次に図７および図８を参照して、マトリクス状に配置された複数のトランジスタ回路Ｔの回路図およびレイアウトについて説明する。図７は、複数のトランジスタ回路Ｔの回路図を示している。また図８は、第１端子３３、第２端子３４および半導体層３５が設けられた階層におけるトランジスタ回路Ｔのレイアウトを示す平面図である。図８において、第１端子３３および第２端子３４とは異なる階層に設けられているゲート端子３１およびワードラインＷ（１）〜Ｗ（６）が点線で示されている。同様に、第１端子３３および第２端子３４とは異なる階層に設けられている第１電極３７が一点鎖線で示されている。なお図７および図８においては、図面が煩雑になることを防ぐため、複数のワードラインおよび複数のビットラインのうちワードラインＷ（１）〜Ｗ（６）およびビットラインＢ（１）〜Ｂ（６）のみを表している。

本実施の形態において、複数のトランジスタ回路Ｔは、ゲート端子３１がワードラインＷ（２ｉ）に接続され、第１端子３３がビットラインＢ（２ｊ−１）に接続された第２ｉ行第２ｊ−１列トランジスタ回路Ｔ（２ｉ，２ｊ−１）と、ゲート端子３１がワードラインＷ（２ｉ−１）に接続され、第１端子３３がビットラインＢ（２ｊ）に接続された第２ｉ−１行第２ｊ列トランジスタ回路Ｔ（２ｉ−１，２ｊ）と、を含んでいる。また図７に示すように、第２ｉ行第２ｊ−１列トランジスタ回路Ｔ（２ｉ，２ｊ−１）の第２端子３４と、第２ｉ−１行第２ｊ列トランジスタ回路Ｔ（２ｉ−１，２ｊ）の第２端子３４とは、接続部４２を介して接続されている。例えば図７に示すように、第１行第２列トランジスタ回路Ｔ(１，２)の第２端子３４と、第２行第１列トランジスタ回路Ｔ(２，１)の第２端子３４とが、接続部４２を介して接続されている。また、第１行第４列トランジスタ回路Ｔ(１，４)の第２端子３４と、第２行第３列トランジスタ回路Ｔ(２，３)の第２端子３４とが、接続部４２を介して接続されている。このような回路構成を採用することにより、後述するように、トランジスタ回路Ｔの第１端子３３と第２端子３４との間の短絡の発生箇所を容易に特定することができる。

第２ｉ行第２ｊ−１列トランジスタ回路Ｔ（２ｉ，２ｊ−１）の第２端子３４と第２ｉ−１行第２ｊ列トランジスタ回路Ｔ（２ｉ−１，２ｊ）の第２端子３４とを接続することができる限りにおいて、接続部４２の具体的な構成が特に限られることはない。なおビットラインは通常、第１端子３３、第２端子３４および半導体層３５と同一の階層に設けられる。このため、第２ｉ行第２ｊ−１列トランジスタ回路Ｔ（２ｉ，２ｊ−１）と、第２ｉ−１行第２ｊ列トランジスタ回路Ｔ（２ｉ−１，２ｊ）との間にビットラインＢ（２ｊ）が位置する場合、接続部４２を第１端子３３、第２端子３４および半導体層３５と同一の階層に設けることはできない。この場合、以下に説明するように、第１端子３３、第２端子３４および半導体層３５とは異なる階層に配置された部材、例えば第１電極３７を、接続部４２として利用することができる。

図８に示す例において、第２ｉ行第２ｊ−１列トランジスタ回路Ｔ（２ｉ，２ｊ−１）の第２端子３４と、第２ｉ−１行第２ｊ列トランジスタ回路Ｔ（２ｉ−１，２ｊ）の第２端子３４とは、絶縁層３６に形成された貫通孔３６ａを介して同一の第１電極３７に接続されている。例えば、第２行第１列トランジスタ回路Ｔ（２，１）の第２端子３４と、第１行第２列トランジスタ回路Ｔ（１，２）の第２端子３４とは、平面視において第２行第１列トランジスタ回路Ｔ（２，１）および第１行第２列トランジスタ回路Ｔ（１，２）に跨るよう構成された同一の第１電極３７に、貫通孔３６ａを介して接続されている。同様に、第２行第３列トランジスタ回路Ｔ（２，３）の第２端子３４と、第１行第４列トランジスタ回路Ｔ（１，４）の第２端子３４とが、平面視において第２行第３列トランジスタ回路Ｔ（２，３）および第１行第４列トランジスタ回路Ｔ（１，４）に跨るよう構成された同一の第１電極３７に、貫通孔３６ａを介して接続されている。これによって、第２ｉ行第２ｊ−１列トランジスタ回路Ｔ（２ｉ，２ｊ−１）の第２端子３４と、第２ｉ−１行第２ｊ列トランジスタ回路Ｔ（２ｉ−１，２ｊ）の第２端子３４とを電気的に接続することができる。

なお図示はしないが、第２ｉ行第２ｊ−１列トランジスタ回路Ｔ（２ｉ，２ｊ−１）の第２端子３４と、第２ｉ−１行第２ｊ列トランジスタ回路Ｔ（２ｉ−１，２ｊ）の第２端子３４とは、ゲート端子３１と同一の階層に配置された接続部４２を介して接続されていてもよい。また図示はしないが、第２ｉ行第２ｊ−１列トランジスタ回路Ｔ（２ｉ，２ｊ−１）と第２ｉ−１行第２ｊ列トランジスタ回路Ｔ（２ｉ−１，２ｊ）との間にビットラインＢ（２ｊ）が位置しないようにトランジスタ回路Ｔが配置される場合、第１端子３３、第２端子３４および半導体層３５と同一の階層に接続部４２が配置されてもよい。

好ましくは図８に示すように、平面視において第２ｉ行第２ｊ−１列トランジスタ回路Ｔ（２ｉ，２ｊ−１）の少なくとも１つのトランジスタＴａと、第２ｉ−１行第２ｊ列トランジスタ回路Ｔ（２ｉ−１，２ｊ）の少なくとも１つのトランジスタＴａとの間にワードライン（２ｉ）およびビットラインＢ（２ｊ）が位置するよう、トランジスタ回路Ｔが配置される。このように、隣接する２つのワードライン間および隣接する２つのビットライン間に少なくとも１つのトランジスタＴａを配置することにより、隣接する２つのワードライン間の距離、および隣接する２つのビットライン間の距離を適切に確保することができる。このことにより、隣接する２つのワードライン間、または隣接する２つのビットライン間において短絡などの不具合が生じることを抑制することができる。また、トランジスタ回路ＴのトランジスタＴａの実装密度が高くなってしまうことを抑制することができ、これによって、近接する２つのトランジスタＴａの間において短絡などの不具合が生じることを抑制することができる。

（検査方法）
次に、このような構成からなるトランジスタ基板２０のトランジスタ回路Ｔにおける第１端子３３と第２端子３４との短絡を検査する方法について説明する。

はじめに、端子部Ｐ（Ｂ（１））〜Ｂ（Ｗ（６））に接続されたケーブル４５を介して、検査部５０が、第１ビットラインＢ（１）と第２ビットラインＢ（２）との間に検査電圧Ｖを印加する。例えば、第１ビットラインＢ（１）の電位を検査電位Ｅとし、第２ビットラインＢ（２）の電位を接地電位とする。なお、オン状態になっているトランジスタ回路Ｔに適切に電流を流すことができる限りにおいて、検査電圧Ｖや検査電位Ｅの具体的な値が特に限られることはない。

〔ビットラインＢ（１）〜Ｂ（２）間の検査工程〕
次に、第１ビットラインＢ（１）と第２ビットラインＢ（２）との間に検査電圧Ｖを印加した状態で、第１ワードラインＷ（１）にオン電圧を印加して、第１ビットラインＢ（１）と第２ビットラインＢ（２）との間に流れる電流を測定する、第１列〜第２列間第１検査工程を実施する。オン電圧は、第１行第２列トランジスタ回路Ｔ(１，２)をオン状態にすることができるよう適切に設定される。この際、その他のワードラインＷ（２）〜Ｗ（６）の電位は、各ワードラインＷ（２）〜Ｗ（６）に接続されたトランジスタ回路Ｔがオン状態にならないように制御されている。なお、その他のワードラインＷ（２）〜Ｗ（６）の電位の制御方法が特に限られることはない。例えば、ゲート端子３１にオン電圧を印加しない限りトランジスタ回路Ｔに有意な電流が流れないようにトランジスタ回路Ｔや周辺回路が設計されている場合、その他のワードラインＷ（２）〜Ｗ（６）はフロート状態に、すなわち電圧が印加されない状態となっていてもよい。また、その他のワードラインＷ（２）〜Ｗ（６）がフロート状態の場合に、各ワードラインＷ（２）〜Ｗ（６）に接続されたトランジスタ回路Ｔに有意な電流が流れる場合、その他のワードラインＷ（２）〜Ｗ（６）にオフ電圧を印加してもよい。半導体層３５を構成する材料として有機半導体材料が用いられる場合、フロート状態だと各ワードラインＷ（２）〜Ｗ（６）に接続されたトランジスタ回路Ｔに、オン状態の場合の１／１０〜１／１００程度の電流が流れる可能性がある。従って、有機半導体材料が用いられる場合、その他のワードラインＷ（２）〜Ｗ（６）にオフ電圧を印加することが好ましい。

その後、第１ビットラインＢ（１）と第２ビットラインＢ（２）との間に検査電圧Ｖを印加した状態で、第２ワードラインＷ（２）にオン電圧を印加して、第１ビットラインＢ（１）と第２ビットラインＢ（２）との間に流れる電流を測定する、第１列〜第２列間第２検査工程を実施する。この際、その他のワードラインＷ（１）、Ｗ（３）〜Ｗ（６）の電位は、各ワードラインＷ（１）、Ｗ（３）〜Ｗ（６）に接続されたトランジスタ回路Ｔがオン状態にならないように制御されている。

また、第１ビットラインＢ（１）と第２ビットラインＢ（２）との間に検査電圧Ｖを印加した状態で、ワードラインＷ（３）〜Ｗ（６）に順にオン電圧を印加して、第１ビットラインＢ（１）と第２ビットラインＢ（２）との間に流れる電流を測定する。すなわち、第１列〜第２列間第３検査工程、第１列〜第２列間第４検査工程、第１列〜第２列間第５検査工程および第１列〜第２列間第６検査工程を順に実施する。

上述のようにして、第１ビットラインＢ（１）と第２ビットラインＢ（２）との間に検査電圧Ｖを印加した状態でワードラインＷ（１）〜Ｗ（６）に順にオン電圧を印加した場合に、第１ビットラインＢ（１）と第２ビットラインＢ（２）との間に流れる電流について説明する。図７および図８に示す例において、第１ビットラインＢ（１）と第２ビットラインＢ（２）との間には、下記の第１経路〜第３経路が存在している。
・第１経路：第２行第１列トランジスタ回路Ｔ(２，１)、接続部４２および第１行第２列トランジスタ回路Ｔ(１，２)を通る経路
・第２経路：第４行第１列トランジスタ回路Ｔ(４，１)、接続部４２および第３行第２列トランジスタ回路Ｔ(３，２)を通る経路
・第３経路：第６行第１列トランジスタ回路Ｔ(６，１)、接続部４２および第５行第２列トランジスタ回路Ｔ(５，２)を通る経路
第１ビットラインＢ（１）と第２ビットラインＢ（２）との間に電流が流れるためには、上述の第１経路〜第３経路の少なくともいずれか１つが低抵抗の状態にある必要がある。

はじめに、第１ビットラインＢ（１）および第２ビットラインＢ（２）に接続された複数のトランジスタ回路Ｔのいずれにおいても、第１端子３３と第２端子３４との間の短絡が発生していないと仮定する。この場合、第１ワードラインＷ（１）にオン電圧を印加したとしても、第１行第２列トランジスタ回路Ｔ(１，２)はオン状態になるが、第２行第１列トランジスタ回路Ｔ(２，１)はオン状態にならない。このため、第１経路は高い抵抗値を有している。また、その他のトランジスタ回路Ｔもオフ状態になっている。このため、第２経路および第３経路も高い抵抗値を有している。従って、第１ビットラインＢ（１）と第２ビットラインＢ（２）との間に電流は流れない。同様に、第２ワードラインＷ（２）にオン電圧を印加したとしても、第２行第１列トランジスタ回路Ｔ(２，１)はオン状態になるが、第１行第２列トランジスタ回路Ｔ(１，２)はオン状態にならない。このため、第１経路は高い抵抗値を有している。また、その他のトランジスタ回路Ｔもオフ状態になっている。このため、第２経路および第３経路も高い抵抗値を有している。従って、第１ビットラインＢ（１）と第２ビットラインＢ（２）との間に電流は流れない。ワードラインＷ（３）〜Ｗ（６）にオン電圧を順に印加した場合についても同様に、第１ビットラインＢ（１）と第２ビットラインＢ（２）との間に電流は流れない。

次に、第１行第２列トランジスタ回路Ｔ(１，２）において第１端子３３と第２端子３４との間の短絡が発生していると仮定する。従って、第１行第２列トランジスタ回路Ｔ(１，２）は、第１ビットラインＢ（１）に印加される電圧に依らず常にオン状態になっている。この場合であっても、第１ワードラインＷ（１）にオン電圧を印加する場合には、第２行第１列トランジスタ回路Ｔ(２，１)はオン状態にならない。このため、第１経路の抵抗値は高くなっており、第１ビットラインＢ（１）と第２ビットラインＢ（２）との間に電流は流れない。一方、第２ワードラインＷ（２）にオン電圧を印加すると、第２行第１列トランジスタ回路Ｔ(２，１)がオン状態になる。また第１行第２列トランジスタ回路Ｔ(１，２）は常にオン状態になっている。従って、第１経路は低抵抗になっており、このため、第１ビットラインＢ（１）と第２ビットラインＢ（２）との間に流れる電流が測定される。従って、測定結果に基づいて、第１行第２列トランジスタ回路Ｔ(１，２）において第１端子３３と第２端子３４との間の短絡が発生していることを検出することができる。なお第１行第２列トランジスタ回路Ｔ(１，２）において短絡が生じている場合であっても、ワードラインＷ（３）〜Ｗ（６）にオン電圧を順に印加する場合には、第１ビットラインＢ（１）と第２ビットラインＢ（２）との間に電流は流れない。

〔ビットラインＢ（３）〜Ｂ（４）間の検査工程〕
次に、上述のビットラインＢ（１）〜Ｂ（２）間の検査工程と同様にして、ビットラインＢ（３）〜Ｂ（４）間の検査工程を実施する。具体的には、はじめに、第３ビットラインＢ（３）と第４ビットラインＢ（４）との間に検査電圧Ｖを印加した状態で、第１ワードラインＷ（１）にオン電圧を印加して、第３ビットラインＢ（３）と第４ビットラインＢ（４）との間に流れる電流を測定する、第３列〜第４列間第１検査工程を実施する。次に、第３ビットラインＢ（３）と第４ビットラインＢ（４）との間に検査電圧Ｖを印加した状態で、第２ワードラインＷ（２）にオン電圧を印加して、第３ビットラインＢ（３）と第４ビットラインＢ（４）との間に流れる電流を測定する、第３列〜第４列間第２検査工程を実施する。また、第３ビットラインＢ（３）と第４ビットラインＢ（４）との間に検査電圧Ｖを印加した状態で、ワードラインＷ（３）〜Ｗ（６）に順にオン電圧を印加して、第３ビットラインＢ（３）と第４ビットラインＢ（４）との間に流れる電流を測定する。すなわち、第３列〜第４列間第３検査工程、第３列〜第４列間第４検査工程、第３列〜第４列間第５検査工程および第３列〜第４列間第６検査工程を順に実施する。これによって、トランジスタ回路Ｔ（１，４）、Ｔ（２，３）、Ｔ（３，４）、Ｔ（４，３）、Ｔ（５，４）、Ｔ（６，３）において短絡が生じているかどうかを検査することができる。また短絡が生じている場合、短絡が生じているトランジスタ回路Ｔを特定することができる。

〔ビットラインＢ（５）〜Ｂ（６）間の検査工程〕
その後、上述のビットラインＢ（１）〜Ｂ（２）間の検査工程と同様にして、ビットラインＢ（５）〜Ｂ（６）間の検査工程を実施する。すなわち、第５列〜第６列間第１検査工程、第５列〜第６列間第２検査工程、第５列〜第６列間第３検査工程、第５列〜第６列間第４検査工程、第５列〜第６列間第５検査工程および第５列〜第６列間第６検査工程を順に実施する。これによって、トランジスタ回路Ｔ（１，６）、Ｔ（２，５）、Ｔ（３，６）、Ｔ（４，５）、Ｔ（５，６）、Ｔ（６，５）において短絡が生じているかどうかを検査することができる。また短絡が生じている場合、短絡が生じているトランジスタ回路Ｔを特定することができる。

このように本実施の形態においては、ビットラインＢ（２ｊ−１）とビットラインＢ（２ｊ）との間に検査電圧Ｖを印加した状態で、ワードラインＷ（１）〜Ｗ（ｍ）に順にオン電圧を印加して、ビットラインＢ（２ｊ−１）とビットラインＢ（２ｊ）との間に流れる電流を測定することにより、トランジスタ回路Ｔにおいて短絡が生じているかどうかを検査することができる。また短絡が生じている場合、短絡が生じているトランジスタ回路Ｔを特定することができる。すなわち、短絡の発生箇所を容易に特定することができる。このため、短絡が生じているトランジスタ回路Ｔのみを除去したり修復したりしてトランジスタ基板２０の製造歩留りを向上させることができる。また、短絡の発生箇所に関するデータに基づいて、トランジスタ基板２０の製造工程を改善することなどによっても、トランジスタ基板２０の製造歩留りを向上させることができる。

（圧力センサ装置の組立工程）
次に、検査されたトランジスタ基板２０を用いて圧力センサ装置１０を構成する方法の一例について説明する。

ここでは、トランジスタ基板２０上に上述の感圧体３８、第２電極３９、被覆層４０などを積層させる。また、感圧体３８の電気抵抗に関する情報が得られるようトランジスタ基板２０のトランジスタ回路に電圧を印加するセンサ工程を実施するよう構成された制御部を、ケーブル４５を介してトランジスタ基板２０に接続する。この際、ワードラインＷ（２ｉ−１）とワードラインＷ（２ｉ）とが電気的に接続されるようにトランジスタ基板２０や圧力センサ装置１０が構成されてもよい。例えば、第１ワードラインＷ(１)と第２ワードラインＷ(２)とが接続されてもよい。同様に、ビットラインＢ（２ｊ−１）とビットラインＢ（２ｊ）とが電気的に接続されるようにトランジスタ基板２０や圧力センサ装置１０が構成されてもよい。例えば、第１ビットラインＢ(１)と第２ビットラインＢ(２)とが接続されてもよい。この場合、第２ｉ行第２ｊ−１列トランジスタ回路Ｔ（２ｉ，２ｊ−１）と第２ｉ−１行第２ｊ列トランジスタ回路Ｔ（２ｉ−１，２ｊ）とがいずれも同一のワードラインおよびビットラインに接続されることになる。例えば、第１行第２列トランジスタ回路Ｔ(１，２)と第２行第１列トランジスタ回路Ｔ(２，１)とが同一の第１ワードラインＷ(１)および第１ビットラインＢ(１)に接続されることになる。ここで上述のように、第２ｉ行第２ｊ−１列トランジスタ回路Ｔ（２ｉ，２ｊ−１）の第２端子３４と第２ｉ−１行第２ｊ列トランジスタ回路Ｔ（２ｉ−１，２ｊ）の第２端子３４とは、同一の第１電極３７に接続されている。このため、第２ｉ行第２ｊ−１列トランジスタ回路Ｔ（２ｉ，２ｊ−１）および第２ｉ−１行第２ｊ列トランジスタ回路Ｔ（２ｉ−１，２ｊ）は、同一の第１電極３７に対応する感圧体３８の部分に対して並列に接続されたトランジスタ回路Ｔとして機能する。すなわち、１つの第１電極３７に対応する感圧体３８に対して、複数のトランジスタ回路Ｔが並列に設けられることになる。このため、１つの第１電極３７に対応する感圧体３８に流れる電流の容量を増加させることができる。また、複数のトランジスタ回路Ｔのうちの１つが故障した場合であっても、その他のトランジスタ回路Ｔが正常であれば、対応する感圧体３８に流れる電流を測定することができる。このため、圧力センサ装置１０の信頼性を高めることができる。

ワードラインＷ（２ｉ−１）とワードラインＷ（２ｉ）とを電気的に接続する方法としては、例えば、ケーブル４５や制御部においてワードラインＷ（２ｉ−１）に繋がるラインとワードラインＷ（２ｉ）に繋がるラインとを短絡させる方法が挙げられる。また、ワードラインＷ（２ｉ−１）とワードラインＷ（２ｉ）とを接続するための部材をトランジスタ基板２０に設けてもよい。ビットラインＢ（２ｊ−１）とビットラインＢ（２ｊ）とを電気的に接続する方法についても、同様の方法を採用することができる。

なお、上述した実施の形態に対して様々な変更を加えることが可能である。以下、必要に応じて図面を参照しながら、変形例について説明する。以下の説明および以下の説明で用いる図面では、上述した実施の形態と同様に構成され得る部分について、上述の実施の形態における対応する部分に対して用いた符号と同一の符号を用いることとし、重複する説明を省略する。また、上述した実施の形態において得られる作用効果が変形例においても得られることが明らかである場合、その説明を省略することもある。

（第１の変形例）
上述の図７および図８においては、トランジスタ回路Ｔが１つのトランジスタＴａのみを含む例を示した。しかしながら、これに限られることはなく、図９および図１０に示すように、トランジスタ回路Ｔが複数のトランジスタＴａを含んでいてもよい。例えば、第２ｉ行第２ｊ−１列トランジスタ回路Ｔ（２ｉ，２ｊ−１）は、ゲート端子３１がワードラインＷ（２ｉ）に接続され、第１端子３３がビットラインＢ（２ｊ−１）に接続され、第２端子３４が接続部４４を介して互いに接続された複数のトランジスタＴａを含んでいてもよい。図９および図１０においては、第２行第１列トランジスタ回路Ｔ（２，１）が、ゲート端子３１が第２ワードラインＷ（２）に接続され、第１端子３３が第１ビットラインＢ（１）に接続され、第２端子３４が接続部４４を介して互いに接続された２つのトランジスタＴａを含む例が示されている。図９および図１０に示すように、２つのトランジスタＴａは、第２ワードラインＷ（２）を挟んで互いに対向するよう配置されていてもよい。接続部４４は、第２端子３４と同一の階層に配置されていてもよく、第２端子３４とは異なる階層に配置されていてもよい。例えば上述の接続部４２の場合と同様に、貫通孔３６ａを介して第２端子３４に接続される第１電極３７が接続部４４として機能してもよい。

本変形例によれば、トランジスタ回路Ｔが複数のトランジスタＴａを含むことにより、トランジスタ回路Ｔに流れる電流の容量を増加させることができる。また、複数のトランジスタＴａのうちの１つが故障した場合であっても、その他のトランジスタＴａが正常であれば、トランジスタ回路Ｔに流れる電流を測定し続けることができる。このため、圧力センサ装置１０の信頼性を高めることができる。

（その他の変形例）
上述の本実施の形態においては、トランジスタ基板２０を検査する検査部５０が、ケーブル４５を介してトランジスタ基板２０に接続される例を示した。しかしながら、検査部５０が設けられる場所が特に限られることはない。例えば検査部５０は、トランジスタ基板２０上に設けられていてもよい。制御部も同様に、トランジスタ基板２０上に設けられていてもよい。

また上述の本実施の形態においては、感圧体３８に第１電極３７が接触している例を示した。しかしながら、これに限られることはなく、図１１に示すように、絶縁層３６の一部に形成された貫通孔３６ａなどの開口部を間に挟んで第１電極３７と感圧体３８とが対向していてもよい。この場合、トランジスタ回路Ｔに圧力が加えられていない状態においては、第１電極３７と感圧体３８とは非接触であることが保証される。このため、トランジスタ回路Ｔに圧力が加えられていない状態において、感圧体３８の電気的な状態の偏りや、ノイズが生じることを抑制することができる。またこの場合、一定値以上の圧力が感圧体３８の厚み方向において感圧体３８に加えられてはじめて、貫通孔３６ａに押し入れられた感圧体３８の一部が第１電極３７と接触するようになる。すなわち、感圧体３８に圧力が加えられた時に第２端子３４が感圧体３８に電気的に接続されるようになっている。このため、第１電極３７に対して押し付けられる感圧体３８の圧力を、従来に比べて低減することができる。これによって、大きな圧力が感圧体３８に加えられる場合であっても、過剰な電流が第１電極３７および感圧体３８に流れてしまうことを抑制することができる。この点でも、感圧体３８の電気的な状態の偏りが生じることを抑制することができる。また、トランジスタ回路Ｔの消費電力や、トランジスタ回路Ｔを駆動するための外部の駆動回路の消費電力が増大してしまうことを抑制することができる。また、トランジスタ回路Ｔを駆動するための外部の駆動回路に過剰な負荷がかかってしまうことを抑制することができる。

なお図１１においては、第２端子３４に接続された第１電極３７が、開口部を間に挟んで感圧体３８と対向する例を示した。しかしながら、図示はしないが、第２端子３４が開口部を間に挟んで感圧体３８と対向していてもよい。

また図１１においては、ボトムゲート型のトランジスタ回路Ｔが、絶縁層３６の一部に形成された貫通孔３６ａなどの開口部を間に挟んで第１電極３７と感圧体３８とが対向するように構成される例を示した。しかしながら、これに限られることはなく、図１２に示すように、絶縁層３６の一部に形成された貫通孔３６ａなどの開口部を間に挟んで第１電極３７と感圧体３８とが対向し、かつ、ゲート端子３１が第１端子３３、第２端子３４および半導体層３５よりも基材２１から遠い位置に配置されていてもよい。すなわち、図１１に示す、第１電極３７と感圧体３８との対向構造が、トップゲート型のトランジスタ回路Ｔに適用されてもよい。

なお、上述した実施の形態に対するいくつかの変形例を説明してきたが、当然に、複数の変形例を適宜組み合わせて適用することも可能である。

１０ 圧力センサ装置
２０ トランジスタ基板
Ｐ 端子部
Ｔ トランジスタ回路
Ｔａ トランジスタ
３１ ゲート端子
３２ ゲート絶縁膜
３３ 第１端子
３４ 第２端子
３５ 半導体層
３６ 絶縁層
３７ 第１電極
３８ 感圧体
３９ 第２電極
４２ 接続部
４４ 接続部
４５ ケーブル
５０ 検査部
Ｗ（１） 第１ワードライン
Ｗ（２） 第２ワードライン
Ｂ（１） 第１ビットライン
Ｂ（２） 第２ビットライン
Ｔ（２，１） 第２行第１列トランジスタ回路
Ｔ（１，２） 第１行第２列トランジスタ回路

Claims (7)

1. 感圧体を利用して圧力を測定する圧力センサ装置において用いられるトランジスタ基板であって、
   ゲート端子と、半導体層と、前記半導体層の一端に接続された第１端子と、前記半導体層の他端に接続された第２端子と、を含むトランジスタを有する複数のトランジスタ回路と、
   複数の前記トランジスタ回路に接続された複数のワードラインおよび複数のビットラインと、を備え、
   前記複数のワードラインは、複数の前記トランジスタ回路の前記ゲート端子に接続された第１ワードラインと、前記第１ワードラインに接続された前記トランジスタ回路とは異なる複数の前記トランジスタ回路の前記ゲート端子に接続された第２ワードラインと、を少なくとも含み、
   前記複数のビットラインは、複数の前記トランジスタ回路の前記第１端子に接続された第１ビットラインと、前記第１ビットラインに接続された前記トランジスタ回路とは異なる複数の前記トランジスタ回路の前記第１端子に接続された第２ビットラインと、を少なくとも含み、
   前記複数のトランジスタ回路は、前記ゲート端子が前記第１ワードラインに接続され、前記第１端子が前記第２ビットラインに接続された第１行第２列トランジスタ回路と、前記ゲート端子が前記第２ワードラインに接続され、前記第１端子が前記第１ビットラインに接続された第２行第１列トランジスタ回路と、を少なくとも含み、
   前記第１行第２列トランジスタ回路の前記第２端子と、前記第２行第１列トランジスタ回路の前記第２端子とが接続されており、
   前記ゲート端子が前記第１ワードラインに接続され、前記第１端子が前記第１ビットラインに接続されたトランジスタ回路は存在せず、且つ、前記ゲート端子が前記第２ワードラインに接続され、前記第１端子が前記第２ビットラインに接続されたトランジスタ回路は存在しない、トランジスタ基板。
2. 前記トランジスタ回路は、前記第２端子および前記圧力センサ装置の感圧体に接続された第１電極を含み、
   前記第１行第２列トランジスタ回路の前記第２端子と、前記第２行第１列トランジスタ回路の前記第２端子とが、同一の前記第１電極に接続されている、請求項１に記載のトランジスタ基板。
3. 前記トランジスタ回路は、複数の前記トランジスタを含む、請求項１または２に記載のトランジスタ基板。
4. 請求項１に記載のトランジスタ基板の検査方法であって、
   前記第１ビットラインと前記第２ビットラインとの間に検査電圧を印加した状態で、前記第１ワードラインにオン電圧を印加して、前記第１ビットラインと前記第２ビットラインとの間に流れる電流を測定する、第１列〜第２列間第１検査工程と、
   前記第１ビットラインと前記第２ビットラインとの間に検査電圧を印加した状態で、前記第２ワードラインにオン電圧を印加して、前記第１ビットラインと前記第２ビットラインとの間に流れる電流を測定する、第１列〜第２列間第２検査工程と、を備える、検査方法。
5. 前記第１列〜第２列間第１検査工程において、前記第１ワードライン以外のワードラインにはオフ電圧が印加され、
   前記第１列〜第２列間第２検査工程において、前記第２ワードライン以外のワードラインにはオフ電圧が印加される、請求項４に記載の検査方法。
6. 前記複数のビットラインは、それぞれが複数の前記トランジスタ回路の前記第１端子に接続された第３ビットラインおよび第４ビットラインをさらに含み、
   前記複数のトランジスタ回路は、前記ゲート端子が前記第１ワードラインに接続され、前記第１端子が前記第４ビットラインに接続された第１行第４列トランジスタ回路と、前記ゲート端子が前記第２ワードラインに接続され、前記第１端子が前記第３ビットラインに接続された第２行第３列トランジスタ回路と、をさらに含み、
   前記検査方法は、
   前記第３ビットラインと前記第４ビットラインとの間に検査電圧を印加した状態で、前記第１ワードラインにオン電圧を印加して、前記第３ビットラインと前記第４ビットラインとの間に流れる電流を測定する、第３列〜第４列間第１検査工程と、
   前記第３ビットラインと前記第４ビットラインとの間に検査電圧を印加した状態で、前記第２ワードラインにオン電圧を印加して、前記第３ビットラインと前記第４ビットラインとの間に流れる電流を測定する、第３列〜第４列間第２検査工程と、をさらに備える、請求項４または５に記載の検査方法。
7. 前記第３列〜第４列間第１検査工程において、前記第１ワードライン以外のワードラインにはオフ電圧が印加され、
   前記第３列〜第４列間第２検査工程において、前記第２ワードライン以外のワードラインにはオフ電圧が印加される、請求項６に記載の検査方法。

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