JP6330102B1 - インバータ用負荷異常検出回路及びインバータ装置 - Google Patents
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Abstract
【課題】インバータの重要な構成要素であるスイッチング素子の破壊を防止可能なインバータ用負荷異常検出回路及びインバータ装置を提供する。【解決手段】スイッチング素子として自己消弧素子３１を有するとともに位相同期ループで出力周波数が負荷２の共振周波数となるように制御されるインバータ装置３の運転中に負荷２の異常を検出するインバータ用負荷異常検出回路５０であって、スイッチング素子は、自己消弧素子３１と逆並列に接続された還流ダイオード３２を有し、インバータ装置３から負荷２に与えられる出力電圧Ｖ１と出力電流Ｉ１との位相ずれを検出し、検出した位相ずれに基づき負荷異常信号を送出する位相ずれ検出手段を備え、位相ずれ検出手段は、出力電流Ｉ１の出力電圧Ｖ１に対する位相の進み及び位相の遅れを検出する。【選択図】図１
Description
本発明は、インバータが電力を供給している負荷に異常が生じた際に、この負荷の異常による影響からインバータを保護するために設けられるインバータ用負荷異常検出回路、及びこのインバータ用負荷異常検出回路を備えるインバータ装置に関する。
負荷に交流電力を与える電源装置として、インバータ装置が利用されている。インバータ装置で電力を供給すれば、負荷に与える電圧値および電流値を任意に設定できることから、負荷の特性や必要とする仕事量に応じて電力が供給され、負荷への電力供給に無駄がなくなり、電力供給が効率良く行える。
インバータ装置の一例として、図７に示されるように、三相交流電力をダイオード１１および平滑コンデンサ１２で直流電力に変換する整流回路１０と、この整流回路１０の出力電圧を所定電圧に整える定電圧回路２０と、この定電圧回路２０からの直流電力を交流電力に変換するインバータ回路３０と、このインバータ回路３０から出力される交流電力の周波数を負荷２の共振周波数となるように制御する位相同期ループ回路（以下、「ＰＬＬ回路」と略す。）４０とを備えたインバータ装置１が知られている。このインバータ装置１は、高周波と見なせる高い周波数の交流電力を発生するとともに、出力インピーダンスが小さい電圧型のものとなっている。
定電圧回路２０は、負荷や入力電圧が変動しても所定の直流電圧を安定して出力側に供給するチョッパ方式のものである。この定電圧回路２０には、チョッパ本体となるスイッチング素子である電力制御用のＭＯＳＦＥＴ２１と、電圧・電流平滑用のリアクトル２２およびコンデンサ２３と、ＭＯＳＦＥＴ２１がオフのときの負荷電流通路となるフリーホイリングダイオード２４とが設けられている。定電圧回路２０は、ＭＯＳＦＥＴ２１のゲートに加える周期信号のオン時間の幅を変化させることで、出力電圧が調節可能となっている。
インバータ回路３０には、ブリッジ状に接続されたスイッチング素子である周波数制御用のＭＯＳＦＥＴ３１が設けられている。各ＭＯＳＦＥＴ３１には、誘導負荷の場合の遅れ電流成分を直流回路に帰還させたり、ブリッジ内を環流させるダイオード３２が並列に接続されている。また、インバータ回路３０には、インダクタンスＬおよびキャパシタンスＣからなる負荷２が接続され、この負荷２への電流Ｉ１および電圧Ｖ１を検出するために、変流器３３および変圧器３４が設けられている。
ＰＬＬ回路４０には、負荷２への電流Ｉ１および電圧Ｖ１の位相ずれを検出する位相比較回路４１と、位相比較回路４１が検出した電流Ｉ１および電圧Ｖ１の位相ずれを合せるように、予め設定された周波数設定値を加減するアナログ加減算器４２と、このアナログ加減算器４２が出力する電圧に応じた周波数の信号を出力する電圧制御発振器４３と、電圧制御発振器４３の出力する信号の周波数に応じて、インバータ回路３０の各ＭＯＳＦＥＴ３１が有するゲートＡ〜Ｄへ信号を順次送出するゲート信号制御回路４４とが設けられている。
このようなインバータ装置１によれば、高周波と見なせる高い周波数の交流電力が発生可能となり、鋼材等の高周波焼き入れに利用可能となる。そのうえ、負荷２への電流Ｉ１および電圧Ｖ１の位相が合うように出力の周波数が制御されるので、出力電力の周波数がインダクタンスＬおよびキャパシティＣからなる負荷２の共振周波数と一致し、負荷２を効率よく運転させることが可能となる。
インバータ装置１の運転中に、負荷２側の回路の一部が短絡し、又は開放される等の異常が発生すると、負荷２のインピーダンスが急激に変化し、共振周波数が大きく変動する。すると、インバータ装置１のＰＬＬ回路４０は、負荷２の共振周波数に追従するように出力の周波数を制御するが、制御の過渡状態において瞬間的に大きな電流や電圧が発生し、ＭＯＳＦＥＴ３１が破壊される可能性がある。特に、負荷２のインピーダンスの変化により、電流Ｉ１の位相が電圧Ｖ１の位相に対して進むと、比較的大きなサージ電圧が発生し、このサージ電圧でＭＯＳＦＥＴ３１が破壊されやすいという問題がある。このため、電流Ｉ１の位相の進みに対する余裕を確保する観点から、典型的には、電流Ｉ１の位相が電圧Ｖ１の位相に対して多少遅れた状態でインバータ装置１は運転される。また、電流Ｉ１の電圧Ｖ１に対する位相の進みを検出してＭＯＳＦＥＴ３１の保護を強化する技術も知られている。
特許文献１に記載されたインバータ用負荷異常検出回路は、上記インバータ装置１に付加され、インバータ装置１から負荷２へ出力される電流Ｉ１及び電圧Ｖ１の位相ずれを検出し、この位相ずれに基づき負荷異常信号を送出するものである。この負荷異常検出回路には、ＰＬＬ回路４０と接続された変流器３３及び変圧器３４の各々から得られる電流Ｉ１及び電圧Ｖ１が入力される。そして、負荷異常検出回路は、入力された電流Ｉ１及び電圧Ｖ１をそれぞれ所定の方形波に整えて電流Ｉ１及び電圧Ｖ１の波形を比較する。
負荷共振回路のインダクタンスが消滅する異常が発生し、負荷２の共振周波数がインバータ装置３の作動周波数からずれると、負荷２の共振回路は容量性負荷となり、電流Ｉ１の位相が電圧Ｖ１の位相に対して進む。この場合に、負荷異常検出回路は、インバータ回路３０のＭＯＳＦＥＴ３１のゲート信号をすべてオフし、チョッパ方式の定電圧回路２０に使用しているＭＯＳＦＥＴ２１もオフし、入力側からの電流流入を防ぐ。これにより、負荷２への電力供給が停止されるとともに、ＭＯＳＦＥＴ３１が保護される。
特許文献１に記載されたインバータ用負荷異常検出回路によれば、電流Ｉ１の電圧Ｖ１に対する位相の進みは検出されるが、電流Ｉ１の電圧Ｖ１に対する位相の遅れは検出されない。電流Ｉ１の電圧Ｖ１に対する位相の遅れが生じた場合に、電流Ｉ１の遅れ電流成分は、ＭＯＳＦＥＴ３１と並列に接続されているダイオード３２に流れる。なお、電流Ｉ１の電圧Ｖ１に対する位相の進みが生じた場合も同様であり、電流Ｉ１の進み電流成分はダイオード３２に流れる。一方、電流Ｉ１及び電圧Ｖ１の位相が一致している場合には、電流Ｉ１はダイオード３２には流れない。ＰＬＬ回路４０が行う電流Ｉ１及び電圧Ｖ１の位相の調整は、電流Ｉ１をＭＯＳＦＥＴ３１に流すか又はダイオード３２に流すかの調整と言うこともできる。
電流Ｉ１と電圧Ｖ１との位相ずれは、ダイオード３２に流れる電流Ｉ１の遅れ電流成分又は進み電流成分の増加を招き、ダイオード３２による損失の増加が懸念される。ダイオード３２は、例えばＭＯＳＦＥＴ３１に組み込まれており、ダイオード３２による損失の増加に伴ってＭＯＳＦＥＴ３１が発熱し、ＭＯＳＦＥＴ３１が熱的要因で破壊される虞がある。
本発明は、インバータの重要な構成要素であるスイッチング素子の破壊を防止可能なインバータ用負荷異常検出回路及びインバータ装置を提供することにある。
本発明の一態様のインバータ用負荷異常検出回路は、スイッチング素子として自己消弧素子を有するとともに位相同期ループで出力周波数が負荷の共振周波数となるように制御されるインバータの運転中に前記負荷の異常を検出するインバータ用負荷異常検出回路であって、前記スイッチング素子は、前記自己消弧素子と逆並列に接続された還流ダイオードを有するものであり、前記インバータから前記負荷に与えられる出力電圧と出力電流との位相ずれを検出し、検出した位相ずれに基づき負荷異常信号を送出する位相ずれ検出手段を備え、前記位相ずれ検出手段は、前記出力電流に基づくパルス信号がクロック信号として入力されるクロックポートと、前記出力電圧に基づくパルス信号がデータ信号として入力されるデータポートと、前記クロック信号によって規定されるタイミングで前記データ信号が入力された場合にリセット状態からセット状態に移行し、状態に応じた信号を出力する出力ポートとを含むＤフリップフロップと、前記データポートに入力される前記出力電圧に基づくパルス信号のパルス幅を、前記出力電圧の半周期よりも短いパルス幅に設定するパルス幅変更手段と、を有し、前記出力電流の前記出力電圧に対する位相の進み及び位相の遅れを検出する。
また、本発明の一態様のインバータ装置は、スイッチング素子として自己消弧素子を有するとともに位相同期ループで出力周波数が負荷の共振周波数となるように制御されるインバータ装置であって、前記スイッチング素子は、前記自己消弧素子と逆並列に接続された還流ダイオードを有し、前記インバータ用負荷異常検出回路を備える。
本発明によれば、インバータの重要な構成要素であるスイッチング素子の破壊を未然に防止することができる。
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の説明では、既に説明した素子や回路と同じものには、同一符号を付し、その説明を省略若しくは簡略する。
図１は、本発明の実施形態を説明するための、インバータ装置の一例の回路図である。
図１に示すインバータ装置３は、前述したインバータ装置１に負荷異常検出回路５０を付加したものである。インバータ回路３０のＭＯＳＦＥＴ３１は、そのオン抵抗値がダイオード３２の順方向の抵抗値よりも小さいものであり、例えばＳｉＣ−ＭＯＳＦＥＴである。なお、ダイオード３２は、ＭＯＳＦＥＴ３１に組み込まれていてもよいし、ＭＯＳＦＥＴ３１とは別に設けられていてもよい。
図２は、負荷異常検出回路５０の回路図である。
負荷異常検出回路５０は、インバータ装置３から負荷２へ出力される電流Ｉ１及び電圧Ｖ１の位相ずれを検出し、この位相ずれに基づき負荷異常信号をＰＬＬ回路４０に送出する。負荷異常検出回路５０には、変流器３３から得られる電流Ｉ１及び変圧器３４から得られる電圧Ｖ１が入力される。
負荷異常検出回路５０には、図２に示されるように、電圧Ｖ１に基づくパルス信号を生成する波形整形器５１と、電流Ｉ１に基づくパルス信号を生成する波形整形器５２と、波形整形器５１から出力される電圧Ｖ１に基づくパルス信号のパルス幅を変更するパルス幅変更手段５３と、Ｄフリップフロップ５４と、Ｄフリップフロップ５４の出力をホールドするラッチ５５と、電流Ｉ１の大きさが基準値に達したか否かを検出する比較器５６と、比較器５６の出力信号を反転する反転器５７とが設けられている。
波形整形器５１は、生成するパルス信号の振幅を調整するための抵抗器５１Ａ、電圧Ｖ１の波形に含まれる不要な高調波分をカットするためのコンデンサ５１Ｂ等を含み、電圧Ｖ１に基づくパルス信号を生成する。なお、パルス信号とは、振幅が最大値（ＨＩＧＨ）及び最小値（ＬＯＷ）のどちらかの値をとるように周期的に変化するものである。パルス波形は、好ましくは方形波であるが、三角波、のこぎり波等でもよい。
波形整形器５２は、波形整形器５１と同様に、生成するパルス信号の振幅を調整するための抵抗器５２Ａ、電流Ｉ１の波形に含まれる不要な高調波分をカットするためのコンデンサ５２Ｂ等を含み、電流Ｉ１に基づくパルス信号を生成する。
パルス幅変更手段５３は、波形整形器５１から出力される電圧Ｖ１に基づくパルス信号（例えば方形波）のパルス幅を、電圧Ｖ１の半周期Ｔ／２よりも短いパルス幅ＰＷに変更する。パルス幅変更手段５３としては、例えば単安定マルチバイブレータを用いることができる。パルス幅変更手段５３が単安定マルチバイブレータであるものとして、パルス幅変更手段５３は、電源Ｖｃｃに接続される抵抗器５３Ａ及びコンデンサ５３Ｂを有し、入力ポートＡに入力される信号をトリガーとして、抵抗器５３Ａの抵抗値及びコンデンサ５３Ｂの静電容量によって定まるＲＣ時定数に応じたパルス幅のパルス信号を出力ポートＱ１から出力する。
Ｄフリップフロップ５４は、波形整形器５２から出力される電流Ｉ１に基づくパルス信号がクロック信号として入力されるクロックポートＣＬと、パルス幅変更手段５３から出力されるパルス信号、すなわち電圧Ｖ１に基づくパルス信号であって電圧Ｖ１の半周期Ｔ／２よりも短いパルス幅ＰＷを有するパルス信号がデータ信号として入力されるデータポートＤと、リセット信号が入力されるリセットポートＲと、セット状態となると信号を出力する出力ポートＱ２と、出力ポートＱ２とは逆にリセット状態となると信号を出力する反転出力ポート＃Ｑ２を有する。パルス幅変更手段５３とＤフリップフロップ５４とにより、電流Ｉ１の電圧Ｖ１に対する位相の進み及び位相の遅れを検出する位相ずれ検出手段５８が形成されている。
比較器５６は、二つの入力ポートにそれぞれ入力される交流信号の大きさを比較する。比較器５６の一方の入力ポートには、負荷２への電流Ｉ１の値を示す交流信号が入力されている。比較器５６の他方の入力ポートには、予め設定された基準値として、所定の交流電圧Ｖ２を可変抵抗器５９で分圧した交流信号が入力されている。
電流Ｉ１が基準値よりも大きくなると、比較器５６から定常運転信号が出力される。この定常運転信号は、反転器５７で反転されてＤフリップフロップ５４のリセットポートＲに入力される。比較器５６と反転器５７と可変抵抗器５９とにより、電流Ｉ１の値が基準値よりも大きくなるまで、Ｄフリップフロップ５４のリセットポートＲにリセット信号を入力し続けるマスク手段６０が形成されている。
インバータ装置３の起動後、インバータ装置３の運転が定常状態に達するまで、具体的には、インバータ装置３の作動周波数が負荷２の共振周波数に一致し且つ負荷２への電流Ｉ１が基準値よりも大きくなるまで、マスク手段６０がＤフリップフロップ５４のリセットポートＲにリセット信号を入力し続け、負荷異常検出回路５０による位相ずれ検出動作は休止される。これにより、負荷２への電流Ｉ１が不安定であり、電流Ｉ１及び電圧Ｖ１の位相が一致しないインバータ装置３の起動直後に、インバータ装置３が強制的に停止されるといった不都合が解消される。そして、インバータ装置３の運転が定常状態に達すると、負荷異常検出回路５０による位相ずれ検出動作が開始される。
図３から図６は、負荷異常検出回路５０の位相ずれ検出動作の一例のタイミングチャートである。
図３から図６に示す例では、波形整形器５１は電圧Ｖ１に基づく方形波のパルス信号を生成し、波形整形器５２は電流Ｉに基づく方形波のパルス信号を生成する。また、パルス幅変更手段５３は、波形整形器５１から出力される電圧Ｖ１に基づくパルス信号であって入力ポートＡに入力されるパルス信号の立ち上がりのタイミングで立ち上がり、電圧Ｖ１の半周期λ／２よりも短いパルス幅ＰＷを有するパルス信号を出力ポートＱ１から出力する。また、Ｄフリップフロップ５４は、立ち上がりエッジトリガータイプのＤフリップフロップであり、クッロク信号の立ち上がりのタイミングでデータ信号が入力されている場合にセット状態となる。
図３に示すとおり、電圧Ｖ１及び電流Ｉ１の位相が一致している場合に、Ｄフリップフロップ５４のクロックポートＣＬに入力されるクロック信号（波形整形器５２から出力される電流Ｉ１に基づくパルス信号）とデータポートＤ１に入力されるデータ信号（パルス幅変更手段５３から出力される電圧Ｖ１に基づくパルス信号）との位相は一致しており、クロックポートＣＬ１に入力されるクロック信号の立ち上がりのタイミングで、データポートＤ１にデータ信号が入力され、Ｄフリップフロップ５４はセット状態となる。セット状態において、Ｄフリップフロップ５４の出力ポートＱ１はＨＩＧＨとなり、反転出力ポート＃Ｑ２はＬＯＷとなる。
一方、図４に示すとおり、電流Ｉ１の位相が電圧Ｖ１の位相に対して進んだ場合に、Ｄフリップフロップ５４のクロックポートＣＬに入力されるクロック信号の立ち上がりのタイミングで、データポートＤ１にデータ信号は入力されておらず、Ｄフリップフロップ５４はリセット状態となる。リセット状態において、Ｄフリップフロップ５４の出力ポートＱ１はＬＯＷとなり、反転出力ポート＃Ｑ２はＨＩＧＨとなる。
また、図５に示すとおり、電流Ｉ１の位相が電圧Ｖ１の位相に対して遅れ、その遅れΔＴがパルス幅変更手段５３から出力される電圧Ｖ１に基づくパルス信号のパルス幅ＰＷ以上である場合に、Ｄフリップフロップ５４のクロックポートＣＬに入力されるクロック信号の立ち上がりのタイミングで、データポートＤにデータ信号は入力されておらず、Ｄフリップフロップ５３はリセット状態となる。リセット状態において、Ｄフリップフロップ５４の出力ポートＱ１はＬＯＷとなり、反転出力ポート＃Ｑ２はＨＩＧＨとなる。
例えば、Ｄフリップフロップ５４の出力ポートＱ２から出力される信号を用い、出力信号がＨＩＧＨである場合を正常、ＬＯＷである場合を負荷異常として、電流Ｉ１の電圧Ｖ１に対する位相の進み及びパルス幅ＰＷ以上の位相の遅れを検出することができる。また、Ｄフリップフロップ５４の反転出力ポート＃Ｑ２から出力される信号を用い、出力信号がＬＯＷである場合を正常、ＨＩＧＨである場合を負荷異常として、電流Ｉ１の電圧Ｖ１に対する位相の進み及びパルス幅ＰＷ以上の位相の遅れを検出することもできる。Ｄフリップフロップ５４の出力信号は、ラッチ５５を介してインバータ装置３のＰＬＬ回路４０に入力され、ＰＬＬ回路４０は、負荷異常を示す出力信号（負荷異常信号）が入力された場合に、ＭＯＳＦＥＴ３１を適宜オフ状態にして、負荷２への電力供給を停止し、ＭＯＳＦＥＴ３１を破壊から保護する。
なお、本例では、マスク手段６０によってＤフリップフロップ５４のリセットポートＲにリセット信号を入力し続け、これによりインバータ装置３の運転が定常状態に達するまで負荷異常検出回路５０による位相ずれ検出動作を休止させていることから、出力信号がＬＯＷである場合を正常、ＨＩＧＨである場合を負荷異常とし、反転出力ポート＃Ｑ２の出力信号が用いられる（図２参照）。
ここで、図６に示すように、電流Ｉ１の位相が電圧Ｖ１の位相に対して遅れた場合にも、その遅れΔＴがパルス幅変更手段５３から出力される電圧Ｖ１に基づくパルス信号のパルス幅ＰＷ未満であれば、Ｄフリップフロップ５４のクロックポートＣＬに入力されるクロック信号の立ち上がりのタイミングで、データポートＤにデータ信号が入力されており、Ｄフリップフロップ５４は、図３に示した電圧Ｖ１及び電流Ｉ１の位相が一致している場合と同様にセット状態となる。換言すれば、パルス幅ＰＷ未満の位相の遅れは許容される。パルス幅ＰＷは、パルス幅変更手段５３のＲＣ時定数によって変更可能であり、許容する位相の遅れに応じて適宜設定される。
上述の実施形態によれば、次のような効果がある。
まず、負荷２への電流Ｉ１及び電圧Ｖ１の位相ずれから負荷２の異常を検出する負荷異常検出回路５０を設けたので、事故等によって負荷２のインピーダンスが変化すると、その共振周波数の変動で発生する電流Ｉ１と電圧Ｖ１との位相ずれから負荷２の異常を迅速に検出可能となり、ＰＬＬ回路４０が負荷２の共振周波数に追従する動作を完了する前に、負荷２の異常を確実に検出することができる。
そして、電流Ｉ１と電圧Ｖ１との位相ずれとして、電流Ｉ１の電圧Ｖ１に対する位相の進みだけでなく、電流Ｉ１の電圧Ｖ１に対する位相の遅れも検出するので、電流Ｉ１の進み電流成分又は遅れ電流成分がダイオード３２に流れることによる損失の増加を抑制できる。そして、ダイオード３２がＭＯＳＦＥＴ３１に組み込まれている場合には、ダイオード３２による損失の増加に伴うＭＯＳＦＥＴ３１の発熱を要因としたＭＯＳＦＥＴ３１の破壊を未然に防止できる。これは、ＭＯＳＦＥＴ３１がＳｉＣ−ＭＯＳＦＥＴであって、そのオン抵抗値がダイオード３２の順方向の抵抗値よりも小さい場合に特に有用である。
また、電流Ｉ１の電圧Ｖ１に対する位相の進み及び位相の遅れを検出する位相ずれ検出手段をパルス幅変更手段５３とＤフリップフロップ５４とによって構成し、電流Ｉ１に基づくパルス信号をＤフリップフロップ５４のクロックポートＣＬに入力し、電圧Ｖ１に基づくパルス信号をＤフリップフロップ５４のデータポートＤに入力して、Ｄフリップフロップ５４の状態によって電流Ｉ１の電圧Ｖ１に対する位相の進み及び位相の遅れを検出するので、電流Ｉ１の電圧Ｖ１に対する位相の進み及び位相の遅れを簡単な回路構成で検出可能となり、負荷異常検出回路５０を著しく簡単なものとできる。
また、負荷２に与えられる電流Ｉ１の電流値と、予め設定された基準値とを比較し、電流Ｉ１の値が基準値よりも大きくなるまで、Ｄフリップフロップ５４へリセット信号を出力し続けるマスク手段６０を負荷異常検出回路５０に設けたので、負荷２への電流Ｉ１が不安定であって電流Ｉ１及び電圧Ｖ１の位相が一致しないインバータ装置３の起動時に、負荷異常検出回路５０の位相ずれ検出動作が一時的に休止され、起動直後にインバータ装置３が強制的に停止されるといった不都合を解消できる。
以上、本発明について好適な実施形態を挙げて説明したが、本発明は、この実施形態に限られるものでなく、本発明の要旨を逸脱しない範囲において種々の改良並びに設計の変更が可能である。
例えば、整流回路の整流方式としては、整流素子としてダイオードを採用したパッシブなものに限らず、ＳＣＲ等の能動的な整流素子を採用するとともに、能動的な整流素子を位相制御するアクティブなものでもよい。
また、定電圧回路のチョッパ方式としては、ＭＯＳＦＥＴを採用したものに限らず、他のバイポーラトランジスタ等のスイッチング素子を採用したものでもよく、さらに、ダイオード整流回路とパルス幅変調式のインバータ回路とを組み合わせる場合等には、チョッパ方式の定電圧回路を省略してもよい。
また、インバータ回路としては、ＭＯＳＦＥＴを採用したものに限らず、他のバイポーラトランジスタ等のスイッチング素子を採用したものでもよく、要するに、本発明におけるインバータ装置の本体側の電気素子、電子素子および回路構成は、実施にあたり適宜選択できる。
２ 負荷
３ インバータ装置
１０ 整流回路
１１ ダイオード
１２ 平滑コンデンサ
２０ 定電圧回路
２１ ＭＯＳＦＥＴ
２２ リアクトル
２３ コンデンサ
２４ フリーホイリングダイオード
３０ インバータ回路
３１ ＭＯＳＦＥＴ
３１ 自己消弧素子
３２ ダイオード
３３ 変流器
３４ 変圧器
４０ 位相同期ループ回路
４１ 位相比較回路
４２ アナログ加減算器
４３ 電圧制御発振器
４４ ゲート信号制御回路
５０ インバータ用負荷異常検出回路
５１ 波形整形器
５２ 波形整形器
５３ パルス幅変更手段
５４ Ｄフリップフロップ
５５ ラッチ
５６ 比較器
５７ 反転器
５８ 位相ずれ検出手段
５９ 可変抵抗器
６０ マスク手段
３ インバータ装置
１０ 整流回路
１１ ダイオード
１２ 平滑コンデンサ
２０ 定電圧回路
２１ ＭＯＳＦＥＴ
２２ リアクトル
２３ コンデンサ
２４ フリーホイリングダイオード
３０ インバータ回路
３１ ＭＯＳＦＥＴ
３１ 自己消弧素子
３２ ダイオード
３３ 変流器
３４ 変圧器
４０ 位相同期ループ回路
４１ 位相比較回路
４２ アナログ加減算器
４３ 電圧制御発振器
４４ ゲート信号制御回路
５０ インバータ用負荷異常検出回路
５１ 波形整形器
５２ 波形整形器
５３ パルス幅変更手段
５４ Ｄフリップフロップ
５５ ラッチ
５６ 比較器
５７ 反転器
５８ 位相ずれ検出手段
５９ 可変抵抗器
６０ マスク手段
Claims (5)
- スイッチング素子として自己消弧素子を有するとともに位相同期ループで出力周波数が負荷の共振周波数となるように制御されるインバータの運転中に前記負荷の異常を検出するインバータ用負荷異常検出回路であって、
前記スイッチング素子は、前記自己消弧素子と逆並列に接続された還流ダイオードを有するものであり、
前記インバータから前記負荷に与えられる出力電圧と出力電流との位相ずれを検出し、検出した位相ずれに基づき負荷異常信号を送出する位相ずれ検出手段を備え、
前記位相ずれ検出手段は、
前記出力電流に基づくパルス信号がクロック信号として入力されるクロックポートと、前記出力電圧に基づくパルス信号がデータ信号として入力されるデータポートと、前記クロック信号によって規定されるタイミングで前記データ信号が入力された場合にリセット状態からセット状態に移行し、状態に応じた信号を出力する出力ポートとを含むＤフリップフロップと、
前記データポートに入力される前記出力電圧に基づくパルス信号のパルス幅を、前記出力電圧の半周期よりも短いパルス幅に設定するパルス幅変更手段と、
を有し、
前記出力電流の前記出力電圧に対する位相の進み及び位相の遅れを検出するインバータ用負荷異常検出回路。 - 請求項１記載のインバータ用負荷異常検出回路であって、
前記自己消弧素子のオン抵抗値は前記還流ダイオードの順方向の抵抗値よりも小さいものであるインバータ用負荷異常検出回路。 - 請求項１又は２記載のインバータ用負荷異常検出回路であって、
前記Ｄフリップフロップは、前記セット状態からリセット状態へ移行させるリセット信号が入力されるリセットポートを含み、
前記負荷に与えられる出力電流の電流値と、予め設定された基準値とを比較し、前記電流値が前記基準値よりも大きくなるまで、前記Ｄフリップフロップの前記リセットポートに前記リセット信号を入力し続けるマスク手段をさらに備えるインバータ用負荷異常検出回路。 - スイッチング素子として自己消弧素子を有するとともに位相同期ループで出力周波数が負荷の共振周波数となるように制御されるインバータ装置であって、
前記スイッチング素子は、前記自己消弧素子と逆並列に接続された還流ダイオードを有し、
請求項１から３のいずれか一項記載のインバータ用負荷異常検出回路を備えるインバータ装置。 - 請求項４記載のインバータ装置であって、
前記自己消弧素子のオン抵抗値は前記還流ダイオードの順方向の抵抗値よりも小さいインバータ装置。
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