JP6279885B2 - 受動的な内部ボディタイ・バイアスを使用するｃｍｏｓ論理回路 - Google Patents

Description

[0001] この開示は、相補型金属酸化膜半導体（CMOS）集積回路に関し、より詳しくは、部分的に減少するシリコン-オン-絶縁体（SOI）において形成されるCMOS集積回路に関する。

[0002] 集積回路（IC）での消費電力値の低減は、IC開発における現在進行形の懸念である。ICの電力消費を下げる１つの方法は、電力供給電圧を減らすことである。電力供給電圧の減少は、回路の金属酸化物半導体（MOS）閾値電圧（Vt）を満たす必要性によって、一般に拘束される。シリコン-オン-絶縁体（SOI）CMOSが、寄生的な静電容量を減らし、低い閾値電圧を支える１つの方法として、バルクCMOSの代わりに使われ得る。低い閾値電圧に対応する別の方法は、それらの潜在的な遠隔地の間に導電経路を提供し、SOI基板に互いに離れた場所に配置することができるボディ領域にボディコンタクトからボディタイ・バイアスを適用することである。

[0003] 本開示は、CMOS論理回路に内部ボディタイ・バイアス回路を実装するためのデバイス、集積回路、および、方法に関する。
[0004] ある実施形態では、CMOS論理回路は、集積回路に形成される。CMOS論理回路は、ＰＭＯＳトランジスタ、NMOSトランジスタ、および、集積回路に形成されたボディタイ・バイアス回路を含む。ボディタイ・バイアス回路は、ＰＭＯＳトランジスタのボディタイ接続端子とNMOSトランジスタのボディタイ接続端子との間で連結される。

[0005] 他の例では、方法は、CMOS論理回路のNMOSトランジスタのボディタイ接続端子とＰＭＯＳトランジスタのボディタイ接続端子と間に内部ボディタイ・バイアス回路を介して内部ボディタイ・バイアス電圧を印加するステップを含む。ＰＭＯＳトランジスタは、ソース電圧に連結するソース・ゲートを含み、内部ボディタイ・バイアス回路はＰＭＯＳトランジスタのボディタイ接続端子とNMOSトランジスタのボディタイ接続端子との間で直列に接続される一つ以上のダイオードを含む。

[0006] 一つ以上の実施形態の詳細を添付の図面および下記の詳細な説明に記載する。他の特徴、目的および効果は、説明および図面から、および、特許請求の範囲から明らかである。

[0007] 図１は、この開示の図示する例示のCMOS論理回路に組み込まれる受動的な内部ボディタイ・バイアス回路を使用しているCMOS論理回路を表している回路図である。 [0008] 図２は、内部ボディタイ・バイアス回路を除いて、図１のCMOS論理回路と同一のCMOS論理回路の他の実施形態を表す回路図であり、この開示の図示する実施形態によれば、それは受動的な内部ボディタイ・バイアス回路の異なる実施態様を提供する。 [0009] 図３は、この開示の図示する態様による内部ボディタイ・バイアス回路を設計する例示の方法のためのフローチャートを表す。 [0010] 図４は、内部ボディタイ・バイアス回路を除いて、図１のCMOS論理回路および図２のCMOS論理回路と同一のCMOS論理回路の他の実施形態を表している回路図であり、この開示の図示する実施形態による受動的な内部ボディタイ・バイアス回路の他の実施態様を提供する。 [0011] 図５は、この開示の図示する態様による内部ボディタイ・バイアス回路の動作のための例示の方法のためのフローチャートを表す。

[0012] 種々の実施形態は、一般にデバイス、集積回路、システム、ならびに、積極的にバイアスされた外部のボディタイを使用する代わりに、受動的ボディタイ・バイアスを適用する論理セルの内部のボディタイ・バイアス回路を使用して、CMOS論理回路に関する方法について説明されている。このような受動内部ボディタイ・バイアス回路は、CMOS論理ゲートまたは他の論理セルにおけるPMOSトランジスタおよびNMOSトランジスタのボディタイ接続端子を結合することができる。内部ボディタイ・バイアス回路の使用は、効果的にMOSトランジスタの出発点電圧を減らすことができ、他の効果の中で、より高い供給電圧と同様に同じ機能または同じパフォーマンスを有するCMOS論理ゲートのための供給電圧の低減を可能にする。これはまた、他の利点の中で、例えば、外部から供給されたボディタイ・バイアスを必要とせずに、伝統的な外部ボディタイの追加の製造プロセス、回路規模、および複雑さを必要とすることなく、ボディタイ・バイアスを提供することができる。

[0013] さまざまな実施形態では、本明細書に記載される回路は、任意のCMOS集積回路に組み込むことができる相補型金属酸化膜半導体（CMOS）回路に完全に実装することができる。内部の受動的なボディタイ・バイアス回路を使用するCMOS論理回路は、より大きな集積回路の一部として実行されることができ、さまざまな実施形態で、比較的小さなサイズ、低質量、及び低コストで実現することができる。

[0014] 図１は、本開示の例示の実施形態によるCMOS論理回路10に組み込まれる受動的な内部ボディタイ・バイアス回路20を使用しているCMOS論理回路10を表している回路図である。図１の実施形態のCMOS論理回路10は、内部ボディタイ・バイアス回路20で実行されることができるCMOS論理回路の１つの例示である。それがCMOS論理回路10の集積回路との内部関係として形成されるという点で、ボディタイ・バイアス回路20は内部にある。CMOS論理回路の多くの他のタイプはまた、更に、後述するにように、内部ボディタイで実装されることができる。

[0015] 図1の実施形態のCMOS論理回路10は、ＰＭＯＳトランジスタ12および14、並びに、NMOSトランジスタ16および18を含む。ＰＭＯＳトランジスタ12の端子32はＰＭＯＳトランジスタ14の端子34に連結し、NMOSトランジスタ16の端子36はNMOSトランジスタ18の端子38に連結する。内部ボディタイ・バイアス回路20は、PMOSトランジスタ12、14の端子32、34と、NMOSトランジスタ16、18の端子36、38との間に接続され、これにより、端子32、34、36、38は、ボディタイ接続端子として機能する。内部ボディタイ・バイアス回路20の第１端部26は、ＰＭＯＳトランジスタ12、14のボディタイ接続端子32、34に連結され、内部ボディタイ・バイアス回路20の第２端部28は、NMOSトランジスタ16、18のボディタイ接続端子36、38に連結する。内部ボディタイ・バイアス回路20は、ＰＭＯＳトランジスタ12、14のボディタイ接続端子32、34と、NMOSトランジスタ16、18のボディタイ接続端子36、38との間でそれによって連結される。

[0016] 内部ボディタイ・バイアス回路20は、ボディタイ接続端子32、PMOSトランジスタ12,14と、NMOSの36、3816、18トランジスタボディタイ接続端子34との間にそれによって流れるように小トリクル電流を可能にする。これは、外部に印加されたボディタイの遠隔ソースに送られるCMOS論理回路10に外部ボディタイ・バイアス供給を接続するための必要性なしで、ＰＭＯＳトランジスタ12、14のボディタイ接続端子32、34と、NMOSトランジスタ16（18）のボディタイ接続端子36、38との間のボディタイ・バイアスを受動的に維持する。本質的に外部ボディタイ・バイアス電源から積極的に適用し、動力ボディタイ・バイアスへの接続を必要とすることなく、その構造上ボディタイ・バイアスを維持するように内部ボディタイ・バイアス回路20は、受動的である。受動的な内部ボディタイ・バイアス回路20は、それによって減少する閾値電圧Vt、減少する領域、減少する電力供給電圧および減少する電力消費を可能にすることができ、および／またはCMOS論理回路10のトランジスタ12、14、16、18に、より大きなドライブを提供することができる。

[0017] 内部ボディタイ・バイアス回路20は、図1の例示で、直列に接続される多くのダイオード21、22、23、24を含む。他の種類の受動的な内部ボディタイは更に、後述するように、他の数のダイオードおよび追加的な構造でインプリメントされることができる。その一方で、図1の実施形態のCMOS論理回路10は、2つのＰＭＯＳトランジスタ12、14および2つのNMOSトランジスタ16、18を有し、一つ以上のＰＭＯＳトランジスタおよび一つ以上のNMOSトランジスタを包含するトランジスタのさまざまな異なる数を有するCMOS論理回路の他のタイプはまた、他の例において、内部ボディタイを使用することができる。

[0018] 内部ボディタイ・バイアス回路20は、NMOSトランジスタ16、18およびＰＭＯＳトランジスタ12、14のしきい値電圧Vtを維持するために、NMOSトランジスタ16、18のボディタイ接続端子36、38とＰＭＯＳトランジスタ12、14のボディタイ接続端子32、34との間の著しい電圧差を維持するNMOSトランジスタ16、18のボディタイ接続端子36、38とＰＭＯＳトランジスタ12、14のボディタイ接続端子32、34との間のボディタイ・バイアスを受動的に維持する。例えば、内部ボディタイ・バイアス回路20は、ほぼ0.4ボルトのボディタイ・バイアス電圧を維持することができる。特定のいくつかの実施形態では、内部ボディタイ・バイアス回路20が、ほぼ0.40乃至0.43ボルトまでのボディタイ・バイアスを維持することができ、または、他の電圧では、0.3乃至0.6ボルトの範囲、またはその中で維持することができる。バイアス電圧は有意にこの範囲以下でボディタイ・バイアス電圧として機能するのにあまりに意味がなくてもよい。その一方で、バイアス電圧が有意にこの範囲より上に、ボディを適用するのに必要であることを越えて、追加的な構造および面積を加えることはバイアスを結ぶのと、同程度よく、ボディタイ・バイアス電圧をインプリメントするための実際的な制限より上にあってもよい。受動的な内部ボディタイは、この図示するレンジ（より低いか、工学設計制約の範囲内の他の実施形態で、より高い）の外側に、バイアス電圧の他の値を維持することができる。図1の特定の例示的な例では、内部ボディタイ・バイアス回路20は、4つのダイオードを有し、CMOS論理回路10は、PMOSトランジスタ12、14のソース・ゲート42、44に印加され、2.5ボルトのソース電圧Vddで動作することができ、内部ボディタイ・バイアス回路20は、PMOSトランジスタ12,14のボディタイ接続端子32,34とNMOSトランジスタ16、18のボディタイ接続端子36、38と間に約0.4から0.42ボルトのボディタイ・バイアス電圧を維持することができる。

[0019] CMOS論理回路10はまた、PMOSトランジスタ12、14及びNMOSトランジスタ16、18の入力62、64、66、68に結合された信号IN端子72、74を含む。ＰＭＯＳトランジスタ12のドレインゲート46およびNMOSトランジスタ16のソースゲート52は、信号OUT端子76に連結され、ＰＭＯＳトランジスタ14のドレインゲート48およびNMOSトランジスタ18のソースゲート54は信号OUT端子78に連結される。NMOSトランジスタ16、18のドレインゲート56、58は、ドレイン電圧Vssに連結される。CMOS論理回路10は、将来の読み取りのために状態信号を受信し、維持するために有効になり、それゆえ、メモリセルとして機能し、より大きなメモリのビルディングブロックとなる可能性がある。

[0020] それがボディタイ・バイアス電圧の外部ソースに、それぞれに接続している能動的に印加バイアスを必要とすることのないCMOS論理回路10の範囲内で、自動的にMOSトランジスタのボディタイ接続端子間のボディタイ・バイアスを適用するという点で、内部ボディタイ・バイアス回路20は受動的である。内部ボディタイ・バイアス回路20は、CMOS論理回路10の一体部分としてCMOS論理回路10の一部として形成され、内部にあり、さらなる複雑化および外部ボディタイ・バイアス電源配線接続の面積の必要性を除去する。図１の実施形態の内部ボディタイ・バイアス回路20が4つのダイオードを備えると共に、受動的な内部ボディタイ・バイアスのさまざまな実施態様はまた、図2および4に関して更に記載されているように、他の数のダイオードおよび他のさまざまな特徴で構成されていてもよい。

[0021] 図２は、内部ボディタイ・バイアス回路120を除いて、図1のCMOS論理回路10と同一のCMOS論理回路110の他の実施形態を表している回路図であり、この開示の例示の実施形態によれば、それは受動的な内部ボディタイの異なる実施態様を提供する。内部ボディタイ・バイアス回路120は、この例で2つのダイオード121、122だけを備えている。一方、ＰＭＯＳトランジスタ12、14のボディタイ接続端子32、34に連結する内部ボディタイ・バイアス回路120の第1の端126、および、NMOSトランジスタ16、18のボディタイ接続端子36、38に連結する内部ボディタイ・バイアス回路120の第２の端128では、図2の実施形態のCMOS論理回路110は、図1の実施形態と同様である。内部ボディタイ・バイアス回路120は、ＰＭＯＳトランジスタ12、14のボディタイ接続端子32、34と、NMOSトランジスタ16、18のボディタイ接続端子36、38との間でそれによって連結される。内部ボディタイ・バイアス回路120は、それによって小トリクル電流を伝導し、PMOSトランジスタ12,14のボディタイ接続端子32、34と、NMOSトランジスタ16、18のボディタイ接続端子36、38との間にボディタイ・バイアスを印加する。

[0022] ボディタイ・バイアスの他の実施形態は、ダイオード（例えば6、8またはいかなる数のダイオード）のさらに他の数を含むことができる。さまざまな基準が、CMOS論理回路に対する受動的な内部ボディタイ・バイアスのための多くのダイオードを選ぶ際に使われることができる。ボディタイ・バイアス電圧の異なる値は、回路のソース電圧に関して、ダイオードの数を選ぶことによって選択することができる。一般的に、図１および２の実施形態の形のCMOS論理回路では、または、任意の数のダイオードを備えたボディでは、ボディタイ・バイアス電圧は、式１に示すようにソース電圧に関係する：
Vb = Vdd/（M+2） （式1）
[0023] 式１において、Vbがボディタイ・バイアス電圧を示し、Vddはソース電圧を示し、Mはボディタイにおいて直列に接続されるダイオードの数を示す。全体的なボディタイ・バイアス電圧がまた、MOSトランジスタの範囲内でダイオードに影響を受けるので、分母はM + 2に等しい。そして、それはまた、ボディタイの範囲内でダイオードに直列に加えられる。式１（内部ボディタイにおいて使われるより多くのダイオード）に示すように、ソース電圧と関連して、ボディタイ・バイアス電圧は、より低い。ボディタイ・バイアスのためのダイオードの数は、したがって、特定のCMOS回路に適用できるソース電圧から選ばれることができる。従って、ソース電圧に結合されたソース・ゲート14を含むPMOSトランジスタ12では、内部ボディタイ・バイアス回路20、120は、ダイオードの数（例えば、図１の内部のボディタイ・バイアス回路20では４つのダイオード、図２の内部ボディタイ・バイアス回路120では2つダイオードなど）を含むことができ、ボディ・タイは、PMOSトランジスタのボディタイ接続端子とNMOSトランジスタのボディタイ接続端子との間にボディタイ・バイアス電圧を印加し、ボディタイ・バイアス電圧は、ソース電圧をボディタイにおけるダイオードの数と2との和で割った値に等しい。

[0024] 例示のいくつかの実施形態では、CMOS回路は、約1.2乃至5.0ボルトの範囲またはその近くでシステム・ソース電圧によって作動することができる。例えば、CMOS回路は約1.2ボルト、1.8ボルト、2.5ボルト、3.3ボルトまたは5.0ボルトまたは、この範囲内のまたは近くの他の電圧レベルレンジのシステム・ソース電圧によって作動することができる。いくつかの実施形態では、CMOS回路は、ほぼ1.8ボルトの以下のシステム・ソース電圧によって作動することができる。実際のソース電圧が、全体的にその特定の値の周りの制限された電圧範囲内に名目上残っている場合、または、特定の値が、CMOS回路設計技術者の理解の範囲内のソース電圧を正確に表す場合、これらの例では、ソース電圧は、電圧の「おおよその（約）」特定の値であると考えることができる。これらのいくつかの例では、約0.3乃至0.6ボルトの範囲内のボディタイ・バイアス電圧を印加し、特に、いくつかの例では、約0.40から0.44ボルトのボディタイ・バイアス電圧を印加または提供するための設計目標であってもよい。リアルボディタイ・バイアス電圧がいくつかの実施形態では0.3乃至0.6ボルトの範囲の中であってもよく、内部ボディタイ・バイアス回路はほぼ0.40ボルトのボディタイ・バイアス電圧を印加することができる。ボディ・タイに含めるダイオードの数を選択する際に、式1はMを分離するために再配置され、式2を得る。

Ｍ＝(Vdd/Vb)−２ (式２)
[0025] したがって、直列にダイオードの数Ｍを含むボディタイについては、ダイオードの数は、電圧比率（Vdd/Vb）引く２に等しく選択され、ここで、電圧比率（Vdd/Vb）は、ボディタイのバイアス電圧Vbによって分けられるソース電圧Vddとして決定される。ボディ・タイに直列接続されたダイオードの数Ｍは、いくつかの例では約0.3乃至0.6ボルトの間の範囲内であってもよいソース電圧Vddと所望のボディタイ・バイアス電圧Vbを参照して選択することができる。他の例では、ボディタイ・バイアス電圧より約0.3ボルトまたは0.6ボルト以上でCMOS回路で使用される特定のMOSトランジスタの所望のMOSトランジスタの閾値電圧を考慮した設計目標であって、ダイオードの数Ｍを有することができるソース電圧を基準として、式２のように目的に応じて適宜選択することができる。

[0026] 既知のソース電圧と所望のボディタイ・バイアス電圧の初期値を用いて、式２に従って内部ボディタイ・バイアス回路を実装する回路を設計する際に、バイアス電圧はまず最初に内部ボディタイ・バイアス回路をインプリメントするダイオードの適当な数のための非整数を与えることができる。しかしながら、この場合、所望のボディタイ・バイアス電圧は、ある柔軟性を有することができ、したがって、調整されることができる。多くの用途において、（例えばほぼ0.3乃至0.6ボルトのような）特定の範囲中のいかなるボディタイ・バイアス電圧も、望ましく、有利であろう。これは、動作ソース電圧自体は許容され、ノミナルオペレーションにおいて数十分の１ボルト以内程度の変動を示し得ることが理解されるであろう。例えば、1.8ボルトのソース電圧を有する回路は、0.15ボルト以上または1.8ボルト未満のノミナルレンジを有することができ、2.5ボルトのソース電圧を有する回路は、0.2ボルト以上または2.5ボルト未満のノミナルレンジを有することができる。ノミナルレンジのためのさまざまな他の範囲の値は、他の実施形態でも適用できる。従って、ソース電圧を基準としては、例えば、2.5ボルトのソース電圧は、ノミナルでは例えば、2.3から2.7ボルトの範囲内であり得ることを示すことが理解され得る。目標ボディタイ・バイアス電圧が類似した量によってその範囲において名目上変化することが理解でき、そうすると、例えば、0.43ボルトのノミナル値を有するボディタイ・バイアス電圧は0.39乃至0.47ボルトの範囲の中で名目上変化することができ、この範囲の中のいかなるボディタイ・バイアス電圧もCMOS論理回路のための適当な閾値電圧を維持するために受け入れられてもよい。ボディタイ・バイアス電圧のより正確な値が要求されるアプリケーションにおいて、追加的な構造が、選択されたボディタイのボディタイ・バイアス電圧を改善するために含まれることができる。さまざまなボディタイがまた、直列の一組のダイオードを凌駕する構造で使われることができる。

[0027] 例えば、ソース電圧に関する1.2ボルト、1.8ボルト、2.5ボルト、3.3ボルト、または5.0ボルトに対して、0.05より高いまたは0.1ボルトより低いいずれかの変動の許容範囲を有する代表値として、約0.4ボルトの所望のボディタイ・バイアス電圧に式2を適用することにより、それぞれ1.0、2.5、4.25、6.25、および10.5の初期の結果が得られる。各々のこれらの値はそれから最も近い整数まで切り下げられることができ、それぞれ、それによって、それぞれ、1.8ボルト、2.5ボルト、3.3ボルトまたは5.0ボルトのソース電圧を有するCMOS回路のための内部ボディタイのための1つか、2つか、4つか、6つか10のダイオードを示す。すなわち、これらの実施形態で、1.8ボルトのソース電圧を有するCMOS論理回路は、図2に示される実施形態のように、直列に接続される2つのダイオードを有するボディタイを含むことができ；2.5ボルトのソース電圧を有するCMOS論理回路は、図1に示される実施形態の直列に接続される4つのダイオードを有するボディタイを含むことができ：3.3ボルトのソース電圧を有するCMOS論理回路は、直列に接続される6つのダイオードを有するボディタイを含むことができ：そして、5.0ボルトのソース電圧を有するCMOS論理回路は、直列に接続される10のダイオードを有するボディタイを含むことができる。

[0028] 各々のこれらの実施形態は、ほぼ0.4乃至0.45ボルトのボディタイ・バイアス電圧に結果としてなることができる。特に、それらのそれぞれのソース電圧値を有するダイオードのこれらの数はそれらの結果として生じるボディタイ・バイアス電圧（例えば、1.8ボルトのソース電圧および4つのダイオード、2.5ボルトのソース電圧および6つのダイオード、3.3ボルトのソース電圧および8つのダイオード、5.0ボルトのソース電圧および12のダイオード）を評価するために式１に適用されることができ、それぞれ、0.45、0.42、0.41および0.40ボルトの近似値を与える。各々のこれらの値は、それらのそれぞれのCMOS論理回路のボディタイ・バイアス電圧のために受け入れられ得る。式２はまた、ここで議論される実施形態の他に、ソース電圧の他の値を有するCMOS回路に関して含む多くのダイオードを選ぶのに用いることができ、式１はまた、結果として生じるボディタイ・バイアス電圧を確認するのに用いることができる。

[0029] 内部ボディタイ・バイアス回路を使用することは、特に低い電力供給電圧のために有利である。外部から印加されるバイアスソースを使用する場合、電源電圧が低ければ低いほど、外部ボディタイ・バイアス電源接続は、回路の領域と関連して比例して大きくなる。他方、内部ボディタイ・バイアス回路を使用するとき、電源電圧が低ければ低いほど、より少ない構造は、内部ボディタイ・バイアス回路をインプリメントするために、より少ない構成が要求される。例えば、上記したように、ほぼ1.8ボルトのソース電圧を有する回路で、内部ボディタイ・バイアス回路は、2つのダイオードだけでインプリメントされることができ、その一方で、ほぼ1.2ボルトのソース電圧を有する回路で、内部ボディタイ・バイアス回路は、1つのダイオードだけでインプリメントされることができる。これはまた、ダイオードとして使用されているトランジスタを含むことができる。式１が示すように、約0.3ボルトまで下がるボディタイ・バイアス電圧が使われる場合、単一のダイオードを有する内部ボディタイ・バイアス回路は、約0.9ボルトまでさがる1.0ボルト以下のソース電圧でインプリメントされることができる。

[0030] さらに、式2が示すように、1.0ボルト以下のソース電圧に関して、内部ボディタイ・バイアス回路は、ダイオードなしでインプリメントすることができる。むしろ、nおよびpボディタイ接続端子、又はNMOSトランジスタのボディタイ接続端子とPMOSトランジスタとの間の直接接続との間の直接接続は、ボディタイ・バイアス電圧を提供し、内部ボディタイ・バイアス回路として機能することができる約0.3〜0.6ボルトの範囲である。例えば、回路はNMOSトランジスタのボディタイ接続端子間のダイオードおよび内部ボディタイにほぼ0.4ボルトのバイアス電圧を提供するＰＭＯＳトランジスタなしでほぼ0.8ボルトのソース電圧および直結を有する内部ボディタイ・バイアス回路でインプリメントすることができる。

[0031] 図３は、この開示の例示の態様によれば、内部ボディタイ・バイアス回路を設計する実施形態方法300のためのフローチャートを表す。この例では、設計プロセス300は、CMOS回路（302）に適用可能なソース電圧を決定し、CMOS回路（304）のための所望のボディタイ・バイアス電圧を決定することを含む。次にプロセス300は、適用可能なソース電圧と、所望のボディタイ・バイアス電圧に式2を適用することによって、PMOSトランジスタとCMOS回路のNMOSトランジスタのボディタイ接続端子間の内部ボディタイ・バイアス電圧を実装するために直列に接続されたダイオードの数を決定することを含み、（上述のように、潜在的に適当な丸めまたは近似値で）ダイオードの数は、M = (Vdd / Vb) - 2 (306)として決定される。

[0032] 他の実施形態は、内部ボディタイの一つ以上のいかなる数のダイオードを使用することができる。この開示の受動的な内部ボディタイの他のタイプがまた、使われることができ、それはさまざまな他の効果を提供することができる。例えば、内部ボディタイは、直列に接続されたダイオードのセットでなく、図4に示されている例のような、ダイオード接続されたMOSトランジスタを含んでもよい。

[0033] 図4は、内部ボディタイ・バイアス回路220を除いて、図1のCMOS論理回路10および図2のCMOS論理回路110と同一のCMOS論理回路210の他の実施形態を表している回路図であり、この開示の例示の実施形態によれば、それは受動的な内部ボディタイの他の実施態様を提供する。図4の実施形態では、ダイオード222に連結するMOSトランジスタ242については、内部ボディタイ・バイアス回路220は、ダイオード-被結合MOSトランジスタを含む。内部ボディタイ・バイアス回路220の第１端部226で、ダイオード222はＰＭＯＳトランジスタ12のボディタイ接続端子32に連結する。内部ボディタイ・バイアス回路220の第２端部228で、MOSトランジスタ242は、NMOSトランジスタ16のボディタイ接続端子36に連結する。
[0034] 図1および図2の内部ボディタイ・バイアス回路20、120のようなダイオード直列内部ボディ・タイと、図4の内部のボディタイ・バイアス回路220のようなダイオード接続されたMOSトランジスタ内部ボディタイは、それぞれ、様々なアプリケーションに適して異なる利点を提供することができる。図4の内部ボディタイ・バイアス回路220のようなダイオード-被結合MOSトランジスタ内部ボディタイは、電圧と関連する低い刺激電圧またはより高い電流を印加することができ、図1、2および4の実施形態の4つのMOSトランジスタより多くのものを有するCMOS論理セルのような、比較的より多くのトランジスタを有するより高いドライブ・ロード回路のためにより有利でもよい。これは、例えば、比較的より複雑なCMOS論理ゲートのためのケースであってもよい。他方、図1および2の内部ボディタイ・バイアス回路20、120のようなダイオード連続内部ボディタイは、ダイオード-被結合MOSトランジスタより低い寄生的な静電容量に内部ボディタイを提供することができ、利点（例えば電力消費低減）を可能にすることができる。図1、2および4の実施形態に記載の4つのMOSトランジスタを有する回路のような、ダイオード直列内部ボディタイは、比較的少ないMOSトランジスタを有するCMOS論理セルにおいて、相対的により有利となる。

[0035] この開示の例示の態様によれば、図5は、内部ボディタイ・バイアス回路の動作のための実施形態方法400のためのフローチャートを表す。方法400において、ＰＭＯＳトランジスタはソース電圧（402）に連結するソース・ゲートを含み、直列に接続される一つ以上のダイオードを含んでいる内部ボディタイ・バイアス回路はＰＭＯＳトランジスタのボディタイ接続端子およびCMOS論理回路（404）のNMOSトランジスタのボディタイ接続端子の間で接続される。内部ボディタイ・バイアス回路は、次いで、ＰＭＯＳトランジスタのボディタイ接続端子およびCMOS論理回路（406）のNMOSトランジスタのボディタイ接続端子間の内部ボディタイ・バイアス回路による内部ボディタイ・バイアス電圧を印加する。

[0036] しかし、特定の効果および内部ボディタイのこれらのタイプのどちらの利点も、論理セルのMOSトランジスタの数だけでなく論理セルおよび追加的な設計パラメータのオペレーションソース電圧も含む詳細なレンジに依存し得る。内部ボディタイは、フリップフロップ、ラッチ、ＡＮＤゲート、ＯＲゲート、インバータ、ＮＡＮＤゲート、ＮＯＲゲート、XANDゲート、ＸＯＲゲートまたは他の論理セルを含む広範囲にわたるCMOS論理セルのいずれかにおいて、都合よく適用されることができ、AND-OR-Invert（AOI）およびOR-AND-Invert（OAI）ゲート、又は、ここで一覧を示すそれらより複雑な合成論理ゲートを含む。ダイオード直列内部ボディタイは、比較的少ないMOSトランジスタを備えたロジック・セルにおいて相対的に有利であり、ダイオード接続されたMOSトランジスタの内部ボディタイは比較的多くのMOSトランジスタを備えたロジック・セルにおいて相対的に有利である一方、どちらかの内部ボディタイのタイプが、上記のように他の設計の詳細に依存してもよい。

[0037] 内部ボディタイを上で議論される実施形態のいずれかに取り入れている多数のCMOS論理セルは、例えばより大きい回路（例えば特定用途向け集積回路（ASIC））に含まれることができる。ASICは、本明細書に開示された例のいずれかに記載の内部ボディタイを含むCMOS論理回路の数千、数百万、または任意の数を含む１つ以上を含むことができる。例えば、内部ボディタイ・バイアスを有するCMOS論理回路は、シリコン−オン−絶縁物（SOI）集積回路においてまたは大きさCMOS集積回路において形成されることができる。CMOS論理回路は一つ以上のCMOS論理ゲートまたは他の論理セルを含むことができ、本開示のボディタイは論理セルの統合した一部として形成されることができる。

[0038] 上述したような内部ボディタイを含むCMOS論理回路または他のデバイスは、例えば、磁気不揮発性ランダム・アクセス・メモリ（RAM）又は他のタイプのメモリ、ミックスド・シグナル集積回路、中央演算処理装置（CPU）、フィールドプログラマブルゲートアレイ（FPGA）、マイクロコントローラ、プログラマブルロジックコントローラ（PLC）、システム・オン・チップ（SoC）、上記のサブセクション、上記のいずれかの相互接続するか分配組合せまたは構成要素または、または本明細書に開示された実施例のいずれかに応じて、内部ボディ・タイを使用して構成されていることができる１つ以上のコンポーネントのような、ASICに加えて、回路素子のさらなる様々な種類のいずれかで実装することができる。

[0039] 本明細書の実施例のいずれにおいても、内部ボディ・タイを使用して、CMOS論理回路は、例えば、放射線硬化回路のような種々の用途のいずれかにおいて追加の利点を提供することができる。本明細書に開示されるように、内部ボディ・タイは、例えば、イオン、宇宙線、または他の放射によって誘導される状態変化及びグリッチを軽減することができる。本明細書に開示されるような内部ボディ・タイは、様々な任意の汎用CMOSロジックに使用することができる。

[0040] 本願明細書において記載されている技術は、CMOS方法技術を使用している論理を実装する集積回路を生産することが可能であろう。一つ以上の統合化手段の一つ以上の要素またはそれのいかなる組合せとしても、この開示に記載されている回路コンポーネントは、離散的な構成要素として実装されることができる。本願明細書において記載されている回路部品はCMOS方法技術を含んでいる多種多様な方法技術のいずれかを使用して製作されることができ、標準であるかカスタムCMOS方法技術を含む。加えて、本願明細書において記載されている回路が、電気通信アプリケーションを含んでいるさまざまなアプリケーション、一般のコンピューティング・アプリケーションまたはボディタイ・バイアスを有する集積回路を使用することができるいかなるアプリケーションでも使われることができる。

[0041] さまざまな態様の開示を記載してきた。これら及び他の態様は以下の特許請求の範囲内である。

Claims (3)

1. 集積回路に形成されるＣＭＯＳ論理回路を有するデバイスであって、該ＣＭＯＳ論理回路が、
   第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタと、
   第１のＮＭＯＳトンラジスタ及び第２のＮＭＯＳトンラジスタと、
   前記集積回路に形成されるボディタイ・バイアス回路と
   を有し、
   前記ボディタイ・バイアス回路が、第１及び第２のＰＭＯＳトランジスタのボディタイ接続端子と、第１及び第２のＮＭＯＳトランジスタのボディタイ接続端子とにだけ結合され、
   第１のＰＭＯＳトランジスタのボディタイ接続端子が、第１及び第２のＰＭＯＳトランジスタのボディタイ接続端子として第２のＰＭＯＳトランジスタと共通して共有され、第１のＮＭＯＳトランジスタのボディタイ接続端子が、第１及び第２のＮＭＯＳトランジスタのボディタイ接続端子として第２のＮＭＯＳトランジスタと共通して共有され、ボディタイ・バイアス回路が、第１及び第２のＰＭＯＳトランジスタのボディタイ接続端子と、第１及び第２のＮＭＯＳトランジスタのボディタイ接続端子とにだけ結合される
   ことを特徴とするデバイス。
2. 前記ボディタイ・バイアス回路が、直列に接続された複数のダイオードを有し、
   前記第１のＰＭＯＳトランジスタが、ソース電圧に結合されたソースゲートを有し、前記ボディタイ・バイアス回路が、多数のダイオードを有し、前記ボディタイ・バイアス回路が、第１及び第２のＰＭＯＳトランジスタのボディタイ接続端子と、第１及び第２のＮＭＯＳトランジスタのボディタイ接続端子との間にボディタイ・バイアス電圧を印加し、
   前記ボディタイ・バイアス電圧が、ボディタイ・バイアス回路のダイオードの数と２との和でソース電圧を割った値に等しく、
   前記ボディタイ・バイアス回路が、ＭＯＳトランジスタに結合されたダイオードを有し、前記ＭＯＳトランジスタに結合されたダイオードが、ダイオードと、ＭＯＳトランジスタとを有し、前記ダイオードが第１及び第２のＰＭＯＳトランジスタのボディタイ接続端子に結合され、前記ＭＯＳトランジスタが、第１及び第２のＮＭＯＳトランジスタのボディタイ接続端子に結合される
   ことを特徴とする請求項１に記載のデバイス。
3. 集積回路に形成されたＣＭＯＳ論理回路における第１及び第２のＮＭＯＳトランジスタのボディタイ接続端子と第１及び第２のＰＭＯＳトランジスタのボディタイ接続端子との間に内部ボディタイ・バイアス回路を介して内部ボディタイ・バイアス電圧を印加するステップを有し、
   第１のＰＭＯＳトランジスタが、ソース電圧に結合されたソースゲートを有し、前記内部ボディタイ・バイアス回路が、第１及び第２のＰＭＯＳトランジスタのボディタイ接続端子と第１及び第２のＮＭＯＳトランジスタのボディタイ接続端子とにだけ直列に接続された１又はそれ以上のダイオードを有する、
   ことを特徴とする方法。

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