JPS62150761A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62150761A JPS62150761A JP60294947A JP29494785A JPS62150761A JP S62150761 A JPS62150761 A JP S62150761A JP 60294947 A JP60294947 A JP 60294947A JP 29494785 A JP29494785 A JP 29494785A JP S62150761 A JPS62150761 A JP S62150761A
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- mos transistor
- parasitic diode
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- circuit
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 230000000295 complement effect Effects 0.000 claims abstract description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 27
- 229910044991 metal oxide Inorganic materials 0.000 abstract 1
- 150000004706 metal oxides Chemical class 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置に関し、特に半導体集積
回路装置（以下ＩＣと呼ぶ）において、出力に高インピ
ーダンス状態をもつ相補形ＭＯＳ（以下ＣＭＯＳと呼ぶ
）トランジスタ回路（以下トライステート回路と呼ぶ）
の出力部の改良に係るものである。
回路装置（以下ＩＣと呼ぶ）において、出力に高インピ
ーダンス状態をもつ相補形ＭＯＳ（以下ＣＭＯＳと呼ぶ
）トランジスタ回路（以下トライステート回路と呼ぶ）
の出力部の改良に係るものである。
従来例による一般的なＣＭＯＳＭＯＳイトライステート
回路部を第４図に、また同出力部のＩＣ断面を第５図に
示す。
回路部を第４図に、また同出力部のＩＣ断面を第５図に
示す。
まず、第４図において、符号１は電源電圧印加端子、２
は接地端子、３はＰチャネル形ＭＯ３トランジスタで、
ペースとソースとを電源端子１に接続してあり、４はＮ
チャネル形ＭＯＳトランジスタで ベースとソースとを
培１１ｂ嫁子２に培鎧１．てある。５は電源端子ｌとＭ
ＯＳトランジスタ３のドレインとに逆方向に接続された
寄生ダイオード、６は接地端子２とＭＯＳトランジスタ
４のドレインとに逆方向に接続された寄生ダイオード、
８はＭＯＳトランジスタ３のゲート端子、９はＭＯＳ
トランジスタ４のゲート端子、ｌＯは各ＭＯ３トランジ
スタ３゜４のドレインに接続された出力端子である。
は接地端子、３はＰチャネル形ＭＯ３トランジスタで、
ペースとソースとを電源端子１に接続してあり、４はＮ
チャネル形ＭＯＳトランジスタで ベースとソースとを
培１１ｂ嫁子２に培鎧１．てある。５は電源端子ｌとＭ
ＯＳトランジスタ３のドレインとに逆方向に接続された
寄生ダイオード、６は接地端子２とＭＯＳトランジスタ
４のドレインとに逆方向に接続された寄生ダイオード、
８はＭＯＳトランジスタ３のゲート端子、９はＭＯＳ
トランジスタ４のゲート端子、ｌＯは各ＭＯ３トランジ
スタ３゜４のドレインに接続された出力端子である。
また、第５図において、符号１１はｐ−形半導体基板、
Ｘ２は半導体基板１１に形成されたＮ−形アイランド領
域、１３はこれらの半導体基板１１．アイランド領域１
２に形成されたＰ＋形拡散層、１４はこれらの半導体基
板１１．アイランド領域１２に形成されたＮ＋形拡散層
である。
Ｘ２は半導体基板１１に形成されたＮ−形アイランド領
域、１３はこれらの半導体基板１１．アイランド領域１
２に形成されたＰ＋形拡散層、１４はこれらの半導体基
板１１．アイランド領域１２に形成されたＮ＋形拡散層
である。
こ〜で、第３図に前記ＣＭＯＳ形トライトライステート
一使用例を示す、すなわち、同図中、１５は １本の伝
送ライン、１６．１７はそれぞれに伝送ライン１５への
出力部をこのＣＭＯＳ形トライトライステートよって構
成したシステム回路、１８．１９はこれらの両システム
回路ＩＥｉ、１７の電源端子である。そしてこの使用例
では、伝送ライン１５によって一方のシステム回路１６
の出力信号を伝送させる場合には、他方のシステム回路
１７の出力を、そのゲート端子８への制御信号により高
インピーダンス状態に制御させ、また同様に他方のシス
テム回路１７の出力信号を伝送させる場合には、一方の
システム回路Ｘ８の出力を、そのゲート端子９への制御
信号により高インピーダンス状態に制御させるようにし
ているのである。
一使用例を示す、すなわち、同図中、１５は １本の伝
送ライン、１６．１７はそれぞれに伝送ライン１５への
出力部をこのＣＭＯＳ形トライトライステートよって構
成したシステム回路、１８．１９はこれらの両システム
回路ＩＥｉ、１７の電源端子である。そしてこの使用例
では、伝送ライン１５によって一方のシステム回路１６
の出力信号を伝送させる場合には、他方のシステム回路
１７の出力を、そのゲート端子８への制御信号により高
インピーダンス状態に制御させ、また同様に他方のシス
テム回路１７の出力信号を伝送させる場合には、一方の
システム回路Ｘ８の出力を、そのゲート端子９への制御
信号により高インピーダンス状態に制御させるようにし
ているのである。
従来例ＩＣでのＣＭＯＳ形トライトライステート前記構
成からなっているために、先の第３図に示す回路に適用
して、各システム回路１６．１７の出力端子ｌＯの相互
を接続して使用する条件においては、一方のシステム回
路の電源電圧と他方のシステム回路の電源電圧との間に
差を生じた場合、すなわち例えば、一方のシステム回路
１６の電源電圧よりも出力端子１０の電圧が高くなって
、その電圧差がｖｆを上廻ると、寄生ダイオード５が電
源へ順方向電流を流すことになり、その電流値が大きく
て、かつ長時間に亘るときは、■Ｃ自体が破壊される惧
れを生ずるほか、同システム回路１６の出力が、たとえ
高インピーダンス状態に選択されていても、実際的には
その状態でなくなるという問題点があった。
成からなっているために、先の第３図に示す回路に適用
して、各システム回路１６．１７の出力端子ｌＯの相互
を接続して使用する条件においては、一方のシステム回
路の電源電圧と他方のシステム回路の電源電圧との間に
差を生じた場合、すなわち例えば、一方のシステム回路
１６の電源電圧よりも出力端子１０の電圧が高くなって
、その電圧差がｖｆを上廻ると、寄生ダイオード５が電
源へ順方向電流を流すことになり、その電流値が大きく
て、かつ長時間に亘るときは、■Ｃ自体が破壊される惧
れを生ずるほか、同システム回路１６の出力が、たとえ
高インピーダンス状態に選択されていても、実際的には
その状態でなくなるという問題点があった。
従ってこの発明の目的とするところは、ＣＮＯ５ＮＯ５
イトライステート回路部を改善して、回路保護をなすと
共に、信頼性の高いこの種のＩＣを得ることである。
イトライステート回路部を改善して、回路保護をなすと
共に、信頼性の高いこの種のＩＣを得ることである。
前記目的を達成するために、この発明においては、ＣＭ
ＯＳＭＯＳイトライステートの出力Ｐチャネル形ＭＯＳ
トランジスタの基板電位を、直接Ｖ にＣ バイアスする逆方向の寄生ダイオードのパスを除去して
、その代りに順方向の寄生ダイオードのパスによりＶ。
ＯＳＭＯＳイトライステートの出力Ｐチャネル形ＭＯＳ
トランジスタの基板電位を、直接Ｖ にＣ バイアスする逆方向の寄生ダイオードのパスを除去して
、その代りに順方向の寄生ダイオードのパスによりＶ。
ｏ−ｖｆにバイアスさせるようにしたものである。
従ってこの発明では、出力Ｐチャネル形ＭＯＳトランジ
スタの基板電位を、ソース側に寄生する順バイアスさせ
ることにより、ドレイン側に寄生する逆方向の寄生ダイ
オードによる出力端子からのＶ へのパスを遮断させる
ことができる。
スタの基板電位を、ソース側に寄生する順バイアスさせ
ることにより、ドレイン側に寄生する逆方向の寄生ダイ
オードによる出力端子からのＶ へのパスを遮断させる
ことができる。
Ｃ
〔実 施 例〕
以下この発明に係るＩＣにおけるＣＭＯＳ形トライトラ
イステート一実施例につき、第１図および第２図を参照
して詳細に説明する。
イステート一実施例につき、第１図および第２図を参照
して詳細に説明する。
第１図および第２図はこの実施例を適用したＩＣでのＣ
ＭＯＳ形トライトライステート出力部を示す結線図、お
よび同出力部の断面図で、前記従来例として示した第４
図および第５図に対応しており、これらの各図中、同一
符号は同一または相当部分を表わしており、また符号７
はＶ からＰチャネＣ ル形ＭＯＳトランジスタの基板に順方向に寄生するダイ
オードである。
ＭＯＳ形トライトライステート出力部を示す結線図、お
よび同出力部の断面図で、前記従来例として示した第４
図および第５図に対応しており、これらの各図中、同一
符号は同一または相当部分を表わしており、また符号７
はＶ からＰチャネＣ ル形ＭＯＳトランジスタの基板に順方向に寄生するダイ
オードである。
すなわち、この実施例においては、出力ｐチャネル形Ｍ
ＯＳトランジスタの基板電位を、直接Ｖ。０にバイアス
する逆方向の寄生ダイオード５のパスを除去して、その
代りに順方向の寄生ダイオード７のパスにＪ：４１ Ｖ
−Ｖ、にバイアスさせるようにしたものである。
ＯＳトランジスタの基板電位を、直接Ｖ。０にバイアス
する逆方向の寄生ダイオード５のパスを除去して、その
代りに順方向の寄生ダイオード７のパスにＪ：４１ Ｖ
−Ｖ、にバイアスさせるようにしたものである。
従ってこの実施例構成の場合には、ドレイン側に寄生す
る逆方向の寄生ダイオード５のＶ。０へのパスを、ソー
ス側に寄生する順方向の寄生ダイオード７によって遮断
するために、例えば前記第３図使用例回路において、一
方のシステム回路１８の出力が高インピーダンス状態に
保持されていて、他方のシステム回路１７の出力端子１
０に“Ｈ′ルベルが印加されている場合、電源電圧の変
動によって、このシステム回路１７の出力端子１０の“
Ｈ”レベルが、先のシステム回路１Ｂの電源電圧をＡ電
位上廻ったときにも、その電位Ａが寄生ダイオード７の
耐圧までは、このシステム回路１６の出力を高インピー
ダンス状態に維持し得るのである。
る逆方向の寄生ダイオード５のＶ。０へのパスを、ソー
ス側に寄生する順方向の寄生ダイオード７によって遮断
するために、例えば前記第３図使用例回路において、一
方のシステム回路１８の出力が高インピーダンス状態に
保持されていて、他方のシステム回路１７の出力端子１
０に“Ｈ′ルベルが印加されている場合、電源電圧の変
動によって、このシステム回路１７の出力端子１０の“
Ｈ”レベルが、先のシステム回路１Ｂの電源電圧をＡ電
位上廻ったときにも、その電位Ａが寄生ダイオード７の
耐圧までは、このシステム回路１６の出力を高インピー
ダンス状態に維持し得るのである。
なお、前記実施例構成においては、出力側にＮチャネル
形ＭＯＳトランジスタ４を設けた場合について述べたが
、バイポーラ形トランジスタを設けても良く、またこ−
ではＰチャネル形ＭＯＳトランジスタの基板にバイアス
をかけないで、寄生ダイオード５の順方向のパスを遮断
するようにしているが、例えば抵抗素子の一端を基板１
１に、他端を電源端子１にそれぞれ接続させることによ
り、この基板１１をプルアップさせれば、この介在させ
た抵抗素子によって電流制限ができ、かつその抵抗値を
大きくとることによって、寄生ダイオードの破壊の惧れ
を解消し得ると共に、型窩インピーダンス状態を保持で
きる。
形ＭＯＳトランジスタ４を設けた場合について述べたが
、バイポーラ形トランジスタを設けても良く、またこ−
ではＰチャネル形ＭＯＳトランジスタの基板にバイアス
をかけないで、寄生ダイオード５の順方向のパスを遮断
するようにしているが、例えば抵抗素子の一端を基板１
１に、他端を電源端子１にそれぞれ接続させることによ
り、この基板１１をプルアップさせれば、この介在させ
た抵抗素子によって電流制限ができ、かつその抵抗値を
大きくとることによって、寄生ダイオードの破壊の惧れ
を解消し得ると共に、型窩インピーダンス状態を保持で
きる。
以上詳述したようにこの発明によれば、ＣＫＯ３ＫＯ３
イトライステート回路て、出力Ｐチャネル形ＭＯＳトラ
ンジスタの基板を、直接Ｖ。Ｃにバイアスするパスを除
去し、順方向の寄生ダイオードを通してバイアスするよ
うに構成したので、たとえ異なる電源間での使用にあっ
ても、トライステート機能を満足させることができ、か
つ装置の信頼性向上を図り得られ、しかも構造的にも比
較的簡単で容易に実施できるなどの特長を有するもので
ある。
イトライステート回路て、出力Ｐチャネル形ＭＯＳトラ
ンジスタの基板を、直接Ｖ。Ｃにバイアスするパスを除
去し、順方向の寄生ダイオードを通してバイアスするよ
うに構成したので、たとえ異なる電源間での使用にあっ
ても、トライステート機能を満足させることができ、か
つ装置の信頼性向上を図り得られ、しかも構造的にも比
較的簡単で容易に実施できるなどの特長を有するもので
ある。
第１図および第２図はこの発明の一実施例を適用したＣ
ＭＯＳ形トライトライステート出力部を示す結線図、お
よび同出力部の断面図であり、また第３図はＣＭＯＳ形
トライトライステート一使用例を示す結線図、第４図お
よび第５図は同上従来例によるＣＭＯＳＭＯＳイトライ
ステート出力部を示す結線図、および同出力部の断面図
である。 ｌ・・・・電源端子、２・・・・接地端子、３・・・・
Ｐチャネル形ＭＯＳトランジスタ、４・・・・Ｎチャネ
ル形ＭＯＳトランジスタ、５ないし７・・・・寄生ダイ
オード１．８・・・・Ｐチャネル形ＭＯＳトランジスタ
のゲート端子、８・・・・Ｎチャネル形ＭＯＳ トラン
ジスタのゲート端子、１０・・・・出力端子。 代理人 大 岩 増 雄 第１図 藁２図 第３図 第４図 第５図
ＭＯＳ形トライトライステート出力部を示す結線図、お
よび同出力部の断面図であり、また第３図はＣＭＯＳ形
トライトライステート一使用例を示す結線図、第４図お
よび第５図は同上従来例によるＣＭＯＳＭＯＳイトライ
ステート出力部を示す結線図、および同出力部の断面図
である。 ｌ・・・・電源端子、２・・・・接地端子、３・・・・
Ｐチャネル形ＭＯＳトランジスタ、４・・・・Ｎチャネ
ル形ＭＯＳトランジスタ、５ないし７・・・・寄生ダイ
オード１．８・・・・Ｐチャネル形ＭＯＳトランジスタ
のゲート端子、８・・・・Ｎチャネル形ＭＯＳ トラン
ジスタのゲート端子、１０・・・・出力端子。 代理人 大 岩 増 雄 第１図 藁２図 第３図 第４図 第５図
Claims (4)
- （１）半導体基板上に形成されたＰチャネル形ＭＯＳト
ランジスタとＮチャネル形ＭＯＳトランジスタとを有し
、出力に高インピーダンス状態をもつ相補形ＭＯＳトラ
ンジスタ回路において、前記Ｐチャネル形ＭＯＳトラン
ジスタのソースを電源端子に、ドレインを出力端子にそ
れぞれ接続させると共に、基板ベースにはバイアスをか
けずに構成したことを特徴とする半導体集積回路装置。 - （２）Ｎチャネル形ＭＯＳトランジスタに代え、バイポ
ーラ形ＭＯＳトランジスタを設けたことを特徴とする特
許請求の範囲第１項記載の半導体集積回路装置。 - （３）抵抗素子の一端を基板ベースに、他端を電源端子
にそれぞれ接続させたことを特徴とする特許請求の範囲
第１項または第２項記載の半導体集積回路装置。 - （４）Ｐ形半導体基板を用いたことを特徴とする特許請
求の範囲第１項、第２項または第３項記載の半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294947A JPS62150761A (ja) | 1985-12-24 | 1985-12-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294947A JPS62150761A (ja) | 1985-12-24 | 1985-12-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150761A true JPS62150761A (ja) | 1987-07-04 |
Family
ID=17814339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60294947A Pending JPS62150761A (ja) | 1985-12-24 | 1985-12-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150761A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2731266A1 (en) * | 2012-11-13 | 2014-05-14 | Honeywell International Inc. | Cmos logic circuit using passive internal body tie bias |
-
1985
- 1985-12-24 JP JP60294947A patent/JPS62150761A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2731266A1 (en) * | 2012-11-13 | 2014-05-14 | Honeywell International Inc. | Cmos logic circuit using passive internal body tie bias |
| US8975952B2 (en) | 2012-11-13 | 2015-03-10 | Honeywell International Inc. | CMOS logic circuit using passive internal body tie bias |
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