JP6271598B2 - ブロック共重合体の自己組織化によって基板上にリソグラフィフィーチャを提供する方法 - Google Patents

ブロック共重合体の自己組織化によって基板上にリソグラフィフィーチャを提供する方法 Download PDF

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Description

関連出願への相互参照
[0001] 本願は、２０１３年３月１５日に出願した米国仮出願第６１／７９２，５３８号の優先権を主張し、その全体を本願に参考として組み込む。
[0002] 本発明は、基板上に設けられた凹部におけるブロック共重合体の自己組織化を用いて基板上にリソグラフィフィーチャを形成する方法に関する。
[0003] デバイス製造用のリソグラフィでは、所与の基板面積でのフィーチャの密度を高めるため、リソグラフィパターンのフィーチャのサイズを縮小するという継続的な要望がある。ナノスケールのクリティカルディメンション（ＣＤ）を有するより小さいフィーチャのパターンによって、デバイス又は回路構造の密度を高めることが可能になり、電子デバイス、又はその他のデバイスのサイズの縮小と製造コストの低減という改善の可能性が生ずる。投影フォトリソグラフィでは、フィーチャの微小化を推進することで、液浸リソグラフィ及び極端紫外線（ＥＵＶ）リソグラフィなどの技術が発展してきた。
[0004] 別の方法として、いわゆるインプリントリソグラフィは一般に、パターンを基板上に転写するために「スタンプ」（インプリントテンプレートと呼ばれることが多い）の使用を伴う。インプリントリソグラフィの利点は、フィーチャの解像度が例えば放射源の発光波長、又は投影システムの開口数によって制限されないことにある。代わりに、解像度が主としてインプリントテンプレートのパターン密度に制限される。
[0005] 投影フォトリソグラフィとインプリントリソグラフィとの両方で、例えば、インプリントテンプレート又は他の基板の表面の高解像度パターニングを提供することが望ましい。先行技術のリソグラフィ方法で得られるより小さいディメンションにフィーチャの解像度を高めるための潜在的な方法として、又はインプリントテンプレートを作製するための電子ビームリソグラフィの代替として、ブロック共重合体（ＢＣＰ）の自己組織化を使用することが検討されてきた。
[0006] 自己組織化可能なＢＣＰは、ある一定温度未満（秩序−無秩序転移温度Ｔｏ／ｄ）に冷却すると秩序−無秩序転移を起こし、その結果、化学的性質が異なる共重合体ブロックの相分離が生じて、数十ナノメートル又はさらには１０ｎｍ未満の寸法を有する化学的に異なる秩序ドメインが形成されるので、ナノ加工に有用な化合物である。異なるブロックタイプの共重合体の分子量及び組成を操作することによってドメインの寸法と形状を制御してもよい。ドメイン間の界面のライン幅粗さは１〜５ｎｍ程度でよく、共重合体ブロックの化学組成を変更することによって操作してもよい。
[0007] 自己組織化テンプレートとしてＢＣＰの薄膜を使用する実現性は、Chaikin及びRegister他、Science 276,1401(1997年)により実証されている。寸法が２０ｎｍのドット及び穴の高密度配列がポリ（スチレン−ブロック−イソプレン）の薄膜から窒化ケイ素の基板に転写される。
[0008] ＢＣＰは、それぞれが通常１つ以上の同種の単量体を含む異なる複数のブロックを含み、これらのブロックが重合体鎖に沿って並んで配置されている。各ブロックは、それぞれのタイプの多くの単量体を含んでもよい。したがって、例えばＡ−ＢのＢＣＰは、複数のタイプＡ単量体をＡブロック（又は各Ａブロック）内に有し、複数のタイプＢ単量体をＢブロック（又は各Ｂブロック）内に有し得る。好適なＢＣＰの例は、例えば、ポリスチレン（ＰＳ）単量体のブロック（疎水性ブロック）と、ポリメチルメタクリレート（ＰＭＭＡ）単量体のブロック（親水性ブロック）とが共有結合した重合体である。異なる疎水性／親水性ブロックを有する他のＢＣＰも有用であり得る。例えば、（Ａ−Ｂ−Ｃ）ＢＣＰなどのトリブロック共重合体が有用であり、交互又は周期的なＢＣＰ（例えば［−Ａ−Ｂ−Ａ−Ｂ−Ａ−Ｂ］ｎ又は［−Ａ−Ｂ−Ｃ−Ａ−Ｂ−Ｃ−］ｍ（ここで、ｎ及びｍは整数である））であってもよい。ブロックは、互いに共有結合で直線状又は分岐状（例えば、星形又は分岐構成）に接続されてもよい。
[0009] ＢＣＰは、ブロックの体積分率、各ブロックタイプ内の重合度（すなわち各ブロック内の各タイプの単量体の数）、任意選択としての溶媒の使用及び表面の相互作用に応じて自己組織化の際に多くの異なる相を形成し得る。薄膜内に適用されると、幾何学的閉じ込めが追加の境界状態をもたらし、これが位相の数を制限することがある。一般に、球状（例えば立方晶）、円筒状（例えば正方晶又は六方晶）、及びラメラ(lamellar)相（すなわち立方晶、六方晶、又はラメラ空間充填対称の自己組織化相）が実際に自己組織化ＢＣＰの薄膜内に観察される。
[0010] 観察される相タイプは、異なる重合体ブロックの相対的な分子体積分率に依存し得る。例えば、８０：２０の分子体積比では、体積が大きい方のブロックの連続的なドメイン内に、体積が小さいブロックの非連続的な球状ドメインが配列された立方相が生じることになる。体積比が７０：３０に減少すると、体積が小さい方のブロックの非連続的な円筒形ドメインを有する、円筒相が形成されることになる。５０：５０の比では、ラメラ相が形成される。３０：７０の比では、逆円筒相が形成され、２０：８０の比では、逆立方相が形成され得る。
[0011] 自己組織化可能な重合体として使用するのに適したＢＣＰは、ポリ（スチレン−ｂ−メチルメタクリレート）、ポリ（スチレン−ｂ−２−ビニルピリドン）、ポリ（スチレン−ｂ−ブタジエン）、ポリ（スチレン−ｂ−フェロセニチルジメチルシラン）、ポリ（スチレン−ｂ−エチレンオキシド）、ポリ（エチレンオキシド−ｂ−イソプレン）を含むが、これらに限定されない。符号「ｂ」は「ブロック」を表す。これらはジブロック共重合体の例であるが、自己組織化はトリブロック、テトラブロック、又はその他のマルチブロック共重合体も使用できることは明らかである。
[0012] （ＢＣＰなどの）重合体の自己組織化を基板表面上に導くか又は誘導するために使用される方法の１つとして、グラフォエピタキシが知られている。この方法は、レジストから構築された１つ以上のフィーチャ（あるいは、レジストから基板表面上に転写された１つ以上のフィーチャ、もしくは基板及び表面上に堆積されたフィルムスタック上に転写された１つ以上のフィーチャ）を使用して、基板上のトポロジ的プレパターニングによって導かれるＢＣＰの自己組織化を伴う。プレパターニングを使用して、囲い（enclosure）、又は、基板底面及びレジストの側壁（例えば、対向する一対の側壁）（又は、膜内に形成された側壁もしくは基板内に形成された側璧）を含む「凹部」を形成する。
[0013] 典型的に、グラフォエピタキシテンプレートのフィーチャの高さは、秩序化対象のＢＣＰ層の厚さとほぼ同程度であり、例えば、約２０ｎｍ〜約１５０ｎｍであり得る。
[0014] ラメラ状に自己組織化されたＢＣＰは、凹部内に異なる重合体ブロックドメインの隣接するラインを有する、リソグラフィフィーチャの平行線形パターンを形成することができる。例えば、ＢＣＰが高分子鎖内にＡブロック及びＢブロックを有するジブロック共重合体である場合、ＢＣＰは、各凹部内で、規則的な間隔で配置されたＡブロックの第１ドメインと、Ｂブロックの第２ドメインとを交互に含む秩序層へと自己組織化し得る。
[0015] 同様に、円筒形に自己組織化されたＢＣＰは、非連続的な円筒形第１ドメインと、それらを囲う連続的な第２ドメインとを含むリソグラフィフィーチャの秩序化パターンを形成することができる。例えば、ＢＣＰが高分子鎖内にＡブロック及びＢブロックを有するジブロック共重合体である場合、Ａブロックは、円形の凹部内で連続的なＢブロックのドメインによって囲われる非連続的な円筒形ドメインへと組織化し得る。あるいは、Ａブロックは、線形の凹部全体にわたり規則的に配置され、かつ連続的なＢブロックのドメインに囲われる非連続的な円筒形ドメインへと組織化し得る。
[0016] したがって、グラフォエピタキシを使用すると、ＢＣＰパターンが凹部の側壁間の間隔を個別の共重合体パターンのドメインに細分化するように、ラメラ相又は円筒相の自己秩序化を導くことができる。
[0017] ナノ加工でＢＣＰの自己組織化を実施するプロセスにおいて、グラフォエピタキシテンプレートの一部としての中性の配向制御層で基板を修正して基板に対して自己組織化パターンを好ましい向きにしてもよい。自己組織化可能な重合体層内で使用する幾つかのＢＣＰの場合、ブロックの１つと基板の表面との間に優先的相互作用が発生して配向を引き起こすことがある。例えば、ポリスチレン（ＰＳ）−ｂ−ＰＭＭＡ ＢＣＰの場合、ＰＭＭＡブロックは優先的に酸化物表面を湿潤させ（すなわち、それとの高い化学親和力を有し）、これを利用して自己組織化パターンを基板の表面の平面に対して実質的に平行に向けることができる。例えば、基板の表面に中性の配向層を堆積させて基板の表面を両方のブロックに対して中性にすることで実質的に垂直な配向を引き起こすことができる。言い換えれば、中性の配向層は各ブロックに対して同様の化学親和力を有するので、両方のブロックは同様に表面の中性の配向層を湿潤する。「垂直配向」とは、各ブロックのドメインが基板の表面に横に並んで配置され、異なるブロックの隣接するドメイン間の界面領域が表面の平面に実質的に垂直に位置するという意味である。
[0018] ＡブロックとＢブロック（本質的に、Ａが親水性、Ｂが疎水性）とを有するジブロック共重合体を整列させるグラフォエピタキシテンプレートでは、グラフォエピタキシーパターンは、中性の配向領域が疎水性レジストフィーチャの間にある疎水性レジスト側壁フィーチャを含んでいてもよい。Ｂドメインは優先的に疎水性レジストフィーチャに並んで組織化し、Ａ及びＢブロックの幾つかの交互するドメインがグラフォエピタキシテンプレートのピン留めレジストフィーチャ間の中性の配向領域の上方に整列する。
[0019] 中性の配向層は、例えば、ヒドロキシル末端基又はその他の何らかの反応性の末端基の基板の表面の酸化物に対する反応によって基板に共有結合的に結合したランダム共重合体ブラシを使用することで作成できる。中性の配向層の形成の他の構成では、架橋可能なランダム共重合体又は適当なシラン（すなわち（トリ）クロロシラン又は（トリ）メトキシシラン（シリルとしても知られている）末端基などの置換反応性シランを有する分子）を用いて、基板表面と自己組織化可能な重合体層との間の中間層として作用することで表面を中性にすることができる。上記シラン系の中性の配向層は通常単一層として存在するが、架橋可能な重合体は通常、単一層として存在せず、通常約４０ｎｍ以下又は約２０ｎｍ以下の層の厚さを有していてもよい。
[0020] 自己組織化可能なＢＣＰの薄層を、上記のグラフォエピタキシテンプレートを有する基板上に堆積させることができる。自己組織化可能な重合体の適切な堆積方法はスピンコートであるが、それはこのプロセスが輪郭のはっきりした均一の自己組織化共重合体の薄層を提供できるからである。堆積した自己組織化可能な重合体膜の適当な層の厚さは約１０ｎｍ〜１５０ｎｍである。
[0021] ＢＣＰ膜の堆積後、この膜は、依然として無秩序であるか、一部分のみしか秩序化されていない場合があり、自己組織化を促進及び／又は完成させるためには、１つ以上の追加の工程が必要な場合もある。例えば、自己組織化可能な重合体は、溶媒中の溶液として堆積されることがあるが、その場合、自己組織化の前に、例えば蒸発によって溶媒が除去される。
[0022] ＢＣＰの自己組織化は、多くの小さいコンポーネント（ＢＣＰ）の組織化が、より大きく、より複雑な構造（本明細書においてドメインとよばれる、自己組織化パターン内のナノメートルサイズのフィーチャ）の形成をもたらすプロセスである。重合体の自己組織化を制御する物理的現象から、自然と欠陥が発生する。自己組織化は、検討中のシステムについてのフローリーハギンズ理論により説明される相分離の推進力で、Ａ−Ｂ ＢＣＰのＡ／Ａブロック対、Ｂ／Ｂブロック対、及びＡ／Ｂ（又はＢ／Ａ）ブロック対間の相互作用の差（すなわち、相互の化学親和力の差）により推進される。グラフォエピタキシの使用によって欠陥の形成を大幅に減少させることができる。フローリーハギンズ相互作用パラメータ（カイ値）及びＢＣＰブロックの重合度（Ｎ値）は、相分離に影響を与えるＢＣＰのパラメータ及び特定のＢＣＰの自己組織化が生じる寸法である。
[0023] 自己組織化の過程を経る重合体の場合、自己組織化可能な重合体は秩序―無秩序温度Ｔｏ／ｄを示す。Ｔｏ／ｄは、示差走査熱量測定法（ＤＳＣ）などの重合体の秩序／無秩序状態を評価する任意の好適な技術によって測定されることが可能である。この温度未満で層形成がなされると、分子は自己組織化へと推進される。Ｔｏ／ｄ温度以上では、層内の隣接するＡ−Ａブロック対及びＢ−Ｂブロック対間の好ましい相互作用から生じるエンタルピー寄与よりも重い無秩序のＡ／Ｂドメインからのエントロピー寄与により無秩序層が形成される。自己組織化可能な重合体はさらに、ガラス転移温度Ｔｇを示すことがあり、その温度未満では重合体は効果的に不動化され、その温度以上では共重合体分子は、層内で隣接する共重合体分子に対してなお再配向し得る。ガラス転移温度は、示差走査熱量測定法（ＤＳＣ）によって適切に測定される。
[0024] 上述した秩序化の間に形成される欠陥は、例えばアニールなどによって部分的に除去され得る。（例えばディレクタ配向に欠陥がある場合など、回転対称が損なわれる線欠陥である）ディスクリネーションなどの欠陥は、符号が逆の他の欠陥又はディスクリネーションと対にすることによって消滅させてもよい。自己組織化可能な重合体の鎖移動性は、欠陥の移動と消滅とを判断する要因であり、したがって、鎖移動性は高いが秩序化自己組織化パターンは失われない温度でアニールを実行され得る。これは重合体の秩序／無秩序温度Ｔｏ／ｄよりも数℃高い又は低い温度を示唆している。
[0025] 秩序化と欠陥の消滅とを単一のアニールプロセスに組み合わせて行ってもよく、あるいは、（異なるブロックタイプのドメインの）異なる化学的タイプのドメインの秩序パターンを有するＢＣＰのような自己組織化重合体の層を提供するために、複数のプロセスを使用してもよい。
[0026] デバイスアーキテクチャ又はトポロジといったパターンを自己組織化重合体層から該自己組織化重合体が堆積した基板へと転写するために、通常は、いわゆるブレイクスルーエッチングによって第１ドメインタイプが除去され、基板の表面上には、第２ドメインタイプのパターンが提供され、第２ドメインタイプのパターンのフィーチャ間には基板が露出した状態になる。平行な円筒相ドメインを有するパターンは、ドライエッチング技術又はリアクティブイオンエッチング技術を使用してエッチングすることができる。ラメラ相ドメインを有するパターンには、平行な円筒相ドメインのエッチングに適した方法に加えて、あるいはその代わりに、ウェットエッチング技術を利用することができる。
[0027] ブレイクスルーエッチングに続き、パターンは、第２ドメインタイプによりレジストされたエッチング手段を使ったいわゆる転写エッチングによって転写され、基板の表面内において基板が露出していた場所に凹部が形成される。
[0028] リソグラフィフィーチャ間の間隔は、ピッチとして知られ、リソグラフィフィーチャの１つの繰り返し単位の幅（つまり、フィーチャの幅と、フィーチャとフィーチャの間の間隔）として定義される。ＢＣＰを使用した自己組織化プロセスを使用して、特に小さいピッチ、典型的には３０〜５０ｎｍ未満のピッチを有するリソグラフィフィーチャを生成することができる。
[0029] 図１Ａ及び図１Ｂは、ＢＣＰの自己組織化を用いるリソグラフィプロセスが適用された基板１の一部を、平面図及び断面図のそれぞれで示している。反射防止コーティングが基板１の表面上にあってもよい。反射防止コーティング（存在する場合）は、有機材料、例えばBrewer ScienceのＡＲＣ２９であってもよい。あるいは、反射防止コーティングは、無機材料、例えばＳｉＣ又はＳｉＯＮであってもよい。フォトレジスト層２が基板１に適用される。フォトレジスト層２は、複数のコンタクトホールレジスト凹部３，４及び５でパターニングされる。
[0030] 図１Ｃでは、ＢＣＰ層６が基板１及びフォトレジスト２上に堆積されている。ＢＣＰ層６は、各々のフォトレジスト凹部３，４及び５内、並びにフォトレジスト２の上に均一の厚さで示されている。断面及び平面のそれぞれを示す図１Ｄ及び図１Ｅでは、ＢＣＰ層６は熱的にアニールされている。熱アニールプロセスはＢＣＰ材料の再分配を引き起こし、一部のＢＣＰ材料はフォトレジスト２の上の領域からフォトレジスト凹部３，４及び５内に移される。図１Ｄ及び図１Ｅから分かるように、フォトレジスト２からＢＣＰ材料が除去された空乏領域７がフォトレジスト凹部３，４及び５の周りの領域に形成される。空乏領域７から除去されたＢＣＰ材料は、フォトレジスト３，４及び５に再分配されている。
[0031] 図１Ｄからは、孤立したフォトレジスト凹部３がフォトレジスト凹部４，５の群に形成される層より厚いＢＣＰ層を有することも分かる。さらに、フォトレジスト凹部４に囲われたフォトレジスト凹部５は、フォトレジスト凹部４又は孤立したフォトレジスト凹部３に形成された層より薄いＢＣＰ層を有する。
[0032] 当然のことながら、隣接するフォトレジスト凹部間の離隔距離が空乏領域のサイズより大きい場合（フォトレジスト凹部３の場合のように）、周辺領域からのＢＣＰ材料はフォトレジスト凹部内へと再分配され得る。しかしながら、隣接するフォトレジスト凹部間の離隔距離が空乏領域のサイズより小さい場合（フォトレジスト凹部フィーチャ５の場合のように）、各フォトレジスト凹部は周辺のフォトレジスト材料の上部から少ない量のＢＣＰを受け取る。
[0033] 各フォトレジスト凹部４は、少なくとも１つの別の凹部（フォトレジスト凹部５）と極めて隣接している。しかしながら、フォトレジスト凹部４はフォトレジスト凹部によって完全に囲われておらず、したがって、フォトレジスト凹部５が受け取るよりも多くのＢＣＰを周辺のフォトレジスト２の上部から受け取る。
[0034] 最初にＢＣＰ材料の均一な層６が各々のフォトレジスト凹部３，４及び５に堆積されるにもかかわらず、フォトレジスト凹部３はフォトレジスト凹部４より多くのＢＣＰ材料を収容し、各フォトレジスト凹部４はフォトレジスト凹部５より多くのＢＣＰ材料を収容する。
[0035] 上記で説明したように、基板１上のリソグラフィフィーチャの局所密度は、アニール及び自己組織化中に形成されるＢＣＰ層の厚さに影響を与え得る。しかしながら、ＢＣＰフィーチャを基板１の表面上に生成するとき、基板１の全ての領域で実質的に均一の厚さを維持することが望ましい場合がある。
[0036] ＢＣＰ材料の使用により、成分重合体材料のドメインをＢＣＰフィーチャ内で自己組織化することができる。例えば、フォトレジスト凹部５内に堆積されるＢＣＰが別個の重合体ドメインを形成していることが分かる。第１タイプＡ重合体ドメイン８が連続タイプＢ重合体ドメイン９内で円筒として形成される。
[0037] この自己組織化を誘導するために、横方向寸法はフォトレジスト壁部の間隔によって制御される一方、ＢＣＰ材料の厚さは自己組織化プロセスにも影響を与える。したがって、フォトレジスト凹部５内のＢＣＰ層の厚さを別個のタイプＡ重合体ドメイン及びタイプＢ重合体ドメインの形成のために最適化することができる一方、フォトレジスト凹部３及び４内の厚さは別個のタイプＡドメイン及びタイプＢドメインを自己組織化させるには厚すぎる場合がある。同様に、ＢＣＰ膜６が薄すぎる場合、別個のタイプＡ及びタイプＢドメインを形成できない場合もある。
[0038] したがって、既知の方法を用いて、良好な自己組織化を促進するための局所的なフィーチャ密度の分配を有する基板にわたって十分に均一なＢＣＰ材料の厚さを達成することができない場合がある。したがって、単一の基板にわたってフィーチャ密度の分配を調整することができる既知の方法を用いてグラフォエピタキシーリソグラフィフィーチャを生成することができない場合がある。
[0039] 例えば、多数のＢＣＰフィーチャを実質的に均一の厚さで基板上に、特に特定の領域にＢＣＰフィーチャの局所密度の多少のばらつきがあるところに構成できることが有用となる。
[0040] 本発明の目的は、例えば、本明細書中に記載した欠点、又は当技術分野、過去、現在若しくは未来に関連する他の何らかの欠点を排除又は軽減することである。
[0041] ある態様によると、リソグラフィフィーチャを形成する方法が提供される。この方法は、少なくとも１つのリソグラフィ凹部を基板上に提供することであって、該又は各リソグラフィ凹部は側壁及び基部を含み、前記側壁の部分間に幅を有する、提供することと、少なくとも１つのダミー凹部を基板上に提供することであって、該又は各ダミー凹部は側壁及び基部を含み、前記側壁の部分間に幅を有する、提供することと、第１ブロック及び第２ブロックを有する自己組織化可能なブロック共重合体（ＢＣＰ）を該又は各リソグラフィ凹部、該又は各ダミー凹部及び該又は各リソグラフィ凹部と該又は各ダミー凹部とを越えて基板上に提供することと、自己組織化可能なブロック共重合体に、該又は各リソグラフィ凹部及び該又は各ダミー凹部を囲う領域から該又は各リソグラフィ凹部及び該又は各ダミー凹部内に移動させることと、自己組織化可能なブロック共重合体に、該又は各リソグラフィ凹部内の秩序層へと自己組織化させることであって、層は少なくとも第１ブロックの第１ドメイン及び第２ブロックの第２のドメインを含む、組織化させることと、該又は各リソグラフィ凹部内で第２ドメインから成るリソグラフィフィーチャを形成するために第１ドメインを選択的に除去することとを含み、該又は各リソグラフィ凹部は、該又は各ダミー凹部の幅より大きい幅を有し、該又は各ダミー凹部の幅は、自己組織化するために自己組織化可能なブロック共重合体が必要とする最小幅より小さく、該又は各ダミー凹部は、自己組織化可能なブロック共重合体が移動される該又は各リソグラフィ凹部を囲う基板の領域内にある。
[0042] ある実施形態では、少なくとも１つのダミー凹部が、一部の自己組織化可能なブロック共重合体（ＢＣＰ）にリソグラフィ凹部ではなくダミー凹部内へと移動させるほどリソグラフィ凹部の近くに設けられる。リソグラフィ凹部ではなくダミー凹部へのＢＣＰの移動は、リソグラフィ凹部内のＢＣＰの最終の厚さを減少させ得る。これにより、リソグラフィ凹部内のＢＣＰ層の厚さを所望のレベルで維持することができ、リソグラフィ凹部内のリソグラフィフィーチャの自己組織化を予測可能に行うことができるという利点を与える。ダミー凹部内自体で自己組織化を発生させるには小さすぎるダミー凹部の使用は、最終基板上に現れるリソグラフィフィーチャの密度にあらゆる実質的効果を与えずに効果的な凹部密度の調整、従って、ＢＣＰ層の厚さの調整を可能にする。
[0043] 以下の特徴は、必要に応じて本発明の全ての実施形態に適用できる。適切な場合、以下の特徴の組み合わせは、例えば特許請求の範囲で述べるように、本発明の実施形態の一部として使用されてよい。本発明の実施形態は、デバイスリソグラフィでの使用に適している。例えば、本発明の実施形態は、デバイスを形成するために使用される基板をパターニングするのに役立つか又は（後にデバイスを形成するために使用され得る）インプリントリソグラフィに使用するためにインプリントテンプレートをパターニングするのに役立ち得る。
[0044] ２つ以上のダミー凹部を設けてもよい。ダミー凹部は、該又は各リソグラフィ凹部の周りに対称的に配置されてよい。
[0045] 該又は各リソグラフィ凹部の周りのダミー凹部の対称構成は、該又は各リソグラフィ凹部内でＢＣＰの実質的に均一かつ対称的な分配を促進する利点を与える。
[0046] 該又は各リソグラフィ凹部を用いてコンタクトホールを形成することができる。コンタクトホールは、基板上の隣接しない層と層の間のアクセスを許可する円形開口部であってもよい。コンタクトホールを形成するためのリソグラフィ凹部におけるＢＣＰの自己組織化の使用は、リソグラフィ凹部の寸法より小さい横方向寸法を有する穴の形成を可能にする。この自己組織化技術をコンタクトホールの形成に適用することは、コンタクトホールの寸法を縮小させるという利点を与える。
[0047] 該又は各ダミー凹部は円形であってもよい。円形のダミー凹部を設けることにより、ダミー凹部をあらゆる形状のフィーチャ間に位置決めして凹部の局所密度を調整し、結果的にリソグラフィ凹部内のＢＣＰの厚さを調整できる。
[0048] 該又は各ダミー凹部は線形であってもよい。線形ダミー凹部又はトレンチを設けることにより、ダミー凹部に線形リソグラフィ凹部の形状を厳密に従わせてそのリソグラフィ凹部内のＢＣＰの厚さを調整できる。
[0049] リソグラフィフィーチャは、４０ｎｍ以下の最小横方向寸法を有してよい。リソグラフィフィーチャは、５ｎｍ以上の最小横方向寸法を有してよい。ＢＣＰの自己組織化によって形成されたリソグラフィフィーチャは、従来のリソグラフィ方法のみによって定義されるより小さいリソグラフィフィーチャの定義を受け入れることができる。ＢＣＰの自己組織化の使用は、そのような小さい寸法において従来のリソグラフィ技術によって定義されるリソグラフィフィーチャで可能である均一性より高い均一性を有するリソグラフィフィーチャの定義を受け入れることができる。
[0050] 自己組織化を誘導しかつ欠陥を減少させるためには、（１つ以上の）側壁は、ＢＣＰドメインタイプのうちの１つに対してより高い化学親和力を有することにより、組織化の際、側壁に対してより高い化学親和力を有するＢＣＰドメインタイプはその側壁に沿って組織化する。化学親和力は、疎水性又は親水性側壁フィーチャを利用することによって提供することができる。
[0051] 自己組織化可能なＢＣＰ層を凹部に提供することは、ＢＣＰの溶液のスピンコートに続いて溶媒の除去によって行うことができる。
[0052] 自己組織化可能なＢＣＰは、ＢＣＰに対する温度をＴｏ／ｄより低い温度に下げて凹部の中に自己組織化されたＢＣＰの秩序層を与えることによって自己組織化させることができる。
[0053] 基板は半導体基板であってよく、かつ基板を形成する複数の層を含んでもよい。例えば、基板の最外層はＡＲＣ（反射防止コーティング）層であってもよい。
[0054] 基板の最外層は、ＢＣＰのドメインに対して中性であってよく、これはＢＣＰの各ドメインタイプに対して同様の化学親和力を有することを意味する。中性の配向層は、例えば、無秩序の共重合体ブラシの使用によって生成することができる。あるいは、配向制御層が、基板に対する自己組織化パターンの所望の配向を誘導するために基板の最上又は最外面層として設けられてもよい。
[0055] 凹部は、例えば、ＵＶ、ＥＵＶ又はＤＵＶ（深ＵＶ）放射などの化学線を用いてフォトリソグラフィによって形成することができる。
[0056] 凹部は、例えば、レジストに形成されてよい。凹部は、例えば、基板表面上に形成されてもよい（例えば、レジストから基板上に移される）。凹部は、例えば、膜積層体に形成されてもよい（例えば、レジストから膜積層体上に移される）。
[0057] 凹部の高さは、秩序化対象のＢＣＰ層の厚さとほぼ同程度であってよい。凹部の高さは、例えば、約２０ｎｍ〜約１５０ｎｍ（例えば、約１００ｎｍ）であってよい。
[0058] 該又は各リソグラフィ凹部は円形であってよい。自己組織化可能なブロック共重合体は、第２ブロックの第２連続ドメインによって囲われた円筒形構成における第１ブロックの円筒形第１ドメインを有する秩序層を形成するように適合され、円筒形第１ドメインは、基板に対して実質的に垂直に配向されてよい。円形リソグラフィ凹部の使用は、円形リソグラフィフィーチャの定義を受け入れる。
[0059] 該又は各リソグラフィ凹部は線形であってよい。自己組織化可能なブロック共重合体は、ラメラ状の秩序層を形成するように適合され、第１ドメインはラメラであってかつ同様にラメラである第２ドメインと交互し、第１ドメイン及び第２ドメインのラメラは、その平面が基板と実質的に垂直かつリソグラフィ凹部の壁と実質的に平行であるように配向されてよい。線形リソグラフィ凹部の使用は、線形リソグラフィフィーチャの定義を受け入れる。
[0060] ドメインのうちの１つの選択的な除去はエッチングによって達成することができ、自己組織化されたＢＣＰの秩序層は、基板上の凹部内のリソグラフィフィーチャをエッチングするためのレジスト層の機能を果たす。選択的なエッチングは、異なるエッチレジスト性質を有する重合体を利用することによって、さらにある重合体ドメインを選択的にエッチングすることができるエッチャントの選択によって達成することができる。選択的な除去は、例えば、共重合体のブロック間の連結剤の選択的な光崩壊又は光開裂並びにその後のブロックのうちの１つの可溶化によって、代替的又は追加として達成することができる。
[0061] ある態様によると、少なくとも１つのリソグラフィフィーチャを基板上に形成する方法が提供される。基板は少なくとも１つのリソグラフィ凹部及び少なくとも１つのダミー凹部を含み、該又は各リソグラフィ凹部は側壁及び基部を含み、側壁の部分間に幅を有し、該又は各ダミー凹部は側壁及び基部を含み、側壁の部分間に幅を有し、該又は各リソグラフィ凹部は、該又は各ダミー凹部の幅より大きい幅を有し、該方法は、第１ブロック及び第２ブロックを有する自己組織化可能なブロック共重合体を該又は各リソグラフィ凹部、該又は各ダミー凹部及び該又は各リソグラフィ凹部と該又は各ダミー凹部との間及びその周りの基板上に提供することと、自己組織化可能なブロック共重合体に、該又は各リソグラフィ凹部及び該又は各ダミー凹部を囲う領域から該又は各リソグラフィ凹部及び該又は各ダミー凹部内に移動させることと、自己組織化可能なブロック共重合体に、該又は各リソグラフィ凹部内の秩序層へと自己組織化させることであって、層は少なくとも第１ブロックの第１ドメイン及び第２ブロックの第２のドメインを含む、組織化させることと、該又は各リソグラフィ凹部内で第２ドメインから成る少なくとも１つのリソグラフィフィーチャを形成するために第１ドメインを選択的に除去することとを含み、該又は各ダミー凹部の幅は、自己組織化するために自己組織化可能なブロック共重合体が必要とする最小幅より小さく、該又は各ダミー凹部は、自己組織化可能なブロック共重合体が移動される該又は各リソグラフィ凹部を囲う基板の領域内にある。
[0062] ある態様によると、少なくとも１つのリソグラフィ凹部及び少なくとも１つのダミー凹部を含む基板が提供される。該又は各リソグラフィ凹部は側壁及び基部を含み、側壁の部分間に幅を有し、該又は各ダミー凹部は側壁及び基部を含み、側壁の部分間に幅を有し、該又は各リソグラフィ凹部は、該又は各ダミー凹部の幅より大きい幅を有し、該又は各ダミー凹部の幅は、自己組織化するために第１ブロック及び第２ブロックを有する自己組織化可能なブロック共重合体が使用中に必要とする最小幅より小さく、該又は各ダミー凹部は、自己組織化可能なブロック共重合体が使用中に移動され得る該又は各リソグラフィ凹部を囲う基板の領域内に配置される。
[0063] 本発明の一実施形態は、リソグラフィ方法に関する。この方法は、例えば、電子デバイス及び集積回路などのデバイスの製造向け、又は、集積光学システム、磁気ドメインメモリ用のガイダンスパターン及び検出パターン、フラットパネルディスプレイ、液晶ディスプレイ（ＬＣＤ）、薄膜磁気ヘッド、有機発光ダイオード等の製造といった他の用途向けのプロセスにおいて使用され得る。本発明のある実施形態は、集積回路、磁気記憶装置用のビットパターン媒体及び／又はディスクリートトラック媒体の作製に使用するために表面上に規則的なナノ構造を作り出すために使用される。
[0064] 本明細書中に記載した方法は、半導体デバイスの層と層との間のアクセスを与えるコンタクトホールを形成するために有用であってよい。
[0065] 自己組織化可能なＢＣＰは、本明細書中で述べるようなＢＣＰであってよく、第１重合体ブロック及び第２重合体ブロックと呼ばれ、第１ドメインタイプ及び第２ドメインタイプへと区分される異なるブロックタイプを有する秩序化重合体層へと自己組織化が可能な少なくとも２つの異なるブロックタイプを含む。ＢＣＰは、ジブロック共重合体、トリブロック共重合体、及び／又はマルチブロック共重合体を含み得る。自己組織化可能なＢＣＰにおいては、交互ＢＣＰ又は周期的ＢＣＰも使用することができる。
[0066] 本明細書において、「化学親和力」とは、２つの異なる化学種が結合する傾向を意味している。例えば、親水性の性質を有する化学種は、水に対して高い化学親和力を有する一方、疎水性の化合物は、水に対して低い親和力を有するが、アルカンに対しては高い化学親和力を有する。有極性の性質の化学種は、他の極性化合物及び水に対して高い化学親和力を有する一方、無極性、非極性又は疎水性の化合物は、水及び有極性化学種に対して低い親和力を有するが、アルカンなどの他の非極性化学種に対しては、高い化学親和力を示すことがある。化学親和力は、２つの化学種間のインターフェースに関連付けられた自由エネルギーに関連している。インターフェースの自由エネルギーが高い場合、２つの化学種は互いに低い化学親和力を有する一方、インターフェースの自由エネルギーが低い場合、２つの化学種は互いに対して高い化学親和力を有する。化学親和力は、また、「濡れ」を用いて表すことができる。ここで、液体と表面とが互いに対して高い化学親和力を有する場合、この液体は固体表面を湿潤させる一方、化学親和力が低い場合は、液体は表面を湿潤させない。表面間の化学親和力は、例えば、多様な液体を使用した接触角測定により、測定することができるため、ある液体に対して、１つの表面が別の表面と同じ接触角を有する場合は、これら２つの表面はこの液体に対して実質的に同一の化学親和力を有すると言うことができる。２つの表面間で接触角が異なる場合は、より小さな接触角を有する表面の方が、より大きな接触角を有する表面よりも、液体に対する化学親和力が高い。
[0067] 本明細書において、「化学種」とは、分子、低重合体もしくは重合体などの化合物のいずれかを意味し、又は、両親媒性分子（つまり、化学親和力の異なる少なくとも２つの相互結合した部分を有する分子）の場合は、「化学種」という用語は、該分子の異なる部分を指すこともある。例えば、ジブロック共重合体の場合、ブロック共重合体分子を構成する２つの異なる重合体ブロックは、異なる化学親和力を有する２つの異なる化学種であるとみなされる。
[0068] 本明細書を通して、「含む」（“comprising”又は“comprises”）という用語は、特定された構成要素を含むことを意味しているが、他の存在を排除するものではない。「実質的に〜から成る」（“consisting essentially of”又は“consists essentially of”）という用語は、特定された構成要素を含み、これらの構成要素を提供するために使用されるプロセスの結果として存在する不純物や不可避の材料として存在する材料、ならびに本発明の技術的効果を達成する以外の目的で追加される構成要素以外は、他の構成要素を排除するものである。典型的に、実質的に一組の構成要素から成る組成物は、特定されない構成要素を５重量％未満、典型的には３重量％未満、より典型的には１重量％未満含むことになる。「〜から成る（“consist of”又は“consisting of”）」という用語は、指定された構成要素を含んでいることを意味するが、他の構成要素の意図的な追加は除外することを意味する。
[0069] 「含む」と言う用語は、適切な場合はいつでも、「〜から成る」（“consists of”又は“consisting of”）の意味を含むものととらえられることもあり、あるいは、「実質的に〜から成る」の意味を含むこともある。
[0070] 本明細書では、あるフィーチャの厚さに言及する場合、厚さは、基板の表面に対して実質的に垂直でフィーチャの重心を通る軸に沿って適当な手段によって適切に測定される。厚さは、干渉法などの技術によって適切に測定でき、又はエッチング速度の情報によって評価することができる。
[0071] 本明細書で「層」について言及する場合はいつでも、当該層が存在する場合には、実質的に均一な厚さの層であると解釈すべきである。「実質的に均一な厚さ」とは、厚さが層全体の平均値の１０％を超えて、望ましくは５％を超えて変動しないという意味である。
[0072] 本明細書中、「凹部」は特定の形状を意味していない。「凹部」という用語は、深さ及び１つ以上の側壁を有する基板の表面上に形成されたリソグラフィフィーチャを意味すると解釈することができる。凹部は、例えば円形であってもよく、例えば、直径若しくは幅を有しかつ断面からみて垂直である側壁を有するコンタクトホールを画定してもよい。凹部は、例えば線形であってもよく、例えば、第１方向の幅によって離されて第２方向に細長く延在する側壁を有するトレンチを画定してもよい。当然のことながら、凹部は他のあらゆる好都合な形態であってもよく、かつ線形又は曲面部を含んでもよい。リソグラフィフィーチャは、１つ以上の凹部を含んでもよい。「リソグラフィ凹部」という用語は、リソグラフィフィーチャの生成という結果となることを意味する凹部を意味すると解釈することができる。「ダミー凹部」という用語は、リソグラフィフィーチャの生成という結果となること意図せず、むしろ凹部の局所密度を修正することを意図する凹部を意味すると解釈することができる。
[0073] 本明細書において、「基板」という用語は、基板表面上に存在し得る、又は基板表面を形成し得る、１つ以上の平坦化層又は反射防止コーティング層などといった、基板の一部を形成する、又は基板上に設けられているあらゆる表面層を含むこと、あるいは本明細書内で具体的に言及された他の１つ上の層を含み得ることを意図している。
[0074] 本明細書中、「横方向」という用語は、基板の表面の平面を意味すると解釈することができる。例えば、凹部の幅又は直径は、その凹部の横方向寸法とみなすことができる。凹部の長さは、その凹部の横方向寸法とみなすことができるが、凹部の深さは、その凹部の横方向寸法とみなすことはできない。
[0075] 本発明の１つ以上の態様は、当業者の必要に応じて、本明細書中に記載した他の１つ以上のあらゆる態様及び／又は本明細書中に記載した１つ以上のあらゆる特徴と組み合わせてもよい。
[0076] 本発明のいくつかの特定の実施形態を、添付の図を参照して以下に説明する。
[0077] 図１は、グラフォエピタキシによる基板上へのＡ−Ｂブロック共重合体の誘導自己組織化を概略的に示す。 [0078] 図２は、本発明のある実施形態による、リソグラフィ及びダミー凹部を用いるグラフォエピタキシによる基板上へのＡ−Ｂブロック共重合体の誘導自己組織化を概略的に示す。 [0079] 図３は、本発明のある実施形態によるリソグラフィ及びダミー凹部を有する基板の概略図である。 [0080] 図４は、本発明のある実施形態によるリソグラフィ及びダミー凹部を有する基板の概略図である。 [0081] 図５は、本発明のある実施形態によるリソグラフィ及びダミー凹部を有する基板の概略図である。 [0082] 図６は、本発明のある実施形態によるリソグラフィ及びダミー凹部を有する基板の概略図である。
[0083] 以下に説明及び例示する実施形態は、例示を目的とし、限定的な性質のものではないと捉えられるべきであり、当然ながら、実施形態のみが図示及び／又は説明されており、特許請求の範囲において定義される発明の範囲内に含まれるすべての変更及び修正は、保護されることが要求される。
[0084] 図２Ａ及び図２Ｂは、それぞれ平面図及び断面図でフォトレジスト層１１が上に設けられた基板１０を示している。フォトレジスト層１１は、複数のコンタクトホールレジスト凹部１２及び複数のダミー凹部１３でパターニングされる。図２Ｂに示すように、コンタクトホールレジスト凹部１２及びダミー凹部１３は、断面からは凹部のように見える。コンタクトホールレジスト凹部１２はリソグラフィ凹部の例である。ダミー凹部１３は、凹部の局所密度を修正することを意図している。
[0085] 図２Ｃでは、自己組織化可能なＡ−Ｂブロック共重合体（ＢＣＰ）層１４が基板１０及びフォトレジスト１１の上に堆積されている。ＢＣＰ層１４は、各々のフォトレジスト凹部１２，１３内、並びにフォトレジスト１１の上に均一の厚さで示されている。断面及び平面のそれぞれを示す図２Ｄ及び図２Ｅでは、ＢＣＰ層１４は熱的にアニールされている。熱アニールプロセスはＢＣＰ材料の再分配及び自己組織化を引き起こす。ＢＣＰ材料の再分配により、一部のＢＣＰ材料はフォトレジスト１１の上の領域からフォトレジスト凹部１２，１３内に移される。空乏領域１５が各フォトレジスト凹部１２，１３の周りに形成され、フォトレジスト凹部１２，１３では、ＢＣＰ材料がフォトレジストからそのフォトレジスト凹部内に移される。図２Ｄ及び図２Ｅでは、空乏領域１５は基板１０全体に広がる。
[0086] 図２Ｄ及び図２Ｅから分かるように、コンタクトホールレジスト凹部１２及びダミー凹部１３の両方は、フォトレジスト１１の周辺領域からＢＣＰ材料を受け取って空乏領域１５を形成する。しかしながら、ダミー凹部１３の比較的小さい幅は、ＢＣＰ材料内の相分離及び自己組織化を本質的に防ぐ。コンタクトホールレジスト凹部１２内から分かるように、ＢＣＰ材料は自己組織化して（斜線ではない）Ａブロックドメイン１６及び（斜線の）Ｂブロックドメイン１７を形成する。Ａブロックドメイン１６及びＢブロックドメイン１７は、各コンタクトホールレジスト凹部１２内に形成される。ブロックドメイン１６は円筒形の構成を有し、各Ａブロックドメイン１６は連続Ｂブロックドメイン１７に囲われた円筒である。円筒形Ａブロックドメイン１６は、基板１０に実質的に垂直に配向される。
[0087] ＢＣＰの誘導自己組織化と使用するためのレジスト凹部の寸法は、選択される特定のＢＣＰによって異なる。例えば、ＢＣＰ重合体鎖の長さは、相分離及び自己組織化が生じる凹部寸法に影響を及ぼす。より短い長さの重合体鎖は、その重合体鎖の自己組織化を誘導するために適したより小さい寸法を有する凹部という結果となりやすい。
[0088] 例えば、ＢＣＰはポリスチレン（ＰＳ）のブロックを含んでもよく、ＰＳの全分子量は６８ｋＤａである。また、ポリメチルメタクリレート（ＰＭＭＡ）のブロックを含んでもよく、ＰＭＭＡの全分子量は３３ｋＤａである。このＢＣＰ（ＰＳ−ＰＭＭＡ：６８ｋＤａ−３３ｋＤａ）の使用により、円形コンタクトホールレジスト凹部内における自己組織化に対する閾値寸法は約７０ｎｍとなり得る。例えば、７０ｎｍより小さい直径（例えば、６５ｎｍ）を有するダミー凹部は自己組織化を可能としない一方、７０ｎｍより大きい直径（例えば、７５ｎｍ）を有するコンタクトホール凹部は自己組織化を可能にし得る。
[0089] より低い重合度（より低いＮ値）を有し、その結果より小さい分子量ブロックを有するＢＣＰシステム（例えば、ＰＳ−ＰＭＭＡ：２６．８ｋＤａ−１２．２ｋＤａ）は、より小さい自己組織化閾値寸法を有してよい。
[0090] 代替的に又はそれに加えて、高カイ(chi)値を有するＢＣＰ材料の使用により、自己組織化閾値寸法をさら減少させることができる。フローリーハギンズ(Flory-Huggins)理論によると、ラメラ相に対して、Ｎ＊カイが約１０．５より大きい場合、重合体は自己組織化することが予想される。円筒相に対しては、Ｎ＊カイは自己組織化のために約１５より高くあるべきことが推定される。これらの閾値より低いＮ＊カイ値に対しては、ＢＣＰは相分離するより優先的に混合される。したがって、カイ値を増加させることにより、自己組織化閾値寸法が減少される。
[0091] ＢＣＰ材料のカイ値を増加させることにより、所定の自己組織化閾値寸法に対して、より低いＮ値及びより小さい（より低い分子量）ブロック共重合体を使用できる。
[0092] 一般的には、ＢＣＰの自己組織化は相分離によって管理される。ＢＣＰにおける相分離の周期性は約１０ｎｍ〜約１５０ｎｍに及ぶことが報告されている。一般のフォトリソグラフィレジストで形成されるレジスト凹部と併せた誘導自己組織化の使用に対して、リソグラフィ凹部の寸法は、一般的に、特定のＰＳ−ＰＭＭＡ ＢＣＰの相分離の周期性の約１．２〜２．１倍である。したがって、１つ以上のダミー凹部は、ダミー凹部での自己組織化を回避するように上記の範囲未満のサイズを有する必要がある。このような凹部（すなわち、この範囲未満のサイズを有する凹部）では、ＰＳ−ＰＭＭＡ ＢＣＰは、相分離するより混合されるが、当然のことながら、他のＢＣＰ又は他のレジストに対してはこの比率が異なってもよい。
[0093] 自己組織化可能なＡ−Ｂブロック共重合体は、（斜線ではない）親水性Ａブロック及び（斜線の）疎水性Ｂブロックを有してよい。疎水性Ｂブロックは、凹部の側壁に対して高親和性を有する一方、親水性Ａブロックは、別のＡブロックに対して高親和性を有する。したがって、アニールプロセス中、ＢＣＰの秩序層は、凹部側壁と接触するＢブロックドメインによって囲われた円筒形の親水性Ａブロックドメインで形成されている。
[0094] 後続の処理ステップ（図示せず）では、Ａブロックドメイン１６は、あらゆる技術によって選択的に除去することができる。このようなＡブロックドメイン１６の選択的な除去は、Ａブロックドメイン１６の下の基板を露出させる。しかし、エッチングプロセスの選択性により、Ｂブロックドメイン１７は、Ａブロックドメイン１６を除去したプロセスによって除去されない。さらに、個別のＡブロックドメインとＢブロックドメインとを形成していないダミー凹部１３内のＢＣＰ材料は、タイプＡ選択的エッチプロセスによって除去されない。このように、タイプＡ重合体の領域のみを除去しながら、基板１０の他の全ての領域をＢブロックドメイン１７、混合ＢＣＰ材料又はフォトレジスト１１のいずれかによって覆うことができる。
[0095] 残りのＢブロックフィーチャは、後にエッチングすることができる開口部を画定するマスクとして使用することができる。例えば、コンタクトホールは、除去されたＡブロックドメインによって提供される比較的小さい開口部によって画定されるように、後に基板１０でエッチングされてもよい。このプロセスは、従来のフォトレジストパターニング技術で達成できるより高い解像度の達成を可能にし、リソグラフィ的に画定されたコンタクトホールレジスト凹部１２の寸法は、Ａブロックドメイン１６のより小さな領域を作り出すようにＢＣＰの自己組織化を誘導する。
[0096] 選択的エッチングは、エッチングへの相対的感受性によって達成され、Ａブロックがエッチングを比較的引き起こしやすい一方、Ｂブロックはエッチングを比較的引き起こしにくい。選択的除去は、例えば、共重合体ブロック間の連結剤の選択的な光崩壊又は光開裂及び複数のブロックのうちの１つの後続の可溶化によって達成することもできる。本発明のある実施形態は、自己組織化を誘導する凹部より小さいクリティカルディメンションを有するフィーチャを基板上に形成することを可能にし、数ｎｍ程度のフィーチャが数十ｎｍ程度の最小のリソグラフィ的に画定された凹部で作り出される。例えば、直径７０ｎｍを有するリソグラフィ的に画定された円形凹部の使用により、１５〜３０ｎｍ程度の直径を有するコンタクトホールフィーチャという結果をもたらし得る。最小寸法５ｎｍと周期性１１ｎｍを有するフィーチャが形成することができる。
[0097] ある実施形態（図示せず）では、エッチング（又は他の除去プロセス）は基板内へとエッチングし得る。これに続き、タイプＡドメインを除去することができ、規則的間隔のリソグラフィフィーチャアレイが基板に形成されたまま残る。このフィーチャは、凹部を画定するために用いられたフォトリソグラフィフィーチャによって達成することができる最小寸法より小さいクリティカルディメンションを有する。
[0098] 本発明のある実施形態は、図１で示した問題を解決することができる。図２に示す方法とは対照的に、図１は、幾つかのコンタクトホールレジスト凹部３，４，５が画定された基板１を示している。しかし、上記したように、また図１Ｄ及び図１Ｅから分かるように、ＢＣＰ材料の厚さは、リソグラフィ凹部の局所面密度によって凹部３，４，５間で異なる。ＢＣＰの自己組織化は、ＢＣＰ材料の厚さに対して感度が高い。したがって、図１のプロセスを用いて、十分に均一なＢＣＰ層の厚さを達成して各リソグラフィ凹部３，４及び５内に重合体ドメインの誘導自己組織化を可能にすることができない。この問題は、ダミー凹部を用いて図２に示す方法で解決することができる。
[0099] 特定のリソグラフィプロセスでは、ＢＣＰ層の厚さが印刷されるフィーチャ密度によって異なる場合、自己組織化プロセスが必要とする特定の重合体ブロックの明確に定められたドメインを確実に作り出すことはできない場合がある。したがって、１つ以上のダミー凹部をマスク設計に加えてＢＣＰ層の厚さを制御する。
[00100] 最適なＢＣＰ層の厚さが、使用される各ＢＣＰ材料に対して存在し得る。この最適な層の厚さよりかなり高い又は低い厚さは、不完全な自己組織化をもたらし得る。例えば、孤立したレジストトレンチにおける自己組織化のための最適なＢＣＰ層の厚さは３３ｎｍであってよいが、３１ｎｍ又は３５ｎｍのＢＣＰ層の厚さは、欠陥自己組織化をもたらし得る。このような場合、ＢＣＰ材料は自己組織化することはできるが、望ましい配向とは別の配向となるか、又は、３３ｎｍのＢＣＰ厚さで達成され得る。自己組織化プロセスにおけるそのようなあらゆるばらつきは、リソグラフィフィーチャが適切に形成されない結果となり得る。
[00101] １つ以上のダミー凹部の使用により、最終デバイス上に現れるフィーチャの密度を調整する必要なく、基板上の凹部の局所密度をある程度制御することができる。したがって、ダミー凹部により、誘導自己組織化を用いて最小フィーチャサイズを縮小してクリティカルディメンションの均一性を向上させることができる。
[00102] １つ以上のダミー凹部の分配は、各リソグラフィ凹部がダミー凹部又はそうではない１つ以上の他の凹部で囲われることを確実にするように決定することができる。各リソグラフィ凹部に対する局所凹部密度が基板上の他の各リソグラフィ凹部の局所凹部密度とほぼ同等になるように確実にすることが目的である。１つ以上の他の凹部によって囲われた凹部（高密度の凹部）は、孤立した凹部と比較してＢＣＰ層の厚さ変化に対して影響されにくい。
[00103] 自己組織化の適切な制御のために、最適なＢＣＰ層の厚さは、特定のＢＣＰの相分離の周期性に関連することが想定される。適切な層の厚さ及び許容差は、ルーチン実験を通して当業者によって決定することができる。ＢＣＰ厚さを許容範囲内で達成することは、ダミー凹部の配置に多少の自由度を与える。具体的には、この許容範囲は、修正された局所フィーチャ密度におけるある程度の変動を許す。
[00104] ダミー凹部をうまく使用できる場所を決定するために、基板上のフィーチャの局所密度を考慮してよい。さらに、各凹部の周りに形成された空乏領域のサイズは、処理中にＢＣＰ層の厚さが変化する範囲を影響し得る。
[00105] 凹部内へのＢＣＰ材料の再分配及び空乏領域の形成は、ブロック共重合体鎖の可動性に関連する。したがって、空乏領域のサイズはブロック共重合体の種類及びその長さにも依存すると想定される。短い長さの重合体は、長い重合体より高い可動性を有する。さらに、フローリーハギンズ・パラメータカイは、ＢＣＰ鎖の可動性を影響する。アニール時間も空乏領域のサイズに影響を与える。より長いアニール時間はより大きい空乏領域という結果となる。
[00106] 初期のＢＣＰ層の厚さと比較して熱アニールの後のＢＣＰ層の厚さは、相対的な層厚さとして定義される。相対的な層厚さは、凹部のサイズ、局所凹部密度、空乏領域のサイズ（上記したように、これ自体も幾つかのパラメータに依存する）及びＢＣＰ層とレジスト層との両方の厚さにも依存し得る。
[00107] 例えば、基板上の単一の孤立した線形凹部（又はトレンチ）を考慮すると、トレンチ内のＢＣＰの相対的な層厚さは以下の式（１）によって算出することができる。
Figure 0006271598
ここで、ＲＬＴは相対的な層厚さであり、ｗDEPLETION ZONEは（トレンチ幅を含む）空乏領域の幅であり、ｗTRENCHはトレンチの幅である。
[00108] 式（１）からは、基板上の単一の孤立した凹部に対して、相対的な層厚さは、凹部（トレンチ）の幅及び空乏領域の幅によってのみ影響される（しかし、空乏領域の幅は、ＢＣＰ可動性及びＢＣＰ層厚さなどの他の幾つかのパラメータに依存する）ことが分かる。しかしながら、より複雑な構成において、ＢＣＰ層の相対的な層厚さは、隣接する凹部間の間隔にも依存する。
[00109] 例えば、そのようなより複雑な構成において、丸穴である凹部は同様の凹部（丸穴）の高密度の六角形アレイの一部を形成する。隣接する穴と穴との間隔（周期性）は、空乏領域より小さい。相対的な層厚さは、下記の式（２）に従って算出することができる。
Figure 0006271598
ここで、Ｐは穴の周期性であり、Ｒは各穴の半径である。
[00110] 式（２）からは、高密度の穴アレイの一部である丸穴に対して、空乏領域幅は、相対的な層厚さを影響しないことが分かる。しかしながら、そのような高密度の穴アレイの外周にある穴の相対的な層厚さは、空乏領域幅に影響される。
[00111] 当然のことながら、別の構成内の凹部に対する相対的な層厚さは単一の幾何学的関係に従って算出することができる。
[00112] １つ以上のダミー凹部の配置及び密度は、相対的な層厚さに何らかの影響を与える１つ以上のリソグラフィ凹部に十分に近い必要がある。しかしながら、１つ以上のダミー凹部の配置及び密度は、１つ以上のリソグラフィ凹部内の相対的な層厚さが薄すぎになるほど近くなりすぎないようにする必要がある。１つ以上のダミー凹部は、リソグラフィ凹部の周りの空乏領域内に配置する必要がある。
[00113] 実際の用途では、誘導自己組織化のためのリソグラフィ的に定義されたパターン内の相対的な層厚さは、１〜２０の間で異なり得る。ほとんどの場合、相対的な層厚さは１〜５の間で異なり得る。相対的な層厚さのこの幅広い変化は、ＢＣＰ層内の個別の重合体ブロックドメインの効果的な自己組織化を防ぐことができることが分かる。個別の重合体ブロックドメインの予測可能な自己組織化を確実にするために実質的に均一かつ予測可能なＢＣＰ層厚さが望ましい。
[00114] ＢＣＰ材料の移動及び自己組織化については、アニールプロセス、特に熱アニールプロセスを参照して上記で説明したが、他の形態のアニールによってＢＣＰ分子の移動又は自己組織化を容易にすることもできる。例えば、適切な溶媒を用いる溶媒蒸気アニールは、ＢＣＰ分子の可動性を十分に高めてある程度の移動又は自己組織化を可能にする。
[00115] さらに、アニールプロセス中のＢＣＰ材料の移動について説明したが、これはスピンコート中にも生じ得る。スピンコートによってＢＣＰ層が適用された場合、溶媒に約２％のＢＣＰが溶解された溶液が基板上に堆積される。その後、溶媒は蒸発し、基板の表面上にＢＣＰ材料の残留物を残す。しかしながら、溶媒が蒸発するにつれて、ＢＣＰ材料は基板の表面上で比較的可動性を有し、フォトレジストの表面から凹部へのＢＣＰ材料のある程度の移動を可能にする。このようにして、不均一なＢＣＰ層厚さは、アニールステップを行うことなく発生し得る。本発明のある実施形態を適用して、このようにして発生した不均一なＢＣＰ層厚さの問題を解決することができる。
[00116] 不均一な厚さが基板の表面にわたって生じるには完全な空乏領域は必要ではない。例えば、フォトレジスト層の上のＢＣＰの厚さをかなり減少させ、フォトレジスト層の上のＢＣＰ材料の全てを動かさずにＢＣＰ材料を凹部又は他のフィーチャに移すことができる。
[00117] 図２は、ダミー凹部の可能な一構成を示しているが、当然ながら他の構成も可能である。ダミー凹部は、ダミー凹部が多少の調整を基板上の局所的なリソグラフィ凹部密度に提供する任意の配置で使用することができる。
[00118] 例えば、図３は、リソグラフィ凹部アレイ２１Ａ，２１Ｂを有する基板２０を示している。同様のフィーチャをまた同様のシェーディングで示している。複数の円形ダミー凹部２２がリソグラフィ凹部アレイ２１Ａ，２１Ｂの外周に設けられている。中心リソグラフィ凹部２１Ａは周辺リソグラフィ凹部２１Ｂに囲われている。ダミー凹部２２を加えない場合、中心リソグラフィ凹部２１Ａは、各周辺リソグラフィ凹部２１Ｂより高い局所凹部密度を有する。ダミー凹部２２は、各周辺リソグラフィ凹部２１Ｂにおける局所凹部密度を上げる効果を有し、リソグラフィ凹部２１Ａ，２１Ｂ内のより均一なＢＣＰ層厚さという結果となる。凹部２１Ａ，２１Ｂ内のＢＣＰ材料は、自己組織化して個別のＡブロックドメイン２３及びＢブロックドメイン２４を形成する。自己組織化が生じ得る閾値より低いサイズを有することにより、ダミー凹部２２内ではＢＣＰの自己組織化は生じない。
[00119] さらなる実施形態では、図４は、ダミー凹部３２がリソグラフィ凹部アレイ３１Ａ，３１Ｂの周りにトレンチとして配置されたリソグラフィ凹部アレイ３１Ａ，３１Ｂを有する基板３０を示している。中心リソグラフィ凹部３１Ａは、周辺リソグラフィ凹部３１Ｂに囲われている。ダミー凹部３２を加えない場合、中心リソグラフィ凹部３１Ａは、各周辺リソグラフィ凹部３１Ｂより高い局所凹部密度を有する。ダミー凹部３２は、各周辺リソグラフィ凹部３１Ｂにおける局所凹部密度を上げる効果を有し、リソグラフィ凹部３１Ａ，３１Ｂ内のより均一なＢＣＰ層厚さという結果となる。凹部３１内のＢＣＰ材料は、自己組織化して個別のＡブロックドメイン３３及びＢブロックドメイン３４を形成する。自己組織化が生じ得る閾値より低いサイズを有することにより、ダミー凹部３２内ではＢＣＰの自己組織化は生じない。
[00120] １つ以上のダミー凹部をデバイス上のリソグラフィ凹部に近接して使用することができる一方、ダミー凹部は必ずしもデバイスの全ての領域で必要ではない。例えば、図５は、リソグラフィ凹部４１がダミー凹部４２に囲われたリソグラフィパターン４０を示している。凹部４１内のＢＣＰ材料は、自己組織化して個別のＡブロックドメイン４３及びＢブロックドメイン４４を形成する。自己組織化が生じ得る閾値より低いサイズを有することにより、ダミー凹部４２内ではＢＣＰの自己組織化は生じない。しかしながら、リソグラフィ凹部が存在しないパターンの領域、例えば点線４５で示した領域では、ダミー凹部は必要ではない。線４５で示した領域では、自己組織化プロセスを誘導する凹部が存在しないため、ＢＣＰ層は自己組織化しない。したがって、この領域でＢＣＰ層厚さを制御する理由はない。
[00121] 図６は、線形リソグラフィ凹部５１Ａ，５１Ｂを有する基板５０を示している。ダミー凹部５２は、リソグラフィ凹部５１Ａ，５１Ｂを囲う。凹部５１Ａ，５１Ｂ内のＢＣＰ材料は、自己組織化して個別のＡブロックドメイン５３及びＢブロックドメイン５４を形成する。自己組織化が生じ得る閾値より低いサイズを有することにより、ダミー凹部５２内ではＢＣＰの自己組織化は生じない。
[00122] 上述の実施形態とは対照的に、リソグラフィ凹部５１Ａ，５１Ｂ内のＡブロックドメイン５３及びＢブロックドメイン５４はラメラ状の構成で示されている。凹部５１Ａ，５１Ｂの細長い構成は、Ｂブロックドメイン５４を凹部５１の縁部に形成して単一のＡブロックドメイン５３が各細長い凹部５１Ａ，５１Ｂの中心に沿って走るようにＢＣＰの自己組織化を導く。Ａブロックドメイン５３及びＢブロックドメイン５４のラメラは、その平面が基板に対して実質的に垂直かつ凹部壁に対して実質的に平行に配向される。ダミー凹部５２は、リソグラフィ凹部５１の周りの局所凹部密度を上げる効果を有し、リソグラフィ凹部５１Ａ，５１Ｂ内のより均一なＢＣＰ層厚さという結果となる。あるいは、
ラメラである複数のＡブロックドメインが同じくラメラである複数のＢブロックドメインと交互してもよい。
[0123] ダミー凹部５２なしでは、中心リソグラフィ凹部５１Ａは、各外側リソグラフィ凹部５１Ｂより高い局所凹部密度を有する。結果的に、外側リソグラフィ凹部５１Ｂは、中心リソグラフィ凹部５１Ａより厚いＢＣＰ層を有する。したがって、ダミー凹部５２はより均一な局所凹部密度をもたらし、結果的にリソグラフィ凹部５１Ａ，５１Ｂ内のより均一なＢＣＰ層厚さをもたらす。
[0124] 上述した円形及び細長い形状以外に別のリソグラフィ及びダミー凹部形状も可能である。例えば、リソグラフィ凹部（図６に示す）とダミー凹部（図４に示す）との両方に対してトレンチを使用することができる。ＢＣＰの自己組織化を促進するあらゆる凹部形状をリソグラフィ凹部に使用することができる。同様に、ＢＣＰの自己組織化を可能にしない任意の凹部形状をダミー凹部に使用することができる。
[0125] 当然のことながら、レジスト（フォトレジストとしても知られている）を用いてリソグラフィ及びダミー凹部の側壁を形成することは、限定的な特徴ではなく一例であることを意図している。例えば、凹部は、基板自体のパターニング又は基板上に堆積若しくは発展した層のパターニングによって設けられてもよい。凹部自体がＢＣＰ材料の自己組織化によって設けられてもよい。

Claims (18)

  1. リソグラフィフィーチャを形成する方法であって、前記方法は、
    第１ブロック及び第２ブロックを有する、自己組織化可能な選択された特定材料のブロック共重合体を基板のリソグラフィ凹部、前記基板のダミー凹部及び前記リソグラフィ凹部と前記ダミー凹部とを越えて前記基板上に提供することと、
    前記自己組織化可能な選択された前記特定材料のブロック共重合体を、前記リソグラフィ凹部及び前記ダミー凹部を囲う領域から前記リソグラフィ凹部及び前記ダミー凹部内に移動させることと、
    前記自己組織化可能な選択された前記特定材料のブロック共重合体を、前記リソグラフィ凹部内の秩序層へと自己組織化させることであって、前記層は前記第１ブロックの第１ドメイン及び前記第２ブロックの第２のドメインを含む、組織化させることと、
    前記リソグラフィ凹部内で前記第２ドメインを含む前記リソグラフィフィーチャを形成するために前記第１ドメインを選択的に除去することとを含み、
    前記リソグラフィ凹部は、前記ダミー凹部の幅より大きい幅を有し、
    前記ダミー凹部の前記幅は、自己組織化するために前記自己組織化可能な選択された前記特定材料のブロック共重合体が必要とする最小幅より小さく、
    前記ダミー凹部は、前記自己組織化可能な選択された前記特定材料のブロック共重合体が移動される前記リソグラフィ凹部を囲う前記基板の前記領域内にある、方法。
  2. 前記基板は２つ以上のダミー凹部を有し、前記ダミー凹部は、前記リソグラフィ凹部の周りに対称的に配置される、請求項１に記載の方法。
  3. 前記リソグラフィ凹部を用いてコンタクトホールを形成する、請求項１又は２に記載の方法。
  4. 前記ダミー凹部は円形である、請求項１〜３のいずれかに記載の方法。
  5. 前記ダミー凹部は線形である、請求項１〜３のいずれかに記載の方法。
  6. 前記リソグラフィフィーチャは、４０ｎｍ以下の最小横方向寸法を有する、請求項１〜５のいずれかに記載の方法。
  7. 前記リソグラフィフィーチャは、５ｎｍ以上の最小横方向寸法を有する、請求項１〜６のいずれかに記載の方法。
  8. 前記リソグラフィ凹部の側壁は、前記ブロックのうちの１つに対してより高い化学親和力を有する、請求項１〜７のいずれかに記載の方法。
  9. 前記リソグラフィ凹部の側壁はフォトリソグラフィを用いて形成される、請求項１〜８のいずれかに記載の方法。
  10. 前記リソグラフィ凹部の側壁は、２０ｎｍ〜１５０ｎｍの間の高さを有するようにサイズ設定される、請求項１〜９のいずれかに記載の方法。
  11. 前記リソグラフィ凹部は円形である、請求項１〜１０のいずれかに記載の方法。
  12. 前記自己組織化可能な選択された前記特定材料のブロック共重合体は、前記第２ブロックの第２連続ドメインによって囲われた円筒形構成における前記第１ブロックの円筒形第１ドメインを有する秩序層を形成するように適合され、前記円筒形第１ドメインは、前記基板に対して実質的に垂直に配向される、請求項１１に記載の方法。
  13. 前記リソグラフィ凹部は線形である、請求項１〜１０のいずれかに記載の方法。
  14. 前記自己組織化可能な選択された前記特定材料のブロック共重合体は、ラメラ状の秩序層を形成するように適合され、前記第１ドメインはラメラであってかつ同様にラメラである第２ドメインと交互し、前記第１ドメイン及び前記第２ドメインの前記ラメラは、その平面が前記基板と実質的に垂直かつ前記リソグラフィ凹部の前記側壁と実質的に平行であるように配向される、請求項１３に記載の方法。
  15. 前記ドメインのうちの１つは、エッチングによって選択的に除去される、請求項１〜１４のいずれかに記載の方法。
  16. 前記ドメインのうちの１つは、光崩壊又は光開裂によって選択的に除去される、請求項１〜１４のいずれかに記載の方法。
  17. 前記凹部はレジストに形成される、請求項１〜１６のいずれかに記載の方法。
  18. リソグラフィフィーチャを基板上に形成する方法であって、前記基板はリソグラフィ凹部及びダミー凹部を含み、前記リソグラフィ凹部の幅は前記ダミー凹部の幅より大きく、前記方法は、
    第１ブロック及び第２ブロックを有する自己組織化可能な選択された特定材料のブロック共重合体を、前記リソグラフィ凹部及び前記ダミー凹部を囲う領域から前記リソグラフィ凹部及び前記ダミー凹部内に移動させることと、
    前記自己組織化可能な選択された前記特定材料のブロック共重合体を、前記リソグラフィ凹部内の秩序層へと自己組織化させることであって、前記層は前記第１ブロックの第１ドメイン及び前記第２ブロックの第２のドメインを含む、組織化させることと、
    前記リソグラフィ凹部内で前記第２ドメインを含む前記リソグラフィフィーチャを形成するために前記第１ドメインを選択的に除去することとを含み、
    前記ダミー凹部の前記幅は、自己組織化するために前記自己組織化可能な選択された前記特定材料のブロック共重合体が必要とする最小幅より小さく、
    前記ダミー凹部は、前記自己組織化可能な選択された前記特定材料のブロック共重合体が移動される前記リソグラフィ凹部を囲う前記基板の前記領域内にある、方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102364329B1 (ko) * 2014-01-16 2022-02-17 브레우어 사이언스, 인코포레이션 유도 자가-조립용 하이-카이 블록 공중합체
JP6267143B2 (ja) * 2015-03-05 2018-01-24 東京エレクトロン株式会社 基板処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム
US9733566B2 (en) * 2015-03-17 2017-08-15 Tokyo Electron Limited Spin-on layer for directed self assembly with tunable neutrality
KR102329895B1 (ko) * 2015-04-06 2021-11-24 에스케이하이닉스 주식회사 패턴 형성 방법
JP6371745B2 (ja) * 2015-09-11 2018-08-08 東芝メモリ株式会社 パターン形成方法
TWI723052B (zh) * 2015-10-23 2021-04-01 日商東京威力科創股份有限公司 基板處理方法、程式及電腦記憶媒體
US10056265B2 (en) 2016-03-18 2018-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Directed self-assembly process with size-restricted guiding patterns
US9929019B2 (en) * 2016-04-07 2018-03-27 Micron Technology, Inc. Patterns forming method
US9768059B1 (en) 2016-04-07 2017-09-19 International Business Machines Corporation High-chi block copolymers for interconnect structures by directed self-assembly
US20180047692A1 (en) * 2016-08-10 2018-02-15 Amkor Technology, Inc. Method and System for Packing Optimization of Semiconductor Devices
US10691019B2 (en) * 2016-10-07 2020-06-23 Jsr Corporation Pattern-forming method and composition
JP6809315B2 (ja) * 2017-03-15 2021-01-06 東京エレクトロン株式会社 半導体装置の製造方法及び真空処理装置
JP7531981B2 (ja) 2019-07-18 2024-08-13 東京エレクトロン株式会社 領域選択的堆積における横方向のフィルム成長を緩和するための方法
CN114551225A (zh) * 2020-11-25 2022-05-27 浙江大学 一种手性导向的嵌段共聚物自组装光刻的方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7605081B2 (en) 2006-06-19 2009-10-20 International Business Machines Corporation Sub-lithographic feature patterning using self-aligned self-assembly polymers
US8394483B2 (en) * 2007-01-24 2013-03-12 Micron Technology, Inc. Two-dimensional arrays of holes with sub-lithographic diameters formed by block copolymer self-assembly
US8404124B2 (en) 2007-06-12 2013-03-26 Micron Technology, Inc. Alternating self-assembling morphologies of diblock copolymers controlled by variations in surfaces
JP2010115832A (ja) 2008-11-12 2010-05-27 Panasonic Corp ブロックコポリマーの自己組織化促進方法及びそれを用いたブロックコポリマーの自己組織化パターン形成方法
KR101535227B1 (ko) 2008-12-31 2015-07-08 삼성전자주식회사 블록 공중합체를 이용한 미세 패턴 형성 방법
US8398868B2 (en) 2009-05-19 2013-03-19 International Business Machines Corporation Directed self-assembly of block copolymers using segmented prepatterns
US8114306B2 (en) 2009-05-22 2012-02-14 International Business Machines Corporation Method of forming sub-lithographic features using directed self-assembly of polymers
US8834956B2 (en) * 2009-06-22 2014-09-16 Micron Technology, Inc. Methods of utilizing block copolymer to form patterns
JP5259661B2 (ja) 2010-09-07 2013-08-07 株式会社東芝 パターン形成方法
US20120196094A1 (en) 2011-01-31 2012-08-02 Seagate Technology Llc Hybrid-guided block copolymer assembly
JP5537628B2 (ja) * 2012-10-09 2014-07-02 株式会社東芝 自己組織化パターンの形成方法

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