JP6265099B2 - 半導体装置 - Google Patents

Description

本発明は、例えば大電流の制御などに用いられる半導体装置に関する。

特許文献１には、ＩＧＢＴなどの半導体素子を備える半導体装置が開示されている。この半導体装置は、半導体素子の過電流を検出するために電流検出素子（センストランジスタ）を備えている。

特開平６−１２０４９５号公報

半導体素子の過電流を検出するために、半導体素子のエミッタ（メインエミッタという）と電流検出素子のエミッタ（センスエミッタという）の間に抵抗を接続し、半導体素子のエミッタ電位（メインエミッタ電位という）を基準とした電流検出素子のエミッタ電位（センスエミッタ電位）をモニターする。そして、センス素子に大きな電流が流れることで、センスエミッタ電位が予め定められた値を超えた場合に半導体素子に過電流が流れていると判断する。

しかしながら、実際に過電流が発生していないにもかかわらず、センスエミッタ電位が予め定められた値を超えてしまうことがあった。例えば、半導体素子をターンオンする際のミラー期間では、その後の期間と比べコレクタ電圧が大きい。そのため、上記の抵抗による電圧降下が大きくなり、センスエミッタ電位が予め定められた値を超えることがあった。

本発明は、上述のような課題を解決するためになされたもので、過電流の検出精度を高めることができる半導体装置を提供することを目的とする。

本願の発明に係る半導体装置は、ゲート駆動信号を生成するゲート駆動回路と、該ゲート駆動信号が印加される第１ゲートを有する半導体素子と、第２ゲートを有する電流検出素子と、該ゲート駆動信号を受け該第２ゲートに電圧を印加する補正回路と、該電流検出素子のエミッタ電流が予め定められた値よりも大きくなったときに、該ゲート駆動信号の電圧を低下させるか、該ゲート駆動回路をシャットダウンする保護回路と、を備え、該補正回路は、ミラー期間において、該第１ゲートに印加される電圧よりも低い電圧を該第２ゲートに印加することを特徴とする。

本発明によれば、ミラー期間におけるセンス素子のゲート電圧を低下させるので、過電流の検出精度を高めることができる。

実施の形態１に係る半導体装置の回路図である。 チップの平面図である。 チップの各部における波形図である。 チップの各部における波形図である。 実施の形態２に係る半導体装置のチップ各部における波形図である。 実施の形態３に係る半導体装置の回路図である。 チップの平面図である。

本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、実施の形態１に係る半導体装置の回路図である。この半導体装置は、ゲート駆動信号を生成するゲート駆動回路１０を備えている。ゲート駆動回路１０にはチップ１２が接続されている。チップ１２の輪郭は破線で示されている。チップ１２には半導体素子と電流検出素子が形成されている。半導体素子は主電流が流れる部分である。電流検出素子は半導体素子の過電流を検出するために設けられている。

半導体素子は、ゲート駆動信号が印加される第１ゲート１２ａ、コレクタ１２ｃ、及びメインエミッタ１２ｄを有している。電流検出素子は、第２ゲート１２ｂ、コレクタ１２ｃ及びセンスエミッタ１２ｅを有している。また、チップ１２には半導体素子の温度を測定する温度測定部１４が設けられている。温度測定部１４は、例えば多結晶シリコンダイオードで形成する。

図２は、チップ１２の平面図である。チップ１２の上面側には第１ゲート１２ａ、メインエミッタ１２ｄ、第２ゲート１２ｂ、センスエミッタ１２ｅ及び温度測定部１４が設けられている。なお、チップ１２の下面がコレクタ１２ｃとなっている。

図１の説明に戻る。ゲート駆動回路１０には補正回路１６が接続されている。補正回路１６は、ゲート駆動信号を受け第２ゲート１２ｂに電圧を印加する部分である。補正回路１６は、第１ゲート１２ａにゲート駆動信号が印加されてからミラー期間が終わるまで、ゲート駆動信号の電圧を減じて第２ゲート１２ｂに印加する。

補正回路１６は、半導体素子の温度の情報を温度測定部１４から受け取る。補正回路１６は、温度測定部１４により測定された温度が予め定められた値よりも大きくなった場合に、ゲート駆動信号の電圧を低下させて第２ゲート１２ｂに印加する。なお、補正回路１６は、第１ゲート１２ａにゲート駆動信号が印加されてからミラー期間が終わるまでの期間、及び上記温度が予め定められた値よりも大きい期間以外の期間においては、ゲート駆動信号をそのまま第２ゲート１２ｂに印加する。

過電流による半導体装置のダメージを抑制するために保護回路１７が設けられている。保護回路１７は、メインエミッタ１２ｄとセンスエミッタ１２ｅの間に接続された抵抗１８を備えている。抵抗１８に発生した電圧（センスエミッタ電位）と基準電源２０によって与えられた基準電位とがコンパレータ２２で比較される。コンパレータ２２の出力はゲート駆動回路１０に接続されている。そして、過電流が発生しセンスエミッタ電位が予め定められた値を超えると、コンパレータ２２がゲート電圧を部分的又は完全に引き込みコレクタ電流を制限する。つまり、ゲート駆動信号の電圧を低下させるか、ゲート駆動回路をシャットダウンする。ここでゲート駆動回路のシャットダウンというのは、ゲート駆動信号を０Ｖにすることを意味する。

図３は、チップ１２の各部における波形図である。上から順に第１ゲート１２ａの電圧波形、第２ゲート１２ｂの電圧波形、コレクタ１２ｃの電流波形、センスエミッタ１２ｅの電流波形を示している。時刻ｔ１からｔ２までの期間は、第１ゲート１２ａの電圧と第２ゲート１２ｂの電圧がほとんど変化しない期間であり、ミラー期間と呼ばれている。

破線ＢＬ１と破線ＢＬ２は、補正回路１６がない場合の波形を示す。つまり、破線ＢＬ１は、第２ゲート１２ｂにゲート駆動信号が印加されたときの波形を示す。ミラー期間において、第２ゲート１２ｂにゲート駆動信号をそのまま印加すると、破線ＢＬ２に示すように、センスエミッタ電流が非常に大きくなる。破線ＢＬ２に示すようにセンスエミッタ電流が非常に大きくなると、保護回路１７において過電流を誤検出するおそれがある。

しかしながら、本発明の実施の形態１に係る補正回路１６は、第１ゲート１２ａにゲート駆動信号が印加されてからミラー期間が終わるまで、ゲート駆動信号の電圧を減じて第２ゲート１２ｂに印加する。つまり、補正回路１６の働きにより、ＢＬ１で表される波形が矢印方向（下方向）に下がる。よって、ミラー期間においてセンスエミッタ電流が非常に大きくなり、過電流を誤検出する問題を解消できる。

ところで、メインエミッタ１２ｄとセンスエミッタ１２ｅの間には寄生抵抗がある。チップ１２の温度が高くなりこの寄生抵抗の抵抗値が大きくなると、チップ１２の内部に流れる電流が減少し、チップ１２の外部の抵抗１８に流れる電流が増加する。つまり、チップ１２が高温になると、センスエミッタ電流が増大する問題があった。したがって、チップ１２が高温になると過電流を誤検出するおそれがある。

しかしながら、本発明の実施の形態１の補正回路１６は、温度測定部１４により測定された温度が予め定められた値よりも大きくなった場合に、ゲート駆動信号の電圧を低下させて第２ゲート１２ｂに印加する。図４は、チップ各部における波形図である。チップ１２の温度が予め定められた温度より低いとき場合（例えば室温）は、第２ゲート１２ｂに第１ゲート１２ａと同じ電圧Ｖ１を印加する。他方、チップ１２の温度が予め定められた温度より高いときは、第２ゲート１２ｂにＶ１より低い電圧Ｖ２を印加する。これにより、チップ１２が高温になったことによる過電流の誤検出を回避できる。

実施の形態１に係る半導体装置は様々な変形が可能である。例えば、チップ１２が十分に放熱される環境にありチップ１２が高温になることが想定しづらい場合は、図４で説明した高温時における電圧の補正は不要である。また、半導体素子はＩＧＢＴ、パワーＭＯＳＦＥＴ又はその他の素子で構成することができる。保護回路１７は、電流検出素子のエミッタ電流が予め定められた値よりも大きくなったときに、ゲート駆動信号の電圧を低下させるか、ゲート駆動回路をシャットダウンすることができる構成であれば図１の構成に限定されない。

これらの変形は以下の実施の形態に係る半導体装置にも適宜応用できる。なお、以下の実施の形態に係る半導体装置は、実施の形態１との共通点が多いので実施の形態１との相違点を中心に説明する。

実施の形態２．
図５は、実施の形態２に係る半導体装置のチップ各部における波形図である。実施の形態２の補正回路は、半導体素子をターンオンする際のミラー期間が開始してから予め定められた期間まで第２ゲート１２ｂに電圧を印加しない。具体的には、ミラー期間の後半を過ぎてから第２ゲート１２ｂに電圧を印加する。これにより、ミラー期間においてセンスエミッタ電流が非常に大きくなることを防止できる。

ところで、半導体素子が形成されたチップ１２の入力側には、第２ゲート１２ｂへのノイズの影響を低減するためのフィルタを設けることがある。しかし、本発明の実施の形態２では、ミラー期間が開始してから予め定められた期間まで第２ゲート１２ｂに電圧を印加しないので、当該フィルタを省略したり、当該フィルタの時定数を小さくしたりすることができる。

実施の形態１の補正回路は、第１ゲートにゲート駆動信号が印加されてからミラー期間が終わるまで、ゲート駆動信号の電圧を減じて第２ゲートに印加するものであった。他方、実施の形態２の補正回路は、ミラー期間が開始してから予め定められた期間まで第２ゲートに電圧を印加しないものである。これらの方法以外の方法で、センスエミッタ電流が大きくなる問題を解消してもよい。要するに、補正回路は、ミラー期間において、第１ゲートに印加される電圧よりも低い電圧を第２ゲートに印加するものであればよい。

実施の形態３．
図６は、実施の形態３に係る半導体装置の回路図である。この半導体装置は、半導体素子が形成されたチップ５０と、電流検出素子が形成されたチップ６０を備えている。チップ５０（半導体素子）は、第１ゲート５０ａ、コレクタ５０ｂ及びメインエミッタ５０ｃを備えている。チップ６０（電流検出素子）は、第２ゲート６０ａ、コレクタ６０ｂ及びセンスエミッタ６０ｃを備えている。このように、半導体素子と電流検出素子は別チップで形成されている。

チップ５０には、半導体素子の温度を測定する温度測定部６２が設けられている。補正回路１６には記憶部６４が設けられている。記憶部６４には、半導体素子の温度と、半導体素子と電流検出素子の温度差との対応が記憶されている。従って、半導体素子の温度が分かれば、記憶部６４のデータを参照することで、半導体素子と電流検出素子の温度差がわかる。

図７は、チップ５０、６０の平面図である。チップ５０の上面側には第１ゲート５０ａとメインエミッタ５０ｃが形成されている。チップ６０の上面側には第２ゲート６０ａとセンスエミッタ６０ｃが形成されている。半導体素子が形成されたチップ５０は、電流検出素子が形成されたチップ６０より大きい。

補正回路１６は、温度測定部６２で測定された温度と記憶部６４のデータから半導体素子と電流検出素子の温度差を求める。さらに、補正回路１６は、この温度差により生じる半導体素子と電流検出素子の特性差を緩和するように第２ゲート６０ａに電圧を印加する。例えば、半導体素子と電流検出素子のエミッタ電流が正の温度特性をもち、半導体素子の温度が電流検出素子の温度より高い場合、補正回路１６は第２ゲート６０ａの電圧を高める。言い換えれば、補正回路１６は、前述の温度差が大きいほど、第２ゲート６０ａに印加する電圧を上昇させる。反対に、半導体素子と電流検出素子のエミッタ電流が負の温度特性をもち、半導体素子の温度が電流検出素子の温度より高い場合、補正回路１６は第２ゲート６０ａの電圧を低下させる。

本発明の実施の形態３に係る半導体装置は、半導体素子と電流検出素子を別チップで構成したので、既存の半導体素子をそのまま利用できる点で便利である。また、半導体素子と電流検出素子を１つのチップに形成した場合と比べて、チップ内部の寄生抵抗の影響を受けにくくなる。よって、過電流検出の精度を高めることができる。

しかしながら、半導体素子と電流検出素子を別チップで構成したことにより、半導体素子と電流検出素子の間で温度差が生じてしまう。この温度差により、半導体素子と電流検出素子に特性差が生じると、過電流の検出精度を高めることができない。そこで、本発明の実施の形態３の補正回路は、上述のとおり、この温度差により生じる半導体素子と電流検出素子の特性差を緩和するように第２ゲートに電圧を印加する。よって、過電流の検出精度を高めることができる。

なお、ここまでで説明した各実施の形態は適宜に組み合わせて用いてもよい。

１０ ゲート駆動回路、 １２ チップ、 １２ａ 第１ゲート、 １２ｂ 第２ゲート、 １２ｃ コレクタ、 １２ｄ メインエミッタ、 １２ｅ センスエミッタ、 １４ 温度測定部、 １６ 補正回路、 １７ 保護回路、 １８ 抵抗、 ２０ 基準電源、 ２２ コンパレータ、 ５０ チップ、 ５０ａ 第１ゲート、 ５０ｂ 第１コレクタ、 ５０ｃ メインエミッタ、 ６０ チップ、 ６０ａ 第２ゲート、 ６０ｂ コレクタ、 ６０ｃ センスエミッタ、 ６２ 温度測定部、 ６４ 記憶部

Claims (8)

1. ゲート駆動信号を生成するゲート駆動回路と、
   前記ゲート駆動信号が印加される第１ゲートを有する半導体素子と、
   第２ゲートを有する電流検出素子と、
   前記ゲート駆動信号を受け前記第２ゲートに電圧を印加する補正回路と、
   前記電流検出素子のエミッタ電流が予め定められた値よりも大きくなったときに、前記ゲート駆動信号の電圧を低下させるか、前記ゲート駆動回路をシャットダウンする保護回路と、を備え、
   前記補正回路は、ミラー期間において、前記第１ゲートに印加される電圧よりも低い電圧を前記第２ゲートに印加することを特徴とする半導体装置。
2. 前記補正回路は、前記第１ゲートに前記ゲート駆動信号が印加されてからミラー期間が終わるまで、前記ゲート駆動信号の電圧を減じて前記第２ゲートに印加することを特徴とする請求項１に記載の半導体装置。
3. 前記補正回路は、ミラー期間が開始してから予め定められた期間まで前記第２ゲートに電圧を印加しないことを特徴とする請求項１に記載の半導体装置。
4. 前記半導体素子と前記電流検出素子は１つのチップに形成されたことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記半導体素子の温度を測定する温度測定部を備え、
   前記補正回路は、前記温度測定部により測定された温度が予め定められた値よりも大きくなった場合に、前記ゲート駆動信号の電圧を低下させて前記第２ゲートに印加することを特徴とする請求項４に記載の半導体装置。
6. 前記半導体素子と前記電流検出素子は別チップで形成されたことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
7. 前記半導体素子の温度を測定する温度測定部と、
   前記半導体素子の温度と、前記半導体素子と前記電流検出素子の温度差との対応が記憶された記憶部と、を備え、
   前記補正回路は、前記温度測定部で測定された温度と前記記憶部のデータから前記半導体素子と前記電流検出素子の温度差を求め、前記温度差により生じる前記半導体素子と前記電流検出素子の特性差を緩和するように前記第２ゲートに電圧を印加することを特徴とする請求項６に記載の半導体装置。
8. 前記半導体素子と前記電流検出素子はコレクタを共有していることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。

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